JP2000333921A - Probe and sensor therewith - Google Patents

Probe and sensor therewith

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JP2000333921A
JP2000333921A JP15265499A JP15265499A JP2000333921A JP 2000333921 A JP2000333921 A JP 2000333921A JP 15265499 A JP15265499 A JP 15265499A JP 15265499 A JP15265499 A JP 15265499A JP 2000333921 A JP2000333921 A JP 2000333921A
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Makoto Ishida
Masahiro Matsui
正宏 松井
誠 石田
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Asahi Chem Ind Co Ltd
Makoto Ishida
旭化成工業株式会社
誠 石田
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Abstract

PROBLEM TO BE SOLVED: To provide a sensor in which probes and a signal processing circuit are integrated together, with the probes formed by an easier method and with the diameter of each probe and the interval between the adjacent probes being both smaller than in sensors of the prior art. SOLUTION: This sensor has probes 2 formed of a multiplicity of acicular protrusions and a signal processing circuit 3 for processing electric signals input from the probes 2, the probes 2 and the circuit 3 being formed on a semiconductor substrate 1. The sensor has an NMOSFET for each probe 2 as the switch array of the signal processing circuit 3. Each probe 2 is a protrusion formed by crystal growth using the drain (high-density diffusion layer) of the NMOSFET as a base.

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【発明の属する技術分野】本発明は、脳の神経電位測定、半導体集積回路の動作テスト、あるいは生体中のイオン濃度測定等に使用するセンサおよびそのプローブに関する。 The present invention relates to the neural potential measurement of brain, operation test of the semiconductor integrated circuit, or the sensor and to the probe used in the ion concentration measurement or the like in the living body.

【0002】 [0002]

【従来の技術】従来より、脳の研究において神経電位を測定する場合には、センサのプローブを検体に接触させ、その位置の電位等を測定することが行われている。 Conventionally, when measuring neural potentials in brain studies, the probe of the sensor is brought into contact with the specimen, it has been carried out to measure the potential and the like of the position.
この測定には、通常、太さ数μm〜数百μmのプローブが10本以上並べて配置された剣山状のプローブアレイが使用されている。 The measurement, typically, frog-like probe array probe are arranged side by side over ten thickness several μm~ several hundred μm is used. また、このプローブアレイとセンサの信号処理装置は別体であり、プローブアレイの各プローブからの配線を信号処理装置の対応する端子に接続して使用される。 The signal processing device of the probe array and the sensor are separate, they are used in connection with the corresponding terminals of the signal processing device wiring from each probe of the probe array. そして、この信号処理装置に各プローブからの信号が入力されて、増幅、演算、AD変換、スイッチング等の処理が行われるようになっている。 Then, the signal is input from the probe to the signal processing unit, amplification, calculation, AD conversion, so that the process of switching or the like is performed.

【0003】このように、従来の脳神経電位測定用のセンサは、プローブアレイと信号処理装置(ICチップ) [0003] Thus, the sensor of the conventional brain potentials for measurement, a probe array and a signal processing device (IC chip)
が別々になっているため、多数のプローブからの配線をICチップの各端子にハンダ付け等によって接続する必要があり、膨大な手間がかかる上に、配線ミス等の危険性もある。 Since the has separate, must be connected by soldering or the like to the terminals of the IC chip wiring from multiple probes, on the enormous time-consuming, there is also a danger of wiring errors. また、このような接続作業が必要であるために、プローブ同士の間隔をあまり小さくすることができず、検出点の数や検出分解能には限界がある。 In order such connection work is required, can not be too small distance between the probe, there is a limit to the number and detection resolution of the detection point.

【0004】一方、半導体集積回路の動作テスト用のセンサに関しては、特開平5−198636号公報に、基板から成長させた針状結晶の表面に金属膜を形成することによりプローブを形成し、この金属膜と前記基板に形成された信号伝送用の配線パターンを接続することが記載されている。 [0004] On the other hand, with respect to the sensor for the operation test of the semiconductor integrated circuit, in JP-A-5-198636, the probe is formed by forming a metal film on the surface of the needle-like crystals grown from the substrate, the connecting the wiring pattern for signal transmission which is formed on the substrate and the metal film is described. また、具体的には、直径が50μm、相互間隔が100μm、高さが1〜2mmのプローブを作ることができたと記載されている。 Also, specifically, is 50 [mu] m, mutual spacing 100 [mu] m, height is described that can make probes 1~2mm diameter.

【0005】 [0005]

【発明が解決しようとする課題】しかしながら、上記公報に記載のセンサには、プローブの形成方法等に改善の余地がある。 However [0007], the sensor described in the above publication, there is room for improvement in the forming method and the like of the probe. また、プローブの直径および隣り合うプローブの間隔については、上記具体例よりもさらに小さくしたい要求がある。 As for the diameter and the adjacent spacing of the probes of the probe, there is a need to be even smaller than the above examples. 本発明は、プローブと信号処理回路が一体になっているセンサであって、プローブの形成方法が上記公報の方法よりも簡単で、プローブの直径および隣り合うプローブの間隔がより小さいものを提供することを課題とする。 The present invention is a sensor probe and a signal processing circuit are integrated, the method of forming the probes simpler than the method of the above publication, the diameter and spacing of the probe adjacent the probe to provide smaller ones it is an object of the present invention.

【0006】 [0006]

【課題を解決するための手段】上記課題を解決するために、本発明は、半導体基板の拡散層を下地として結晶成長させた突起からなることを特徴とするプローブを提供する。 In order to solve the above problems SUMMARY OF THE INVENTION The present invention provides a probe characterized by comprising a diffusion layer of the semiconductor substrate from the projections grown crystal as a base. この突起は、結晶成長の下地が拡散層であるため、下地が拡散層でない場合よりも高い導電性を有する。 This projection is, for underlying crystal growth is diffused layer has a higher conductivity than the base is not a diffusion layer. これにより、この突起は、表面に金属膜を形成することなく、そのままでプローブとして使用できる。 Thus, this projection is without forming a metal film on the surface, can be used as a probe as such.

【0007】本発明は、また、検体に接触させて接触位置の電気的特性を検出するプローブと、このプローブから入力された電気信号を処理する信号処理回路とを、半導体基板上に備えたセンサを提供する。 The present invention is also a sensor and a probe for detecting electrical properties of a contact position in contact with the sample, and a signal processing circuit for processing the electric signal inputted from the probe, provided on a semiconductor substrate I will provide a. 本発明は、また、検体に接触させて接触位置の電気的特性を検出するプローブと、このプローブから入力された電気信号を処理する信号処理回路とを、半導体基板上に備えたセンサにおいて、前記プローブは、半導体拡散層を下地として結晶成長させた突起からなることを特徴とするセンサを提供するものである。 This invention also provides a probe for detecting electrical properties of a contact position in contact with the sample, and a signal processing circuit for processing the electric signal inputted from the probe in a sensor provided on a semiconductor substrate, wherein probe is to provide a sensor which is characterized by comprising a semiconductor diffusion layer a projection which is grown as a base.

【0008】このセンサの実施態様としては、前記信号処理回路は各プローブ毎にMOSFETを備え、各MO [0008] The embodiment of the sensor, the signal processing circuit comprises a MOSFET for each probe, the MO
SFETのソースまたはドレインに前記突起が形成されているものが挙げられる。 The projection to a source or a drain of the SFET can be mentioned those that are formed. 本発明のプローブは、例えば、公知の方法であるVLS(Vapor-Liquid-Solid)成長法を利用して、半導体基板の高濃度拡散層を下地としてシリコンを選択的にエピタキシャル成長させることにより形成することができる。 The probe of the present invention, for example, be formed by using a VLS (Vapor-Liquid-Solid) growth method is a known method, thereby silicon selectively epitaxially growing a high-concentration diffusion layer of the semiconductor substrate as a base can.

【0009】 [0009]

【発明の実施の形態】以下、本発明の実施形態について説明する。 BEST MODE FOR CARRYING OUT THE INVENTION Hereinafter, embodiments of the present invention will be described. 図1は、本発明の一実施形態に相当するセンサを示す斜視図である。 Figure 1 is a perspective view of a sensor corresponding to an embodiment of the present invention. この図に示すように、このセンサは、半導体基板1上に、多数の針状突起からなるプローブ2と、各プローブ2から入力された電気信号を処理する信号処理回路3が形成されたものである。 As shown in this figure, the sensor on the semiconductor substrate 1, a probe 2 comprising a plurality of barbs, in which the signal processing circuit 3 for processing the electric signal inputted from the probe 2 is formed is there.

【0010】図2は、このセンサのプローブ2側の部分を示す平面図である。 [0010] Figure 2 is a plan view showing a portion of the probe 2 side of the sensor. この図に示すように、このセンサは、信号処理回路のスイッチアレイとして、ゲート4、 As shown in this figure, the sensor is a switch array of the signal processing circuit, a gate 4,
ソース5、ドレイン6からなるNMOSFETを各プローブ2毎に備え、各NMOSFETのドレイン6にプローブ2が形成されている。 Source 5, comprises a NMOSFET consisting drain 6 for each probe 2, probe 2 is formed in the drain 6 of the NMOSFET. 図3は図2の部分断面図に相当し、この図を用いて、このセンサの作製手順の一例を説明する。 Figure 3 corresponds to partial cross-sectional view of FIG. 2, with reference to this figure illustrates an example of a manufacturing procedure of the sensor. 先ず、図3(a)に示すように、p型シリコン基板1上に、通常のMOSプロセスによって、多結晶シリコンからなるゲート4と、n+(高濃度拡散層)からなるソース5と、n+(高濃度拡散層)からなるドレイン6とで構成されるNMOSFETを形成する。 First, as shown in FIG. 3 (a), on a p-type silicon substrate 1, by a conventional MOS process, a gate 4 of polycrystalline silicon, a source 5 made of n + (high concentration diffusion layer), n + ( forming a composed NMOSFET with a drain 6 made of a high concentration diffusion layer). 符号7はSiO 2膜であり、符号8はタングステンからなる配線層である。 Reference numeral 7 is a SiO 2 film, reference numeral 8 denotes a wiring layer made of tungsten. なお、このNMOSFETの形成と同時に、信号処理回路3のこれ以外の部分の形成も行う。 Incidentally, simultaneously with the formation of the NMOSFET, performing the formation of other portions of the signal processing circuit 3.

【0011】次に、図3(b)に示すように、この信号処理回路の上に(すなわち、SiO [0011] Next, as shown in FIG. 3 (b), on the signal processing circuit (i.e., SiO 2膜7および配線層8の上に)、SiO 2から成る保護層9を形成する。 On the 2 film 7 and the wiring layer 8), a protective layer 9 made of SiO 2. 保護層9の形成方法としては、SOG(スピンオングラス)法やTEOS(テトラエトキシシラン)CVD(化学的気相成長法)法等を採用することができる。 As a method for forming the protective layer 9 may be employed SOG (spin on glass) method or TEOS (tetraethoxysilane) CVD (chemical vapor deposition) method, or the like. 次に、 next,
保護層9の上にレジスト膜10を形成してフォトリソ・ Photolithography to form a resist film 10 on the protective layer 9,
エッチング工程を行うことにより、図3(c)に示すように、SiO 2膜7,9のドレイン6中心位置に、シリコン基板1まで達する開口部11を形成する。 By performing the etching process, as shown in FIG. 3 (c), the drain 6 center position of the SiO 2 film 7 and 9, to form an opening 11 reaching the silicon substrate 1. 開口部1 Opening 1
1の大きさは、形成するプローブ2の太さよりも大きくする必要があるが、あまり大きすぎてもプローブ2の位置精度が悪くなるため、プローブ2の断面積の1.05 1 of size, it is necessary to be larger than the thickness of the probe 2 to be formed, to become poor positional accuracy of the probe 2 is too much large, 1.05 of the cross-sectional area of ​​the probe 2
倍〜100倍、好ましくは1.1倍〜50倍とする。 Fold to 100-fold, preferably 1.1 to 50 times.

【0012】次に、図3(d)に示すように、レジスト膜10の上にAu薄膜12を形成する。 [0012] Next, as shown in FIG. 3 (d), an Au thin film 12 on the resist film 10. これにより、開口部11の形成によって生じたドレイン6の開口面の上にもAu薄膜12aが形成される。 Thus, Au thin film 12a is also formed on the opening surface of the drain 6 caused by formation of the opening 11. ここで形成するAu Au formed here
薄膜12の厚さは、成膜温度、成長させるプローブ2の太さによって変える必要があり、例えば、Au薄膜12 The thickness of the thin film 12, it is necessary to change the film formation temperature, depending on the thickness of the probe is grown 2, for example, Au film 12
の成膜温度が700℃で、直径数μmのプローブ2を形成する場合には、Au薄膜12の厚さを10〜100n At a deposition temperature of 700 ° C., in the case of forming a probe 2 with a diameter of several μm is, 10 to 100 N the thickness of the Au film 12
mとすることが適当である。 It is appropriate to m.

【0013】次に、リフトオフ法により、レジスト膜1 [0013] Next, by a lift-off method, the resist film 1
0上に形成されたAu薄膜をレジスト膜10とともにすべて除去する。 The Au thin film formed on a 0 all removed together with the resist film 10. これにより、図3(e)に示すように、 Thus, as shown in FIG. 3 (e),
ドレイン6の開口面に形成されたAu薄膜12aのみが残る。 Only Au thin film 12a formed on the open surface of the drain 6 remains. 次に、ドレイン6のAu薄膜12aの部分に、V Next, the portion of the Au thin film 12a of the drain 6, V
LS成長法によりシリコンをエピタキシャル成長させる。 The silicon is epitaxially grown by LS growth method. すなわち、図3(e)の状態のシリコン基板1を、 That is, the silicon substrate 1 in the state of FIG. 3 (e), the
SiH 4やSiCl 4等のシリコンを含むガスの雰囲気中で、Au−Si合金の共晶点よりも高い温度に加熱する。 In SiH 4 and SiCl atmosphere of a gas containing silicon, such as 4, it is heated to a temperature higher than the eutectic point of Au-Si alloy.

【0014】これにより、先ず、Au薄膜12aの中心部に、Auとドレイン6をなすn+シリコンとの混合溶液からなる液滴が生じる。 [0014] Thus, firstly, the center of the Au thin film 12a, droplets of the mixed solution of n + silicon forming the Au and drain 6 occurs. 次に、ガスの熱分解で生じたシリコン原子がこの液滴に取り込まれて、液滴中のシリコン濃度が過剰となる。 Next, the silicon atoms produced by thermal decomposition of the gas is taken into the droplet, the excess silicon concentration in the droplets. この過剰となったシリコンが、 Silicon, which resulted in this excess,
ドレイン6の表面からエピタキシャル成長する。 Epitaxially grown from the surface of the drain 6. その結果、単結晶シリコンからなる突起20が得られる。 As a result, projections 20 made of single crystal silicon is obtained. 突起20の先端には、前記液滴の固化により、Au−Si合金からなる半球状の合金部13が形成される。 The tip of the projection 20, the solidification of the droplets, hemispherical alloy portion 13 made of Au-Si alloy is formed. 図3 Figure 3
(f)はこの状態を示す。 (F) shows this state.

【0015】この突起20は、ドレイン6をなすn+シリコン(高濃度拡散層)から成長しているため、シリコン基板1から直接成長させたものよりも導電性が高い。 [0015] The projection 20 is, because of the growing of n + silicon forming the drain 6 (high concentration diffusion layer), the higher conductivity than those grown directly from the silicon substrate 1.
したがって、この突起はそのままプローブ2として使用できる。 Therefore, the projection can be directly used as a probe 2. また、この突起20の先端にはAu−Si合金からなる合金部13があるため、このプローブ2は検体に接触したときに良好なオーミック接合が得られ易い。 Further, the tip of the protrusion 20 because of the alloy portion 13 made of Au-Si alloy, the probe 2 is likely good ohmic junction is obtained upon contact with the analyte.

【0016】なお、上記実施形態では、プローブ2とする突起20をNMOSFETのドレイン6から結晶成長させているが、ソース5から結晶成長させてもよい。 [0016] In the above embodiment, although the projection 20 of the probe 2 from the drain 6 of the NMOSFET is crystal-grown, may be grown from the source 5. また、プローブ2とする突起を結晶成長させる下地は、センサの信号処理回路を構成する素子の高濃度拡散層であればよく、NMOSFETのソースまたはドレイン以外に、PMOSFETやCMOSFETのソースまたはドレイン、Bi−CMOSやバイポーラトランジスタのエミッタまたはコレクタ、ダイオードのn+層またはp+ The base for crystal growth of the projections of the probe 2 may be a high-concentration diffusion layers of elements constituting the signal processing circuit of the sensor, in addition to the source or drain of the NMOSFET, source or drain of the PMOSFET and CMOSFET, Bi emitter or collector of -CMOS or bipolar transistors, diodes n + layer or p +
層等が挙げられる。 Layer, and the like.

【0017】図4は、npnバイポーラトランジスタのコレクタをなすn+層60から、プローブ2となる突起20を結晶成長させた例を示す。 [0017] Figure 4, the n + layer 60 which forms the collector of the npn bipolar transistor, an example in which the protrusion 20 is crystal-grown as the probe 2. 図3と同様に、符号1 Similar to FIG. 3, reference numeral 1
はp型シリコン基板、符号8は配線層、符号13は合金部である。 The p-type silicon substrate, reference numeral 8 is a wiring layer, reference numeral 13 is an alloy portion. また、符号15はn+埋め込み層であり、符号16はエピタキシャルn層であり、符号17はp層であり、符号18はエミッタをなすn+層である。 Further, reference numeral 15 is an n + buried layer, reference numeral 16 is an epitaxial n layer, reference numeral 17 is a p-layer, reference numeral 18 is an n + layer forming the emitter.

【0018】図5は、ダイオードのp+層61からプローブ2となる突起20を結晶成長させた例を示す。 [0018] Figure 5 shows an example in which the protrusion 20 is crystal-grown from the p + layer 61 of the diode becomes probe 2. 図3 Figure 3
と同様に、符号1はp型シリコン基板、符号8は配線層、符号13は合金部である。 Similar to, reference numeral 1 denotes a p-type silicon substrate, reference numeral 8 is a wiring layer, reference numeral 13 is an alloy portion. 符号21はn層であり、 Reference numeral 21 is an n layer,
符号22はn+層である。 Reference numeral 22 is an n + layer. また、上記実施形態では、半導体基板としてp型シリコン基板1を用いているが、シリコンの伝導型はn型でもよい。 Further, in the above embodiment uses a p-type silicon substrate 1 as a semiconductor substrate, a silicon conductivity type may be n-type. また、半導体基板としては、バルクシリコン基板以外に、SIMOX(セパレーション バイ イオン インプランテッドオキサイド)基板、貼り合わせSOI(シリコン オン インシュレータ)基板、バルクシリコン基板上にγ−Al 2 Further, as the semiconductor substrate, in addition to the bulk silicon substrate, SIMOX (separation by ion implants Ted oxide) substrate, bonding SOI (silicon on insulator) substrate, a bulk silicon substrate gamma-Al 2 O
3層を介してシリコン層が形成された構造の基板、或いはSOS(シリコン オン サファイア)等のSOI基板等を使用することができる。 Substrate having a structure in which the silicon layer is formed through a three-layer, or SOS an SOI substrate such as a (silicon on sapphire) may be used.

【0019】半導体基板としてSOI基板を使用すると、基板とドレイン或いはソースとの間にあるpn接合部の逆方向電流によるリーク電流を低減できる等、信号処理回路の特性が高くなるため好ましい。 [0019] The use of SOI substrate as the semiconductor substrate, such as the leakage current can be reduced by the reverse current of the pn junction lying between the substrate and drain or source is preferable because the characteristics of the signal processing circuit is increased. また、シリコン基板を用いる場合のシリコンの結晶方位についても特に制限はなく、(111)面、(100)面等、通常入手できるものはいずれも使用することができる。 There is not any special restriction on the crystal orientation of the silicon in the case of using a silicon substrate, (111) plane can be used either (100) plane and the like, are those usually available.

【0020】また、ドレイン6の開口面に形成する金属層は、上記実施形態のようなAu薄膜に限定されない。 Further, the metal layer formed on the open surface of the drain 6 is not limited to Au thin film such as the above-described embodiment.
ただし、Auは、シリコンと共晶を形成可能でしかも共晶点が比較的低い金属であるため、Au薄膜を形成することが好ましい。 However, Au is because moreover can form a silicon eutectic eutectic point is relatively low metal, it is preferable to form an Au thin film. また、この金属層形成温度は、金属とシリコンの共晶液滴を生じさせるために十分に高い温度とする必要があるが、通常400℃〜1000℃、好ましくは500℃〜900℃である。 Further, the metal layer forming temperature, it is necessary to sufficiently high temperatures to effect eutectic droplets of the metal and silicon, typically 400 ° C. to 1000 ° C., preferably from 500 ° C. to 900 ° C.. 金属層形成温度を高くする方法としては、金属層成長の際に加熱する方法、 As a method of increasing the metal layer forming temperature, a method of heating during the metal layer deposition,
低温で成長させた後に熱処理を行う方法が挙げられる。 And a method of performing heat treatment after growing at a low temperature.
また、金属層の形成方法にも特に制限はないが、後でリフトオフ工程を行う場合には、蒸着法やスパッタリング法等を採用することが好ましい。 Although there is no particular limitation on the method for forming the metal layer, later when performing the lift-off process, it is preferable to employ a vapor deposition method, a sputtering method, or the like.

【0021】また、上記実施形態では、ドレイン6の開口部のみに金属層を形成する方法としてリフトオフ法を採用しているが、これに代えて、選択性を有する無電解メッキ法等を採用してもよい。 [0021] In the above embodiment employs a lift-off method as a method of forming a metal layer only on the opening of the drain 6, instead of this, employing an electroless plating method, or the like having selectivity it may be. また、シリコンの成長方法も特に制限はないが、選択成長が容易な、CVD(化学的気相成長)法、GSMBE(気体原料分子線エピタキシー)法、UHV−CVD(超高真空CVD)法等を採用することが好ましい。 Further, although not particularly limited growth method of silicon, easy to selective growth, CVD (chemical vapor deposition) method, GSMBE (gas source molecular beam epitaxy) method, UHV-CVD (Ultra High Vacuum CVD) method or the like it is preferable to adopt a. シリコンの成長温度は金属とシリコンの共晶点よりも高くする必要があるが、あまり高いと既に形成されている信号処理回路に悪影響を及ぼす。 The growth temperature of the silicon should be higher than the eutectic point of the metal and silicon, but adversely affects signal processing circuit is already formed and too high. そのため、シリコンの成長温度は通常400℃〜1 Therefore, the growth temperature of the silicon is usually 400 ° C. to 1
000℃とし、好ましくは500℃〜900℃とする。 And 000 ° C., preferably to 500 ° C. to 900 ° C..
また、シリコンのエピタキシャル成長の際に、導電性を制御するために、P、As、B等のドーパント元素を添加してもよい。 In addition, when the epitaxial growth of silicon, in order to control the conductivity, P, As, dopant elements may be added, such as B.

【0022】 [0022]

【実施例】以下に、本発明の具体的な実施例を示す。 EXAMPLES Hereinafter, specific embodiments of the present invention. p
型Si(111)基板上に、通常のNMOSプロセスにより、ポリシリコンゲートで層間配線にWを使ったNM Type Si (111) on a substrate by conventional NMOS process, with W interlayer wiring polysilicon gate NM
OSFETから成るスイッチング回路を作製した。 To prepare a switching circuit consisting of OSFET. その後、回路上に、SOGを用いてSiO 2からなる保護層を形成した。 Then, on the circuit, to form a protective layer of SiO 2 using a SOG. 次に、通常のリソグラフィ技術により、各NMOSFETのドレイン部に、基板のシリコンが露出した4μm角の開口部を作製した。 Next, the conventional lithography technology, the drain of each NMOSFET, to prepare the opening of 4μm angle silicon substrate is exposed.

【0023】次に、レジスト及び開口部の上に、蒸着法により、室温で、厚さ50nmのAu層を形成した。 Next, on the resist and the opening, by a vapor deposition method, at room temperature to form an Au layer having a thickness of 50nm. 次に、リフトオフプロセスにより、開口部以外のAu層を除去後、ジシランを原料に用いたGSMBE法により、 Then, by the lift-off process, after removal of the Au layer other than the opening portion, the GSMBE method using disilane as a raw material,
温度700℃、圧力7×10 Temperature 700 ° C., the pressure 7 × 10 -2 Paという成長条件にて、シリコンの選択エピタキシャル成長を行った。 At -2 Pa that growth conditions, was carried out selective epitaxial growth of silicon. 以上のようにして、プローブアレイと信号処理回路が一体となった電位測定用センサを作製した。 As described above, the probe array and the signal processing circuit to produce a sensor potential measurements together. 得られた各プローブは、直径が1μmで長さが8μmであった。 Each of the resulting probe, it was 8μm length at 1μm in diameter. また、得られたセンサのNMOSFETの特性を評価したところ、正常な動作特性を示した。 We have also measured the characteristics of the NMOSFET of the resulting sensor showed a normal operating characteristic.

【0024】また、この実施例の方法により、2次元のプローブアレイであって、隣り合うプローブの間隔が1 Further, by the method of this embodiment, a two-dimensional probe array, the interval between adjacent probes 1
0μm以下のものを得ることができた。 0μm was able to get the following things.

【0025】 [0025]

【発明の効果】以上説明したように、本発明のセンサは、プローブと信号処理回路が一体になっているセンサであって、プローブの形成方法が上記公報の方法よりも簡単で、プローブの直径および隣り合うプローブの間隔がより小さいものとなる。 As described above, according to the present invention, the sensor of the present invention is a sensor probe and a signal processing circuit are integrated, the method of forming the probes simpler than the method of the above publication, the probe diameter and distance between the adjacent probe becomes smaller. その結果、センサのプローブの配置密度を従来より高くできるため、検出点の数を増加でき、検出分解能が向上し、さらにはランダムアクセスが可能になるという効果が得られる。 As a result, it is possible to higher than the conventional arrangement density of the probe of the sensor, it can increase the number of detection points, improved detection resolution, more effect is obtained that allows random access.

【0026】また、従来の脳神経電位測定用のセンサとの比較では、これに加えて、多数のプローブからの配線をICチップの各端子にハンダ付け等によって接続する作業が不要となり、配線ミス等による誤動作の危険性が低減できる効果もある。 Further, in comparison with the conventional sensors for cranial nerve potential measurement, in addition to this, the task of connecting the wiring from multiple probes to the terminals of the IC chip by soldering or the like becomes unnecessary, the wiring error or the like the risk of malfunction there is also the effect can be reduced by. さらに、本発明のセンサおよびプローブは、生体中のイオン濃度測定等に使用するセンサおよびそのプローブとしても好適に使用できる。 Furthermore, sensors and probes of the present invention can be suitably used as a sensor and the probe used in the ion concentration measurement or the like in the living body.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】本発明の一実施形態に相当するセンサを示す斜視図である。 1 is a perspective view of a sensor corresponding to an embodiment of the present invention.

【図2】図1のセンサのプローブ側の部分を示す平面図である。 2 is a plan view showing a probe-side portion of the sensor of FIG.

【図3】図1のセンサの作製手順を示す工程図であって、図2の部分断面図に相当する。 [Figure 3] is a process view showing a manufacturing procedure of the sensor of FIG. 1 corresponds to a partial cross-sectional view of FIG.

【図4】本発明の別の実施形態に相当するセンサのプローブ側の部分を示す断面図であって、プローブとなる突起を結晶成長させる下地がnpnバイポーラトランジスタのコレクタである場合を示す。 [4] a cross-sectional view illustrating a probe-side portion of the sensor corresponding to another embodiment of the present invention, showing a case base for crystal growth of the projections to be probe is a collector of the npn bipolar transistor.

【図5】本発明の別の実施形態に相当するセンサのプローブ側の部分を示す断面図であって、プローブとなる突起を結晶成長させる下地がダイオードのp+層である場合を示す。 [5] a cross-sectional view showing a probe-side portion of the sensor corresponding to another embodiment of the present invention, showing a case base for crystal growth of the projections to be probe is p + layer of the diode.

【符号の説明】 DESCRIPTION OF SYMBOLS

1 p型シリコン基板(半導体基板) 2 プローブ 3 信号処理回路 4 ゲート 5 ソース 6 ドレイン 7 SiO 2層 9 保護層 10 レジスト膜 11 プローブを成長させるための開口部 12 Au薄膜 12a Au薄膜 20 突起 1 p-type silicon substrate (semiconductor substrate) 2 Probe 3 signal processing circuit 4 the gate 5 source 6 drain 7 SiO 2 layer 9 protective layer 10 resist film 11 opening 12 Au thin film 12a Au film 20 projection for growing probe

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl. 7識別記号 FI テーマコート゛(参考) G01N 27/30 A61B 5/04 320A G01R 1/073 H01L 21/66 Fターム(参考) 2G011 AA02 AA16 AA21 AC11 AE03 AF07 4C027 AA04 EE01 FF01 KK01 KK07 4M106 AA02 AB01 AB06 BA01 CA01 DD03 DD11 DD30 ────────────────────────────────────────────────── ─── of the front page continued (51) Int.Cl. 7 identification mark FI theme Court Bu (reference) G01N 27/30 A61B 5/04 320A G01R 1/073 H01L 21/66 F -term (reference) 2G011 AA02 AA16 AA21 AC11 AE03 AF07 4C027 AA04 EE01 FF01 KK01 KK07 4M106 AA02 AB01 AB06 BA01 CA01 DD03 DD11 DD30

Claims (4)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】 半導体基板の拡散層を下地として結晶成長させた突起からなることを特徴とするプローブ。 1. A probe characterized by comprising a diffusion layer of the semiconductor substrate from the projections grown crystal as a base.
  2. 【請求項2】 検体に接触させて接触位置の電気的特性を検出するプローブと、このプローブから入力された電気信号を処理する信号処理回路とを、半導体基板上に備えたセンサ。 2. A probe for detecting electrical properties of a contact position in contact with the sample, and a signal processing circuit for processing the electric signal inputted from the probe, provided on a semiconductor substrate sensor.
  3. 【請求項3】 検体に接触させて接触位置の電気的特性を検出するプローブと、このプローブから入力された電気信号を処理する信号処理回路とを、半導体基板上に備えたセンサにおいて、前記プローブは、半導体拡散層を下地として結晶成長させた突起からなることを特徴とするセンサ。 3. A probe for detecting electrical properties of a contact position in contact with the sample, and a signal processing circuit for processing the electric signal inputted from the probe in a sensor provided on a semiconductor substrate, the probe a sensor characterized by comprising a semiconductor diffusion layer a projection which is grown as a base.
  4. 【請求項4】 前記信号処理回路は各プローブ毎にMO Wherein said signal processing circuit MO in each probe
    SFETを備え、各MOSFETのソースまたはドレインに前記突起が形成されていることを特徴とする請求項3記載のセンサ。 It comprises a SFET, sensor according to claim 3, wherein said projection source or drain of each MOSFET are formed.
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