JP2000315851A - Method for manufacturing wiring board with bump and wiring board with bump - Google Patents

Method for manufacturing wiring board with bump and wiring board with bump

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JP2000315851A
JP2000315851A JP12454999A JP12454999A JP2000315851A JP 2000315851 A JP2000315851 A JP 2000315851A JP 12454999 A JP12454999 A JP 12454999A JP 12454999 A JP12454999 A JP 12454999A JP 2000315851 A JP2000315851 A JP 2000315851A
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wiring
layer
forming
surface
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Japanese (ja)
Inventor
Tetsuya Enomoto
Hidehiro Nakamura
Hiroto Ohata
Yoshiaki Tsubomatsu
英博 中村
良明 坪松
洋人 大畑
哲也 榎本
Original Assignee
Hitachi Chem Co Ltd
日立化成工業株式会社
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Abstract

PROBLEM TO BE SOLVED: To prevent effect of variations in the height of a device electrode by thinning one surface of an insulation substrate, forming a metal layer on the other surface of the thinned surface, and then forming a bump containing specific pattern wiring by half etching. SOLUTION: Electrolytic or rolling copper foil is formed as a metal layer 1 on one surface of a polyimide layer 2 that is an insulation substrate, one surface of the substrate is thinned, and then exposure and development are made for forming a resist 3. After that, by using an etching liquid with a sulfuric acid and hydrogen peroxide as main constituents, the metal layer 1 is half- etched, the resist 3 is released by a potassium hydroxide solution, and a bump 4 is formed on the metal layer 1. Then, by using a photo mask for wiring, exposure and development are made for forming a resist 5 and then the bump 4 is included, and then the resist 5 is released by the potassium hydroxide solution, thus forming wiring 6 with a given pattern including the bump 4.

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【発明の属する技術分野】本発明は、絶縁基板を薄膜化することによってデバイス電極の高さバラツキを吸収可能な構造を有するバンプ付き配線板の製造法及びバンプ付き配線板に関する。 The present invention relates to relates to preparation and bumps wiring board bumped wiring board having an absorption structure capable height variation of the device electrodes by thinning the insulating substrate.

【0002】 [0002]

【従来の技術】近年、実装基板上への電子部品実装密度の増大や端子の狭ピッチ化が急速に進んでおり、デバイスの実装形態はBGA(Ball Grid Array )やCSP In recent years, mounting increases and narrower pitches of the terminals of the electronic component mounting density is proceeding rapidly on the substrate, an implementation of the device BGA (Ball Grid Array) and CSP
(Chip Size Package )に代表されるように、デバイス電極としてはんだバンプを格子状に形成し、基板表面の電極上に実装するいわゆる表面実装形式が主流になっている。 As represented by (Chip Size Package), a solder bump as the device electrodes are formed in a lattice pattern, a so-called surface mount type has become mainstream to be mounted on the electrode of the substrate surface. この方式では、多数のデバイスを一括リフローすることによって基板上に実装することが可能であるが、 In this manner, it is possible to mount on the substrate by batch reflow multiple devices,
実装デバイスに不良があった場合、リフロー後にリペアーすることが困難である。 If there is a defect in mounting the device, it is difficult to repair after reflow. このために高い信頼性を有するデバイスが必要になる。 The device having high reliability in order is required. デバイスの信頼性試験では、 In the reliability test of the device,
検査基板上の電極とデバイス電極との点接触によって導通を得ているために、デバイス電極の高さバラツキの影響を受けないような構造を有する検査基板が求められている。 Because they obtain conduction by contact points between the electrode and the device electrode of the test board, test board having a structure that would not be affected by height variation of the device electrodes it has been required. 例えば、これまでに特開昭59−3269号公報に示されるように、圧接時に検査基板と被検査デバイスとの間に異方導電性ゴムシートを挿入する例が知られている。 For example, until the as shown in JP 59-3269 discloses this example of inserting the anisotropic conductive rubber sheet between the test board and the device under test during pressing is known. しかし、狭ピッチ化に対応するためにはより薄いゴムシートを用いる必要があり、導電性粒子が均一に分散しているため、圧接時にショートする可能性がある。 However, in order to cope with narrow pitch, it is necessary to use a thinner rubber sheet, since the conductive particles are uniformly dispersed, there is a possibility that a short circuit at the time of pressing.

【0003】 [0003]

【発明が解決しようとする課題】本発明は、デバイス電極の高さバラツキの影響を受けない検査基板、デバイス搭載基板等のバンプ付き配線板の製造法及びバンプ付き配線板を提供するものである。 [SUMMARY OF THE INVENTION The present invention is to provide a height test substrate is not affected by variation, preparation of bumps wiring board such as a device mounting substrate and the bumps wiring board device electrodes .

【0004】 [0004]

【課題を解決するための手段】本発明のバンプ付き配線板の製造法は、絶縁基板の少なくとも片面に金属層が形成された回路形成材料を準備する工程、前記絶縁基板の一方の面を化学エッチングにより薄膜化する工程、前記絶縁基板の化学エッチングにより薄膜化された面のもう一方の面には金属層が形成されており、前記金属層をハーフエッチングによりバンプを形成する工程、前記バンプを含む所定パターン配線を形成する工程を備えるものである。 Preparation of bumps wiring board of the present invention SUMMARY OF THE INVENTION comprises the steps of preparing a circuit forming material a metal layer is formed on at least one surface of an insulating substrate, a chemical one surface of the insulating substrate a step of thinning by etching, said the other surface of the thinned surface by chemical etching of the insulating substrate is formed a metal layer, forming a bump by half etching the metal layer, the bump those comprising the step of forming a predetermined pattern wiring including.

【0005】又、本発明のバンプ付き配線板の製造法は、絶縁基板の少なくとも片面に金属層が形成された回路形成材料を準備する工程、前記絶縁基板の一方の面を化学エッチングにより薄膜化する工程、前記絶縁基板の化学エッチングにより薄膜化された面のもう一方の面には金属層が形成されており、前記金属層をハーフエッチングによりバンプを形成する工程、前記バンプを含む所定パターン配線を形成する工程を備えるものである。 [0005] Furthermore, preparation of bumps wiring board of the present invention comprises the steps of preparing a circuit forming material a metal layer is formed on at least one surface of an insulating substrate, a thin film by chemical etching one surface of the insulating substrate to process, the insulation on the other side of the thinned surface by chemical etching of the substrate is formed a metal layer, forming a bump by half etching the metal layer, a predetermined pattern wiring including the bumps those comprising the step of forming a.

【0006】更に、本発明のバンプ付き配線板の製造法は、絶縁基板の両面に金属層を有する回路形成材料を準備する工程、前記両面の金属層表面に感光性レジスト層を形成する工程、一方のレジスト層を全面露光し、もう一方のレジスト層の薄膜化処理を行う領域以外の部分を露光したのち現像してレジスト像Aを形成する工程、前記レジスト像Aが形成された方の金属層をエッチングし、レジスト像Aを除去する工程、露出した絶縁層を化学エッチングにより薄膜化する工程、前記レジスト像A Furthermore, preparation of bumps wiring board of the present invention comprises the steps of preparing a circuit forming material having a metal layer on both surfaces of an insulating substrate, forming a photosensitive resist layer on the both surfaces of the metal layer surface, one of the resist layer was entirely exposed, forming a resist image a by developing after exposing the portion other than the area to be thinning treatment of the other resist layer, towards which the resist image a is formed a metal etching the layer, removing the resist image a, the step of thinning by chemical etching the exposed insulating layer, the resist image a
が形成されない方の金属層をハーフエッチングによりバンプを形成する工程、前記バンプを含む所定パターン配線を形成する工程を備えるものである。 Forming a bump by half-etching the metal layer towards the but not formed, in which comprises the step of forming a predetermined pattern wiring including the bumps.

【0007】化学エッチングにより薄膜化した絶縁基板の表面にシリコン樹脂層を形成し減圧下で放置する工程、表面に残ったシリコン樹脂を除去する工程を備えることが好ましい。 [0007] step of chemical etching by a silicon resin layer is formed on the thinned insulating surface of the substrate to stand under reduced pressure, preferably comprises a step of removing the remaining silicon resin on the surface. 化学エッチングにより絶縁基板の全面または所定の領域を薄膜化することができる。 By chemical etching can be made thinner entirely or predetermined region of the insulating substrate.

【0008】本発明のバンプを備える配線板は、絶縁基板と所定パターン配線とその配線上に設けられたデバイス電極と接触するバンプを備える配線板で、絶縁基板のバンプ直下領域または所定の領域を化学エッチングによって薄膜化された配線板である。 [0008] wiring board having the bumps of the present invention is a wiring board having a bump which contacts an insulating substrate and a predetermined pattern wiring and device electrodes provided on the wiring, a bump region immediately below or a predetermined region of the insulating substrate a thinned wiring board by chemical etching.

【0009】従来技術では配線板を完成させた後、他の部材と組み合わせることによって高さバラツキの吸収を試みているが、本発明では安価な化学エッチングを用いて絶縁層そのものを薄膜化し、配線板のたわみ量を増大させ、デバイス電極の高さバラツキを吸収しようというものである。 [0009] After completing the wiring board in the prior art, attempting to absorption height variation by combining with another member, in the present invention by thinning the insulating layer itself using an inexpensive chemical etching, wire increasing the amount of deflection of the plate, is that to absorb the height variation of the device electrodes. たわみ量を見積もる簡単なモデルとして両端を支えた長さl、厚さa、幅b、弾性率Eの物体を考えると、荷重Fを物体の中心にかけた場合、そのたわみ量hは式(1)のように表される。 Simple long supported the two ends as a model with which to estimate the amount of deflection l, thickness a, width b, and consider the object of the elastic modulus E, when subjected to load F at the center of the object, its deflection amount h the formula (1 represented as). すなわち、たわみ量は弾性率や厚さの3乗に反比例する。 That is, the deflection amount is inversely proportional to the cube of the elastic modulus and thickness. 厚さを低減すれば、見かけの弾性率も減少することから薄膜化は、たわみ量を増大させる有効な手段である。 If reducing the thickness, apparent modulus of elasticity also thinned from reducing is an effective means for increasing the amount of deflection. この考察を基に本発明におけるバンプ付き基板は、絶縁基板層と所定パターンの配線とその配線上に設けられたデバイス電極と接触するバンプよりなる配線板で、絶縁基板全面または所定の領域(例えばバンプ直下領域)を化学エッチングすることによって薄膜化し、デバイス電極の高さバラツキを吸収できる構造としたものである。 Bumped substrate in the present invention the discussed group, the wiring board consisting of a bump in contact with the device electrodes provided on the wiring and its wiring insulating substrate layer with a predetermined pattern, an insulating substrate over the entire surface or a predetermined area (e.g. thinned by chemical etching the bump region immediately below), it is obtained by a structure that can absorb the height variation of the device electrodes.

【0010】 [0010]

【発明の実施の形態】図面に基づいて、本発明の実施例を説明する。 Based on PREFERRED EMBODIMENTS drawings, an embodiment of the present invention. 図1に、絶縁基板の片面に金属層を備える回路形成材料を準備する工程を示す。 Figure 1 shows the steps of providing a circuit forming material having a metal layer on one surface of an insulating substrate. 金属層1として3 As the metal layer 1 3
5μmの電解または圧延銅箔が、絶縁基板であるポリイミド層2の片面上に形成された基板を用いる。 Electrolytic or rolled copper foil 5μm is, a substrate formed on one surface of the polyimide layer 2 is an insulating substrate. 基板としては、例えば新日鐵化学株式会社製エスパネックス(商品名)などを用いる。 As the substrate, for example, Nippon Steel Chemical Espanex (trade name) Co., Ltd. the like.

【0011】図2に、絶縁層を化学エッチングによって薄膜化する工程を示す。 [0011] Figure 2 illustrates a step of a thin film by chemical etching the insulating layer. 前記基板を水酸化カリウム20 Potassium hydroxide the substrate 20
wt%、エチレンジアミン20wt%、水60wt%よりなるアルカリ溶液に温度50℃で12分間浸漬することによって、ポリイミド層を約2μm薄膜化する。 wt%, ethylene diamine 20 wt%, by soaking at a temperature 50 ° C. 12 minutes in an alkaline solution consisting of water 60 wt%, to about 2μm thin polyimide layer.

【0012】図3に、バンプパターン用レジスト3を形成する工程を示す。 [0012] FIG. 3 shows a step of forming a bump pattern resist 3. 前記薄膜化処理を行った基板の金属層表面にレジストフィルムをラミネートし、バンプパターンのフォトマスクを用いて露光・現像してレジスト3 Laminating a resist film on the metal layer surface of the substrate subjected to the thinning process, the resist 3 is exposed and developed using a photomask bump pattern
を形成する。 To form. レジストとしては、例えば日本合成化学(株)製401Y25(商品名)が有効である。 As the resist, for example, Nippon Synthetic Chemical Industry Co., Ltd. 401Y25 (trade name) is valid. 401 401
Y25の場合、ロール温度110℃、ロール速度0.6 For Y25, roll temperature 110 ° C., roll speed 0.6
m/minの条件でラミネートする。 Laminated under the conditions of m / min. その後、積算露光量80mJ/cm 2の露光条件でバンプパターンの像を焼き付ける。 Thereafter, baking the image of bump pattern exposure condition of the integrated exposure amount 80 mJ / cm 2. 現像は水酸化テトラメチルアンモニウム水溶液で現像する。 Development is developed with tetramethylammonium hydroxide aqueous solution. 現像後、レジストの密着度を向上させるために80mJ/cm 2で後露光するのが望ましい。 After development, it is desirable to post-exposure in order to improve the adhesion of the resist 80 mJ / cm 2.

【0013】図4、5に、バンプ形成工程を示す。 [0013] Figure 4 and 5 show a bumping process. 硫酸、過酸化水素を主成分とするエッチング液を用いて金属層1を約15〜20μmの範囲でハーフエッチングする(図4)。 Sulfate, half-etching the metal layer 1 in the range of about 15~20μm using an etching solution mainly composed of hydrogen peroxide (Figure 4). この後、水酸化カリウム水溶液でレジスト3の剥離を行う(図5)。 This is followed by the separation of the resist 3 with aqueous potassium hydroxide solution (Fig. 5). この操作により10〜15μ 10~15μ This operation
mの金属層の上にバンプ4が形成される。 Bump 4 is formed on the metal layer in m.

【0014】図6、7に、所定パターン配線用レジスト5を形成する工程を示す。 [0014] FIGS. 6 and 7, a process of forming a resist 5 for a predetermined pattern wiring. バンプ4が存在する金属層表面にレジストフィルムをラミネートし(図6)、配線用のフォトマスクを用いて露光・現像してレジスト5を形成する(図7)。 The resist film was laminated to the metal layer surface which the bumps 4 are present (FIG. 6), exposed and developed to form a resist 5 by using a photomask for the wiring (Fig. 7). フォトマスクの位置合わせは先に形成したバンプ4を内包するように行う。 Alignment of the photomask is carried out so as to include the bump 4 formed earlier. 使用するレジストとしては、例えば日本合成化学(株)製401Y25 As the resist to be used, for example, Nippon Synthetic Chemical Industry Co., Ltd. 401Y25
(商品名)を用いる。 Using the (trade name). 401Y25の場合、ロール温度110℃、ロール速度0.3m/minでラミネートすることによって、バンプ4周辺の気泡抱き込みを防ぐことができる。 For 401Y25, roll temperature 110 ° C., by laminating at roll speed 0.3 m / min, the bumps 4 near the bubble engulfment can be prevented. この後、配線パターンの像を積算露光量8 Thereafter, the accumulated exposure amount of the image of the wiring pattern 8
0mJ/cm 2の条件で焼き付ける。 Baked under the conditions of 0mJ / cm 2. 現像は水酸化テトラメチルアンモニウム水溶液を用いて行う。 Developing is performed using an aqueous solution of tetramethyl ammonium hydroxide.

【0014】図8、9に、エッチングによる配線パターン形成の工程を示す。 [0014] Figure 8 and 9 show steps of a wiring pattern formation by the etching. 塩化第二鉄、塩化第二銅を主成分とするエッチング液を用いて金属層のエッチングを行う(図8)。 Ferric chloride, to etch the metal layer using an etching solution mainly composed of cupric chloride (Fig. 8). この後、水酸化カリウム水溶液を用いてレジスト5を剥離し、バンプを含む所定パターンの配線6を形成する(図9)。 Thereafter, the resist was removed 5 with aqueous potassium hydroxide solution, to form a wiring 6 in a predetermined pattern comprising bumps (Fig. 9).

【0015】図10に、絶縁基板の両面に金属層を備える回路形成材料を準備する工程を示す。 [0015] FIG 10 shows a step of preparing a circuit forming material having a metal layer on both sides of the insulating substrate. 金属層7として35μmの電解銅箔または圧延銅箔が絶縁材料であるポリイミド層8の両面に形成された基板を用いる。 Electrodeposited copper foil or rolled copper foil 35μm as the metal layer 7 is used a substrate formed on both sides of the polyimide layer 8, which is an insulating material.

【0016】図11に、絶縁層エッチング用パターンを金属層に形成するためのレジストを形成する工程を示す。 [0016] FIG 11 shows a step of the insulating layer etching pattern to form a resist for forming the metal layer. 前記基板の金属層両面にレジストフィルムをラミネートし、片面は絶縁層エッチング用パターンフォトマスクを用いて露光・現像してレジスト9を形成し、もう一面はベタ露光を行い、レジスト層10を形成する。 Laminating a resist film on the metal layer side of the substrate, one side of the resist 9 is formed by exposure and development by using a pattern photomask insulating layer etching, the other one surface subjected to solid exposure to form a resist layer 10 . レジストとしては、例えば日本合成化学(株)製401Y2 As the resist, for example, Nippon Synthetic Chemical Industry Co., Ltd. 401Y2
5等が有効である。 5, and the like are effective. 401Y25の場合、ロール温度1 In the case of 401Y25, roll temperature 1
10℃、ロール速度0.6m/minでラミネートし、 10 ° C., and laminated with roll speed 0.6 m / min,
両面とも積算露光量80mJ/cm 2で露光する。 Both surfaces exposed with integrated exposure amount 80 mJ / cm 2. この後、水酸化テトラメチルアンモニウムを用いて現像する。 Thereafter, it developed using tetramethylammonium hydroxide.

【0017】図12、13に、絶縁層エッチング用パターンを形成する工程を示す。 [0017] Figure 12 shows the step of forming an insulating layer etching pattern. 塩化第二鉄、塩化第二銅を主成分とするエッチング液を用いて前記基板の金属層をエッチングで除去した後(図12)、水酸化カリウム水溶液を用いてレジスト9、10を剥離する(図13)。 Ferric chloride, after the metal layer of the substrate by using an etching solution mainly composed of cupric chloride was removed by etching (FIG. 12), the resist is peeled off 9 with aqueous potassium hydroxide solution ( Figure 13).
この工程によって、一方の金属層に絶縁層エッチング用パターン11が形成され、化学エッチングの際にメタルマスクとして機能する。 In this step, one of the metal layer on the insulating layer etching pattern 11 is formed, functions as a metal mask during chemical etching. もう一方の金属層はベタの状態で残る。 The other metal layer remains in the solid state.

【0018】図14に、絶縁層を薄膜化する工程を示す。 [0018] FIG 14 shows a step of thinning the insulating layer. 前記基板を水酸化カリウム20wt%、エチレンジアミン20wt%、水60wt%よりなるアルカリ溶液に温度50℃で5分間浸漬することによって、ポリイミド層を約2μm薄膜化する。 The substrate of potassium 20 wt% hydroxide, ethylenediamine 20 wt%, by immersing for 5 minutes at a temperature 50 ° C. in an alkaline solution consisting of water 60 wt%, to about 2μm thin polyimide layer.

【0019】図15に、バンプパターン用レジストを形成する工程を示す。 [0019] Figure 15 shows a step of forming a bump pattern resist. 前記基板のベタの金属層表面のみにレジストフィルムをラミネートし、バンプパターンのフォトマスクを用いて露光・現像してレジスト12を形成する。 The resist film was laminated only on solid metal layer surface of the substrate, exposed and developed to form a resist 12 by using a photomask bump pattern. 位置合わせは薄膜化処理した領域に合わせて行う。 Alignment is done in accordance with the area treated thinning. 例えば、バンプ直下領域や配線間領域などに薄膜化した領域が位置するように行う。 For example, it thinned regions, such as the bump immediately below the region or regions between the interconnects is carried out so as to be located. レジストとしては、例えば日本合成化学工業(株)製401Y25(商品名) As the resist, for example, Nippon Synthetic Chemical Industry Co., Ltd. 401Y25 (trade name)
が有効である。 It is effective. 401Y25の場合、ロール温度110 In the case of 401Y25, roll temperature of 110
℃、ロール速度0.6m/minの条件でラミネートする。 ° C., laminated under conditions of roll speed 0.6 m / min. その後積算露光量80mJ/cm 2の露光条件でバンプパターンの像を焼き付ける。 Baking the image of bump pattern in subsequent accumulated exposure 80 mJ / cm 2 exposure conditions. 現像は水酸化テトラメチルアンモニウム水溶液で現像する。 Development is developed with tetramethylammonium hydroxide aqueous solution. 現像後、レジストの密着度を向上させるために80mJ/cm 2で後露光するのが望ましい。 After development, it is desirable to post-exposure in order to improve the adhesion of the resist 80 mJ / cm 2.

【0020】図16、17に、バンプ形成工程を示す。 [0020] Figure 16 and 17 shows a bump forming step.
硫酸、過酸化水素を主成分とするエッチング液を用いて金属層を約15〜20μmの範囲でハーフエッチングする(図16)。 Half-etching in a range of about 15~20μm the metal layer using an etching liquid sulfuric acid, hydrogen peroxide as a main component (Figure 16). この後、水酸化カリウム水溶液でレジスト9、10の剥離を行う(図17)。 This is followed by the separation of the resist 9, 10 aqueous potassium hydroxide solution (Fig. 17). この操作により1 By this operation 1
0〜15μmの金属層の上にバンプ13が形成される。 Bumps 13 are formed on the metal layer of 0~15Myuemu.
バンプ形成面と反対の金属層も前記エッチング液により、15〜20μmハーフエッチングされ10〜15μ Metal layer opposite to the bump formation faces also by the etching solution, is 15~20μm half-etched 10~15μ
mの厚さの金属層が残る。 m metal layer thickness remains the.

【0021】図19に、所定パターン配線用レジスト1 [0021] Figure 19, the resist 1 for a given pattern line
4を形成する工程を示す。 4 showing a step of forming a. バンプを形成した金属層表面にレジストフィルムをラミネートし、配線パターン用フォトマスクを用いて、露光・現像し、レジスト14を形成する。 The resist film was laminated to the formed metal layer surface bumps, using a photomask for the wiring pattern, exposed and developed to form a resist 14. レジストとしては、例えば日本合成化学工業(株)製401Y25(商品名)が有効である。 As the resist, for example, Nippon Synthetic Chemical Industry Co., Ltd. 401Y25 (trade name) is valid. 401 401
Y25の場合、ロール温度110℃、ロール速度0.3 For Y25, roll temperature 110 ° C., roll speed 0.3
m/minの条件でラミネートする。 Laminated under the conditions of m / min. その後積算露光量80mJ/cm 2の露光条件でバンプパターンの像を焼き付ける。 Baking the image of bump pattern in subsequent accumulated exposure 80 mJ / cm 2 exposure conditions. 現像は水酸化テトラメチルアンモニウム水溶液で現像する。 Development is developed with tetramethylammonium hydroxide aqueous solution.

【0022】図20、21に、エッチングによる配線パターン形成の工程を示す。 [0022] Figure 20 and 21 show steps of a wiring pattern formation by the etching. 塩化第二鉄、塩化第二銅を主成分とするエッチング液を用いて金属層のエッチングを行う(図20)。 Ferric chloride, to etch the metal layer using an etching solution mainly composed of cupric chloride (Figure 20). 配線パターン15が形成されると同時に、配線面と反対の金属層もエッチングされ除去される。 At the same time the wiring pattern 15 is formed, opposite the metal layer and the wiring surface may be etched is removed. この後水酸化カリウム水溶液を用いてレジスト14 Resist 14 by using the following aqueous potassium hydroxide
を剥離する(図21)。 Peeling (Fig. 21).

【0023】図22に、薄膜化処理した絶縁基板表面を拡大したものを示す。 [0023] Figure 22 shows an enlarged view of the thin film treated surface of the insulating substrate. 基板としては、例えばポリイミドを用いている新日鐵化学(株)製エスパネックス(商品名)を用いる。 The substrate used, for example from Nippon Steel Chemical of using a polyimide Co. Espanex (trade name). ポリイミド層16を水酸化カリウム20 Potassium hydroxide polyimide layer 16 20
wt%、エチレンジアミン20wt%、水60wt%からなるアルカリ溶液を用いて薄膜化処理すると表面に微細な空孔17が生じる。 wt%, ethylene diamine 20 wt%, the alkaline solution voids 17 fine the surface when treated film by using a composed of water 60 wt% occurs. 上記で示したように薄膜化処理した絶縁基板表面をそのままの状態で後工程を行うことは可能であるが、配線エッチングの工程でこの空孔17 Although it is possible to perform the post-process the thinning process to the insulating substrate surface, as indicated above as it is, the holes in the wiring etching step 17
を通じて裏面からエッチング液が侵入することによって、配線パターンの断線が起きる場合がある。 By etching liquid from the rear surface enters through, there is a case where disconnection of the wiring pattern occurs.

【0024】図23、24に、空孔17にシリコン樹脂18を埋め込む工程を示す。 [0024] Figure 23 and 24, showing the step of embedding a silicone resin 18 into the holes 17. 絶縁層16の表面にシリコン樹脂18を塗布する。 Applying the silicone resin 18 on the surface of the insulating layer 16. 減圧下(100torr以下) Under reduced pressure (100torr below)
で5分間放置することによって、空孔17内にシリコン樹脂を埋めこむ。 In by leaving for 5 min, embedding a silicon resin in the pores 17. シリコン樹脂の弾性率は、ポリイミドの弾性率より低いために薄膜化の効果を妨げることはない。 Modulus of the silicon resin does not interfere with the effect of thinning to less than the elastic modulus of the polyimide.

【0025】図25に、表面に残ったシリコン樹脂を除去する工程を示す。 [0025] Figure 25 shows the step of removing the remaining silicon resin on the surface. 空孔17をシリコン樹脂で埋め込んだ回路形成材料を用いてバンプ形成、所定パターンの配線形成を行う。 Performing bump formation, wiring formation of the predetermined pattern by using a circuit forming material embedded pores 17 with a silicon resin.

【0026】本発明のバンプ付き配線板は、ポリイミド絶縁基板であり、被検査部品または搭載部品の電極と接触または接合する端子を有しており、配線パターンが形成される面の反対面からポリイミド絶縁基板の全面または所定パターン配線が形成された箇所及び/又は配線パターン間の箇所を化学的にエッチングして薄膜化することを特徴としている。 The bumped wiring board of the present invention is a polyimide insulating substrate has a terminal to be contacted or bonded to the parts for inspection or mounting parts of the electrodes, a polyimide from the opposite surface of the surface on which the wiring pattern is formed It is characterized by a thin film by chemically etching the portion between locations all or a predetermined pattern wiring of the insulating substrate is formed and / or the wiring pattern.

【0027】本発明のバンプ付き配線板の使用形態を、 [0027] The use form of a bump with a wiring board of the present invention,
図101〜103を用いて説明する。 It will be described with reference to FIG. 101-103. 図26は、CSP FIG. 26, CSP
U等の半導体パッケージ103を検査するためのバーンインテスト基板の一例であり、エラストマー105、1 Is an example of a burn-in test board for testing semiconductor package 103 of the U or the like, the elastomer 105,
10を基板の裏面全面または薄膜化した部分のみにあてがい、高さバラツキのあるはんだボール電極104と基板上の端子102を接触させる。 10 Ategai only on the entire back surface or thinned portion of the substrate, contacting the solder ball electrodes 104 and the terminals 102 on the substrate with a height variation. 図27は、半導体チップ108を異方導電性フィルム109を用いて、配線板に搭載するフリップチップ接続の例を示す。 Figure 27 is a semiconductor chip 108 by using the anisotropic conductive film 109 shows an example of a flip chip connection to be mounted on the wiring board. 図28a〜 Figure 28a~
hに薄膜化する箇所のである、所定の領域の一例を示す。 Is the point of thinning to h, showing an example of the predetermined region.

【0028】 [0028]

【発明の効果】本発明では、絶縁基板を薄膜化することによりたわみ量を増大させ、デバイス電極高さかつまたはバンプ高さのバラツキを吸収することができる配線板を提供できる。 In the present invention, an insulating substrate to increase the amount of deflection by thinning, it is possible to provide a wiring board capable of absorbing the variation of the device electrode height and or bump height. また、本発明は低廉化に有利である。 Further, the present invention is advantageous in cost reduction.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】絶縁基板の片面に金属層を備える回路形成材料の断面図である。 1 is a cross-sectional view of a circuit forming material having a metal layer on one surface of an insulating substrate.

【図2】絶縁層を化学エッチングによって薄膜化した回路形成材料の断面図である。 2 is a cross-sectional view of the thinned circuit forming material by chemical etching the insulating layer.

【図3】金属層表面にバンプパターンのレジストを形成する工程を説明するための断面図である。 3 is a cross-sectional view for explaining a process of forming a resist bumps pattern on the metal layer surface.

【図4】ハーフエッチングによりバンプを形成する工程を説明するための断面図である。 4 is a sectional view for explaining a process of forming a bump by half etching.

【図5】レジスト像を剥離することによって得られるバンプの断面図である。 5 is a cross-sectional view of a bump obtained by removing the resist image.

【図6】バンプを含むようにレジストをラミネートする工程を説明するための断面図6ある。 [6] is a cross-sectional view 6 for explaining a step of laminating a resist to contain bumps.

【図7】所定パターン配線用フォトマスクを用いて露光・現像を行った際の断面図である。 7 is a cross-sectional view when performing exposure and development using a photomask for a predetermined pattern wiring.

【図8】エッチングによる配線パターン形成の工程を説明するための断面図である。 8 is a sectional view for explaining a process of a wiring pattern formed by etching.

【図9】レジストを剥離して得られる、突起電極付き基板の構造を示す断面図である。 [9] obtained by removing the resist, a cross-sectional view showing a structure of a projection electrode-attached substrate.

【図10】絶縁基板の両面に金属層を備える回路形成材料の断面図である。 10 is a cross-sectional view of a circuit forming material having a metal layer on both sides of the insulating substrate.

【図11】一方の金属層に絶縁層エッチング用パターンを形成するためのレジスト像を形成する工程を説明するための断面図である。 11 is a sectional view for explaining a process of forming a resist image to form an insulating layer etching pattern on one of the metal layers.

【図12】金属層をエッチングして絶縁層エッチング用パターンを形成する工程を説明するための断面図である。 12 is a sectional view for the metal layer is etched to explain the step of forming an insulating layer etching pattern.

【図13】レジストを剥離して得られる絶縁層エッチング用パターンの構造を示す断面図である。 13 is a cross-sectional view showing the structure of the insulating layer etching pattern obtained by removing the resist.

【図14】絶縁層を化学エッチングする工程を説明するための断面図である。 14 is a sectional view for explaining a step of chemically etching the insulating layer.

【図15】金属層表面にバンプパターン用レジストを形成する工程を説明するための断面図である。 15 is a cross-sectional view for explaining a process of forming a bump pattern resist on the metal layer surface.

【図16】ハーフエッチングによりバンプを形成する工程を説明するための断面図である。 16 is a sectional view for explaining a process of forming a bump by half etching.

【図17】レジストを剥離することによって得られるバンプの断面図である。 17 is a cross-sectional view of a bump obtained by removing the resist.

【図18】バンプを含むようにレジストをラミネートする工程を説明するための断面図である。 18 is a sectional view for explaining a step of laminating a resist to contain bumps.

【図19】配線パターン用フォトマスクを用いて露光・ [19] using a photomask for the wiring pattern exposure and
現像を行った際の断面図である。 It is a cross-sectional view when performing the development.

【図20】エッチングによる配線パターン形成の工程を説明するための断面図である。 20 is a cross-sectional view for explaining a process of a wiring pattern formed by etching.

【図21】レジストを剥離して得られる、突起電極付き基板の構造を示す断面図である。 [Figure 21] resist obtained by peeling off the cross-sectional views showing the structure of a projection electrode-attached substrate.

【図22】絶縁層を薄膜化処理した後の絶縁層表面の拡大断面図である。 22 is an enlarged sectional view of an insulating layer surface after the insulating layer thinning treatment.

【図23】絶縁層にシリコン樹脂を塗布する工程を説明するための断面図である。 23 is a cross-sectional view for explaining a process of applying a silicone resin to the insulating layer.

【図24】シリコン樹脂を空孔内に埋め込む工程を説明するための断面図である。 24 is a cross-sectional view for explaining a process of embedding a silicone resin in the pores.

【図25】絶縁層表面に残ったシリコン樹脂を除去する工程を説明するための断面図である。 25 is a cross-sectional view for explaining a step of removing the silicone resin remaining on the surface of the insulating layer.

【図26】バーンインテスト基板としの使用状態の断面図である。 26 is a cross-sectional view of a use state of the burn-in test board.

【図27】部品搭載用基板としての使用状態の断面図である。 27 is a cross-sectional view of a use state of the component mounting board.

【図28】所定の領域の一例を示す平面図である。 28 is a plan view showing an example of a predetermined area.

【符号の説明】 DESCRIPTION OF SYMBOLS

1、7:金属層 2、8、16:絶縁層 3、5、8、10、12、14:レジスト 4、13:バンプ 6、15:配線パターン 11:絶縁層エッチング用パターン 17:空孔 18:シリコン樹脂 101、106:ポリイミド 102、107:端子 103:被検査部品 104:はんだボール電極 105、110:エラストマー 108:搭載部品 109:異方導電性フィルム 1,7: metal layer 2,8,16: insulating layer 3,5,8,10,12,14: resist 4, 13: bump 6,15: wiring pattern 11: insulating layer etching pattern 17: pore 18 : silicone resin 101 and 106: polyimide 102 and 107: terminal 103: parts for inspection 104: solder ball electrodes 105, 110: elastomer 108: mounting component 109: anisotropic conductive film

───────────────────────────────────────────────────── フロントページの続き (72)発明者 中村 英博 茨城県つくば市和台48 日立化成工業株式 会社筑波開発研究所内 (72)発明者 坪松 良明 茨城県つくば市和台48 日立化成工業株式 会社筑波開発研究所内 Fターム(参考) 5E319 AA03 AC11 AC17 BB16 5E338 AA16 CD05 CD40 EE60 ────────────────────────────────────────────────── ─── of the front page continued (72) inventor Hidehiro Nakamura Tsukuba, Ibaraki Prefecture Wadai 48 Hitachi Chemical Co., Ltd. Tsukuba developed the laboratory (72) inventor Tsubomatsu Ibaraki Prefecture Yoshiaki Tsukuba City Wadai 48 Hitachi Chemical Co., Ltd. Tsukuba development Laboratory in the F-term (reference) 5E319 AA03 AC11 AC17 BB16 5E338 AA16 CD05 CD40 EE60

Claims (7)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】絶縁基板の少なくとも片面に金属層が形成された回路形成材料を準備する工程、 前記絶縁基板の一方の面を化学エッチングにより薄膜化する工程、 前記絶縁基板の化学エッチングにより薄膜化された面のもう一方の面には金属層が形成されており、前記金属層をハーフエッチングによりバンプを形成する工程、 前記バンプを含む所定パターン配線を形成する工程、を備えるバンプ付き配線板の製造法。 1. A process for preparing a circuit forming material a metal layer is formed on at least one surface of an insulating substrate, a step of thinning by chemical etching one surface of the insulating substrate, a thin film by chemical etching of said insulating substrate is on the other side of the surface are formed metal layer, forming a bump to the metal layer by half-etching, the step of forming a predetermined pattern wiring including the bumps, the bumps wiring board comprising production method.
  2. 【請求項2】絶縁基板の片面に金属層が形成された回路形成材料を準備する工程、 前記絶縁基板の金属層が形成された面のもう一方の面を化学エッチングにより薄膜化する工程、 前記金属層をハーフエッチングによりバンプを形成する工程、 前記バンプを含む所定パターン配線を形成する工程を備えるバンプ付き配線板の製造法。 2. A process for preparing a circuit forming material a metal layer is formed on one surface of the insulating substrate, the step of thinning by chemical etching the other surface of the surface on which the metal layer is formed of the insulating substrate, wherein forming a bump by half-etching the metal layer, preparation of bumps wiring board comprising forming a predetermined pattern wiring including the bumps.
  3. 【請求項3】絶縁基板の両面に金属層を有する回路形成材料を準備する工程、 前記両面の金属層表面に感光性レジスト層を形成する工程、 一方のレジスト層を全面露光し、もう一方のレジスト層の薄膜化処理を行う領域以外の部分を露光したのち現像してレジスト像Aを形成する工程、 前記レジスト像Aが形成された方の金属層をエッチングし、レジスト像Aを除去する工程、 露出した絶縁層を化学エッチングにより薄膜化する工程、 前記レジスト像Aが形成されない方の金属層をハーフエッチングによりバンプを形成する工程、 前記バンプを含む所定パターン配線を形成する工程を備えるバンプ付き配線板の製造法。 3. A process for preparing a circuit forming material having a metal layer on both surfaces of an insulating substrate, forming a photosensitive resist layer on the both surfaces of the metal layer surface, the entire surface exposed to one of the resist layer, the other step portions other than the region to perform the thinning process of the resist layer is developed after the exposure step of forming a resist image a, and etching the metal layer towards said resist image a is formed, removing the resist image a , a step of thinning by chemical etching the exposed insulating layer, forming a bump metal layer by half-etching of who the resist image a is not formed, bumped comprising the step of forming a predetermined pattern wiring including the bumps manufacturing method of wiring board.
  4. 【請求項4】化学エッチングにより薄膜化した絶縁基板の表面にシリコン樹脂層を形成し減圧下で放置する工程、 表面に残ったシリコン樹脂を除去する工程、を備える請求項1〜3各項記載のバンプ付き配線板の製造法。 4. A process for chemical etching by a silicon resin layer is formed on the thinned insulating surface of the substrate to stand under reduced pressure, the step of removing the remaining silicon resin on the surface, according to claim 1 to 3 sections, further comprising a production method with a wiring board of the bump.
  5. 【請求項5】化学エッチングにより絶縁基板の全面または所定の領域を薄膜化する請求項1〜4各項記載のバンプ付き配線板の製造法。 5. A process for producing bumps wiring board according to claim 1 to 4 sections, wherein thinning the entire surface or a predetermined region of the insulating substrate by chemical etching.
  6. 【請求項6】絶縁基板と所定パターン配線とその配線上に設けられたデバイス電極と接触するバンプを備える配線板で、絶縁基板のバンプ直下領域または所定の領域を化学エッチングによって薄膜化されたバンプ付き配線板。 6. In a wiring board having the bumps in contact with the insulating substrate and a predetermined pattern wiring device electrodes provided on the wiring, bumps thinned by chemical etching bumps region immediately below or a predetermined region of the insulating substrate wiring board attached.
  7. 【請求項7】絶縁層と、所定の配線パターンと、その配線上に設けられた、デバイス電極と接触するバンプよりなる配線板で、絶縁層のバンプ直下領域かつまたは所定の領域を化学エッチングすることによって薄膜化し、絶縁層のたわみ可能変形量を全面的または部分的に初期の状態より向上させ、デバイス電極の高さバラツキを吸収できる構造を特徴とする配線板。 7. A dielectric layer, and a predetermined wiring pattern, provided on the wiring, the wiring board consisting of a bump in contact with the device electrodes, chemical etching of the bump region immediately below and or a predetermined region of the insulating layer thinning by, entirely or partially improved than the initial state deflectable deformation amount in the insulating layer, the wiring board characterized by structures that can absorb the height variation of the device electrodes.
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