JP2000312472A - 電源装置 - Google Patents

電源装置

Info

Publication number
JP2000312472A
JP2000312472A JP11117065A JP11706599A JP2000312472A JP 2000312472 A JP2000312472 A JP 2000312472A JP 11117065 A JP11117065 A JP 11117065A JP 11706599 A JP11706599 A JP 11706599A JP 2000312472 A JP2000312472 A JP 2000312472A
Authority
JP
Japan
Prior art keywords
power supply
switching element
input
voltage source
inductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP11117065A
Other languages
English (en)
Inventor
Yutaka Iwabori
裕 岩堀
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Electric Works Co Ltd
Original Assignee
Matsushita Electric Works Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Works Ltd filed Critical Matsushita Electric Works Ltd
Priority to JP11117065A priority Critical patent/JP2000312472A/ja
Publication of JP2000312472A publication Critical patent/JP2000312472A/ja
Pending legal-status Critical Current

Links

Landscapes

  • Dc-Dc Converters (AREA)

Abstract

(57)【要約】 【課題】境界電流モード制御のブーストコンバータにお
いて、容易な制御で効率を改善する。 【解決手段】直流電源Vinを入力とし、スイッチング
素子Q0と、インダクタL0と、整流素子D0とからな
るブーストコンバータと、前記スイッチング素子Q0の
両端電圧を検出する手段と、スイッチング素子Q0がオ
フの期間中、両端電圧が極小となるタイミングでスイッ
チング素子をターンオンするように制御する手段とを有
する電源装置において、キャパシタC1などで構成され
た補助電圧源を設けて、スイッチング素子Q0がオンし
たときに流れるインダクタ電流と逆極性のインダクタ電
流が、スイッチング素子Q0がオフしたときに、少なく
とも補助電圧源と、スイッチング素子Q0と、インダク
タL0とを含む閉ループに流れるように構成する。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は入力電源電圧を昇圧
して出力するブーストコンバータの構成を有する電源装
置に関するものであり、特に商用交流電源に接続して使
用する用途に適するものである。
【0002】
【従来の技術】図16は従来の一般的なブーストコンバ
ータの回路図である。入力直流電源Vinの正極にはイ
ンダクタL0の一端が接続されており、インダクタL0
の他端にはスイッチング素子Q0の一端が接続されると
共に、ダイオードD0のアノードが接続されている。ス
イッチング素子Q0の他端は入力直流電源Vinの負極
に接続されている。ダイオードD0のカソードは、平滑
コンデンサ等の出力電源Voutの正極に接続されてお
り、出力電源Voutの負極は入力直流電源Vinの負
極に接続されている。
【0003】このブーストコンバータ回路は、スイッチ
ング素子Q0のオン・オフ動作を繰り返すことにより、
入力電源電圧VinにインダクタL0の蓄積エネルギー
による起電力を加算して出力電源電圧Voutとして昇
圧された電圧を得ることができる。
【0004】図17に従来の電源装置(米国特許第5,
367,247号)に示す。この従来例は、図16に示
すブーストコンバータを改良したものであり、スイッチ
ング素子Q0の両端には、小容量のキャパシタC0が並
列に接続されている。また、制御回路CNTは、スイッ
チング素子Q0の両端電圧を直接若しくは間接的に検出
する手段を有し、スイッチング素子Q0がオフの期間
中、両端電圧が極小となるタイミングでスイッチング素
子Q0をターンオンするように構成されている。
【0005】この従来例では、インダクタL0の電流
は、通常のブーストコンバータと同様に作用する電流が
正方向に流れる期間と、本回路の特徴である主スイッチ
ング素子Q0のターンオン時にゼロボルトスイッチング
を行うための共振的な電流が負方向に流れる期間とがあ
り、従来の一般的なコンバータに比して回路効率を向上
することが出来る。
【0006】図17の回路動作を図18及び図19に示
す。図18(イ)はスイッチング素子Q0の順方向電
流、図18(ロ)はダイオードD0に流れる電流、図1
8(ハ)はスイッチング素子Q0の両端電圧、図18
(ニ)はインダクタL0に流れる電流、図18(ホ)は
スイッチング素子Q0の駆動信号をそれぞれ示してい
る。また、図19(a)〜(e)はスイッチング素子Q
0の一周期の動作を示しており、図18のa〜eの期間
にそれぞれ対応している。回路図中の太い線は電流の流
れる経路を示している。
【0007】以下、図18及び図19の(a)〜(e)
の各期間の動作について詳述する。まず、期間(a)で
は、スイッチング素子Q0がオンであり、インダクタL
0の電流は略直線的に増加する。この期間は通常のブー
ストコンバータの充電期間に相当する。この状態では、
単純に入力電源Vinから供給されたエネルギーがイン
ダクタL0に蓄積されていく。スイッチング素子Q0が
オンしているので、スイッチング素子Q0の両端電圧は
当然ゼロである。
【0008】次に、期間(b)では、スイッチング素子
Q0はオフであり、スイッチング素子Q0の両端に並列
接続されたキャパシタC0が充電される期間である。こ
の期間では、スイッチング素子Q0の寄生容量、及び、
並列に接続されたキャパシタC0の電荷を蓄積しなが
ら、スイッチング素子Q0の両端電圧は上昇して行く。
【0009】次に、期間(c)では、スイッチング素子
Q0はオフ、ダイオードD0はオンであり、負荷側の出
力電源Voutに電流が流れる。この期間は通常のブー
ストコンバータの放電期間に相当する。この状態では、
入力電源VinとインダクタL0に蓄積されたエネルギ
ーによる起電圧とが重畳されて負荷に対して放出され
る。この期間のスイッチング素子Q0の両端電圧は、負
荷電圧に一致する。
【0010】次に、期間(d)では、スイッチング素子
Q0はオフ、ダイオードD0もオフであり、スイッチン
グ素子Q0の両端のキャパシタC0を電源として、イン
ダクタL0と共振的に入力電源Vinに対して帰還が生
じる。すなわち、インダクタL0の正方向の電流の負荷
への放出が終了し、インダクタL0のエネルギが一旦無
くなると、スイッチング素子Q0の寄生容量、及び、並
列に接続されたキャパシタC0に負荷電圧まで蓄積され
た電荷をエネルギー源として、インダクタL0との共振
が生じ、入力電源Vinに帰還する電流が発生する。こ
の時、スイッチング素子Q0の両端電圧は、共振的に低
下して行く。
【0011】さらに、期間(e)では、スイッチング素
子Q0はオフであり、キャパシタC0の電位がゼロ以下
になって、スイッチング素子Q0の寄生ダイオードを介
して、インダクタL0の電流が入力電源Vinに流入す
る。すなわち、スイッチング素子Q0の寄生容量、及
び、並列に接続されたキャパシタC0の両端電圧がゼロ
になった後も、インダクタL0にエネルギーが残留して
いる場合には、スイッチング素子Q0の寄生ダイオード
を介して、インダクタL0のエネルギーが入力電源Vi
nに放出される。
【0012】インダクタL0の電流に着目すると、図1
8(ハ)に示すように、第1の期間(a)では直線的に
上昇し、第2の期間(b)では上昇が鈍化し後半には漸
減傾向となり、第3の期間(c)では直線的に下降し、
第4の期間(d)では共振的な負方向電流となり、第5
の期間(e)では負方向電流の直線的な下降となる。
【0013】
【発明が解決しようとする課題】従来例において、イン
ダクタL0を負方向に流れる電流は、スイッチング素子
Q0の寄生容量及びこれと並列に接続されたキャパシタ
C0の容量の合成容量と、インダクタL0との共振周期
の半周期で、スイッチング素子Q0の両端電圧がゼロボ
ルトになるとき最も小電流、短期間に抑制することが出
来る。この共振の振幅は、(出力電圧Vout−入力電
圧Vin)に比例する。
【0014】これを図8の等価回路により説明する。図
中のIrはインダクタL0を負方向に流れる共振電流、
Vinは入力電圧、Voutは出力電圧、Vcはスイッ
チング素子Q0の両端電圧である。入力電圧Vinと出
力電圧Voutの関係が図9に示すように、1:2の関
係であるときには、スイッチング素子Q0の両端電圧V
cはLC共振周期の半周期でゼロボルトになる。一方、
入力電圧Vinが出力電圧Voutの1/2よりも小さ
いと、図10に示すように、スイッチング素子Q0の両
端電圧VcはLC共振周期の半周期よりも早いタイミン
グでゼロになり、共振電流Irのピーク値も大きくな
る。図10ではスイッチング素子Q0の両端電圧Vcが
負方向にも変化する波形を示しているが、実際には、ス
イッチング素子Q0には逆方向ダイオードが並列接続さ
れているので、キャパシタC0が放電された時点でLC
共振現象は終了し、そのときの共振電流Irによりイン
ダクタL0に蓄積されたエネルギーがスイッチング素子
Q0の逆方向ダイオードを介して電源に回生される。こ
の様子を図11に示す。
【0015】以上のように、インダクタL0を負方向に
流れる電流Irは、入力電圧Vinが出力電圧Vout
の1/2であるときには、図9に示すように、小電流、
短期間に抑制することができるが、それ以外の場合に
は、例えば図11に示すように、ピーク値が高くなった
り、期間が長くなったりする。
【0016】ところが、従来例のブーストコンバータを
商用電源の全波整流出力に接続して力率改善回路として
使用する場合、入力電圧Vinは正弦波状であって、そ
の瞬時値は電源周期で常に変化する。従って、上述のV
in:Vout=1:2という条件は、電源周期中のい
ずれか一点において満たすことが出来ても、その点から
外れると効果が減少する。
【0017】入力電圧Vinの瞬時値が最適電圧(=V
out/2)よりも低くなると、共振の初期エネルギー
が過大となり、負方向の共振電流が増大し、図11に示
すように、負方向の電流Irがゼロに収束するまでの時
間が長くなる。単に負方向の共振電流の増大のみなら
ず、本来、スイッチング素子Q0のターンオンによっ
て、インダクタL0に正方向の電流が流れるべき期間に
も、共振によって大きく負方向に振られたインダクタL
0の電流が負方向の回生電流を持続しているため、見か
け上、オン期間が短くなったことになる。これらのこと
から、近傍の入力電流を平均すると、理想入力電流の値
よりも低下する。
【0018】この問題を図12〜図15により説明す
る。図12は入力電圧Vinが全波整流出力の山部のと
き、図13は入力電圧Vinが全波整流出力の谷部のと
きについて、それぞれインダクタL0に流れる電流と、
スイッチング素子Q0の両端電圧と、スイッチング素子
Q0のオン駆動信号を示している。入力電圧Vinが全
波整流出力の谷部のときは、図13に示すように、スイ
ッチング素子Q0のオン駆動信号が発生した後でも、イ
ンダクタL0の電流が負方向の回生電流を持続している
ため、見かけ上、オン期間が短くなっているのが分か
る。このため、本来、図14に示すように、正弦波状の
エンベロープ(包絡線)となるべき入力電流波形が、図
15に示すように、全波整流出力の谷部では、正弦波状
ではなくなり、入力電流歪みが生じることになる。
【0019】この入力電流歪みの問題は、全波整流出力
の谷部において、スイッチング素子Q0の駆動信号のオ
ン期間を長くすることによって解決できるが、その場
合、制御回路が複雑化すると共に、増大した負方向の電
流を相殺するために正方向の電流を増大させる必要があ
るので、損失の増大につながるという課題があった。ま
た、入力電圧が一定の直流電圧で与えられる場合におい
ても、出力電圧が入力電圧の2倍を越えると、同様に負
方向の共振電流の増大によって、損失の増大を招くとい
う課題がある。
【0020】本発明はこのような点に鑑みてなされたも
のであり、その目的とするところは、境界電流モード制
御のブーストコンバータにおいて、容易な制御で、より
効率を向上した電源装置を提供することにある。
【0021】
【課題を解決するための手段】本発明によれば、上記の
課題を解決するために、図1に示すように、直流電源V
inを入力とし、少なくとも1つのスイッチング素子Q
0と、インダクタL0と、整流素子D0とからなるブー
ストコンバータと、前記スイッチング素子Q0の両端電
圧を検出する手段と、前記スイッチング素子Q0がオフ
の期間中、両端電圧が極小となるタイミングでスイッチ
ング素子をターンオンするように制御する手段とを有す
る電源装置において、キャパシタC1などで構成された
補助電圧源を設けて、前記スイッチング素子Q0がオン
したときに流れるインダクタ電流と逆極性のインダクタ
電流が、前記スイッチング素子Q0がオフしたときに、
少なくとも前記補助電圧源と、前記スイッチング素子Q
0と、前記インダクタL0とを含む閉ループに流れるよ
うに構成したことを特徴とするものである。
【0022】ここで、補助電圧源としてのキャパシタC
1と入力直流電源Vinの間には、図示されたように、
ダイオードDi,D2を直列に接続し、その接続点にブ
ーストコンバータの入力を接続すれば、スイッチング素
子Q0がオフしたときの共振電流は、入力直流電源Vi
nに対してではなく、補助電圧源としてのキャパシタC
1に対して還流される。したがって、補助電圧源として
のキャパシタC1の電圧を、ブーストコンバータの出力
電圧の1/2倍の近傍に設定しておけば、最適の共振条
件が常に維持されることになる。このキャパシタC1に
は、コンバータを構成するインダクタL0の二次巻線か
ら整流素子を介して電荷が供給されるようにしてもよい
し、入力直流電源Vinから電荷が供給されるようにし
ても良い。また、補助電圧源の電圧が高くなり過ぎない
ように、過剰の電荷を放出する手段を設けることが好ま
しい。そのための具体的な構成については、実施例の説
明において詳述する。
【0023】
【発明の実施の形態】(実施例1)本発明の第1の実施
例を図1に示す。以下、その回路構成について説明す
る。入力電源Vinは、商用交流電源をダイオードブリ
ッジにより全波整流した脈動電圧であり、その正極はダ
イオードDiのアノードに接続されている。ダイオード
DiのカソードはインダクタL0の一端に接続されてお
り、インダクタL0の他端は、主スイッチング素子Q0
を介して入力電源Vinの負極に接続されている。主ス
イッチング素子Q0の両端には、ダイオードD0を介し
て負荷Loadが接続されている。負荷Loadの両端
にはキャパシタC11,C12の直列回路が接続されて
いる。キャパシタC11,C12の接続点は、ダイオー
ドD3のアノードに接続されると共に、抵抗R1を介し
て補助スイッチング素子Q1のゲートに接続されてい
る。補助スイッチング素子Q1は、本実施例では、Pチ
ャンネルMOSFETよりなり、そのドレイン・ソース
間には、寄生の逆方向ダイオードが並列接続されてい
る。補助スイッチング素子Q1のゲート・ソース間に
は、過電圧防止用のツェナーダイオードZD1が並列接
続されている。補助スイッチング素子Q1のソースに
は、ダイオードD2,D3のカソードが接続されてい
る。ダイオードD2のアノードは、ダイオードDiのカ
ソードに接続されている。補助スイッチング素子Q1の
ドレインは、ダイオードD4のカソードとインダクタL
1の一端に接続されている。インダクタL1の他端は入
力電源Vinの正極に接続されている。ダイオードD4
のアノードは入力電源Vinの負極に接続されている。
補助スイッチング素子Q1のソースと入力電源Vinの
負極の間には、補助電圧源としてのキャパシタC1が接
続されている。なお、図1に示す主スイッチング素子Q
0は、例えばMOSFETからなり、逆方向ダイオード
を内蔵している。
【0024】図2は本実施例の主スイッチング素子Q0
の一周期の動作を示している。図中、Vinは脈動電圧
よりなる入力電源であり、VauxはキャパシタC1よ
りなる補助電圧源である。回路図中の太い線は電流の流
れる経路を示している。以下、図2の(a)〜(e)の
期間の動作について詳述する。
【0025】まず、期間(a)では、主スイッチング素
子Q0がオンであり、インダクタL0の電流は増加す
る。この期間は通常のブーストコンバータの充電期間に
相当する。次に、期間(b)では、主スイッチング素子
Q0はオフであり、スイッチング素子Q0の両端に接続
されたキャパシタC0に充電する。この期間では、主ス
イッチング素子Q0の両端電圧は上昇する。次に、期間
(c)では、主スイッチング素子Q0はオフ、ダイオー
ドD0はオンであり、負荷Loadへエネルギーを出力
する。この期間は通常のブーストコンバータの放電期間
に相当する。期間(d)では、主スイッチング素子Q0
はオフであり、主スイッチング素子Q0の両端のキャパ
シタC0を電源として、インダクタL0と共振的に補助
電圧源Vauxに対して帰還が生じる。期間(e)で
は、主スイッチング素子Q0はオフであり、主スイッチ
ング素子Q0の両端のキャパシタC0の電位がゼロ以下
になると、主スイッチング素子Q0の寄生ダイオードを
介して、インダクタL0の電流が補助電圧源Vauxに
放出される。
【0026】本実施例においては、補助電圧源Vaux
の基準電位は、主回路の電位をキャパシタC11,C1
2で分圧することによって得られる。補助電圧源用のキ
ャパシタC1の電位が上記基準電圧よりも低くなると、
ダイオードD3を介してキャパシタC1が充電される。
また、主回路からの還流によって、補助電圧源用のキャ
パシタC1の電位が高くなると、補助スイッチング素子
Q1のソース電位に対して基準電位の方が低くなるた
め、抵抗R1を介して補助スイッチング素子Q1のゲー
ト電位が下がり、補助スイッチング素子Q1がオンす
る。補助スイッチング素子Q1のゲートに接続されたツ
ェナーダイオードZD1はゲート・ソース間電圧の過上
昇の抑制のためである。補助スイッチング素子Q1のオ
ンにより、キャパシタC1の電荷はインダクタL1に蓄
積されると共に、入力電源Vinに戻される。電荷放出
により、キャパシタC1の電位が基準電位まで低下する
と、補助スイッチング素子Q1のゲート・ソース間電圧
もゼロとなり、補助スイッチング素子Q1がオフする。
その後、インダクタL1に蓄積されたエネルギーもダイ
オードD4を介して入力電源Vinに戻される。
【0027】上述の従来例においては、ゼロボルトスイ
ッチング動作のための共振が出力電圧Voutと入力電
圧Vinの電位差に相当する、スイッチング素子Q0と
並列に接続されたキャパシタC0両端の電荷をエネルギ
ー源として共振を発生させていた。このため、入力電源
Vinの位相によって、共振の振幅が変化するという課
題があった。
【0028】本実施例においては、補助電圧源Vaux
の電圧が常に入力電圧Vinの瞬時値よりも高いという
条件が保たれている限り、共振は出力電圧Voutと補
助電圧源Vauxの電圧との電位差によって、振幅が決
まる。このため、入力電源Vinの位相に関係なく、共
振はほぼ一定の振幅となる。
【0029】この結果、従来例において課題となった、
電源位相谷部における負方向電流の増加を回避すること
が出来、入力電流の歪みや損失の増大といった課題を回
避できる。また、主回路からの共振帰還電流によって、
補助電圧源VauxのキャパシタC1の電位が増加する
と、キャパシタC1の電荷は入力電源Vinに戻される
ため、キャパシタC1の電位が異常に上昇することはな
い。
【0030】(実施例2)図3は本発明の実施例2の回
路図である。以下、その回路構成について説明する。入
力電源Vinは、商用交流電源をダイオードブリッジに
より全波整流した脈動電圧であり、その正極はダイオー
ドDiのアノードに接続されている。ダイオードDiの
カソードはインダクタL0の一端に接続されており、イ
ンダクタL0の他端は、主スイッチング素子Q0を介し
て入力電源Vinの負極に接続されている。主スイッチ
ング素子Q0の両端には、ダイオードD0を介して負荷
Loadが接続されている。負荷Loadの両端にはキ
ャパシタC11,C12の直列回路が接続されている。
キャパシタC11,C12の接続点は、ダイオードD3
のアノードに接続されると共に、抵抗R1を介して補助
スイッチング素子Q1のゲートに接続されている。補助
スイッチング素子Q1は、PチャンネルMOSFETよ
りなり、そのドレイン・ソース間には、寄生の逆方向ダ
イオードが並列接続されている。補助スイッチング素子
Q1のゲート・ソース間には、過電圧防止用のツェナー
ダイオードZD1が並列接続されている。補助スイッチ
ング素子Q1のドレインは、ダイオードDiとダイオー
ドD3のカソードに接続されている。補助スイッチング
素子Q1のソースと入力電源Vinの負極の間には、補
助電圧源としてのキャパシタC1が接続されている。
【0031】本実施例においても、補助電圧源となるキ
ャパシタC1の基準電位は、主回路の電位をキャパシタ
C11,C12で分圧することによって得られる。キャ
パシタC1の電位が上記基準電位よりも低くなると、ダ
イオードD3と補助スイッチング素子Q1の逆方向ダイ
オードを介して主回路からキャパシタC1に電荷が供給
される。また、主回路のインダクタL0からの還流によ
って、キャパシタC1の電位が高くなると、補助スイッ
チング素子Q1のソース電位に対してゲート電位の方が
低くなり、PチャンネルMOSFETよりなる補助スイ
ッチング素子Q1がオンする。補助スイッチング素子Q
1のオンにより、キャパシタC1の電荷は補助スイッチ
ング素子Q1、インダクタL0、ダイオードD0を介し
て負荷Loadへ供給される。電荷の放出により、キャ
パシタC1の電位が基準電位まで低下すると、補助スイ
ッチング素子Q1のゲート・ソース間電圧もゼロとな
り、補助スイッチング素子Q1がオフする。
【0032】本実施例においては、主回路から補助電圧
源への共振帰還電流によって、補助電圧源用のキャパシ
タC1の電位が増加すると、余分な電荷が補助スイッチ
ング素子Q1、インダクタL0、ダイオードD0を介し
て負荷Loadに供給されるため、キャパシタC1の電
位が異常に上昇することはない。
【0033】(実施例3)図4は本発明の実施例3の回
路図である。以下、その回路構成について説明する。入
力電源Vinは、商用交流電源をダイオードブリッジに
より全波整流した脈動電圧であり、その正極はダイオー
ドDiのアノードに接続されている。ダイオードDiの
カソードはインダクタL0の一端に接続されており、イ
ンダクタL0の他端は、主スイッチング素子Q0を介し
て入力電源Vinの負極に接続されている。主スイッチ
ング素子Q0の両端には、ダイオードD0を介して負荷
Loadが接続されている。負荷Loadの両端にはキ
ャパシタC11,C12の直列回路が接続されている。
キャパシタC11,C12の接続点は、ダイオードD3
のアノードに接続されている。ダイオードD3のカソー
ドと入力電源Vinの負極の間には、補助電圧源として
のキャパシタC1が接続されており、キャパシタC1の
両端には負荷Load2が接続されている。この負荷L
oad2としては、例えば、主スイッチング素子Q0の
制御回路を動作させるための電源回路などが接続され
る。
【0034】本実施例では、補助スイッチング素子を有
していない。補助電圧源としてのキャパシタC1の基準
電位は、主回路の電位をキャパシタC11,C12で分
圧することによって得られる。補助電圧源としてのキャ
パシタC1の電位が上記基準電位よりも低くなると、ダ
イオードD3を介して電荷が供給される。また、主回路
のインダクタL0からの還流によって、キャパシタC1
に蓄積されたエネルギーは、制御用電源回路等の別回路
で消費されるため、補助電圧源用のキャパシタC1の電
位が異常に上昇することはない。
【0035】(実施例4)図5は本発明の実施例4の回
路図である。以下、その回路構成について説明する。入
力電源Vinは、商用交流電源をダイオードブリッジに
より全波整流した脈動電圧であり、その正極はダイオー
ドDiのアノードに接続されている。ダイオードDiの
カソードはインダクタL0の一端に接続されており、イ
ンダクタL0の他端は、主スイッチング素子Q0を介し
て入力電源Vinの負極に接続されている。主スイッチ
ング素子Q0の両端には、ダイオードD0を介して負荷
Loadが接続されている。負荷Loadの両端にはキ
ャパシタC11,C12の直列回路が接続されている。
キャパシタC11,C12の接続点は、ダイオードD3
のアノードに接続されている。
【0036】本実施例では、2つの補助スイッチング素
子Q1,Q2を有している。これらの補助スイッチング
素子Q1,Q2は、NチャンネルMOSFETよりな
り、そのドレイン・ソース間には、寄生の逆方向ダイオ
ードが並列接続されている。また、ゲート・ソース間に
は、過電圧防止用のツェナーダイオードZD1,ZD2
がそれぞれ並列接続されている。ツェナーダイオードZ
D1の両端には抵抗R2が並列接続されており、ツェナ
ーダイオードZD2の両端には抵抗R4が並列接続され
ている。補助スイッチング素子Q1のゲートと負荷Lo
adの正極の間には抵抗R1が接続されており、補助ス
イッチング素子Q2のゲートと入力電源Vinの正極の
間には抵抗R3が接続されている。補助スイッチング素
子Q1のドレインは、ダイオードD2のカソードに接続
されている。ダイオードD2のアノードは、ダイオード
DiのカソードとインダクタL0の接続点に接続されて
いる。補助スイッチング素子Q1のソースはダイオード
D3のカソードに接続されている。補助スイッチング素
子Q1のソースと入力電源Vinの負極の間には、補助
電圧源としてのキャパシタC1と負荷Load2の並列
回路が接続されている。この負荷Load2としては、
例えば、主スイッチング素子Q0の制御回路を動作させ
るための電源回路などが接続される。
【0037】本実施例では、入力電源Vinとしての全
波整流電圧が、補助電圧源としてのキャパシタC1の電
圧よりも高くなった場合に、入力電源Vinからダイオ
ードDiとD2を介してキャパシタC1に突入電流が流
入することへの対策を施したものである。補助スイッチ
ング素子Q1は抵抗R1,R2の分圧によって、通常は
正のゲート電位が与えられてオンしている。しかし、入
力電源Vinとしての全波整流電圧が、補助電圧源とし
てのキャパシタC1の電圧よりも高くなると、通常はゼ
ロボルトに保たれている補助スイッチング素子Q2のゲ
ート・ソース間電圧が抵抗R3,R4の分圧によって立
ち上がり、補助スイッチング素子Q2がオンすることに
よって、補助スイッチング素子Q1はオフし、したがっ
て、入力電源Vinから補助電圧源への突入電流の経路
は絶たれる。
【0038】(実施例5)図6は本発明の実施例5の回
路図である。本実施例は、図3に示した実施例2の回路
において、補助電圧源としてのキャパシタC1と並列に
負荷Load2を接続したものである。この負荷Loa
d2としては、例えば、主スイッチング素子Q0の制御
回路を動作させるための電源回路などが接続される。主
回路のインダクタL0からの還流によって、補助電圧源
としてのキャパシタC1に蓄積されたエネルギーは、制
御用電源回路等の別回路で消費されるため、キャパシタ
C1の電位が過昇圧することはない。
【0039】また、電源位相の山部で入力電源Vinの
全波整流電圧が補助電圧源の基準電位(コンデンサC1
1,C12の接続点の電位)よりも高い期間では、補助
スイッチング素子Q1のゲート電位はソース電位に対し
て負となり、補助スイッチング素子Q1は双方向にオン
となる。したがって、当該期間における補助電圧源の電
位は、入力電源Vinの全波整流電圧と一致するため、
電位差が無くなり、突入電流の発生は回避される。一
方、電源位相の谷部で入力電圧Vinの全波整流電圧が
補助電圧源の基準電位よりも低い期間では、キャパシタ
C1はダイオードD3を介して充電されるため、補助電
圧源の電圧が基準電位よりも低くなることはない。
【0040】(実施例6)図7は本発明の実施例6の回
路図である。本実施例は、図4に示した実施例3の回路
において、主回路から基準電位を得るためのキャパシタ
C11,C12と、キャパシタC11,C12の基準電
位から補助電圧源としてのキャパシタC1を充電するた
めのダイオードD3を省略したものである。
【0041】本実施例は、入力電圧Vinの全波整流電
圧の最大値が、先に示したゼロボルトスイッチング動作
の最適値(=Vout/2)の近傍である場合に、要求
機能を何等損ねることなく、回路構成を大幅に簡素化す
ることが出来る例を示したものである。すなわち、本実
施例では、補助電圧源としてのキャパシタC1へは、全
波整流電圧が最大になった時点でダイオードD2を介し
て電荷が供給される。また、主回路からキャパシタC1
へ共振的に帰還するエネルギーは、負荷Load2にお
いて、制御用電源等として有効に利用される。
【0042】
【発明の効果】本発明によれば、直流電源を入力とし、
少なくとも1つのスイッチング素子と、インダクタと、
整流素子とからなるブーストコンバータと、前記スイッ
チング素子の両端電圧を検出する手段と、前記スイッチ
ング素子がオフの期間中、両端電圧が極小となるタイミ
ングでスイッチング素子をターンオンするように制御す
る手段とを有する電源装置において、少なくとも補助電
圧源を有し、前記スイッチング素子がオンしたときに流
れるインダクタ電流と逆極性のインダクタ電流が、前記
スイッチング素子がオフしたときに、少なくとも前記補
助電圧源と、前記スイッチング素子と、前記インダクタ
とを含む閉ループに流れるように構成したものであるか
ら、直流電源からの入力電圧がブーストコンバータの出
力電圧の1/2倍という理想条件から外れても、補助電
圧源の電圧をブーストコンバータの出力電圧の1/2倍
の近傍に維持すれば、スイッチング素子がオフしたとき
の共振電流を最小、最短に抑えることができ、効率を高
めることができるという効果がある。
【図面の簡単な説明】
【図1】本発明の実施例1の回路図である。
【図2】本発明の実施例1の電流経路を説明するための
回路図である。
【図3】本発明の実施例2の回路図である。
【図4】本発明の実施例3の回路図である。
【図5】本発明の実施例4の回路図である。
【図6】本発明の実施例5の回路図である。
【図7】本発明の実施例6の回路図である。
【図8】従来例の共振動作を説明するための等価回路図
である。
【図9】従来例の理想的な共振動作を示す波形図であ
る。
【図10】従来例の理想的な条件から外れた場合の共振
動作を示す波形図である。
【図11】従来例の理想的な条件から外れた場合の共振
動作とインダクタの電流回生動作を示す波形図である。
【図12】従来例の電源山部の動作説明のための波形図
である。
【図13】従来例の電源谷部の動作説明のための波形図
である。
【図14】従来例の入力電流歪みが無い場合の交流半周
期分の動作を示す波形図である。
【図15】従来例の入力電流歪みが有る場合の交流半周
期分の動作を示す波形図である。
【図16】従来の一般的なブーストコンバータの回路図
である。
【図17】従来のゼロボルトスイッチング型のブースト
コンバータの回路図である。
【図18】図17に示す従来例の各部の電流電圧波形を
示す波形図である。
【図19】図17に示す従来例の電流経路を説明するた
めの回路図である。
【符号の説明】
Vin 入力電源 Q0 スイッチング素子 L0 インダクタ D0 ダイオード C1 キャパシタ(補助電圧源)

Claims (12)

    【特許請求の範囲】
  1. 【請求項1】 直流電源を入力とし、少なくとも1つ
    のスイッチング素子と、インダクタと、整流素子とから
    なるブーストコンバータと、前記スイッチング素子の両
    端電圧を検出する手段と、前記スイッチング素子がオフ
    の期間中、両端電圧が極小となるタイミングで前記スイ
    ッチング素子をターンオンするように制御する手段とを
    有する電源装置において、 少なくとも補助電圧源を有し、前記スイッチング素子が
    オンしたときに流れるインダクタ電流と逆極性のインダ
    クタ電流が、前記スイッチング素子がオフしたときに、
    少なくとも前記補助電圧源と、前記スイッチング素子
    と、前記インダクタとを含む閉ループに流れるように構
    成したことを特徴とする電源装置。
  2. 【請求項2】 前記直流電源と補助電圧源の各一端を
    接続し、各他端間に直列に接続された2つの整流素子を
    直流電源から補助電圧源に電流が流れる方向に接続し、
    前記コンバータの入力を、前記直流電源と補助電圧源の
    各一端と2つの整流素子の接続点の間に接続したことを
    特徴とする請求項1記載の電源装置。
  3. 【請求項3】 前記補助電圧源の電圧は、前記直流電
    源からの入力電圧に比べて、ブーストコンバータの出力
    電圧の1/2倍に、より近く設定されていることを特徴
    とする請求項1又は2に記載の電源装置。
  4. 【請求項4】 請求項1乃至3のいずれかにおいて、
    補助電圧源が少なくともキャパシタを有して構成される
    ことを特徴とする電源装置。
  5. 【請求項5】 前記補助電圧源を構成するキャパシタ
    には、前記コンバータを構成するインダクタの二次巻線
    から整流素子を介して電荷が供給されることを特徴とす
    る請求項4記載の電源装置。
  6. 【請求項6】 前記補助電圧源から過剰の電荷を放出
    する手段を有することを特徴とする請求項4又は5に記
    載の電源装置。
  7. 【請求項7】 前記補助電圧源から負荷回路へ電荷を
    放出する手段を有することを特徴とする請求項6記載の
    電源装置。
  8. 【請求項8】 前記補助電圧源から入力直流電源へ電
    荷を放出する手段を有することを特徴とする請求項6記
    載の電源装置。
  9. 【請求項9】 前記補助電圧源から別回路へ電荷を放
    出する手段を有することを特徴とする請求項6記載の電
    源装置。
  10. 【請求項10】 請求項1乃至9のいずれかにおい
    て、入力直流電源と所定電圧を比較する手段を有し、入
    力直流電源の瞬時値が所定電圧に比して高いときに、入
    力直流電源から補助電圧源への電流流入を阻止する手段
    を有することを特徴とする電源装置。
  11. 【請求項11】 請求項1乃至9のいずれかにおい
    て、入力直流電源と所定電圧を比較する手段を有し、入
    力直流電源の瞬時値が所定電圧に比して高いときに、補
    助電圧源の電位を入力直流電源の電圧に略一致させる手
    段を有することを特徴とする電源装置。
  12. 【請求項12】 請求項1乃至9のいずれかにおい
    て、入力直流電源のピーク値を前記コンバータの出力電
    圧の1/2倍の近傍に設定したことを特徴とする電源装
    置。
JP11117065A 1999-04-23 1999-04-23 電源装置 Pending JP2000312472A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP11117065A JP2000312472A (ja) 1999-04-23 1999-04-23 電源装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP11117065A JP2000312472A (ja) 1999-04-23 1999-04-23 電源装置

Publications (1)

Publication Number Publication Date
JP2000312472A true JP2000312472A (ja) 2000-11-07

Family

ID=14702564

Family Applications (1)

Application Number Title Priority Date Filing Date
JP11117065A Pending JP2000312472A (ja) 1999-04-23 1999-04-23 電源装置

Country Status (1)

Country Link
JP (1) JP2000312472A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101882869A (zh) * 2010-06-21 2010-11-10 华南理工大学 带有电感电容开关网络的高增益升压变换器
CN103633842A (zh) * 2013-11-14 2014-03-12 华南理工大学 一种单开关反向输出二次型宽增益变换器

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101882869A (zh) * 2010-06-21 2010-11-10 华南理工大学 带有电感电容开关网络的高增益升压变换器
CN103633842A (zh) * 2013-11-14 2014-03-12 华南理工大学 一种单开关反向输出二次型宽增益变换器

Similar Documents

Publication Publication Date Title
US7061212B2 (en) Circuit for maintaining hold-up time while reducing bulk capacitor size and improving efficiency in a power supply
US6788557B2 (en) Single conversion power converter with hold-up time
KR100790185B1 (ko) 스위칭 파워 서플라이 장치
US8379421B2 (en) Power factor correction converter with parallel-connected converter sections
JP3274431B2 (ja) スイッチング電源装置
US7245087B2 (en) Power conversion device
JP2011223840A (ja) 電解コンデンサレス・スイッチング電源回路及び電源装置
JP5203444B2 (ja) スイッチング電源装置
JP4051899B2 (ja) 電源回路および電源回路の制御方法
JP2000312472A (ja) 電源装置
JP3703378B2 (ja) スイッチング電源装置
US11190107B2 (en) Auxiliary power supply circuit, power supply apparatus, and power supply circuit
JP3369754B2 (ja) 高入力力率電源回路およびこの電源回路の過電流保護回路
JP4415363B2 (ja) スイッチング電源
JP6797036B2 (ja) スイッチング電源装置
JP6682930B2 (ja) 電源装置
US20240339940A1 (en) Integrated auxiliary power supply with stable output at high-line and light-load conditions
JP3274442B2 (ja) スイッチング電源装置
JP2000305642A (ja) 電源装置
JP3350270B2 (ja) スイッチング電源
JP2000312473A (ja) 電源装置
JP3996440B2 (ja) スイッチング電源
JPH09201051A (ja) 直流電源装置
JP2002044954A (ja) 電源回路
JP2002034254A (ja) スイッチング電源装置