JP2000277713A - Semiconductor device - Google Patents

Semiconductor device

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JP2000277713A
JP2000277713A JP8378899A JP8378899A JP2000277713A JP 2000277713 A JP2000277713 A JP 2000277713A JP 8378899 A JP8378899 A JP 8378899A JP 8378899 A JP8378899 A JP 8378899A JP 2000277713 A JP2000277713 A JP 2000277713A
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Application number
JP8378899A
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Japanese (ja)
Inventor
Katsuhiko Kitagawa
勝彦 北川
Original Assignee
Sanyo Electric Co Ltd
三洋電機株式会社
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Abstract

PROBLEM TO BE SOLVED: To improve resistance to moisture of a chip size package in which a nonvolatile semiconductor storage device is packaged. SOLUTION: A seal ring 89 is arranged around an IC circuit forming part 1A, and a plug constituting the seal ring 89 cuts the interface of an interlayer insulating film, so that a path of moisture is blocked. Addition to the first seal ring 89, double, triple and so on seals are enabled because a sidewall of the interlayer insulating film, i.e., a spacer 90 covering the interface is formed. Moisture hardly permeates into a chip size package, constituted of a nonvolatile semiconductor storage device, so that a stricture where hydrogen, hydrogen atoms, etc., scarce diffuse into a TEOS film, an SOG film, etc., is obtained. Thereby trap to a tunnel oxide film can be prevented, and the number of times of rewrite can be increased.

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【発明の属する技術分野】本発明は、不揮発性半導体記憶素子を有する半導体装置に関し、特に耐湿性が向上され、消去効率を向上させた半導体装置に関するものである。 BACKGROUND OF THE INVENTION The present invention relates to a semiconductor device having a nonvolatile semiconductor memory device, particularly improved humidity resistance, to a semiconductor device having improved erasing efficiency.

【0002】 [0002]

【従来の技術】半導体装置は、周知事項ではあるが、ウェハの状態で次々と素子が作り込まれ、所定の機能を有したIC回路が形成される。 BACKGROUND OF THE INVENTION Semiconductor devices, albeit at a known matter, is built one after another element in the form of wafers, IC circuit having a predetermined function is formed. 平面的には、このIC回路が形成されたIC回路形成部がマトリックス状に配置され、このIC回路形成部を囲み格子状にダイシングライン部が設けられ、このダイシングライン部に沿ってダイシングされ、個々の半導体装置(半導体チップ)に分離形成される。 In plan view, the IC circuit forming part of IC circuits are formed are arranged in a matrix, the dicing line portion is provided in a grid pattern surrounding the IC circuit formation section is diced along the dicing line portion, It is separately formed into individual semiconductor devices (semiconductor chips).

【0003】例えば、ダイシングされるものとして、特開平9−64049号公報が詳しい。 [0003] For example, as being diced, JP-A-9-64049 is more. 図16は、チップサイズパッケージ50の概略を説明するものであり、ウェハ51で作られ、パッシベーション膜52まで被覆されたウェハ51を用意し、最上層のメタル電極53(例えばボンディングパッド)を露出する開口部を形成し、 Figure 16 is for explaining an outline of a chip size package 50 is made of a wafer 51, providing a wafer 51 coated until a passivation film 52 to expose the uppermost layer of the metal electrode 53 (e.g., bonding pad) to form an opening,
この開口部を介して再配線層54をCuメッキで形成する。 The redistribution layer 54 through the opening formed by Cu plating.

【0004】この再配線層54には、メタルポスト55 [0004] The re-wiring layer 54, the metal post 55
が形成されると共に、全域には封止樹脂56が全面に被覆され、この封止樹脂56から露出したメタルポスト5 Together but are formed, the entire sealing resin 56 is coated on the entire surface, the metal post 5 exposed from the sealing resin 56
5には、半田バンプや半田ボール57が形成される。 5, the solder bumps or solder ball 57 is formed.

【0005】この状態でダイシングライン部58に沿ってダイシングされ、個々に分離されて半導体チップ50 [0005] diced along the dicing line 58 in this state, the semiconductor chip 50 are individually separated
が完成する。 There is completed.

【0006】一方、ウェハスケールのチップサイズパッケージとして、有用なデバイスとして不揮発性半導体記憶装置がある。 On the other hand, as a chip size package of the wafer scale, there is a non-volatile semiconductor memory device as useful devices. CSPを採用することで軽薄短小を実現でき、例えばスチルカメラ、携帯電話等で今後有望なデバイスである。 CSP can achieve weight and size by adopting, for example a still camera, a promising device future mobile phone or the like.

【0007】この電気的に消去可能な不揮発性半導体記憶装置、特にプログラマブルROM(EEPROM:Electrical [0007] The electrically erasable non-volatile semiconductor memory device, in particular a programmable ROM (EEPROM: Electrical
ly Erasable and Programmable ROM、フラッシュメモリとも言う。 ly Erasable and Programmable ROM, also referred to as flash memory. )においては、フローティングゲートとコントロールゲートとを有する2重ゲートのトランジスタによってメモリセルが形成される。 In), a memory cell is formed by a double gate transistor having a floating gate and a control gate. このような2重ゲートの場合、フローティングゲートのドレイン領域で発生したホットエレクトロンを加速し、フローティングゲートに注入することでデータの書き込みが行われる。 For such double gate, to accelerate the hot electrons generated in the drain region of the floating gate, data is written by injecting into the floating gate. そして、F−N伝導(Fowler-Nordheim tunnelling)によってフローティングゲートからコントロールゲートへ電荷を引き抜きデータの消去が行われる。 Then, erasure of data pull charge from the floating gate to the control gate is performed by F-N conductivity (Fowler-Nordheim tunnelling).

【0008】図14はフローティングゲートを有する不揮発性半導体記憶装置のメモリセル部分の平面図で、図15はそのX1−X1線の断面図である。 [0008] Figure 14 is a plan view of a memory cell portion of a nonvolatile semiconductor memory device having a floating gate, Fig. 15 is a sectional view of the line X1-X1. この図においては、コントロールゲート6がフローティングゲート4 In this figure, the control gate 6 is the floating gate 4
と並んで配置されるスプリットゲート構造を示している。 Shows a split gate structure disposed alongside.

【0009】まずP型のシリコン基板1に、LOCOS [0009] First, a silicon substrate 1 of P-type, LOCOS
酸化膜よりなる複数の素子分離膜2が短冊状に形成され、素子領域が区画される。 A plurality of element isolation film 2 made of an oxide film is formed in a strip shape, the element regions are partitioned. シリコン基板1上に、酸化膜3Aを介し、隣り合う素子分離膜2の間に跨るようにしてフローティングゲート4が配置される。 On the silicon substrate 1, through the oxide film 3A, the floating gate 4 is disposed so as to straddle between the adjacent element isolation film 2.

【0010】また、フローティングゲート4上の選択酸化膜(ミニLOCOS酸化膜)5は、フローティングゲート4の中央部で厚く形成されるので、フローティングゲート4の端部には先鋭な角部が形成されている。 Further, the selective oxidation layer on the floating gate 4 (mini LOCOS oxide film) 5 is so formed thicker in the center portion of the floating gate 4, sharp corners is formed at the end of the floating gate 4 ing. これが、データの消去動作時にフローティングゲート4の端部で電界集中を生じ易くしている。 This has been apt to occur the electric field concentration at the edge of the floating gate 4 in the erase operation of the data.

【0011】そして酸化膜3Aと一体化されたトンネル酸化膜3を介してコントロールゲート6が配置される。 [0011] The control gate 6 is disposed over the tunnel oxide film 3 integrated with the oxide film 3A.
このコントロールゲート6は、一部がフローティングゲート4上に重なり、残りの部分が酸化膜3Aを介してシリコン基板1に接している。 The control gate 6, partially overlies the floating gate 4, the remaining portion is in contact with the silicon substrate 1 through the oxide film 3A.

【0012】また、これらのフローティングゲート4及びコントロールゲート6は、それぞれ隣り合う列が互いに面対称となるように配置される。 Further, these floating gates 4 and the control gate 6 is arranged so as adjacent rows each is plane-symmetric to each other.

【0013】またコントロールゲート6間、フローティングゲート4間に、N型のドレイン領域7及びソース領域8が形成される。 [0013] between the control gate 6, between the floating gate 4, the drain region 7 and the source region 8 of N-type is formed. ドレイン領域7は、コントロールゲート6の間で素子分離膜2に囲まれてそれぞれが独立し、ソース領域8は、コントロールゲート6の延在する方向に連続する。 Drain region 7, each independently surrounded by a device isolation film 2 between the control gate 6, the source region 8 is continuous in the direction of extension of the control gate 6. これらのフローティングゲート4、コントロールゲート6、ドレイン領域7及びソース領域8 These floating gate 4, the control gate 6, the drain region 7 and the source region 8
によりメモリセルのトランジスタが構成される。 Transistor of the memory cell is constituted by.

【0014】そして、前記コントロールゲート6上に、 [0014] Then, on the control gate 6,
層間絶縁膜9を介して、アルミニウム合金等から成る金属配線10がコントロールゲート6と交差する方向に配置される。 Via an interlayer insulating film 9, a metal wiring 10 made of aluminum alloy or the like is disposed in a direction crossing the control gate 6. この金属配線10は、コンタクトホール11 The metal wires 10, contact holes 11
を通して、ドレイン領域7に接続される。 Through, it is connected to the drain region 7. そして、各コントロールゲート6は、ワード線となり、コントロールゲート6と平行に延在するソース領域8は、ソース線となる。 Each control gate 6 becomes a word line, a source region 8 extending parallel to the control gate 6, the source line. また、ドレイン領域7に接続される金属配線10 The metal wiring 10 connected to the drain region 7
は、ビット線となる。 It is, as a bit line.

【0015】このような不揮発性半導体記憶装置の場合、フローティングゲート4に注入される電荷の量によってソース、ドレイン間のオン抵抗値が変動する。 [0015] In such a nonvolatile semiconductor memory device, the source by the amount of charge injected into the floating gate 4, the on resistance between the drain fluctuates. そこで、フローティングゲート4に選択的に電荷を注入することにより、特定のメモリセル部のトランジスタ・オン抵抗値を変動させ、これによって生じる各メモリセルのトランジスタの動作特性の差を記憶するデータに対応づけるようにしている。 Therefore, by injecting selectively charge in the floating gate 4, corresponding to the data to be stored the difference in operating characteristics of the transistor of each memory cell varies the transistor on-resistance of a particular memory cell portion, caused by this It is characterizing way.

【0016】このデータの書き込み、消去及び読み出しの各動作は、例えば、以下の通りである。 [0016] The data writing, each operation of the erase and read, for example, as follows. 書き込み動作においては、コントロールゲート6の電位を2V、ドレイン領域7の電位を0.5V、ソース領域8の高電位を12Vとする。 In the write operation, 2V potential of the control gate 6, 0.5V the potential of the drain region 7, a high potential of the source region 8 and 12V. すると、コントロールゲート6及びフローティングゲート4間、フローティングゲート4及び基板(ソース領域8)間とが容量結合されており(コントロールゲート6及びフローティングゲート4間の容量< Then, between the control gate 6 and the floating gate 4, the floating gate 4 and the capacitance between the between the substrate (the source region 8) are capacitively coupled (control gate 6 and the floating gate 4 <
フローティングゲート4及び基板(ソース領域8)間の容量)、この容量結合比によりフローティングゲート4 The floating gate 4 and the substrate (the source region 8) capacity between), the floating gate 4 through the capacitive coupling ratio
の電位が9V程度に持ち上げられ、ドレイン領域7付近で発生するホットエレクトロンがフローティングゲート4側へ加速され、酸化膜3Aを通してフローティングゲート4に注入されてデータの書き込みが行われる。 Potential of lifted about 9V, hot electrons generated near the drain region 7 are accelerated onto the floating gate 4 side, it is injected into the floating gate 4 the data is written through the oxide film 3A.

【0017】一方、消去動作においては、ドレイン領域7及びソース領域8の電位を0Vとし、コントロールゲート6を14Vとする。 Meanwhile, in the erase operation, the potential of the drain region 7 and the source region 8 and 0V, thereby the control gate 6 and 14 V. これにより、フローティングゲート4内に蓄積されている電荷(電子)が、フローティングゲート4の角部の鋭角部分からF−N(Fowler-Nor Thus, the floating gate 4 electric charges accumulated in the (electrons), the sharp edges of the corners of the floating gate 4 F-N (Fowler-Nor
dheim tunnelling)伝導によって前記トンネル酸化膜3 dheim tunnelling) wherein the conductive tunnel oxide film 3
を突き抜けてコントロールゲート6に放出されてデータが消去される。 Is released to the control gate 6 penetrates the data is erased.

【0018】そして、読み出し動作においては、コントロールゲート6の電位を4Vとし、ドレイン領域7を2 [0018] Then, in the read operation, a 4V potential of the control gate 6, a drain region 7 2
V、ソース領域8を0Vとする。 V, the source region 8 and 0V. このとき、フローティングゲート4に電荷(電子)が注入されていると、フローティングゲート4の電位が低くなるため、フローティングゲート4の下にはチャネルが形成されずドレイン電流は流れない。 At this time, the charge on the floating gate 4 (electrons) is injected, the potential of the floating gate 4 is low, below the floating gate 4 the drain current no channel is formed does not flow. 逆に、フローティングゲート4に電荷(電子)が注入されていなければ、フローティングゲート4の電位が高くなるため、フローティングゲート4の下にチャネルが形成されてドレイン電流が流れる。 Conversely, if it is not injected charges (electrons) into the floating gate 4, the potential of the floating gate 4 is increased, the drain current flows is the channel under the floating gate 4 is formed.

【0019】 [0019]

【発明が解決しようとする課題】しかし未だに寿命が短いことが判った。 [0006] However, it was found still short life. つまり一般のプログラマブルメモリにおいては、データの書き込み/消去の繰り返しは10万回程度が必要とされているが、この不揮発性半導体記憶装置では5万回程度であり、更なる書き換え回数を可能にしたいという要望があった。 That is, in the general programmable memory, repeating write / erase of data is required about 100,000 times, is about 50,000 times in the nonvolatile semiconductor memory device, to enable a further number of rewrites there is a demand.

【0020】そして、本発明者が行った解析の結果、メモリセルのトランジスタ上に形成した層間絶縁膜の材質と、サイクル寿命との間で、何らかの因果関係があることを突き止めた。 [0020] As a result of the analysis performed by the present inventors, the material of the interlayer insulating film formed on the transistors of the memory cells, with the cycle life was found that there is some cause and effect relationship.

【0021】即ち、フローティングゲート上にコントロールゲートが重なる様な段差の厳しい装置では、平坦化を図るために、プラズマTEOS膜,SOG膜及びプラズマTEOS膜等の複数層から成る層間絶縁膜9を形成している。 [0021] That is, in strict apparatus such stepped overlap control gate on the floating gate, in order to flatten, plasma TEOS film, an interlayer insulating film 9 made of a plurality of layers such as SOG film and a plasma TEOS film formation are doing.

【0022】そして、このTEOS膜やSOG膜等に含まれる水素や水素原子等が拡散し、前記トンネル酸化膜にトラップされ、これが影響していると考えた。 [0022] Then, the TEOS film and the hydrogen or hydrogen atom or the like contained in the SOG film or the like is diffused, trapped in the tunnel oxide film was considered that this is influenced. この水素は、水分が吸着した結果、これから発生するものもあると考えられている。 The hydrogen as a result of the moisture is adsorbed, it is believed that even those generated therefrom.

【0023】従って、ウェハスケール型のCSPに本装置を実装すると、ダイシング部に前記層間絶縁膜の界面が露出しており、この界面を介して水分が浸入し、前述のトラップが増長する問題があった。 [0023] Thus, when implementing the present device to the CSP of wafer-scale type, is exposed interface of the interlayer insulating film in the dicing unit, moisture penetrates through the interface, the problem that the above-mentioned trap to length increasing there were.

【0024】 [0024]

【課題を解決するための手段】本発明は前述の課題に鑑みてなされ、先ず第1に、不揮発性半導体記憶素子が形成されるIC回路形成部とダイシング部との間に除去領域を設け、この除去領域の側壁に、金属配線とコンタクトするプラグ材料を被覆することで解決するものである。 The present invention SUMMARY OF] has been made in view of the above problems, first of all, providing a removal region between the IC circuit formation portion and the dicing part nonvolatile semiconductor memory device is formed, the sidewall of the removal region, solves by covering the metal wire and the contact plug material.

【0025】この除去領域は、湿気の浸入経路である界面があるが、この界面にプラグ材を被覆することにより、浸入経路を断つ事ができる。 [0025] The removal region, it is the interface is permeating path of moisture, by coating the plug material at the interface, it is possible to cut off the permeating path.

【0026】また層間絶縁膜のコンタクトホール形成と同時に除去領域を形成し、プラグ材を埋め込むエッチバック工程を採用すれば、除去領域の側壁にスペーサの形状でプラグ材を残存させることができる。 Further formed at the same time removing region and a contact hole formed in the interlayer insulating film, by employing the etch-back process of embedding the plug member, it is possible to leave the plug material in the form of spacers on the sidewalls of the removal region. 従って別途工程を増加させることなく実現できる。 Thus it can be realized without increasing an additional step.

【0027】第2に、金属配線は、その下層に形成される複数層から成る層間絶縁膜に形成されたコンタクトホールに埋め込まれ、頭部でコンタクトするプラグを有し、不揮発性半導体記憶素子が形成されるIC回路形成部と前記半導体装置の周囲に位置するダイシング部との間に、層間絶縁膜の界面が内部で露出するリング状の溝を設け、この溝に前記プラグの材料を埋め込み、頭部には金属配線がリング状に設けられる第1のシールリングを設け、前記第1のシールリングと前記ダイシング部との間に除去領域を設け、この除去領域の側壁に、前記プラグ材料が第2のシールリングとして被覆される事で解決するものである。 [0027] Second, the metal wires are embedded in the contact hole formed in the interlayer insulating film composed of a plurality of layers formed on the lower layer has a plug contact in the head, the nonvolatile semiconductor memory element between the dicing part positioned around the semiconductor device and the IC circuit formation part formed, it provided a ring-shaped groove surface is exposed inside the interlayer insulating film, embedding a material of the plug in the groove, the head provided with the first seal ring metal wire is provided in a ring shape, it provided the removal region between said first seal ring the dicing portion, the sidewall of the removal region, the plug material It solves by being covered as the second seal ring.

【0028】前述した効果と同時に、第1のシールリングを設けることで二重のシールが可能となる。 The above-described effect at the same time, it is possible to double seal by providing the first seal ring.

【0029】第3に、前記除去領域の側壁に設けられた被覆材の外側には、最上層に形成された層間絶縁膜を被覆することで解決するものである。 Thirdly, on the outside of the dressing in the side wall of the removal region, it solves by coating the interlayer insulating film formed on the uppermost layer.

【0030】最上層の層間絶縁膜を被覆することで、湿気がシールリングへ到達しにくい構造となる。 [0030] By coating the uppermost interlayer insulating film, the moisture hardly reaches the seal ring structure.

【0031】従って、湿気が浸入しにくいので、TEO [0031] Thus, because the moisture is hard to infiltration, TEO
S膜やSOG膜等に水素や水素原子等が拡散されにくい構造となる。 Hydrogen and hydrogen atoms such as S film or SOG film or the like is less likely structure is diffused.

【0032】 [0032]

【発明の実施の形態】以下、本発明の一実施の形態について説明する。 BEST MODE FOR CARRYING OUT THE INVENTION Hereinafter, a description will be given of an embodiment of the present invention. 図1〜図13の左図は、実質図14や図15に対応する不揮発性半導体記憶装置(IC回路形成部IA)の製法を説明するものであり、図1〜図13の右図は、ダイシングライン部DLの製法を説明するものである。 Left view of FIGS. 13 is for explaining the method of the nonvolatile semiconductor memory device which corresponds to substantially 14 and FIG. 15 (IC circuit forming part IA), the right view of FIGS. 13, it is intended to illustrate the preparation of the dicing line portion DL.

【0033】先ず、半導体基板50に約5000〜10 [0033] First of all, about the semiconductor substrate 50 5000-10
000Å程度の熱酸化膜51を形成し、予定のN型ウェル52、53の形成領域が露出したホトレジストPR1 Forming a thermal oxide film 51 of about 000A, photoresist formation region of the N-type well 52 and 53 of the schedule is exposed PR1
を形成し、更にはこのホトレジストPR1を介して前記熱酸化膜51をエッチングする。 Forming a further etches the thermal oxide layer 51 through the photoresist PR1. (以上図1参照) 続いて、ホトレジストPR1を取り除き、露出したシリコン面に約500〜1000Åの熱酸化膜を形成した後、Pイオンをイオン注入し、熱拡散を経てN型ウェル52、53を形成する。 (Or see Fig. 1) Subsequently, a photoresist PR1 is removed and after forming a thermal oxide film of about 500~1000Å the exposed silicon surface, the P ions are implanted, the N-type well 52 and 53 through the thermal diffusion Form.

【0034】ここでN型ウェル52は、Pチャンネル型トランジスタが形成される領域である。 [0034] N-type well 52 where a region in which a P-channel-type transistor is formed. (以上図2参照) 続いて熱酸化膜51を取り除いた後、全面に約150〜 (See above Fig. 2) followed after removing the thermal oxide film 51 on the entire surface of about 150
250Å程度の熱酸化膜(パッド酸化膜)、500〜1 250Å about thermal oxide film (pad oxide film), 500-1
000Å程度のポリSi、1000〜2000Å程度のSi3N4膜を形成し、予定のLOCOS酸化膜54の形成領域が露出したホトレジストを形成し、ここに対応するSi3N4膜を取り除く。 000Å approximately poly Si, to form a Si3N4 film with a thickness of about 1000 to 2000 Å, to form a the exposed formation region of the LOCOS oxide film 54 intend photoresist, remove the Si3N4 film corresponding here. そして、前記ホトレジストを取り除いた後、予定のLOCOS酸化膜の下に形成されるチャンネルストッパー55の不純物としてボロンをイオン注入し、その後、図14の符号4のように矩形状(ここでは楕円)のLOCOS酸化膜54が形成される。 Then, after removing the photoresist, boron ions are implanted as impurities of the channel stopper 55 which is formed under the LOCOS oxide film scheduled, then a rectangular shape as a reference numeral 4 in FIG. 14 (ellipse here) LOCOS oxide film 54 is formed. その後、Si3N4膜、ポリSiを取り除いた後、表面を酸化して約100〜200Åのダミー酸化膜56を形成する。 Then, Si3 N4 film, after removal of the poly-Si, forming a dummy oxide film 56 of about 100~200Å by oxidizing the surface. (以上図3参照) このダミー酸化膜56は、イオン注入用の保護膜であり、ここでは図示していない領域にイオン注入が成される。 (Or see FIG. 3) the dummy oxide film 56 is a protective film for ion implantation, wherein the ion implantation in a region not shown is made.

【0035】そしてその後、ダミー酸化膜56が取り除かれた後、再度100〜200Å程度の酸化膜57、1 [0035] Thereafter, after the dummy oxide film 56 is removed, again 100~200Å about oxide film 57,1
500Å程度のポリSi58および1000Å程度のS 500Å about poly Si58 and 1000Å about S
i3N4膜59が積層され、予定のミニLOCOS酸化膜60の形成領域が露出したホトレジストPR2を形成する。 i3N4 film 59 is laminated to form a photoresist PR2 the formation region exposed mini LOCOS oxide film 60 of the schedule. (以上図4参照) そして前記ホトレジストPR2を介してSi3N4膜59 (Or see Fig. 4) and through the photoresist PR2 Si3 N4 film 59
を取り除き、ミニLOCOS酸化膜60の形成予定(またはフローティングゲートの形成領域)のポリシリコン膜58を露出する。 It is removed to expose the polysilicon film 58 to be formed of the mini LOCOS oxide film 60 (or forming region of the floating gate).

【0036】続いて不純物の導入工程がある。 [0036] Then there is the process of introducing impurities. ここではPをイオン注入する。 Here, it is ion-implanted P. ここではポリシリコン膜58をフローティングゲート61とするためのイオン注入である。 Here is the ion implantation for the polysilicon film 58 and the floating gate 61. また、シリコン窒化膜を形成する前に全面に前記不純物を導入しても良い。 It is also possible to introduce the impurity into the entire surface before forming the silicon nitride film.

【0037】次に、前記シリコン窒化膜59をマスクにして、開口部に露出しているポリシリコン膜58を選択酸化してミニLOCOS酸化膜60を形成する。 Next, with the silicon nitride film 59 as a mask, and selectively oxidized polysilicon film 58 exposed in the opening to form a mini LOCOS oxide film 60. (以上図5参照) このミニLOCOS酸化膜60の膜厚は、最大となる中央部がおよそ1500Åで、LOCOS酸化膜60の外周部に向かって薄くなっている。 (Or see Fig. 5) The thickness of the mini LOCOS oxide film 60 has a central portion which becomes maximum at about 1500 Å, is thinner toward an outer peripheral portion of the LOCOS oxide film 60. またその外周部は、前記シリコン窒化膜59を持ち上げながらこの下面にバーズピーク状に入り込むため、特に薄く(例えば、およそ100Å以下)形成され、その薄い領域は、シリコン窒化膜の開口部周辺からおよそ0.05μm(500Å) The outer peripheral portion thereof, in order to penetrate to the lower surface of bird's beak shape while lifting the silicon nitride film 59, particularly thin (e.g., less about 100 Å) is formed, the thin region is approximately from the periphery of an opening of the silicon nitride film 0.05μm (500Å)
奥まで形成されている。 It is formed as far as it will go.

【0038】続いて、前記シリコン窒化膜59を除去する工程がある。 [0038] Subsequently, there is a step of removing the silicon nitride film 59.

【0039】まずシリコン窒化膜59表面の自然酸化膜を除去するため、希フッ酸でエッチオフする。 Firstly in order to remove the natural oxide film of the silicon nitride film 59 surface is etched off by dilute hydrofluoric acid. 続いて、 continue,
前記シリコン窒化膜59をリン酸で除去し、後処理として、フッ酸(HF:H2 O=1:25)を使い熱酸化膜換算でおよそ50Åエッチオフする。 The removal of the silicon nitride film 59 with phosphoric acid, as a post-treatment, hydrofluoric acid (HF: H2 O = 1: 25) to approximately 50Å etched off by the thermal oxide film in terms of use. 更に、NH4OH In addition, NH4OH
/H2O2/H2Oの混合液(組成比1:2:5)を用いて洗浄する。 / H2 O2 / H2 O mixture (composition ratio of 1: 2: 5) Wash with. この洗浄は、有機物や重金属の除去を行い、後工程でのフッ酸処理時等を考慮して表面の水分の付着性を弱めている。 This washing is carried out the removal of organic substances and heavy metals, which weakens the adhesion of surface water in consideration of the hydrofluoric acid treatment or the like in a later step.

【0040】続いて、エッチング加工されたミニLOC [0040] Subsequently, the etching process has been mini-LOC
OS酸化膜60をマスクにして、ポリシリコン膜58をエッチングしフローティングゲート61を形成する。 And the OS oxide film 60 as a mask, the polysilicon film 58 etched to form a floating gate 61.

【0041】このようにして形成されたフローティングゲート61の側壁部の形状は、ミニLOCOS酸化膜6 The shape of the side wall of the floating gate 61 formed in this manner, the mini LOCOS oxide film 6
0の外周部が滑らかに整形され、更にミニLOCOS酸化膜60をマスクにしてエッチングされるので、より滑らかに形成される。 0 the outer peripheral portion is smooth shaping, so further to the mini LOCOS oxide film 60 as a mask is etched, the more smoothly formed.

【0042】次いで、希フッ酸でフローティングゲート61直下以外のダミー酸化膜(ゲート絶縁膜)57をハーフエッチングした後、全面をCVDによるシリコン酸化膜で約100〜200Å程度形成する。 [0042] Then, a dummy oxide film (gate insulating film) 57 other than directly below the floating gate 61 after half-etching, the entire surface to form about 100~200Å a silicon oxide film by CVD with dilute hydrofluoric acid. つまりミニL That mini L
OCOS酸化膜61とコントロールゲート62との間には第2のゲート絶縁膜63が形成されることになる。 Between the OCOS oxide film 61 and the control gate 62 so that the second gate insulating film 63 is formed.

【0043】続いて、ホトレジストPR3を形成し、B [0043] Subsequently, a photoresist PR3, B
F2をイオン注入する。 The F2 ion implantation. (以上図6参照) 続いて、表面をゲート酸化した後ホトレジストPR3により露出された部分にゲート絶縁膜64を100Å程度で形成する。 (Or see Fig. 6) Subsequently, the gate insulating film 64 to the exposed portion by the photoresist PR3 and then surfaces of them were a gate oxide is formed at about 100 Å.

【0044】更に、約1000Åのポリシリコン膜6 [0044] In addition, of about 1000Å polysilicon film 6
5、約1000ÅのWSix膜66および約2000Å 5, WSix film 66 and about 2000Å to about 1000Å
程度のゲート絶縁膜67を順次形成し、コントロールゲート62の形成位置にホトレジストPR4を配置する。 Sequentially forming a degree of gate insulating film 67, placing the photoresist PR4 formation position of the control gate 62.
その際、予定のNチャンネルTRのゲート上にもホトレジストPR4が残る。 At that time, the photoresist PR4 remains also on the gate of the N channel TR scheduled. (以上図7参照) 続いて、ホトレジストPR4をマスクにしてコントロールゲート62およびNチャンネルTRのゲートを形成する。 (Or see FIG. 7) Next, with the photoresist PR4 as a mask to form the gate of the control gate 62 and the N channel TR. ここでは、ゲート絶縁膜67、WSi66、ポリS Here, the gate insulating film 67, WSi66, poly S
i65がエッチングされ、コントロールゲート62の形成領域以外は、ゲート絶縁膜63、64が残る。 i65 is etched, except forming areas of the control gate 62, the gate insulating film 63 and 64 is left.

【0045】続いて、ホトレジストPR4を取り除いた後、メモリセルの予定のソース領域が露出するようにホトレジストPR5を形成し、Pイオンを注入する。 [0045] Subsequently, after removing the photoresist PR4, to form a photoresist PR5 as the source region in the memory cell is exposed, implanting P ions. (以上図8参照) 続いてホトレジストPR5を取り除いた後、シリコン酸化膜68をLP−CVDで形成し、図9のようにソース領域、コントロールゲート62上に残存するように、ホトレジストPR6を形成する。 (Or see Fig. 8) After removing the photoresist PR5 subsequently, the silicon oxide film 68 is formed by LP-CVD, the source region as in FIG. 9, so as to leave on the control gate 62, to form a photoresist PR6 . そしてホトレジストPR And the photoresist PR
6を介してシリコン酸化膜68をエッチバックし、スペーサ69を形成する。 Etched back silicon oxide film 68 through 6, to form a spacer 69. その際、NチャンネルTR69のゲートにもサイドウォールとしてスペーサ70が形成される。 At that time, the spacer 70 as the sidewall to the gate of the N channel TR69 is formed. そしてこれらの領域を除いた部分には、ゲート絶縁膜63、64が残存する。 And the portion excluding these regions, a gate insulating film 63 and 64 is left. (以上図9参照) 続いて、全面に約500ÅのLP−CVD法によるシリコン酸化膜71、およびBPSG膜72を被覆し、リフローする。 (Or see FIG. 9) Next, by coating a silicon oxide film 71 and the BPSG film 72, by the LP-CVD method to about 500Å on the entire surface, reflow. 更にSOG膜をスピンオンで被膜する。 Further coating the SOG film spin.

【0046】従って、IC回路形成部IAとダイシングライン部DLの上には、酸化膜63、64の上に3種類の膜が層間絶縁膜74として形成される。 [0046] Therefore, on the IC circuit formation part IA and the dicing line portion DL is three film is formed as the interlayer insulating film 74 on the oxide film 63 and 64. またこの後には、コンタクトホール75、76の形成領域が露出したホトレジストPR7が形成される。 Also after this, the photoresist PR7 the formation region of the contact holes 75 and 76 is exposed is formed. (以上図10参照) 続いてホトレジストPR7を介してコンタクトホール7 (Or see Fig. 10) followed through the photoresist PR7 contact holes 7
5、76が形成され、コンタクト領域にBF2がイオン注入される。 5,76 is formed, BF2 in the contact region is ion-implanted. そして全面にバリアメタルとして下層から順にTiが100〜500Å、TiNが500〜200 The whole surface of Ti in this order from below as a barrier metal 100 Å to 500 Å, TiN is 500-200
0Å程度被覆され、その後CVDによりWが5000〜 Covered about 0 Å, then W by CVD is 5,000
8000Å程度被覆される。 It is coated about 8000 Å. そしてこのWがエッチバックされて、コンタクト75、76にWプラグ77、78 And this W is etched back, W plug 77 and 78 to contact 75 and 76
が形成される。 There is formed.

【0047】ここでコンタクト76は、IC回路形成部IAの周りに連続して形成され、Wプラグ76は、ダイシングライン部の内側で層間絶縁膜75の界面を遮断している。 [0047] Here, the contact 76 is formed continuously around the IC circuit formation section IA, W plugs 76 are cut off the interface of the interlayer insulating film 75 on the inside of the dicing line portion.

【0048】そして500〜1000ÅのTiN、10 [0048] and TiN of 500~1000Å, 10
0〜300ÅのTi、4000〜6000ÅのAlCu 0~300Å of Ti, AlCu of 4000~6000Å
が第一層目の配線材料として被覆される。 There is coated as a first layer wiring material. (以上図11 (More than 11
参照) 続いて、前記TiN/Ti/AlCuのパターニングが行われる。 See) Then, patterning of the TiN / Ti / AlCu is performed. 図12左図では、IC回路形成部IAには、 In Figure 12 the left figure, the IC circuit formation section IA,
第1層目のメタル配線79としてのパターニングが行われ、右図のダイシングライン部では、タングステンプラグ76の頭部を覆い、IC回路形成部を囲んでリング状にプラグカバー80が形成される。 Patterning of the first layer metal interconnection 79 is performed, the dicing line portion in the right figure, covering the head of the tungsten plug 76, the plug cover 80 in a ring shape is formed to surround the IC circuit formation section.

【0049】ここでは別の実施の形態として、図11でコンタクトを形成する際に、ダイシングライン部に図1 [0049] As another embodiment Here, when forming a contact in FIG. 11, FIG. 1 to the dicing line portion
2の様な除去領域を形成し、この側壁にWプラグ形成と同時にスペーサを形成しても良い。 Removed to form a region, such as 2, W plug formation and may be formed spacers simultaneously the side wall.

【0050】続いて全面に約2000ÅのPE−TEO [0050] followed by PE-TEO of about 2000Å on the entire surface
S膜、約2000ÅのSOG膜、約1000ÅのPE− S film, about 2000Å of the SOG film, of about 1000Å PE-
TEOS膜、約2000ÅのSOG膜、約2000ÅのPE−TEOS膜が積層されて第2層目の層間絶縁膜8 TEOS film, SOG film of about 2000Å, and PE-TEOS film of about 2000Å is stacked second interlayer insulating film 8
1が形成される。 1 is formed. ここでは、5層の膜で形成され、5つの界面が形成される。 Here is a film of five layers, five interface is formed.

【0051】そして第2層目のメタル配線83と第1層目のメタル配線79とのビアを形成する際に、ビアホール84と除去領域85が形成される。 [0051] Then when forming a metal wiring 83 of the second layer via the first layer of metal wiring 79, a via hole 84 and the removal region 85 is formed. そして前述したタングステンプラグの形成と同様に、順にTi、TiNが被覆された後にWが被覆され、Wがエッチバックされる。 Then in a manner similar to the formation of tungsten plugs as described above, W is coated sequentially Ti, after the TiN is coated, W is etched back.

【0052】従ってコンタクト84にWプラグ86が形成されると同時に、除去領域85にスペーサ87が形成される。 [0052] Thus at the same time W plug 86 is formed in the contact 84, the spacer 87 is formed in the removed region 85. このスペーサ87は、除去領域に露出される第2層目の層間絶縁膜81の界面を被覆することになる。 The spacer 87 is made to cover the surface of the second interlayer insulating film 81 is exposed in the removed area.

【0053】また除去領域85は、層間絶縁膜81、7 [0053] The removal region 85, an interlayer insulating film 81,7
4を一緒に取り除いても良い。 4 may be removed together. この場合は、層間絶縁膜81、74の界面をスペーサ87が覆うことになる。 This case, the covering surface of the interlayer insulating film 81,74 spacer 87. この構造は、図13に開示した。 This structure disclosed in FIG. 13. 本来は、図13のスペーサ90は図12の構造となるが、図面の数を減らす為あえて示した。 Originally, the spacer 90 of FIG. 13 is a structure of FIG. 12, showing dared to reduce the number of drawings.

【0054】そしてその後、200〜1000ÅのTi [0054] and then, 200~1000Å of Ti
N、6000〜8000ÅのAlCuを形成し、第2層目のメタル配線83材料が全面に被覆されることになる。 N, form an AlCu of 6000~8000A, the metal wiring 83 material of the second layer is to be coated on the entire surface.

【0055】ここで除去領域85に前記メタル配線が形成されないようにマスクを形成しても良い。 [0055] The mask may be formed so as not to the metal wiring formed wherein the removal region 85. (以上図1 (More Figure 1
2参照) 最後に、前記第2層目のメタル配線材料をパターニングする。 2 reference) Finally, patterning the second layer of metal wiring materials. IC回路形成部は配線として形成され、ダイシングライン部はプラグカバーとしてリング状に形成される。 IC circuit formation section is formed as a wiring, a dicing line portion is formed in a ring shape as a plug cover. そして除去領域85も含めて、全面に2000Å程度のSi3N4膜、2000Å程度のSOG膜、1000 The removal area 85 is also included, the entire surface 2000Å about Si3N4 film, 2000Å about SOG film, 1000
Å程度のTEOS膜、2000Å程度のSOG膜、10 Å about the TEOS film, 2000Å about the SOG film, 10
000Å程度のSi3N4膜を被覆し、パッシベーション膜88とする。 Covering the Si3N4 film of about 000A, and the passivation film 88.

【0056】ここで通常のICは、ダイシング装置でラインDをフルカットしてベア実装されたり、リードフレームに実装されモールドされる。 [0056] Usually the IC herein, or are bare implemented full cut line D by a dicing device is molded is mounted on the lead frame.

【0057】この後の説明は、ウェハスケール型のチップサイズパッケージに応用する場合の説明をする。 [0057] explanation after this is a description of the case of applying the wafer scale type chip size package.

【0058】つまり図16に示すように、ウェハ51で作られ、パッシベーション膜88まで被覆されたウェハ51を用意し、最上層のメタル配線83(図16では符号53に対応)を露出する開口部を形成し、この開口部を介して再配線層54をCuメッキで形成する。 [0058] That is, as shown in FIG. 16, is made of wafer 51, the opening providing a wafer 51 coated until a passivation film 88, to expose the uppermost metal wiring 83 (corresponding to reference numeral 53 in FIG. 16) It is formed and forming a redistribution layer 54 through the opening in the Cu plating.

【0059】この再配線層54には、メタルポスト55 [0059] The re-wiring layer 54, the metal post 55
が形成されると共に、全域には封止樹脂56が全面に被覆され、この封止樹脂56から露出したメタルポスト5 Together but are formed, the entire sealing resin 56 is coated on the entire surface, the metal post 5 exposed from the sealing resin 56
5には、半田バンプや半田ボール57が形成される。 5, the solder bumps or solder ball 57 is formed.

【0060】この状態でダイシングライン部DLの内側に位置するダイシングラインDに沿ってフルカットされ、個々に分離されて半導体チップが完成する。 [0060] is full-cut along the dicing lines D positioned inside the dicing line section DL in this state, the semiconductor chip is completed are individually separated.

【0061】従って、IC回路形成部IAの周囲には、 [0061] Therefore, the periphery of the IC circuit formation section IA is
第1のシールリング89が形成され、その外側に第2のシールリング90が形成され、更に第2のシールリング90(スペーサ)をパッシベーション膜が覆っている。 It is formed first seal ring 89, the second seal ring 90 to the outside is formed, and covers more second sealing ring 90 (spacers) of the passivation film.

【0062】図では二層メタルで示してあるので、第2 [0062] Since the figure is shown in two-layer metal, the second
層目のメタル配線の上にはパッシベーション膜が被覆されている。 On the layer first metal wiring passivation film is coated. 但し、三層以上のメタル階層では、最上層のメタル配線の上にパッシベーション膜が形成され、その下のメタル配線間には層間絶縁膜が形成されることになる。 However, in the three or more layers of metal layers, it is a passivation film on the uppermost metal wiring formed, so that the interlayer insulating film is formed between the metal wires underneath. 従って層間絶縁膜は、図12の用に少なくとも1つの層間絶縁膜に除去領域を形成しスペーサを形成しても良いし、最上層の層間絶縁膜から半導体基板まで到達する除去領域を形成し、ここにスペーサを形成しても良い。 Thus the interlayer insulating film may be formed spacer to form a removed region to at least one interlayer insulating film in use in FIG. 12, to form a removed region reaching from the uppermost layer of the interlayer insulating film to the semiconductor substrate, here it may be formed spacers.

【0063】またスペーサは、一般にはその膜を全面に被覆した後、エッチバックして形成される。 [0063] Also the spacer is generally after coating the film on the entire surface, is formed by etching back. 従ってここでは、シリコン酸化膜、Si3N4膜、TEOS膜等の絶縁膜、Alを主材料とする材料、非晶質、単結晶、多結晶のシリコン膜、W等が考えられる。 Here, therefore, a silicon oxide film, Si3 N4 film, an insulating film such as a TEOS film, a material for a main material Al, amorphous, monocrystalline, polycrystalline silicon film, W or the like. これらは、全てエッチバックが可能な材料である。 These are materials capable all etched back.

【0064】またこのスペーサは、前述したように第1 [0064] Also this spacer, first as described above
層目のコンタクトプラグが形成されるときに形成しても良い。 It may be formed when the layers first contact plug is formed. この場合は、第1層目の層間絶縁膜の端面にスペーサが形成され、これを覆うように第2層目の層間絶縁膜が形成され、ここに第2層目のタングステンプラグが形成される際にスペーサが形成されても良い。 In this case, spacers are formed on the end surface of the first interlayer insulating film, is the second-layer interlayer insulating film so as to cover the formation of tungsten plugs of the second layer is formed here spacers may be formed in. またどちらか一方でもその効果はある。 In addition Either But the effect is there. もちろん階層が増えれば、この端面も増加するので、スペーサの配置領域は増加する。 If course hierarchy Fuere, so also increases the end face arrangement region of the spacer is increased. これも少なくとも1つシールされていればよい。 This is also only to be at least one seal.

【0065】最近では、CSP(チップサイズパッケージ)が開発され、市場にも出始めている。 [0065] In recent years, it has been developed CSP (chip size package), are beginning to appear in the market. これらは、樹脂量が極端に少なく、耐湿性の向上が非常に重要なテーマとなる。 These resin amount is extremely small, the improvement of moisture resistance is very important theme.

【0066】特にウェハ型CSPは、ウェハ状態でIC [0066] In particular wafer type CSP is, IC in the wafer state
が作り込まれパッシベーション膜が被覆された後、全面に封止樹脂を載せ、その後、ダイシングして個々のチップに分離するため、チップの側壁には、前述した層間絶縁膜の界面が露出される。 After has been crafted passivation film coating the entire surface carrying the sealing resin, then, to separate by dicing into individual chips, the side walls of the chip is exposed interface of the interlayer insulating film as described above . 従ってシールリングは、非常に重要な位置づけになる。 Thus the sealing ring, becomes very important position. 本発明の構成を採用すれば、 By adopting the configuration of the present invention,
何重ものシールが可能となり、チップの耐湿劣化を防止できるメリットを有する。 Also seals allows many layers, an advantage that can prevent moisture degradation of the chip.

【0067】 [0067]

【発明の効果】以上の説明から明らかなように、第1 As apparent from the above description, the first
に、IC回路形成部の周囲にシールリングを設け、このシールリングを構成するプラグが層間絶縁膜の界面をカットするので、湿気の通路を遮断し、チップサイズパッケージの劣化を防止することができる。 In the seal ring provided around the IC circuit formation section, the plug constituting the sealing ring is cut the interface of the interlayer insulating film, it is possible to cut off the moisture passage, to prevent deterioration of the chip size package .

【0068】また第1のシールリングの他に、層間絶縁膜の側壁、つまり界面を覆うスペーサが設けられるため、二重、三重…のシールが可能となる。 [0068] Also in addition to the first seal ring, since the sidewall of the interlayer insulating film, the spacer that is to cover the surface provided, double, triple ... seal becomes possible.

【0069】また不揮発性半導体記憶装置より成るチップサイズパッケージでも、湿気が浸入しにくいので、T [0069] Also in chip size package consisting of the non-volatile semiconductor memory device, since moisture is hard infiltration, T
EOS膜やSOG膜等に水素や水素原子等が拡散されにくい構造となり、トンネル酸化膜へのトラップを防止することができ、書き換え回数の増大を実現することができる。 Hydrogen and hydrogen atoms such as EOS film or SOG film or the like becomes difficult to diffusion structure, it is possible to prevent the trap of the tunnel oxide film, it is possible to realize an increase in the number of rewrites.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】本発明の半導体装置を説明する断面図である。 1 is a cross-sectional view illustrating a semiconductor device of the present invention.

【図2】本発明の半導体装置を説明する断面図である。 2 is a cross-sectional view illustrating a semiconductor device of the present invention.

【図3】本発明の半導体装置を説明する断面図である。 3 is a cross-sectional view illustrating a semiconductor device of the present invention.

【図4】本発明の半導体装置を説明する断面図である。 4 is a cross-sectional view illustrating a semiconductor device of the present invention.

【図5】本発明の半導体装置を説明する断面図である。 5 is a cross-sectional view illustrating a semiconductor device of the present invention.

【図6】本発明の半導体装置を説明する断面図である。 6 is a cross-sectional view illustrating a semiconductor device of the present invention.

【図7】本発明の半導体装置を説明する断面図である。 7 is a cross-sectional view illustrating a semiconductor device of the present invention.

【図8】本発明の半導体装置を説明する断面図である。 8 is a cross-sectional view illustrating a semiconductor device of the present invention.

【図9】本発明の半導体装置を説明する断面図である。 9 is a cross-sectional view illustrating a semiconductor device of the present invention.

【図10】本発明の半導体装置を説明する断面図である。 10 is a cross-sectional view illustrating a semiconductor device of the present invention.

【図11】本発明の半導体装置を説明する断面図である。 11 is a cross-sectional view illustrating a semiconductor device of the present invention.

【図12】本発明の半導体装置を説明する断面図である。 12 is a cross-sectional view illustrating a semiconductor device of the present invention.

【図13】本発明の半導体装置を説明する断面図である。 13 is a cross-sectional view illustrating a semiconductor device of the present invention.

【図14】不揮発性半導体記憶装置の平面図である。 14 is a plan view of a nonvolatile semiconductor memory device.

【図15】図14のX1−X1線に沿った断面図である。 15 is a sectional view taken along the line X1-X1 in FIG. 14.

【図16】チップサイズパッケージを説明する図である。 16 is a diagram illustrating the chip size package.

───────────────────────────────────────────────────── フロントページの続き Fターム(参考) 5F001 AA09 AA33 AA63 AB03 AD12 AD62 AF07 AG07 AG09 AG40 5F083 EP03 EP24 EP52 EP53 EP57 GA21 GA30 JA36 JA37 JA39 JA40 JA53 JA56 KA01 KA20 MA06 MA15 MA19 NA02 PR09 PR38 PR39 ZA27 ────────────────────────────────────────────────── ─── front page of continued F-term (reference) 5F001 AA09 AA33 AA63 AB03 AD12 AD62 AF07 AG07 AG09 AG40 5F083 EP03 EP24 EP52 EP53 EP57 GA21 GA30 JA36 JA37 JA39 JA40 JA53 JA56 KA01 KA20 MA06 MA15 MA19 NA02 PR09 PR38 PR39 ZA27

Claims (3)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】 一導電型のシリコン基板上に形成されたフローティングゲートと、このフローティングゲート上の絶縁膜を介して前記フローティングゲートと重なる領域を持ったコントロールゲートと、前記フローティングゲート及び前記コントロールゲートに隣接する前記シリコン基板に形成された逆導電型のソース領域およびドレイン領域と、前記コントロールゲート、前記ソース領域および前記ドレイン領域とコンタクトした金属配線とを備えた不揮発性半導体記憶素子を備えた半導体装置において、 前記不揮発性半導体記憶素子が形成されるIC回路形成部と前記半導体装置の周囲に位置するダイシング部との間に除去領域が設けられ、この除去領域の側壁には、前記金属配線とコンタクトするプラグ材料が被覆される事を特徴とし 1. A floating gate formed one conductivity type on a silicon substrate, a control gate having a region overlapping with the floating gate through an insulating film on the floating gate, the floating gate and the control gate semiconductor having a source region and a drain region of the opposite conductivity type formed on the silicon substrate adjacent the control gate, the nonvolatile semiconductor memory device and a said source region and said drain region and the contact metal wiring in the apparatus, the nonvolatile semiconductor memory device is an IC circuit formed portion formed the removed region between the dicing part positioned around the semiconductor device are mounted on the side wall of the removal region, and the metal wiring characterized in that the plug material contacts are covered 半導体装置。 Semiconductor device.
  2. 【請求項2】 一導電型のシリコン基板上に形成されたフローティングゲートと、このフローティングゲート上の絶縁膜を介して前記フローティングゲートと重なる領域を持ったコントロールゲートと、前記フローティングゲート及び前記コントロールゲートに隣接する前記シリコン基板に形成された逆導電型のソース領域およびドレイン領域と、前記コントロールゲート、前記ソース領域および前記ドレイン領域とコンタクトした金属配線とを備えた不揮発性半導体記憶素子を備えた半導体装置において、 前記金属配線は、その下層に形成される複数層から成る層間絶縁膜に形成されたコンタクトホールに埋め込まれ、頭部でコンタクトするプラグを有し、 前記不揮発性半導体記憶素子が形成されるIC回路形成部と前記半導体装置の周囲 Wherein a floating gate formed on the first conductivity type on a silicon substrate, a control gate having a region overlapping with the floating gate through an insulating film on the floating gate, the floating gate and the control gate semiconductor having a source region and a drain region of the opposite conductivity type formed on the silicon substrate adjacent the control gate, the nonvolatile semiconductor memory device and a said source region and said drain region and the contact metal wiring in the device, the metal wiring is buried in the contact hole formed in the interlayer insulating film composed of a plurality of layers formed on the lower layer has a plug contact in the head, the nonvolatile semiconductor memory device is formed periphery of the semiconductor device and that IC circuit formation section 位置するダイシング部との間には、前記層間絶縁膜の界面が内部で露出するリング状の溝をが設けられ、この溝に前記プラグの材料が埋め込まれ、頭部には前記金属配線がリング状に設けられる第1のシールリングが設けられ、 前記第1のシールリングと前記ダイシング部との間には除去領域が設けられ、この除去領域の側壁に、前記プラグ材料が第2のシールリングとして被覆される事を特徴とした半導体装置。 Between the dicing portion located, a ring-shaped groove surface of the interlayer insulating film is exposed internally provided, the material of the plug in the groove is embedded, the metal wiring in the head ring first seal ring is provided which is provided on Jo, the removal region is formed between the first seal ring and the dicing part is provided, on the side wall of the removal region, the plug material is a second sealing ring semiconductor device characterized by being coated as a.
  3. 【請求項3】 前記除去領域の側壁に設けられた被覆材の外側には、最上層に形成された層間絶縁膜が被覆される請求項1または請求項2に記載の半導体装置。 3. On the outside of the dressing in the side wall of the removal region, the semiconductor device according to claim 1 or claim 2 interlayer insulating film formed on the uppermost layer is coated.
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6861755B2 (en) 2002-10-30 2005-03-01 Fujitsu Limited Semiconductor device
JP2006203215A (en) * 2006-01-23 2006-08-03 Renesas Technology Corp Semiconductor integrated circuit device and method of manufacturing the same
WO2007004295A1 (en) * 2005-07-05 2007-01-11 Fujitsu Limited Semiconductor device and method for manufacturing same
US7211897B2 (en) 2002-10-30 2007-05-01 Fujitsu Limited Semiconductor device and method for fabricating the same
JP2010034595A (en) * 2009-11-12 2010-02-12 Renesas Technology Corp Semiconductor integrated circuit device and its manufacturing method

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6861755B2 (en) 2002-10-30 2005-03-01 Fujitsu Limited Semiconductor device
US7211897B2 (en) 2002-10-30 2007-05-01 Fujitsu Limited Semiconductor device and method for fabricating the same
JP4998262B2 (en) * 2005-07-05 2012-08-15 富士通セミコンダクター株式会社 Semiconductor device and manufacturing method thereof
WO2007004295A1 (en) * 2005-07-05 2007-01-11 Fujitsu Limited Semiconductor device and method for manufacturing same
US7750485B2 (en) 2005-07-05 2010-07-06 Fujitsu Semiconductor Limited Semiconductor device and method for manufacturing the same
US8076212B2 (en) 2005-07-05 2011-12-13 Fujitsu Semiconductor Limited Semiconductor device and method for manufacturing the same
JP2006203215A (en) * 2006-01-23 2006-08-03 Renesas Technology Corp Semiconductor integrated circuit device and method of manufacturing the same
JP2010034595A (en) * 2009-11-12 2010-02-12 Renesas Technology Corp Semiconductor integrated circuit device and its manufacturing method

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