JP2000277522A - Semiconductor device and manufacture thereof - Google Patents

Semiconductor device and manufacture thereof

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JP2000277522A
JP2000277522A JP11085233A JP8523399A JP2000277522A JP 2000277522 A JP2000277522 A JP 2000277522A JP 11085233 A JP11085233 A JP 11085233A JP 8523399 A JP8523399 A JP 8523399A JP 2000277522 A JP2000277522 A JP 2000277522A
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JP
Japan
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film
hole
interlayer insulating
aluminum
insulating film
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JP11085233A
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Japanese (ja)
Inventor
Osamu Kato
治 加藤
Original Assignee
Nec Corp
日本電気株式会社
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Publication date
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Abstract

PROBLEM TO BE SOLVED: To prevent an Al whisker from being generated from the side surface, which is exposed when a through hole is opened, of an Al film under a high- temperature environment in the deposition of a tungsten film and to prevent raw gas at the growth of the tungsten film from reacting with the Al film to enhance the yield of the manufacture of a semiconductor device and the reliability of the device. SOLUTION: In the case a lower wiring layer is a padless through hole having not an overlap margin to a through hole, the side surface of an Al film is exposed by an opening of the hole 9 (b). The side surface of the Al film is subjected to nitriding by irradiating a nitrogen plasma on the side surface and a nitride layer 4b is formed on the exposed side surface of the Al film 4 (c). In order to form a tungsten plug in the hole 9, a barrier metal film 10 and a tungsten film 11 are deposited in the hole 9 (d).

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION
【0001】[0001]
【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関し、特に、スルーホールを介して接続
される配線間の接続構造およびその製造方法に関するも
のである。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method of manufacturing the same, and more particularly, to a connection structure between wirings connected through through holes and a method of manufacturing the same.
【0002】[0002]
【従来の技術】従前の半導体装置の多層配線構造では、
下層配線のスルーホールが当接する部分はパッドとして
他の配線部分より広く形成されていた。このようにスル
ーホール当接部にパッドを設けていたのは、配線および
スルーホールを形成する際の寸法のばらつきや位置合わ
せずれのために配線部分よりスルーホールがはみ出して
しまうことを避けるためである。ところが、近年、半導
体装置の微細化が進み、配線配置が稠密化されてきたこ
とにより、パッドを形成することが許されない場合が生
じるようになってきており、そのような場合には配線幅
がスルーホールの径または一辺の長さが等しくなるパッ
ドレス状態でスルーホールが形成されることになる。こ
のパッドレスでのスルーホールの接続方法を、図4を参
照して説明する。
2. Description of the Related Art In a conventional multilayer wiring structure of a semiconductor device,
The portion of the lower wiring contacting the through hole was formed as a pad wider than other wiring portions. The reason why the pad is provided at the through-hole contact portion in order to prevent the through-hole from protruding from the wiring portion due to dimensional variation and misalignment when forming the wiring and the through-hole. is there. However, in recent years, as the miniaturization of semiconductor devices has progressed and the wiring arrangement has become denser, there are cases where pad formation is not allowed. In such a case, the wiring width is reduced. The through hole is formed in a padless state where the diameter or the length of one side of the through hole is equal. This padless through hole connection method will be described with reference to FIG.
【0003】まず、半導体基板1上に第1の層間絶縁膜
2を形成する。次に、バリアメタル3とAl(アルミニ
ウム)膜4と反射防止膜5の積層構造をなすAl配線6
を形成する。その後、高密度プラズマCVD法により酸
化膜を成長させCMP(chemical mechanical polishin
g )法により平坦化することにより、第2の層間絶縁膜
7を形成する。次いで、スルーホールを開孔するための
レジストマスク8をフォトリソグラフィ技術を用いて形
成する〔図4(a)〕。このレジストマスク8をマスク
としてドライエッチングを行い、スルーホール9を開孔
する。この時、エッチングは反射防止膜にてストップす
る。この後、図4(b)に示すように、アッシング処理
とウェット処理によりレジストマスク8を除去する。
[0003] First, a first interlayer insulating film 2 is formed on a semiconductor substrate 1. Next, an Al wiring 6 having a laminated structure of a barrier metal 3, an Al (aluminum) film 4, and an anti-reflection film 5 is formed.
To form After that, an oxide film is grown by a high-density plasma CVD method and a CMP (chemical mechanical polishin) is performed.
The second interlayer insulating film 7 is formed by flattening by the method g). Next, a resist mask 8 for forming through holes is formed by using a photolithography technique (FIG. 4A). Dry etching is performed using the resist mask 8 as a mask to open a through hole 9. At this time, the etching stops at the antireflection film. Thereafter, as shown in FIG. 4B, the resist mask 8 is removed by an ashing process and a wet process.
【0004】次いで、図4(c)に示すように、タング
ステンプラグを形成するためにバリアメタル10とタン
グステン膜11を堆積する。このバリアメタル10は、
スパッタ法により形成され、またタングステン膜11は
CVD法により成膜される。その後、図4(d)に示す
ように、CMP法などにより基板表面のタングステン膜
11を除去してスルーホール内にタングステンプラグ1
1aを形成する。次に、図4(d)に示すように、タン
グステンプラグ11aの埋め込まれた第2の層間絶縁膜
7上、バリアメタル12、Al膜13および反射防止膜
14を順次堆積し、この積層膜をパターニングして上層
Al配線15を形成する。
Then, as shown in FIG. 4C, a barrier metal 10 and a tungsten film 11 are deposited to form a tungsten plug. This barrier metal 10
The tungsten film 11 is formed by a sputtering method, and the tungsten film 11 is formed by a CVD method. Thereafter, as shown in FIG. 4D, the tungsten film 11 on the substrate surface is removed by a CMP method or the like, and the tungsten plug 1 is inserted into the through hole.
1a is formed. Next, as shown in FIG. 4D, a barrier metal 12, an Al film 13 and an anti-reflection film 14 are sequentially deposited on the second interlayer insulating film 7 in which the tungsten plug 11a is embedded, and this laminated film is formed. The upper Al wiring 15 is formed by patterning.
【0005】[0005]
【発明が解決しようとする課題】パッドレスにて形成さ
れた下層Al配線上にスルーホールを開孔する場合、A
l配線6の寸法とスルーホールの寸法の製造上のバラツ
キやフォトリソグラフィの重ね合わせ目合わせずれが存
在することにより、層間絶縁膜のエッチングは、反射防
止膜で停止することなくより深くまで進んでしまうこと
が多く、エッチング後には、図5(a)に示すように、
Al膜4の側面が露出してしまう。その後、Al膜4の
側面はバリアメタル10により被覆されるのであるが、
このバリアメタル10は、カバレッジ性の悪いスパッタ
法により形成されるため、スルーホール側面とAl側面
のバリアメタルはきわめて薄く形成されるか、またはほ
とんど形成されない。この状態で、タングステン膜11
の成膜を行うが、成膜時の温度がおよそ450℃程度と
いう高温であるため、ストレスが加わり、Al側面の薄
いバリアメタルを突き破って凸状のAlウィスカー4a
が発生する可能性がある。これにより、下層配線の高抵
抗化や上層配線のショートが発生し、製造歩留まりと信
頼性が低下するという問題が起こる。また、タングステ
ン成長時の原料ガスや生成ガスとAlが反応する可能性
があり、異物が発生することによる信頼性低下を招くお
それがある。本発明の課題は、上述した従来技術の問題
点を解決することであって、その目的は、タングステン
成膜時のAlウィスカーの発生とAl反応物異物の発生
を抑制して、製造歩留まりの向上と信頼性の向上を図る
ことである。
When a through hole is formed on a lower Al wiring formed without a pad, the following problem is to be solved.
Due to the manufacturing variation of the dimension of the wiring 6 and the dimension of the through hole and the misalignment of the photolithography, the etching of the interlayer insulating film proceeds deeper without stopping at the antireflection film. In many cases, after etching, as shown in FIG.
The side surface of the Al film 4 is exposed. After that, the side surface of the Al film 4 is covered with the barrier metal 10,
Since the barrier metal 10 is formed by a sputtering method having poor coverage, the barrier metal on the side surface of the through hole and the Al side surface is formed to be extremely thin or hardly formed. In this state, the tungsten film 11
However, since the temperature at the time of film formation is as high as about 450 ° C., a stress is applied and the Al whisker 4a which breaks through the thin barrier metal on the Al side surface and is formed is formed.
May occur. As a result, a higher resistance of the lower wiring and a short circuit of the upper wiring occur, resulting in a problem that the manufacturing yield and the reliability are reduced. In addition, there is a possibility that a source gas or a generated gas at the time of tungsten growth reacts with Al, and there is a possibility that reliability may be reduced due to generation of foreign matter. An object of the present invention is to solve the above-mentioned problems of the prior art, and an object of the present invention is to suppress the generation of Al whiskers and the generation of Al reactant foreign matter during tungsten film formation, thereby improving the production yield. And to improve reliability.
【0006】[0006]
【課題を解決するための手段】上記の目的を達成するた
め、本発明によれば、半導体基板上に形成された第1の
層間絶縁膜と、前記第1の層間絶縁膜上に形成された、
上表面に反射防止膜を有する下層アルミニウム配線と、
前記第1の層間絶縁膜上および前記下層アルミニウム配
線上を覆う、前記下層アルミニウム配線の表面を露出さ
せるスルーホールが開設された第2の層間絶縁膜と、前
記スルーホール内を充填する導電層を介して前記下層ア
ルミニウム配線と接続された、前記第2の層間絶縁膜上
に延在する上層アルミニウム配線と、を有する半導体装
置において、前記アルミニウム配線の側面の前記導電層
と接触する部分には不働態化膜が形成されていることを
特徴とする半導体装置、が提供される。
According to the present invention, a first interlayer insulating film formed on a semiconductor substrate and a first interlayer insulating film formed on the first interlayer insulating film are provided. ,
A lower aluminum wiring having an antireflection film on the upper surface,
A second interlayer insulating film that covers the first interlayer insulating film and the lower aluminum wiring and has a through hole that exposes the surface of the lower aluminum wiring, and a conductive layer that fills the through hole. And an upper aluminum interconnection extending over the second interlayer insulating film connected to the lower aluminum interconnection via the lower aluminum interconnection, wherein a portion of the side surface of the aluminum interconnection which is in contact with the conductive layer is not provided. A semiconductor device is provided, wherein a passivation film is formed.
【0007】また、上記の目的を達成するため、本発明
によれば、 半導体基板上に第1の層間絶縁膜を形成する工程
と、 前記第1の層間絶縁膜上にアルミニウム膜とその上
に形成された反射防止膜とを有する積層膜を形成する工
程と、 前記積層膜をパターニングして下層アルミニウム配
線を形成する工程と、 前記第1の層間絶縁膜上および前記下層アルミニウ
ム配線上に第2の層間絶縁膜を形成する工程と、 前記第2の層間絶縁膜を選択的にエッチング除去し
て前記下層アルミニウム配線の表面を露出させるスルー
ホールを開孔する工程と、 不働態化処理を行って、前記第の工程において露
出したアルミニウム膜の側面に不働態化膜を形成する工
程と、 前記スルーホールを充填する導電層を介して前記下
層アルミニウム配線に接続される上層アルミニウム配線
を形成する工程と、 を有することを特徴とする半導体装置の製造方法、が提
供される。
In order to achieve the above object, according to the present invention, a step of forming a first interlayer insulating film on a semiconductor substrate, an aluminum film on the first interlayer insulating film and an aluminum film thereon Forming a laminated film having the formed antireflection film; patterning the laminated film to form a lower aluminum wiring; and forming a second aluminum film on the first interlayer insulating film and the lower aluminum wiring. Forming an interlayer insulating film of the following, selectively removing the second interlayer insulating film by etching to form a through hole exposing the surface of the lower aluminum wiring, and performing a passivation process. Forming a passivation film on the side surface of the aluminum film exposed in the second step; and connecting to the lower aluminum wiring via a conductive layer filling the through hole. Forming an upper aluminum wiring; and a method for manufacturing a semiconductor device, comprising:
【0008】[0008]
【発明の実施の形態】次に、本発明の実施の形態につい
て説明する。図1は、本発明による半導体装置の製造方
法の手順を示す工程フロー図である。ステップS1で
は、素子が作り込まれ、必要な配線が形成された半導体
基板上に第1の層間絶縁膜が形成される。この工程で
は、CVD法若しくは塗布法またはその組み合わせによ
り絶縁膜を堆積し、必要に応じて、リフロー法、エッチ
バック法若しくはCMP法を用いて平坦化処理を行う。
その後、必要なスルーホールを開孔しタングステンプラ
グなどの導電性プラグをスルーホール内に埋め込んだ
後、ステップS2では、スパッタ法によりバリアメタル
の堆積を行う。バリアメタルとしては、TiN、TiS
i、TiW、WSi、Tiまたはこれらの積層膜が用い
られ、その膜厚は50〜150nm程度である。続いて
ステップS3においては、スパッタ法により、Al(ま
たはAl−Si、Al−CuなどのAlを主成分とする
合金)を450〜800nmの膜厚に堆積し、ステップ
S4では、反射防止膜の堆積を行う。反射防止膜は、T
iN、TiSi、TiW、WSi、Tiまたはこれらの
積層膜が用いられ、スパッタ法または反応性スパッタ法
により50〜80nm程度の膜厚に形成される。
Next, an embodiment of the present invention will be described. FIG. 1 is a process flow chart showing a procedure of a method of manufacturing a semiconductor device according to the present invention. In step S1, an element is formed, and a first interlayer insulating film is formed on a semiconductor substrate on which necessary wiring has been formed. In this step, an insulating film is deposited by a CVD method, a coating method, or a combination thereof, and a planarization process is performed by a reflow method, an etch-back method, or a CMP method as needed.
After that, necessary through holes are opened and a conductive plug such as a tungsten plug is embedded in the through holes. Then, in step S2, a barrier metal is deposited by a sputtering method. TiN, TiS as barrier metal
i, TiW, WSi, Ti or a laminated film of these is used, and the film thickness is about 50 to 150 nm. Subsequently, in step S3, Al (or an alloy containing Al as a main component such as Al-Si or Al-Cu) is deposited to a thickness of 450 to 800 nm by sputtering, and in step S4, an anti-reflection film is formed. Perform deposition. The anti-reflection film is T
iN, TiSi, TiW, WSi, Ti or a stacked film of these is used, and is formed to a thickness of about 50 to 80 nm by a sputtering method or a reactive sputtering method.
【0009】ステップS5においては、フォトリソグラ
フィ法およびRIE(反応性イオンエッチング)などの
ドライエッチング法により導電層積層膜をパターニング
して下層Al配線を形成する。次いで、ステップS6で
は、ステップS1と同様の手法を用いて第2の層間絶縁
膜を形成する。ステップS7においては、フォトリソグ
ラフィ法により、形成すべきスルーホール部に開口を有
するレジストマスクを形成する。次いで、ステップS8
においては、RIE法などのドライ法を用いてスルーホ
ールを開孔する。このとき、下層配線が、スルーホール
に対してオーバーラップマージンを持たないパッドレス
配線であるとき、下層Al配線の側面が露出される。ス
テップS9においては、アッシング法により若しくは剥
離液を用いたウェット法により、またはアッシング法と
ウェット法の併用によりレジストマスクを除去する。
In step S5, the conductive layer laminated film is patterned by a photolithography method and a dry etching method such as RIE (reactive ion etching) to form a lower Al wiring. Next, in step S6, a second interlayer insulating film is formed using the same method as in step S1. In step S7, a resist mask having an opening in a through hole to be formed is formed by photolithography. Next, step S8
In, a through hole is formed by a dry method such as the RIE method. At this time, when the lower wiring is a padless wiring having no overlap margin with respect to the through hole, the side surface of the lower Al wiring is exposed. In step S9, the resist mask is removed by an ashing method, a wet method using a stripping solution, or a combination of the ashing method and the wet method.
【0010】この後、ステップS10において、不働態
化処理を行ってスルーホール内に露出したAl膜の表面
に不働態化膜を形成する。この処理は、この後に行われ
るタングステン膜のCVD法による成膜時などの高温処
理によりAl膜からウィスカーが成長することがないよ
うにするための処理であって、この不働態化処理ではA
lウィスカーの形成を防止するに十分の膜厚と耐性のあ
る不働態化膜が形成される。例えば、300℃以上(よ
り好ましくは320℃以上)400℃以下の窒素プラズ
マ雰囲気での窒化処理である。300℃以下では十分に
緻密で耐性のある窒化層が形成されないからであり、4
00℃以上では既に形成されているAl配線に対して悪
影響を及ぼすことになるからである。この窒化処理のた
めに、窒素ガスまたはアンモニアガスが供給される。な
お、このときのガスに酸素を添加することにより、ステ
ップS9の処理を省略することがことができる。次い
で、ステップS11において、スパッタ法によりバリア
メタルの堆積を行う。バリアメタルとしては、TiN、
TiSi、TiW、WSi、Tiまたはこれらの積層膜
が用いられ、平坦部での膜厚が30〜100nmになる
ように形成される。
Thereafter, in step S10, a passivation process is performed to form a passivation film on the surface of the Al film exposed in the through hole. This process is a process for preventing whiskers from growing from the Al film due to a high-temperature process such as the subsequent formation of a tungsten film by a CVD method. In this passivation process, A
A passivation film having a sufficient thickness and resistance to prevent the formation of 1 whiskers is formed. For example, the nitriding treatment is performed in a nitrogen plasma atmosphere at 300 ° C. or higher (more preferably 320 ° C. or higher) and 400 ° C. or lower. If the temperature is lower than 300 ° C., a sufficiently dense and resistant nitrided layer is not formed.
If the temperature is higher than 00 ° C., the already formed Al wiring will be adversely affected. For this nitriding treatment, a nitrogen gas or an ammonia gas is supplied. By adding oxygen to the gas at this time, the processing in step S9 can be omitted. Next, in step S11, a barrier metal is deposited by a sputtering method. As barrier metal, TiN,
TiSi, TiW, WSi, Ti or a laminated film of these is used, and is formed so that the film thickness in the flat portion becomes 30 to 100 nm.
【0011】次に、ステップS12において、CVD法
により、タングステン膜の堆積を行う。この成膜は、成
長温度がおよそ450℃という高温であり、かつスパッ
タ法によるバリアメタルがAl膜側面では極めて薄くし
か形成されないため、このタングステン成膜時はAlウ
ィスカーが発生しやすい環境下にあるが、Al膜の側面
は耐性の高い不働態化膜によって被覆されていることに
より、Alウィスカーの発生は防止される。また、スル
ーホール内にAl膜が露出されることがなくなるため、
原料ガスや生成ガスとAlとの反応は抑止され、異物の
発生が防止される。ステップS13においては、CMP
法などにより第2の層間絶縁膜上のタングステン膜を除
去してタングステンプラグを形成し、ステップS14に
おいては、ステップS2〜5と同様の手法を用いて上層
Al配線を形成する。
Next, in step S12, a tungsten film is deposited by a CVD method. In this film formation, the growth temperature is as high as about 450 ° C., and the barrier metal formed by the sputtering method is formed only very thinly on the side of the Al film. However, since the side surfaces of the Al film are covered with a highly resistant passivation film, generation of Al whiskers is prevented. Also, since the Al film is not exposed in the through hole,
The reaction between the source gas or the produced gas and Al is suppressed, and the generation of foreign matter is prevented. In step S13, the CMP
The tungsten film on the second interlayer insulating film is removed by a method or the like to form a tungsten plug, and in step S14, an upper Al wiring is formed using the same method as in steps S2 to S5.
【0012】[0012]
【実施例】次に、本発明の実施例について図面を参照し
て詳細に説明する。 [第1の実施例]図2は、本発明の第1の実施例を示す
工程順の断面図である。まず、図2(a)に示すよう
に、素子が形成された半導体基板1上にCVD法により
膜厚800nmのシリコン酸化膜を堆積して第1の層間
絶縁膜2を形成した。次に、スパッタ法により、膜厚3
0nmのチタンと膜厚50nmの窒化チタンを堆積して
バリアメタル3を形成し、その上にスパッタ法により銅
を含有するAl合金を500nmの膜厚に堆積してAl
膜4を形成した。次いで、スパッタ法により、膜厚20
nmのチタンと膜厚40nmの窒化チタンを堆積して反
射防止膜5を形成した。その後、フォトリソグラフィ法
およびRIE法を用いて積層膜をパターニングして、A
l配線6を形成した。
Next, embodiments of the present invention will be described in detail with reference to the drawings. [First Embodiment] FIG. 2 is a sectional view of a first embodiment of the present invention in the order of steps. First, as shown in FIG. 2A, an 800 nm-thick silicon oxide film was deposited on a semiconductor substrate 1 on which elements were formed by a CVD method to form a first interlayer insulating film 2. Next, a film thickness of 3
A barrier metal 3 is formed by depositing titanium of 0 nm and titanium nitride of 50 nm in thickness, and an Al alloy containing copper is deposited thereon by sputtering to a thickness of 500 nm to form Al.
Film 4 was formed. Next, a film thickness of 20
An anti-reflection film 5 was formed by depositing titanium having a thickness of 40 nm and titanium nitride having a thickness of 40 nm. After that, the laminated film is patterned by using the photolithography method and the RIE method, and A
1 wiring 6 was formed.
【0013】続いて、図2(b)に示すように、高密度
プラズマCVD法により酸化膜を成長させCMP法によ
り平坦化することにより、第2の層間絶縁膜7を形成し
た。この第2の層間絶縁膜の厚さは、Al配線上で80
0nmである。次いで、スルーホールを開孔するための
レジストマスク8をフォトリソグラフィ技術を用いて形
成し、このレジストマスク8をマスクとしてRIEを行
い、スルーホール9を開孔した。この時、反射防止膜に
対して選択比を有するエッチング条件を用いることによ
り、Al配線6上では、反射防止膜にてエッチングがス
トップするが、スルーホールに対して下層配線がオーバ
ーラップマージンを持たないパッドレススルーホールで
は、下層Al配線の寸法とスルーホール寸法の製造上の
ばらつきやフォトリソグラフィの重ね合わせ時の目合わ
せずれが存在することにより、Al膜の側面までエッチ
ングが進み、Al膜4の側面がスルーホール内に露出さ
れることになる。
Subsequently, as shown in FIG. 2B, a second interlayer insulating film 7 was formed by growing an oxide film by a high-density plasma CVD method and flattening the oxide film by a CMP method. The thickness of this second interlayer insulating film is 80
0 nm. Next, a resist mask 8 for forming a through hole was formed by using a photolithography technique, and RIE was performed using the resist mask 8 as a mask to form a through hole 9. At this time, by using etching conditions having a selectivity with respect to the antireflection film, the etching is stopped by the antireflection film on the Al wiring 6, but the lower wiring has an overlap margin with respect to the through hole. In a padless through hole having no pad, the etching progresses to the side surface of the Al film due to manufacturing variations in the dimensions of the lower Al wiring and the through hole size and misalignment at the time of photolithography. The side surface will be exposed in the through hole.
【0014】この後、図2(c)に示すように、アッシ
ング処理とウェット処理によりレジストマスク8を除去
した。続いて、プラズマ処理室内に搬入し、窒素と酸素
の混合ガスを供給して、350℃、1500Wの条件に
て窒化処理を行い、Al膜4のスルーホール9内に露出
した側面に窒化層4bを形成した。次いで、図2(d)
に示すように、RFスパッタエッチングにより表面の清
浄化を行い、30nmの膜厚のチタンと50nmの膜厚
の窒化チタンとをスパッタ法により成膜してバリアメタ
ル10を成膜した後、CVD法によりタングステン膜1
1を500nmの膜厚に成膜した。このとき、Al膜4
のスルーホール内に露出した側壁にはバリアメタルが薄
くしか成膜されておらず、かつCVDが450℃の高温
にて行われたが、Al膜4の側面に、Alウィスカーが
発生することはなかった。この後は、常法に従い、タン
グステンプラグの形成と上層Al配線の形成を行った。
Thereafter, as shown in FIG. 2C, the resist mask 8 was removed by ashing and wet processing. Subsequently, the substrate is carried into a plasma processing chamber, a mixed gas of nitrogen and oxygen is supplied, and a nitriding treatment is performed under the conditions of 350 ° C. and 1500 W. Was formed. Next, FIG.
As shown in (1), the surface is cleaned by RF sputter etching, titanium having a thickness of 30 nm and titanium nitride having a thickness of 50 nm are formed by sputtering, and a barrier metal 10 is formed. Tungsten film 1
1 was formed to a thickness of 500 nm. At this time, the Al film 4
The barrier metal is formed only thinly on the side wall exposed in the through hole, and CVD is performed at a high temperature of 450 ° C., but Al whiskers are not generated on the side surface of the Al film 4. Did not. Thereafter, formation of a tungsten plug and formation of an upper layer Al wiring were performed according to a conventional method.
【0015】[第2の実施例]図3は、本発明の第2の
実施例を示す工程順の断面図である。まず、図3(a)
に示すように、半導体基板1上に第1の層間絶縁膜2を
形成した。次に、先の実施例と同様の方法によりバリア
メタル3とAl膜4と反射防止膜5の積層構造をなすA
l配線6を形成し、その上に、第2の層間絶縁膜7を形
成した。次いで、スルーホールを開孔するためのレジス
トマスク8をフォトリソグラフィ技術を用いて形成し、
このレジストマスク8をマスクとしてドライエッチング
を行ない、スルーホール9を開孔した。この時、反射防
止膜5とAl膜に対して選択比の小さいエッチング条件
を採用したことにより、反射防止膜5が除去され、Al
膜4の上表面および側面が露出されるとともにAl膜4
がオーバーエッチングされる。Alウィスカーは、下層
Al配線のAlの膜厚が厚くなるほど発生頻度が多くな
ることが経験上分かっているので、Alの膜厚の約半分
までは、積極的にオーバーエッチングしてもよい。
[Second Embodiment] FIG. 3 is a sectional view showing a second embodiment of the present invention in the order of steps. First, FIG.
As shown in FIG. 1, a first interlayer insulating film 2 was formed on a semiconductor substrate 1. Next, in the same manner as in the previous embodiment, A having a laminated structure of the barrier metal 3, the Al film 4, and the antireflection film 5 is formed.
An l wiring 6 was formed, and a second interlayer insulating film 7 was formed thereon. Next, a resist mask 8 for forming a through hole is formed using a photolithography technique,
Dry etching was performed using this resist mask 8 as a mask, and a through hole 9 was opened. At this time, since the etching conditions having a small selectivity to the antireflection film 5 and the Al film were adopted, the antireflection film 5 was removed, and the Al film was removed.
The upper surface and side surfaces of the film 4 are exposed and the Al film 4 is exposed.
Is over-etched. Experience has shown that the frequency of occurrence of Al whiskers increases as the thickness of Al in the lower Al wiring increases, so that over-etching may be positively performed up to about half the thickness of Al.
【0016】次に、図3(c)に示すように、アッシン
グ処理とウェット処理によりレジストマスク8を除去し
た。この後、プラズマ処理室にアンモニアと酸素の混合
ガスを供給し、350℃、1500Wの条件にて、窒化
処理を行い、露出したAl膜4の表面に窒化層4bを形
成した。次いで、図3(d)に示すように、RFスパッ
タエッチングによりAl膜上面に形成された窒化層4b
を除去し表面の清浄化を行った後、20nmの膜厚のチ
タンと50nmの膜厚の窒化チタンとをスパッタ法によ
り成膜してバリアメタル10を成膜した。その後、CV
D法によりタングステン膜11を500nmの膜厚に成
膜した。この後は、常法に従い、タングステンプラグの
形成と上層Al配線の形成を行った。
Next, as shown in FIG. 3C, the resist mask 8 was removed by ashing and wet processing. Thereafter, a mixed gas of ammonia and oxygen was supplied to the plasma processing chamber, and a nitriding treatment was performed at 350 ° C. and 1500 W to form a nitrided layer 4 b on the exposed surface of the Al film 4. Next, as shown in FIG. 3D, the nitride layer 4b formed on the upper surface of the Al film by RF sputter etching
Then, after removing the surface and cleaning the surface, a 20 nm-thick titanium film and a 50 nm-thick titanium nitride film were formed by sputtering to form the barrier metal 10. After that, CV
A tungsten film 11 was formed to a thickness of 500 nm by Method D. Thereafter, formation of a tungsten plug and formation of an upper layer Al wiring were performed in a conventional manner.
【0017】[0017]
【発明の効果】以上説明したように、本発明の半導体装
置の製造方法は、スルーホール開孔時に露出したAl膜
側面に不働態化膜を形成するものであるので、その後に
タングステン膜の成膜工程など高温処理工程を経ること
があってもAlウィスカーが発生することが防止され
る。また、タングステン膜成膜時に、原料ガスや生成ガ
スとAlとが反応することがなくなるため、異物の発生
が防止される。よって、本発明によれば、製造歩留まり
の向上と信頼性の向上を図ることができる。
As described above, in the method of manufacturing a semiconductor device according to the present invention, a passivation film is formed on the side surface of an Al film exposed when a through hole is formed. Even when a high-temperature processing step such as a film step is performed, generation of Al whiskers is prevented. Further, at the time of forming the tungsten film, the reaction between the source gas and the generated gas and Al does not occur, so that generation of foreign matter is prevented. Therefore, according to the present invention, it is possible to improve the production yield and the reliability.
【図面の簡単な説明】[Brief description of the drawings]
【図1】 本発明の実施の形態を説明するための工程フ
ロー図。
FIG. 1 is a process flow chart for describing an embodiment of the present invention.
【図2】 本発明の第1の実施例を示す工程順の断面
図。
FIG. 2 is a sectional view of a first embodiment of the present invention in the order of steps.
【図3】 本発明の第2の実施例を示す工程順の断面
図。
FIG. 3 is a sectional view in the order of steps showing a second embodiment of the present invention.
【図4】 従来の半導体装置の製造工程を示す工程順の
断面図。
FIG. 4 is a cross-sectional view in the order of steps showing a manufacturing process of a conventional semiconductor device.
【図5】 従来の半導体装置の製造方法の問題点を説明
するための工程順の断面図。
FIG. 5 is a cross-sectional view in the order of steps for describing a problem of a conventional method of manufacturing a semiconductor device.
【符号の説明】[Explanation of symbols]
1 半導体基板 2 第1の層間絶縁膜 3、10、12 バリアメタル 4、13 Al膜 4a Alウィスカー 4b 窒化層 5、14 反射防止膜 6 Al配線 7 第2の層間絶縁膜 8 レジストマスク 9 スルーホール 11 タングステン膜 11a タングステンプラグ 15 上層Al配線 Reference Signs List 1 semiconductor substrate 2 first interlayer insulating film 3, 10, 12 barrier metal 4, 13 Al film 4a Al whisker 4b nitride layer 5, 14 antireflection film 6 Al wiring 7 second interlayer insulating film 8 resist mask 9 through hole 11 Tungsten film 11a Tungsten plug 15 Upper Al wiring
───────────────────────────────────────────────────── フロントページの続き Fターム(参考) 4M104 BB03 BB14 BB18 BB25 BB28 BB30 DD08 DD09 DD37 DD43 DD65 DD88 EE08 EE12 EE17 FF06 FF13 FF17 FF18 FF22 HH15 HH20 5F033 HH08 HH09 HH18 HH23 HH27 HH28 HH33 JJ18 JJ19 JJ23 JJ27 JJ28 JJ33 KK08 KK09 KK18 KK23 KK27 KK28 KK33 MM05 MM13 NN06 NN07 NN12 PP06 PP15 QQ08 QQ09 QQ13 QQ14 QQ19 QQ24 QQ37 QQ48 QQ78 QQ90 QQ92 QQ94 RR04 RR06 SS11 SS15 WW03 XX09 XX31  ──────────────────────────────────────────────────続 き Continued on the front page F term (reference) 4M104 BB03 BB14 BB18 BB25 BB28 BB30 DD08 DD09 DD37 DD43 DD65 DD88 EE08 EE12 EE17 FF06 FF13 FF17 FF18 FF22 HH15 HH20 5F033 HH08 HH09 HH18 HH23 JJ23 JJ23H28 KK09 KK18 KK23 KK27 KK28 KK33 MM05 MM13 NN06 NN07 NN12 PP06 PP15 QQ08 QQ09 QQ13 QQ14 QQ19 QQ24 QQ37 QQ48 QQ78 QQ90 QQ92 QQ94 RR04 RR06 SS11 SS15 WW03 XX09 XX31

Claims (9)

    【特許請求の範囲】[Claims]
  1. 【請求項1】 半導体基板上に形成された第1の層間絶
    縁膜と、前記第1の層間絶縁膜上に形成された、上表面
    に反射防止膜を有する下層アルミニウム配線と、前記第
    1の層間絶縁膜上および前記下層アルミニウム配線上を
    覆う、前記下層アルミニウム配線の表面を露出させるス
    ルーホールが開設された第2の層間絶縁膜と、前記スル
    ーホール内を充填する導電層を介して前記下層アルミニ
    ウム配線と接続された、前記第2の層間絶縁膜上に延在
    する上層アルミニウム配線と、を有する半導体装置にお
    いて、前記下層アルミニウム配線の側面の前記導電層と
    接触する部分には不働態化膜が形成されていることを特
    徴とする半導体装置。
    A first interlayer insulating film formed on a semiconductor substrate; a lower aluminum wiring having an antireflection film on an upper surface formed on the first interlayer insulating film; A second interlayer insulating film that covers the interlayer insulating film and the lower aluminum wiring and has a through hole that exposes a surface of the lower aluminum wiring and a conductive layer that fills the through hole; An upper aluminum interconnection connected to the aluminum interconnection and extending over the second interlayer insulating film, wherein a passivation film is provided on a portion of the side surface of the lower aluminum interconnection which is in contact with the conductive layer. A semiconductor device comprising:
  2. 【請求項2】 前記下層アルミニウム配線の上表面の前
    記導電層と接触する部分の前記反射防止膜が除去されて
    いることを特徴とする請求項1記載の半導体装置。
    2. The semiconductor device according to claim 1, wherein said antireflection film is removed at a portion of said upper surface of said lower aluminum wiring which is in contact with said conductive layer.
  3. 【請求項3】 前記不働態化膜がアルミニウム窒化膜で
    あることを特徴とする請求項1記載の半導体装置。
    3. The semiconductor device according to claim 1, wherein said passivation film is an aluminum nitride film.
  4. 【請求項4】 前記下層アルミニウム配線の前記スルー
    ホールの当接する部分が該スルーホールに対するマージ
    ンを有しないパッドレスに形成されていることを特徴と
    する請求項1記載の半導体装置。
    4. The semiconductor device according to claim 1, wherein a portion of said lower aluminum wiring in contact with said through hole is formed padless without a margin for said through hole.
  5. 【請求項5】 (1)半導体基板上に第1の層間絶縁膜
    を形成する工程と、 (2)前記第1の層間絶縁膜上にアルミニウム膜とその
    上に形成された反射防止膜とを有する積層膜を形成する
    工程と、 (3)前記積層膜をパターニングして下層アルミニウム
    配線を形成する工程と、 (4)前記第1の層間絶縁膜上および前記下層アルミニ
    ウム配線上に第2の層間絶縁膜を形成する工程と、 (5)前記第2の層間絶縁膜を選択的にエッチング除去
    して前記下層アルミニウム配線の表面を露出させるスル
    ーホールを開孔する工程と、 (6)不働態化処理を行って、前記第(5)の工程にお
    いて露出したアルミニウム膜の表面に不働態化膜を形成
    する工程と、 (7)前記スルーホールを充填する導電層を介して前記
    下層アルミニウム配線に接続される上層アルミニウム配
    線を形成する工程と、を有することを特徴とする半導体
    装置の製造方法。
    5. A semiconductor device comprising: (1) a step of forming a first interlayer insulating film on a semiconductor substrate; and (2) forming an aluminum film and an antireflection film formed thereon on the first interlayer insulating film. (3) patterning the laminated film to form a lower aluminum wiring; and (4) forming a second interlayer on the first interlayer insulating film and the lower aluminum wiring. Forming an insulating film; (5) selectively etching away the second interlayer insulating film to form a through hole exposing the surface of the lower aluminum wiring; and (6) passivation. Performing a treatment to form a passivation film on the surface of the aluminum film exposed in the step (5); and (7) connecting to the lower aluminum wiring via a conductive layer filling the through hole. Be done Forming an upper aluminum wiring.
  6. 【請求項6】 前記第(5)の工程において、前記反射
    防止膜を除去するとともに露出したアルミニウム膜をオ
    ーバーエッチングし、前記第(6)の工程の後前記第
    (7)の工程に先立って、前記第(6)の工程において
    形成された平坦部での不働態化膜を除去することを特徴
    とする請求項5記載の半導体装置の製造方法。
    6. In the step (5), the antireflection film is removed and the exposed aluminum film is over-etched, and after the step (6), prior to the step (7). 6. The method according to claim 5, wherein the passivation film on the flat portion formed in the step (6) is removed.
  7. 【請求項7】 前記第(6)の工程の不働態化処理が窒
    素を含むプラズマ雰囲気中に曝す処理であることを特徴
    とする請求項5または6記載の半導体装置の製造方法。
    7. The method of manufacturing a semiconductor device according to claim 5, wherein the passivation treatment in the step (6) is a treatment in which the passivation treatment is performed in a plasma atmosphere containing nitrogen.
  8. 【請求項8】 前記第(6)の工程の不働態化処理が、
    前記第(5)の工程において用いられたフォトレジスト
    膜をアッシング除去する工程を兼ねていることを特徴と
    する請求項5、6または7記載の半導体装置の製造方
    法。
    8. The passivation process in the (6) step:
    8. The method of manufacturing a semiconductor device according to claim 5, further comprising the step of ashing and removing the photoresist film used in the step (5).
  9. 【請求項9】 前記第(6)の工程の不働態化処理が、
    300℃以上400℃以下の処理温度で行われることを
    特徴とする請求項7または8記載の半導体装置の製造方
    法。
    9. The passivation treatment of the (6) step:
    9. The method according to claim 7, wherein the process is performed at a processing temperature of 300 ° C. or more and 400 ° C. or less.
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