JP2000267627A - Driving method for plasma display panel - Google Patents

Driving method for plasma display panel

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JP2000267627A
JP2000267627A JP9688799A JP9688799A JP2000267627A JP 2000267627 A JP2000267627 A JP 2000267627A JP 9688799 A JP9688799 A JP 9688799A JP 9688799 A JP9688799 A JP 9688799A JP 2000267627 A JP2000267627 A JP 2000267627A
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Inventor
Tsutomu Tokunaga
勉 徳永
Original Assignee
Pioneer Electronic Corp
パイオニア株式会社
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Abstract

PROBLEM TO BE SOLVED: To make improvable the contrast with a low power consumption even while suppressing a false contour by setting at least one of pulse width and voltage values of maintaining pulses applied last in the sustaining emission process larger than pulse width and voltage values of the maintaining pulses applied halfway in the same sustaining emission process. SOLUTION: A display period of one field is divided into 14 sub-fields SF1-SF14. In each sub-field SF1-SF14, a pixel data write process WC for writing a pixel data in each discharge cell of a plasma display panel(PDP) to set light emitting cell and non-light emitting cell, and the sustaining emission process IC for making only the light emitting cell sustain the emission are performed. And, in the sub-fields SF1-SF14 each, the pulse width Tsyi of the sustaining pulse IPyi to be applied last to the row electrodes Y1-Yn is made to be larger than the pulse widths Tsy1-Tsyi-1 of the precedent sustaining pulses IPy1-IPyi-1.

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【発明が属する技術分野】本発明は、マトリクス表示方式のプラズマディスプレイパネル(以下、PDPと称する)の駆動方法に関する。 The present invention relates] The plasma display panel of a matrix display type driving method (hereinafter, referred to as PDP).

【0002】 [0002]

【従来の技術】かかるマトリクス表示方式のPDPの一つとしてAC(交流放電)型のPDPが知られている。 AC of (AC discharge) type PDP is known as one of the PDP of the Prior Art Such matrix display scheme.
AC型のPDPは、複数の列電極(アドレス電極)と、 AC type PDP includes a plurality of column electrodes (address electrodes),
これら列電極と直交して配列されておりかつ一対にて1 It is arranged orthogonal to these column electrodes and 1 by a pair
走査ラインを形成する複数の行電極対とを備えている。 And a plurality of row electrode pairs which form the scan lines.
これら各行電極対及び列電極は、放電空間に対して誘電体層で被覆されており、行電極対と列電極との交点にて1画素に対応した放電セルが形成される構造となっている。 These row electrode pairs and column electrodes has a structure are covered with a dielectric layer, a discharge cell corresponding to one pixel at the intersection of the row electrode pairs and the column electrodes are formed to the discharge space .

【0003】この際、PDPは放電現象を利用している為、上記放電セルは、"発光"及び"非発光"の2つの状態しかもたない。 [0003] In this case, because the PDP utilizing a discharge phenomenon, the discharge cell has only two states of "emission" and "non-light emitting". そこで、かかるPDPにて中間調の輝度表示を実現させるべく、サブフィールド法を用いる。 Therefore, in order to realize the luminance halftone display in such a PDP, using a subfield method. サブフィールド法では、1フィールド期間をN個のサブフィールドに分割し、各サブフィールドに、画素データ In the subfield method, one field period is divided into N subfields, each subfield, the pixel data
(Nビット)の各ビット桁の重み付けに対応した発光期間 Emission period corresponding to the weighting of each bit digit of (N bits)
(発光回数)を夫々割り当てて発光駆動を行う。 Performing light emission driving (the number of times of light emission) respectively assigned.

【0004】例えば、図1に示されるように1フィールド期間を6個のサブフィールドSF1〜SF6に分割した場合には、 SF1:1 SF2:2 SF3:4 SF4:8 SF5:16 SF6:32 なる発光期間比にて発光駆動を実施する。 [0004] For example, when divided into six subfields SF1~SF6 one field period as shown in FIG. 1, SF1: 1 SF2: 2 SF3: 4 SF4: 8 SF5: 16 SF6: 32 comprising implementing the light emission driving in the light emission period ratio.

【0005】例えば、放電セルを輝度"32"で発光させる場合には、サブフィールドSF1〜SF6の内のSF [0005] For example, in the case where the light is emitted in the discharge cell in brightness "32" is, SF of the subfield SF1~SF6
6のみで発光を実施させ、輝度"31"で発光させる場合には、サブフィールドSF6を除く他のサブフィールドSF1〜SF5において発光を実施させるのである。 6 only emission is carried out, in case of light emission at a luminance "31" is of letting out the light emission in the other subfields SF1~SF5 except subfield SF6. これにより、64段階での中間調の輝度表現が可能となる。 This allows the luminance representation of halftone at 64 stages. ここで、放電セルを上述の如く輝度"32"で発光させる場合と、輝度"31"で発光させる場合とでは、1フィールド期間内での発光駆動パターンが反転している。 Here, a case where light is emitted in the discharge cell in as described above brightness "32", in the case of light with luminance "31", the light emission driving pattern in one field period are inverted.
つまり、1フィールド期間内において、輝度"32"で発光させるべき放電セルが発光している期間中は、輝度" That is, in one field period, during which the discharge cell to emit light at a luminance "32" emits light, the brightness "
31"で発光させるべき放電セルが非発光状態となり、 Discharge cell to emit light becomes non-light emitting state at 31 "
この輝度"31"で発光させるべき放電セルが発光している期間中は輝度"32"で発光させるべき放電セルが非発光状態となるのである。 During this period of the discharge cell to emit light is emitting light at a luminance "31" is the discharge cell to emit light at a luminance "32" in a non-light emitting state.

【0006】よって、この輝度"32"で発光させるべき放電セルと、輝度"31"で発光させるべき放電セルとが互いに隣接する領域が存在すると、この領域内において、偽輪郭が視覚される場合が生じる。 [0006] Therefore, when the the discharge cell to emit light at a luminance "32", when the discharge cell to emit light at a luminance "31" is present adjacent regions to each other, in this region, where the false contour is visually It occurs. つまり、輝度" In other words, the brightness "
32"で発光させるべき放電セルが非発光状態から発光状態へと推移する直前に、輝度"31"で発光させるべき放電セルの方に視線を移すと、これら両放電セルの非発光状態のみを連続して見ることになるので、両者の境界上に暗い線が視覚されるようになる。従って、これが画素データとは何等関係のない偽輪郭となって画面上に現れてしまい、表示品質を低下させるのである。 "Just before the discharge cell to emit light, transitions to the light emitting state from the non-emission state, the luminance" 32 Moving the line of sight towards the discharge cell to emit light at 31 ", only the non-emission state of both discharge cells since will see consecutively, dark lines on both the boundary is to be visualized. Therefore, this will appear on the screen becomes false contour without any way related to the pixel data, the display quality than is reduced.

【0007】又、上述した如く、PDPは放電現象を利用している為、表示内容とは関係のない放電(発光を伴う)をも実施しなければならず、画像のコントラストを低下させてしまうという問題があった。 [0007] Also, as described above, PDP because utilizing a discharge phenomenon, the display content must be carried discharge unrelated (emission accompanied by), thus lowering the contrast of the image there is a problem in that. 更に、現在、かかるPDPを製品化するにあたり、低消費電力を実現することが一般的な課題となっている。 Furthermore, currently, when commercializing such PDP, realizing low power consumption has become a common problem.

【0008】 [0008]

【発明が解決しようとする課題】本発明は、上記の問題を解決するためになされたものであり、偽輪郭を抑制しつつも低消費電力にてコントラストの向上を図ることができ、更に選択放電を安定化させ表示品質の向上を図ることができるプラズマディスプレイパネルの駆動方法を提供することを目的とする。 [SUMMARY OF THE INVENTION The present invention has been made to solve the above problem, it is possible to also while suppressing the false contour to improve the contrast at low power consumption, more selective the discharge to stabilize the improved display quality and an object thereof is to provide a driving method of a plasma display panel that can.

【0009】 [0009]

【課題を解決するための手段】本発明のプラズマディスプレイパネルの駆動方法は、走査ライン毎に配列された行電極対と行電極対の各々に交叉して配列された複数の列電極とを備え、走査ライン毎の行電極対と複数の列電極との各交点にて1画素に対応した放電セルを形成したプラズマディスプレイパネルに階調表示をなす駆動方法であって、1フィールドの表示期間をN(Nは2以上の整数)個のサブフィールドに分割し、1フィールドにおける先頭部のサブフィールドにおいてのみ全ての放電セルを発光セルの状態に初期化する放電を生起させるリセット行程と、1フィールド内のいずれか1のサブフィールドにおいて放電セルを非発光セルに設定する放電を生起させるために画素データパルスを列電極に印加しその画素データパルス The driving method of the plasma display panel of the present invention, in order to solve the problem] is provided with a plurality of column electrodes intersecting to arranged in each row electrode pair and the row electrode pairs arranged for each scan line , a driving method of forming a gradation display on the plasma display panel forming a discharge cell corresponding to one pixel at each intersection of a row electrode pair and a plurality of column electrodes for each scan line, the display period of one field N (N is an integer of 2 or more) is divided into subfields, a reset process for generate discharge to initialize all of the discharge cells only in the subfield of the head portion of the state of the light emitting cells in one field, one field the pixel data pulse in order to generate discharge for setting the discharge cells in the non-light emitting cells in any one of the sub-field of the inner and applied to the column electrodes the pixel data pulse 同期して行電極対の一方に走査パルスを順に印加する画素データ書込行程と、1フィールド内の各サブフィールドにおいて発光セルのみをサブフィールドの重み付けに対応した発光期間だけ発光させる放電を生起させるために維持パルスを行電極対に交互にかつ順に印加する維持発光行程と、を実行し、維持発光行程において最後に印加される維持パルスのパルス幅及びパルス電圧の値の少なくとも1つを、同一維持発光行程でその途中に印加される維持パルスのパルス幅及びパルス電圧の値より大となるように設定したことを特徴としている。 A pixel data writing step of applying a scan pulse sequentially to one row electrode pairs in synchronization, thereby generate discharge to only light-emitting cells to emit light only emitting period corresponding to the weighting of the subfield in each subfield in one field a sustain light emission process applied in the order and alternately a sustain pulse to the row electrode pairs in order to run, at least one of the values ​​of the pulse width and pulse voltage of the last the applied sustain pulses in the sustain light emission process, the same is characterized in that from the value of the pulse width and pulse voltage of the sustain pulse applied to the middle sustain light emission process was set to be large.

【0010】また、本発明のプラズマディスプレイパネルの駆動方法は、走査ライン毎に配列された行電極対と行電極対の各々に交叉して配列された複数の列電極とを備え、走査ライン毎の行電極対と複数の列電極との各交点にて1画素に対応した放電セルを形成したプラズマディスプレイパネルに階調表示をなす駆動方法であって、 [0010] The driving method of a plasma display panel of the present invention, a plurality of column electrodes intersecting to arranged in each row electrode pair and the row electrode pairs arranged for each scanning line, the scanning lines per a driving method of a plasma display panel forming a discharge cell corresponding to one pixel at each intersection of a row electrode pair and a plurality of column electrodes form a gray-scale display,
1フィールドの表示期間をN(Nは2以上の整数)個のサブフィールドに分割し、N個のサブフィールドの内の連続的に位置するM個(2≦M≦N)のサブフィールドをサブフィールド群とし、サブフィールド群における先頭部のサブフィールドにおいてのみ全ての放電セルを発光セルの状態に初期化する放電を生起させるリセット行程と、サブフィールド群内のいずれか1のサブフィールドにおいて放電セルを非発光セルに設定する放電を生起させるために画素データパルスを列電極に印加しその画素データパルスに同期して行電極対の一方に走査パルスを順に印加する画素データ書込行程と、サブフィールド群内の各サブフィールドにおいて発光セルのみをサブフィールドの重み付けに対応した発光期間だけ発光させる放電を生起させるた The display period of one field N (N is an integer of 2 or more) is divided into subfields, sub-sub-fields of the M (2 ≦ M ≦ N) to continuously position of the N sub-fields and field group, a reset process for rise to initializing discharge all discharge cells only in the subfield of the head portion of the state of the light emitting cells in the subfield group, the discharge cells in any one sub-field of the sub-field groups a pixel data writing step of applying a scan pulse sequentially in synchronization with the column electrodes to the pixel data pulse to one row electrode pair pixel data pulses in order to rise to be set to the non-light emitting cells discharge sub and to generate discharge to emit light by the light emitting period corresponding to weighting only light emitting cells of the subfield in each subfield in the field group に維持パルスを行電極対に交互にかつ順に印加する維持発光行程と、を実行し、サブフィールド群内の各維持発光行程において最後に印加される維持パルスのパルス幅及びパルス電圧の値の少なくとも1 The sustain pulses running, and maintenance light emission process applied in the order and alternately to the row electrode pairs, at least the value of the pulse width and pulse voltage of the last the applied sustain pulses in the sustain light emission process of the sub-field groups 1
つを、同一維持発光行程でその途中に印加される維持パルスのパルス幅及びパルス電圧の値より大となるように設定したことを特徴としている。 One of, is characterized in that with the set value of the pulse width and pulse voltage of the sustain pulse applied to the middle of the same sustain light emission process so that large.

【0011】 [0011]

【発明の実施の形態】以下、本発明の実施例を図面を参照しつつ詳細に説明する。 BEST MODE FOR CARRYING OUT THE INVENTION Hereinafter, an embodiment of the present invention in detail with reference to the drawings. 図2は、本発明による駆動方法に基づいてプラズマディスプレイパネル(以下、PD 2, a plasma display panel (hereinafter, based on the driving method according to the present invention, PD
Pと称する)を発光駆動するプラズマディスプレイ装置の概略構成を示す図である。 Is a diagram showing a schematic configuration of a plasma display device for light emission driving is referred to as P).

【0012】図2において、A/D変換器1は、駆動制御回路2から供給されるクロック信号に応じて、アナログの入力映像信号をサンプリングしてこれを1画素毎に例えば8ビットの画素データ(入力画素データ)Dに変換し、これをデータ変換回路30に供給する。 [0012] In FIG. 2, A / D converter 1 in response to a clock signal supplied from the drive control circuit 2, a which 8 bits, for example, every 1 pixel input video signal by sampling the analog pixel data It was converted to (input pixel data) D, and supplies it to the data conversion circuit 30. 駆動制御回路2は、上記入力映像信号中の水平及び垂直同期信号に同期して、上記A/D変換器1に対するクロック信号、 Drive control circuit 2 in synchronization with the horizontal and vertical sync signals in the input video signal, a clock signal for the A / D converter 1,
及びメモリ4に対する書込・読出信号を発生する。 And generating a write-read signals for the memory 4. 更に、駆動制御回路2は、かかる水平及び垂直同期信号に同期して、アドレスドライバ6、第1サスティンドライバ7及び第2サスティンドライバ8各々を駆動制御すべき各種タイミング信号を発生する。 Further, the drive control circuit 2 takes a horizontal and in synchronization with the vertical synchronizing signal, the address driver 6 generates a first sustain driver 7 and second timing signals to drive control the sustain driver 8, respectively.

【0013】データ変換回路30は、かかる8ビットの画素データDを、14ビットの変換画素データ(表示画素データ)HDに変換し、これをメモリ4に供給する。 [0013] Data converting circuit 30, the pixel data D of such 8 bits, is converted to 14 convert pixel data (display pixel data) of the bit HD, and supplies it to the memory 4.
尚、かかるデータ変換回路30の変換動作については、 Incidentally, the conversion operation of the data conversion circuit 30,
後述する。 Which will be described later. メモリ4は、駆動制御回路2から供給されてくる書込信号に従って上記変換画素データHDを順次書き込む。 Memory 4 sequentially writes the converted pixel data HD according to the write signal supplied from the drive control circuit 2. かかる書込動作により1画面(n行、m列)分の書き込みが終了すると、メモリ4は、この1画面分の変換画素データHD 11-nmを、各ビット桁毎に分割して読み出し、これを1行分毎に順次アドレスドライバ6に供給する。 One screen (n rows, m columns) by such write operation when many write is completed, the memory 4, the converted pixel data HD 11-nm of one screen, reading is divided for each bit digit, which and supplies in order to address driver 6 for each one line.

【0014】アドレスドライバ6は、駆動制御回路2から供給されたタイミング信号に応じて、かかるメモリ4 [0014] The address driver 6 in response to a timing signal supplied from the drive control circuit 2, such memory 4
から読み出された1行分の変換画素データビット各々の論理レベルに対応した電圧を有するm個の画素データパルスを発生し、これらをPDP10の列電極D 1 〜D mに夫々印加する。 Generates m pixel data pulses having a row of converted pixel data bits each voltage corresponding to the logic level of read from, these are respectively applied to the PDP10 column electrodes D 1 to D m. PDP10は、アドレス電極としての上記列電極D 1 〜D mと、これら列電極と直交して配列されている行電極X 1 〜X n及び行電極Y 1 〜Y nとを備えている。 PDP10 is provided with the column electrodes D 1 to D m as address electrodes, and row electrodes X 1 to X n and row electrodes Y 1 to Y n are arranged orthogonal to these column electrodes. PDP10では、これら行電極X及び行電極Yの一対にて1行分に対応した行電極を形成している。 In PDP 10, to form a row electrode corresponding to one line by a pair of row electrodes X and row electrodes Y. すなわち、PDP10における第1行目の行電極対は行電極X That is, the first row of the row electrode pair row electrodes X in the PDP10
1及びY 1であり、第n行目の行電極対は行電極X n及びY nである。 Is 1 and Y 1, which is the n-th row of the row electrode pair row electrodes X n and Y n. 上記行電極対及び列電極は放電空間に対して誘電体層で被覆されており、各行電極対と列電極との交点にて1画素に対応した放電セルが形成される構造となっている。 The row electrode pairs and column electrodes are covered with a dielectric layer to the discharge space, and a discharge cell corresponding to one pixel at the intersection of the row electrode pairs and the column electrodes.

【0015】第1サスティンドライバ7及び第2サスティンドライバ8各々は、駆動制御回路2から供給されたタイミング信号に応じて、以下に説明するが如き各種駆動パルスを発生し、これらをPDP10の行電極X 1 [0015] Each of the first sustain driver 7 and second sustain driver 8 in accordance with a timing signal supplied from the drive control circuit 2 generates a but such various driving pulses will be described below, these PDP10 row electrodes X 1 ~
n及びY 1 〜Y nに印加する。 It applied to X n and Y 1 to Y n. 図3は、本発明による駆動方法に基づく発光駆動フォーマットを示す図である。 Figure 3 is a diagram showing a light emission driving format based on the driving method according to the invention.
また、図4は、かかる発光駆動フォーマットに従って上記アドレスドライバ6、第1サスティンドライバ7及び第2サスティンドライバ8各々がPDP10の列電極D 1 〜D m 、行電極X 1 〜X n及びY 1 〜Y nに印加する各種駆動パルスの印加タイミングを示す図である。 Further, FIG. 4, the address driver 6 in accordance with such a light emission driving format, the first sustain driver 7 and second sustain driver 8 each of PDP10 column electrodes D 1 to D m, row electrodes X 1 to X n and Y 1 ~ is a diagram showing an application timing of various drive pulses applied to the Y n.

【0016】図3及び図4に示される例では、1フィールドの表示期間を、14個のサブフィールドSF1〜S [0016] In the example shown in FIGS. 3 and 4, the display period of one field, 14 sub-fields SF1~S
F14に分割してPDP10に対する駆動を行なう。 Divided into F14 to perform the drive to the PDP 10. 各サブフィールド内では、PDP10の各放電セルに対して画素データの書き込みを行なって発光セル及び非発光セルの設定を行う画素データ書込行程Wcと、上記発光セルのみを発光維持させる維持発光行程Icとを実施する。 Within each sub-field, a pixel data writing step Wc for setting light emitting cells and non-light emitting cells perform the writing of pixel data to each discharge cell of the PDP 10, the light emission sustain process for maintaining emission only the discharge cells to implement and Ic. 又、先頭のサブフィールドSF1のみで、PDP1 In addition, only the beginning of the sub-field SF1, PDP1
0の全放電セルを初期化せしめる一斉リセット行程Rc 0 unison that allowed to initializing all discharge cells of the reset stage Rc
を実行し、最後尾のサブフィールドSF14のみで、消去行程Eを実行する。 It is executed, only the last subfield SF14, to execute the erasure process E.

【0017】ここで、上記一斉リセット行程Rcでは、 [0017] Here, in the simultaneous reset process Rc,
第1サスティンドライバ7及び第2サスティンドライバ8が、PDP10の行電極X 1 〜X n及びY 1 〜Y n各々に対して図4に示されるが如きリセットパルスRP x及びRP Yを同時に印加する。 The first sustain driver 7 and second sustain driver 8 applies a but such reset pulses RP x and RP Y shown in Fig. 4 with respect PDP10 the row electrodes X 1 to X n and Y 1 to Y n, respectively at the same time . これにより、PDP10中の全ての放電セルがリセット放電されて、各放電セル内には一様に所定の壁電荷が形成される。 Accordingly, all the discharge cells in the PDP10 is reset discharge uniformly predetermined wall charge in each discharge cell is formed. これにより、PD As a result, PD
P10における全ての放電セルは、後述する維持発光行程において発光状態が維持される発光セルになる。 All the discharge cells in the P10 will light emitting cells emitting state is maintained in the sustain light emission process to be described later.

【0018】各画素データ書込行程Wcでは、アドレスドライバ6が、各行毎の画素データパルス群DP1 [0018] In the pixel data writing process Wc, the address driver 6, each row each of the pixel data pulse group DP1
1n 、DP2 1n 、DP3 1n 、・・・・、DP14 1nを図4に示されるように、順次列電極D 1 〜D mに印加して行く。 1 ~ n, DP2 1 ~ n , DP3 1 ~ n, ····, as shown in FIG. 4 the DP14 1 ~ n, we applied sequentially column electrodes D 1 to D m. つまり、アドレスドライバ6は、サブフィールドSF1内では、上記変換画素データHD 11-nm各々の第1ビット目に基づいて生成した第1行〜第n行各々に対応した画素データパルス群DP1 1nを、図4に示されるが如く1行分毎に順次列電極D 1 〜D mに印加して行く。 In other words, the address driver 6, In the subfield within SF1, the converted pixel data HD 11-nm each first row to the pixel data pulse group DP1 1-corresponding to the n-th row respectively generated based on the first bit of the n, applied sequentially column electrodes D 1 to D m for each one row as is shown in FIG. 又、サブフィールドSF2内では、上記変換画素データHD 11-nm各々の第2ビット目に基づいて生成した画素データパルス群DP2 1nを、図4に示されるが如く1行分毎に順次列電極D 1 〜D mに印加して行くのである。 Also, In the subfield within SF2, the pixel data pulse group DP2 1 ~ n which is generated based on the second bit of the converted pixel data HD 11-nm, respectively, sequentially but as every one row as shown in FIG. 4 it's to the column electrodes D 1 to D m. この際、アドレスドライバ6は、変換画素データのビット論理が例えば論理レベル"1"である場合に限り高電圧の画素データパルスを発生して列電極Dに印加する。 At this time, the address driver 6 applies the column electrodes D and generates a pixel data pulse of high voltage only when the bit logic of the converted pixel data is, for example, a logic level "1". 第2サスティンドライバ8は、各画素データパルス群DPの印加タイミングと同一タイミングにて、図4に示されるが如き走査パルスSPを発生してこれを行電極Y 1 〜Y nへと順次印加して行く。 The second sustain driver 8, at an applied the same timing of the pixel data pulse group DP, sequentially applies this by generating Although such scanning pulse SP as shown in FIG. 4 and to the row electrodes Y 1 to Y n to go. この際、走査パルスS In this case, the scanning pulse S
Pが印加された"行"と、高電圧の画素データパルスが印加された"列"との交差部の放電セルにのみ放電(選択消去放電)が生じ、その放電セル内に残存していた壁電荷が選択的に消去される。 P and has been "row" applied, only in the discharge cells at the intersections between the high-voltage pixel data pulse is applied in the "columns" (selective erasure discharge) occurs, it remained in the discharge cell wall charges are selectively erased. かかる選択消去放電により、上記一斉リセット行程Rcにて発光セルの状態に初期化された放電セルは、非発光セルに推移する。 This selective erasure discharge state the discharge cells initialized to the light emitting cell in the simultaneous reset process Rc, transitioning to the non-light emitting cells. 尚、上記高電圧の画素データパルスが印加されなかった"列"に形成されている放電セルには放電が生起されず、上記一斉リセット行程Rcにて初期化された状態、つまり発光セルの状態を維持する。 Incidentally, the discharge cells pixel data pulse of the high voltage is formed in the "columns" has not been applied are not occur discharge of the simultaneous reset process Rc at the initialization state, i.e. the light emitting cell state to maintain.

【0019】すなわち、画素データ書込行程Wcの実行により、後述する維持発光行程において発光状態が維持される発光セルと、消灯状態のままの非発光セルとが、 [0019] That is, by executing the pixel data writing process Wc, the light emitting cells emitted state maintained in the sustain light emission process to be described later, the non-light emitting cell remain off state,
画素データに応じて択一的に設定され、いわゆる各放電セルに対する画素データの書き込みが為されるのである。 Is selectively set in accordance with the pixel data is the writing of the pixel data is made for the so-called discharge cells. 走査パルスSPは各サブフィールドSF1〜SF1 Scanning pulse SP each sub-field SF1~SF1
4毎に行電極Y 1 〜Y nの順に生成されるが、その走査パルスSPのパルス幅はサブフィールドSF1では最も大きく、時間的に後のサブフィールドほど小さくなり、サブフィールドSF14では最も小さくなっている。 Is generated in the order of the row electrodes Y 1 to Y n every four, but the pulse width of the scan pulse SP is the largest in the sub-field SF1, it decreases as sub-field after temporally, the largest in the subfield SF14 small ing. すなわち、図4に示したように、サブフィールドSF1〜S That is, as shown in FIG. 4, the subfield SF1~S
F14各々に対応する走査パルスSPのパルス幅をTa F14 the pulse width of the scanning pulse SP corresponding to each Ta
1〜Ta14とすると、 Ta1>Ta2>Ta3>Ta4>………>Ta12> If you 1~Ta14, Ta1> Ta2> Ta3> Ta4> .........> Ta12>
Ta13>Ta14 の如き関係がある。 Ta13> Ta14, such as relationship.

【0020】各維持発光行程Icでは、第1サスティンドライバ7及び第2サスティンドライバ8が、行電極X [0020] In the sustain light emission process Ic, the first sustain driver 7 and second sustain driver 8, the row electrodes X
1 〜X n及びY 1 〜Y nに対して図4に示されるように交互に維持パルスIP X及びIP Yを印加する。 Applying pulses IP X and IP Y maintained alternately as shown in FIG. 4 with respect to 1 to X n and Y 1 to Y n. この際、上記画素データ書込行程Wcによって壁電荷が残留したままとなっている放電セル、すなわち発光セルは、かかる維持パルスIP X及びIP Yが交互に印加されている期間中、放電発光を繰り返しその発光状態を維持する。 At this time, the discharge cells in which the wall charges by the pixel data writing process Wc are remain, i.e. light emitting cells during a period according sustain pulses IP X and IP Y are alternately applied, discharge light emission repeatedly to maintain its light-emitting state. 尚、 still,
かかる維持発光行程Icにおいて実施される発光の維持期間は、図3に示されるように各サブフィールド毎に異なる。 Sustain period light emission is performed in such a light emission sustain process Ic is different for each subfield as shown in FIG.

【0021】すなわち、サブフィールドSF1での維持発光行程Icにおける発光期間を"1"とした場合、 SF1:1 SF2:3 SF3:5 SF4:8 SF5:10 SF6:13 SF7:16 SF8:19 SF9:22 SF10:25 SF11:28 SF12:32 SF13:35 SF14:39 に設定している。 [0021] That is, when a "1" to the light emitting period in the sustain light emission process Ic in the subfield SF1, SF1: 1 SF2: 3 SF3: 5 SF4: 8 SF5: 10 SF6: 13 SF7: 16 SF8: 19 SF9 : 22 SF10: 25 SF11: 28 SF12: 32 SF13: 35 SF14: is set to 39.

【0022】すなわち、各サブフィールドSF1〜SF [0022] In other words, each sub-field SF1~SF
14の発光回数の比を非線形(すなわち、逆ガンマ比率、Y=X 2.2 ) に成るように設定し、これにより入力画素データDの非線形特性(ガンマ特性)を補正するようにしている。 Nonlinear the ratio of the number of light emissions 14 (i.e., an inverse gamma ratio, Y = X 2.2) so that set to be, thereby correcting the non-linear characteristics of the input pixel data D (gamma characteristic). サブフィールドSF1〜SF14各々において行電極X 1 〜X nに最初に印加される維持パルスI Sustain pulses I to be first applied in the subfield SF1~SF14 each row electrodes X 1 to X n
X1のパルス幅Tsx1はそれ以後の維持パルスIP X2 Pulse width Tsx1 of P X1 is subsequent sustain pulse IP X2 ~
IP Xiのパルス幅Tsx2〜Tsxiに比べて大とされている。 There is a large compared to the pulse width Tsx2~Tsxi of IP Xi. また、サブフィールドSF1〜SF14各々において行電極Y 1 〜Y nに最後に印加される維持パルスIP Yi Further, the sustain pulses IP Yi applied to the last row electrode Y 1 to Y n in the subfield SF1~SF14 each
のパルス幅Tsyiはそれ以前の維持パルスIP Y1 〜IP Pulse width Tsyi Earlier sustain pulse IP Y1 ~IP of
Yi-1のパルス幅Tsy1〜Tsyi−1に比べて大とされている。 There is a large compared to the pulse width Tsy1~Tsyi-1 of yi-1.

【0023】また、図4に示されるように、最後尾のサブフィールドでの消去行程Eにおいて、アドレスドライバ6は、消去パルスAPを発生してこれを列電極D 1-m Further, as shown in FIG. 4, in the erase step E of subfields end, the address driver 6, which column electrodes D 1-m to generate an erase pulse AP
の各々に印加する。 It is applied to each of. 第2サスティンドライバ8は、かかる消去パルスAPの印加タイミングと同時に消去パルスEPを発生してこれを行電極Y 1 〜Y n各々に印加する。 The second sustain driver 8 applies the generated simultaneously erase pulse EP with application timing of the erase pulse AP to the row electrodes Y 1 to Y n, respectively.
これら消去パルスAP及びEPの同時印加により、PD By the simultaneous application of these erase pulses AP and EP, PD
P10における全放電セル内において消去放電が生起され、全ての放電セル内に残存している壁電荷が消滅する。 Erase discharge in the whole discharge cells at P10 is occurring, the wall charges remaining in all discharge cells to disappear. すなわち、かかる消去放電により、PDP10における全ての放電セルが非発光セルとなるのである。 That is, by the erase discharge is all of the discharge cells in the PDP10 is non-light emitting cells.

【0024】図5は、図3及び図4に示されるが如き発光駆動フォーマットに基づいて実施される発光駆動の全パターンを示す図である。 FIG. 5 is a diagram showing an entire pattern of the light emission drive to be performed based on, but such light emission driving format shown in FIGS. 図5に示されるように、サブフィールドSF1〜SF14の内の1つのサブフィールドでの画素データ書込行程Wcにおいてのみで、各放電セルに対して選択消去放電を実施する(黒丸にて示す)。 As shown in FIG. 5, only in the pixel data writing step Wc in one sub-field among the subfields SF1 to SF14, to perform selective erase discharge in each discharge cell (indicated by black circles) .
すなわち、一斉リセット行程Rcの実行によってPDP That, PDP by the execution of the simultaneous reset process Rc
10の全放電セル内に形成された壁電荷は、上記選択消去放電が実施されるまでの間残留し、その間に存在するサブフィールドSF各々での維持発光行程Icにおいて放電発光を促す(白丸にて示す)。 Wall charges formed in all discharge cells 10, remains until the selective erasure discharge is implemented, and prompts discharge light emission in the sustain light emission process Ic in the subfields SF, each present in between (the white circles show Te). つまり、各放電セルは、1フィールド期間内において上記選択消去放電が為されるまでの間、発光セルとなり、その間に存在するサブフィールド各々での維持発光行程Icにおいて、図3 That is, each discharge cell, during the one field period until the selective erase discharge is performed, becomes the light emitting cells in the light emission sustain process Ic in each subfield existing between them, FIG. 3
に示されるが如き発光期間比にて発光を継続するのである。 Than it continues to emit light at although such emission period ratio shown in.

【0025】この際、図5に示されるように、各放電セルが発光セルから非発光セルへと推移する回数は、1フィールド期間内において必ず1回以下となるようにしている。 [0025] At this time, as shown in FIG. 5, the number of times each discharge cell transitions to the non-light emitting cells from the light-emitting cell is always be at most once in one field period. すなわち、1フィールド期間内において一旦、非発光セルに設定した放電セルを再び発光セルに復帰させるような発光駆動パターンを禁止したのである。 That is, once it was banned light emission drive pattern as to return again to the light emitting cell set discharge cells to non-light emitting cell in one field period. よって、画像表示に関与していないにも拘わらず強い発光を伴う上記一斉リセット動作を図3及び図4に示されるが如く、1フィールド期間内において1回だけ実施しておけば良いので、コントラストの低下を抑えることが出来る。 Therefore, the simultaneous resetting operation with strong luminescence despite not involved in image display as is shown in FIGS. 3 and 4, since it is sufficient to only performed once in one field period, contrast it is possible to suppress the reduction of.

【0026】また、1フィールド期間内において実施する選択消去放電は、図5の黒丸にて示されるが如く最高でも1回なので、その消費電力を抑えることが可能となるのである。 Further, the selective erase discharge be carried out within one field period, so once at most as is shown by the black in FIG. 5, it become possible to suppress the power consumption. 更に、図5に示されるように、1フィールド期間内において発光状態にある期間と、非発光状態となる期間とが互いに反転するような発光パターンは存在しないので、偽輪郭を抑制出来る。 Furthermore, as shown in FIG. 5, a period in which the light-emitting state during one field period, light emission pattern as a period in which a non-emission state are inverted to each other does not exist, it can be suppressed false contour.

【0027】また、上記した走査パルスSPについては、そのパルス幅がサブフィールドSF1〜SF14の順のうちの時間的に前に位置するサブフィールドほど大きく設定されている。 [0027] Also, the scanning pulse SP described above, is set larger subfields pulse width is positioned in front temporally out of order subfields SF1 to SF14. 換言すると、SF1を第1群のサブフィールド、SF2を第2群のサブフィールド、SF In other words, sub-fields of SF1 first group, the subfield of the SF2 second group, SF
3を第3群のサブフィールド、……、SF14を第14 3 subfields of the third group, ..., the SF14 14
群のサブフィールドとした場合、先頭のサブフィールドである第1群のサブフィールドSF1内の走査パルスS If the subfield groups, the scan pulse S of the first group of sub-fields in SF1 is the leading subfield
Pのパルス幅が他の群のサブフィールドSF2〜SF1 Subfield pulse width of other groups of P SF2~SF1
4内の走査パルスのパルス幅に比して大となるように設定されている。 It is set to be larger than the pulse width of the scan pulse in 4. これは、次のような理由のためである。 This is because of the following reasons.
選択消去動作が行なわれるサブフィールドより前のサブフィールドが発光状態で十分に維持放電発光が繰り返されている場合(高輝度の場合)には、放電空間内に十分なプライミング粒子が存在して選択消去放電が確実に行なわれる。 If the sub-fields before the subfields selective erase operation is performed is sufficiently sustain discharge light emission is repeated in the light emitting state (the case of a high luminance) is selected if there is sufficient priming particles in the discharge space erase discharge is ensured. 一方、選択消去動作が行なわれるサブフィールドの前に発光状態となるサブフィールドがない、或いは発光状態となるサブフィールドがあって少ない場合(サブフィールドSF1又はSF2にて選択消去放電が行なわれる低輝度の場合)には、維持放電発光の回数が少なく、放電空間内に十分なプライミング粒子が存在しない。 On the other hand, the sub-fields comprised in a light emitting state before the sub-field that selective erase operation is performed, or low-luminance selective erasing discharge is performed is less if there are sub-fields comprised in a light emitting state (at the subfield SF1 or SF2 in the case), the smaller number of sustain discharge emission, sufficient priming particles are not present in the discharge space. このように放電空間内に十分なプライミング粒子が存在しない状態で選択消去動作のサブフィールドを迎えると、走査パルスSPを印加してから実際に選択消去放電が起きるまでに時間的な遅れが生じてしまい、選択消去放電が不安定となり、結果として維持放電期間において誤放電が生じ表示品質が低下する。 If greet subfield selective erase operation in the absence of sufficient priming particles thus discharge space, actually selective erasure discharge is caused a time lag until occurs from application of the scanning pulse SP put away, selective erasure discharge becomes unstable, erroneous discharge in the results as a sustaining discharge period the display quality caused decreases. そこで、走査パルスSPのパルス幅をサブフィールドSF1〜SF14 Therefore, the sub-field pulse width of the scanning pulse SP SF1 to SF14
の順のうちの時間的に前に位置するサブフィールドほど大きく設定することにより、走査パルスSPの印加中に選択消去放電が必ず起きるようにすることができるので、選択消去動作の安定を確保することができる。 By setting higher subfields located temporally before of order greater, since the selective erase discharge during the application of the scanning pulse SP can be ensured that occur, to ensure stable selective erase operation be able to.

【0028】また、サブフィールドSF1〜SF14各々において行電極Y 1 〜Y nに最後に印加される維持パルスIP Yiのパルス幅Tsyiはそれ以前の維持パルスIP Further, the sub-field SF1~SF14 pulse width Tsyi sustain pulse IP Yi applied to the last row electrode Y 1 to Y n in each previous sustain pulse IP
Y1 〜IP Yi-1のパルス幅Tsy1〜Tsyi−1に比べて大とされている。 There is a large compared to the pulse width Tsy1~Tsyi-1 of Y1 ~IP Yi-1. これは、各サブフィールドSF1〜SF This is, each sub-field SF1~SF
14の終了時における壁電荷量を増加させることになる。 Thus increasing the amount of wall charges at 14 the end. よって、次のサブフィールドにおける選択消去放電の時間的なばらつきを抑制できるので、選択消去動作が更に安定し表示品質を向上させることができる。 Therefore, it is possible to suppress the temporal variation in the selective erase discharge in the next subfield can be selective erase operation to further improve the stability display quality.

【0029】更に、上記したように、サブフィールドS [0029] In addition, as described above, the sub-field S
F1〜SF14各々において行電極X 1 〜X nに最初に印加される維持パルスIP X1のパルス幅Tsx1をそれ以後の維持パルスIP X2 〜IP Xiのパルス幅Tsx2〜Tsxi F1~SF14 row electrodes in each X 1 to X n first the applied pulse width of the sustain pulses IP pulse width Tsx1 of X1 subsequent sustain pulses IP X2 ~IP Xi to Tsx2~Tsxi
に比べて大としている。 It is a large compared to the. これは維持発光行程Icの開始時には放電空間内に荷電粒子が十分に存在しない場合があり、この場合には最初の維持パルスIP X1による維持放電が遅れてしまうことになるので、維持パルスIP X1 This maintains light emission process Ic of at the beginning may not charged particles are sufficiently present in the discharge space, it means that the sustain discharge by the first sustain pulse IP X1 is delayed in this case, the sustain pulse IP X1
のパルス幅Tsx1を大とすることにより維持放電の遅れを吸収して維持放電を確実に実行させるためである。 The pulse width Tsx1 in order to reliably perform the sustain discharge absorbs a delay of the sustain discharge by a large.

【0030】また、走査パルスSP及び維持パルスIP [0030] In addition, the scanning pulse SP and sustaining pulse IP
Yi各々のパルス幅を変えるのではなく、図6に示すように、走査パルスSPのパルス電圧がサブフィールドSF Rather than changing the Yi each pulse width, as shown in FIG. 6, the scanning pulse SP of pulse voltage subfield SF
1〜SF14の順のうちの時間的に前に位置するサブフィールドほど大きくなるように設定し、サブフィールドSF1〜SF14各々において行電極Y 1 〜Y nに最後に印加される維持パルスIP Yiのパルス電圧Vsyiをそれ以前の維持パルスIP Set to be larger as the sub-field located temporally before of the order of 1~SF14, the sustain pulse IP Yi applied to the last row electrode Y 1 to Y n in the subfield SF1~SF14 each a pulse voltage Vsyi earlier sustain pulse IP Y1 〜IP Yi-1のパルス電圧Vsy1 Y1 ~IP Yi-1 of the pulse voltage Vsy1
〜Vsyi−1に比べて大となるように設定しても良い。 It may be set so as to be large compared to the ~Vsyi-1.
この各パルス印加タイミング例の場合には、更に、図6 In the case of the respective pulse application timing example further, FIG. 6
に示すように、サブフィールドSF1〜SF14各々に対応する走査パルスSPのパルス電圧をVa1〜Va1 As shown in, the pulse voltage of the scanning pulse SP corresponding to respective sub-fields SF1 to SF14 Va1~Va1
4とすると、 Va1>Va2>Va3>Va4>………>Va12> When 4, Va1> Va2> Va3> Va4> .........> Va12>
Va13>Va14 の如き関係がある。 Va13> Va14 such relationship exists.

【0031】換言すると、SF1を第1群のサブフィールド、SF2を第2群のサブフィールド、SF3を第3 [0031] In other words, the subfield of the first group of SF1, subfield of the SF2 second group, the SF3 third
群のサブフィールド、……、SF14を第14群のサブフィールドとした場合、先頭のサブフィールドである第1群のサブフィールドSF1内の走査パルスSPのパルス電圧の値が他の群のサブフィールドSF2〜SF14 Subfield group, ..., if the SF14 was subfield of the 14 groups, the first sub-field is a sub-field group value of the pulse voltage is other scanning pulse SP of the first group of sub-field SF1 SF2~SF14
内の走査パルスのパルス電圧の値に比して大となるように設定されている。 It is set to be larger than the value of the pulse voltage of a scan pulse in the. これによりサブフィールドSF1やSF2であっても走査パルスSPの電圧レベルが時間的に後のサブフィールドの電圧レベルより高くなるので選択消去放電が必ず起きるようにすることができる。 Thereby to make the subfield SF1 and selecting the voltage level of the even scan pulse SP to a SF2 is higher than the voltage level of the sub-field after temporally erase discharge always occurs. なお、サブフィールドSF1〜SF14各々において行電極X 1 〜X nに最初に印加される維持パルスIP X1のパルス幅Tsx1はそれ以後の維持パルスIP X2 〜IP Xiのパルス幅Tsx2〜Tsxiに比べて大とされていることは図4の印加タイミング例と同様である。 The pulse width Tsx1 sustain pulse IP X1 which is first applied to the row electrodes X 1 to X n in the subfield SF1~SF14 each compared to the pulse width Tsx2~Tsxi the subsequent sustain pulses IP X2 ~IP Xi that there is a large are the same as the application timing example of FIG.

【0032】更に、図7に示すように、サブフィールドSF1〜SF14各々において行電極Y 1 〜Y nに最後に印加される維持パルスIP Yiのパルス幅Tsy1及びパルス電圧Vsyiの両方をそれ以前の維持パルスIP Y1 〜I Furthermore, as shown in FIG. 7, both the pulse width Tsy1 and pulse voltage Vsyi the sustain pulse IP Yi applied to the last row electrode Y 1 to Y n in the subfield SF1~SF14 each previous it sustain pulse IP Y1 ~I
Yi-1のパルス幅Tsy2〜Tsyi及びパルス電圧Vsy1 P Yi-1 of the pulse width Tsy2~Tsyi and pulse voltage Vsy1
〜Vsyi−1に比べて大となるように設定しても良い。 It may be set so as to be large compared to the ~Vsyi-1.
なお、走査パルスSPのパルス幅は図4の印加タイミングと同様に、サブフィールドSF1〜SF14の順のうちの時間的に前に位置するサブフィールドほど大きく設定されている。 The pulse width of the scan pulse SP is similar to the application timing of FIG. 4, are set larger subfields temporally located before of the order of sub-fields SF1 to SF14.

【0033】また、サブフィールドSF1〜SF14で構成されるサブフィールド群内の各サブフィールドの走査パルスのパルス幅Ta1〜Ta14及びパルス電圧V Further, the pulse width of the scanning pulse of each subfield of the sub-field group composed of sub-fields SF1 to SF14 Ta1~Ta14 and pulse voltage V
a1〜Va14を、例えば、 Ta1=Ta2=Ta3=Ta4>Ta5=Ta6=T The a1~Va14, for example, Ta1 = Ta2 = Ta3 = Ta4> Ta5 = Ta6 = T
a7=Ta8>Ta9=Ta10=Ta11=Ta12 a7 = Ta8> Ta9 = Ta10 = Ta11 = Ta12
=Ta13=Ta14、Va1=Va2=Va3=Va = Ta13 = Ta14, Va1 = Va2 = Va3 = Va
4>Va5=Va6=Va7=Va8>Va9=Va1 4> Va5 = Va6 = Va7 = Va8> Va9 = Va1
0=Va11=Va12=Va13=Va14 というように設定しても良い。 0 = Va11 = Va12 = Va13 = may be set so that Va14.

【0034】この場合、SF1〜SF14で構成されるサブフィールド群内の各サブフィールドが、各サブフィールド内の走査パルスSPのパルス波形によって複数の群、すなわちSF1〜SF4で構成される先頭のサブフィールドを少なくとも含む第1群、SF5〜SF8で構成される第2群、SF9〜SF14で構成される第3群に分割され、第1群に属するサブフィールド内の走査パルスSPのパルス幅及びパルス電圧の値の少なくとも1 [0034] In this case, each sub-field of the sub-field group consisting of SF1~SF14 is, a plurality of groups by a pulse waveform of the scanning pulse SP in each subfield, i.e. sub-head of the composed SF1~SF4 the first group including the fields least, a second group consisting SF5~SF8, is divided into a third group consisting of SF9~SF14, pulse width and pulse of the scanning pulse SP in the sub-fields belonging to the first group At least the value of the voltage 1
つが第2及び第3の群に属するサブフィールド内の走査パルスにおけるぞれぞれの値に比して大となるように設定される。 One but is set to be larger than the value of, respectively, respectively in the scan pulses in the subfields belonging to the second and third group.

【0035】図8もPDP10に印加される各種駆動パルスの印加タイミングの一例を示している。 [0035] Figure 8 also shows an example of application timing of various drive pulses applied to the PDP 10. この印加タイミングにおいては、走査パルスSPのパルス幅は図4 In this application timing, the pulse width of the scan pulse SP is 4
の印加タイミングと同様に、サブフィールドSF1〜S As with application timing of the subfield SF1~S
F14の順のうちの時間的に前に位置するサブフィールドほど大きく設定されている。 It is set larger subfields located temporally before of the order of F14. また、1つのサブフィールド群内のサブフィールドSF1〜SF14のうちの時間的に後に位置するサブフィールド、例えばサブフィールドSF14の維持発光行程Icにおいては、行電極Y Further, the subfields located temporally after one of the subfields SF1~SF14 in one subfield group, for example, in the light emission sustain process Ic of the subfield SF14, the row electrode Y
1 〜Y nに最後に印加される維持パルスIP Yiのパルス幅Tsyiはそれ以前の維持パルスIP Y1 〜IP Yi-1のパルス幅Tsx1〜Tsxi−1に比べて大とされている。 Finally the pulse width Tsyi sustain pulse IP Yi applied to is large compared to the pulse width Tsx1~Tsxi-1 of previous sustain pulse IP Y1 ~IP Yi-1 in 1 to Y n.

【0036】図8の印加タイミングにおいては、更に、 [0036] In application timing of FIG. 8, further,
1つのサブフィールド群内のサブフィールドSF1〜S Subfield SF1~S in one subfield group
F14のうちの時間的に前に位置するサブフィールド、 Temporally sub-field located before the of F14,
例えばサブフィールドSF1及びSF2の維持発光行程Icにおいては、行電極X 1 〜X nに印加される維持パルスIP X1 〜IP Xiのパルス幅Tsx1〜Tsxiと、行電極Y 1 〜Y nに印加される維持パルスIP Y1 〜IP Yiのパルス幅Tsy1〜Tsyiとは、サブフィールドSF1〜SF For example, in the light emission sustain process Ic of the subfield SF1 and SF2 includes a pulse width Tsx1~Tsxi sustain pulse IP X1 ~IP Xi applied to row electrodes X 1 to X n, it is applied to the row electrodes Y 1 to Y n the pulse width Tsy1~Tsyi sustain pulse IP Y1 ~IP Yi that, subfield SF1~SF
14のうちの時間的に後に位置するサブフィールド、例えばサブフィールドSF14の行電極Y 1 〜Y nに中間に印加される維持パルスのパルス幅(例えば、IP Yi以外の維持パルスIP Y1 〜IP Yi-1のパルス幅Tsy1〜Tsy Subfield located temporally after of 14, for example, subfield SF14 for the row electrodes Y 1 to Y n in the middle in the applied sustain pulse having a pulse width (e.g., sustain pulses IP non IP Yi Y1 ~IP Yi -1 of the pulse width Tsy1~Tsy
i−1)より大とされている。 i-1) is larger than. なお、維持パルスの大とされる対象はパルス幅ではなくパルス電圧でも良い。 Incidentally, the subject being a large sustain pulse may be a pulse voltage rather than a pulse width.

【0037】ところで、図5に示されるが如き発光駆動パターンによれば、発光輝度比が、 {0、1、4、9、17、27、40、56、75、97、122、150、182、217、256} なる15段階の中間調表現が可能になる。 [0037] Incidentally, according to but such light emission driving patterns shown in FIG. 5, the emission luminance ratio, {0,1,4,9,17,27,40,56,75,97,122,150,182 allows halftone expression of 15 stages comprising 217,256}. しかしながら、上記A/D変換器1から供給される画素データD However, the pixel data D supplied from the A / D converter 1
は、8ビット、すなわち、256段階の中間調を表現しているものである。 Is 8 bits, i.e., those that express halftones 256.

【0038】そこで、上記15段階の階調駆動によっても擬似的に256段階の中間調表示を実施させるべく、 [0038] Therefore, in order to implement the halftone display of the pseudo-256 levels by the gradation driving of the 15 steps,
図2に示したデータ変換回路30によってデータ変換を行うのである。 We perform data conversion by the data conversion circuit 30 shown in FIG. 図9は、かかるデータ変換回路30の内部構成を示す図である。 Figure 9 is a diagram showing an internal construction of the data conversion circuit 30. 図9において、ABL(自動輝度制御)回路31は、PDP10の画面上に表示される画像の平均輝度が所定の輝度範囲内に収まるように、A In Figure 9, ABL (automatic brightness control) circuit 31, so that the average luminance of the image displayed on the PDP10 screen within a predetermined brightness range, A
/D変換器1から順次供給されてくる各画素毎の画素データDに対して輝度レベルの調整を行い、この際得られた輝度調整画素データD BLを第1データ変換回路32に供給する。 / Adjusts the brightness level for pixel data D for each pixel sequentially supplied thereto from D converter 1, and supplies the time resulting luminance adjusted pixel data D BL to the first data conversion circuit 32.

【0039】かかる輝度レベルの調整は、上述の如くサブフィールドの発光回数の比を非線形に設定して逆ガンマ補正を行う前に行われる。 [0039] Such brightness level adjustment is performed before setting to inverse gamma correct the ratio of the number of light emissions of sub-fields as described above in a non-linear. よって、ABL回路31 Thus, ABL circuit 31
は、画素データ(入力画素データ)Dに逆ガンマ補正を施し、この際得られた逆ガンマ変換画素データの平均輝度に応じて上記画素データDの輝度レベルを自動調整するように構成されている。 It is configured to performs inverse gamma correction on the pixel data (input pixel data) D, automatically adjusts the luminance level of the pixel data D in accordance with the average luminance of the time inverse gamma converted pixel data obtained . これにより、輝度調整による表示品質の劣化を防止するのである。 Accordingly, it is to prevent deterioration in display quality due to the brightness adjustment.

【0040】図10は、かかるABL回路31の内部構成を示す図である。 [0040] Figure 10 is a diagram showing an internal construction of the ABL circuit 31. 図10において、レベル調整回路3 10, the level adjustment circuit 3
10は、後述する平均輝度検出回路311によって求められた平均輝度に応じて画素データDのレベルを調整して得られた輝度調整画素データD BLを出力する。 10 outputs the luminance adjusted pixel data D BL obtained by adjusting the level of the pixel data D in accordance with the average brightness determined by the average brightness detection circuit 311 to be described later. データ変換回路312は、かかる輝度調整画素データD BLを図11に示されるが如き非線形特性からなる逆ガンマ特性 Data conversion circuit 312, the inverse gamma characteristic becomes such luminance adjusted pixel data D BL from but such nonlinear characteristics shown in Figure 11
(Y=X (Y = X 2.2 )にて変換したものを逆ガンマ変換画素データDrとして平均輝度レベル検出回路311に供給する。 And it supplies the average luminance level detecting circuit 311 that converts the inverse gamma converted pixel data Dr at 2.2).
すなわち、データ変換回路312にて、輝度調整画素データD BLに対して逆ガンマ補正を施すことにより、ガンマ補正の解除された元の映像信号に対応した画素データ(逆ガンマ変換画素データDr)を復元するのである。 That is, by the data conversion circuit 312 performs inverse gamma correction on the luminance adjusted pixel data D BL, pixels corresponding to the release by the original video signal of the gamma correction data (inverse gamma converted pixel data Dr) it is to restore.
平均輝度検出回路311は、各サブフィールドでの発光期間を指定する例えば図12に示されるが如き輝度モード1〜4の中から、上述の如く求めた平均輝度に応じた輝度にてPDP10を発光駆動し得る輝度モードを選択し、この選択した輝度モードを示す輝度モード信号L The average luminance detecting circuit 311, from among, but such brightness modes 1 to 4 shown in FIG. 12, for example to specify the emission period of each subfield, emit PDP10 at luminance corresponding to the average brightness determined as described above select the brightness mode capable of driving, the luminance mode signal L indicating the selected luminance mode
Cを駆動制御回路2に供給する。 Supplying C to the drive control circuit 2. この際、駆動制御回路2は、図3に示されるサブフィールドSF1〜SF14 At this time, the drive control circuit 2, subfield shown in FIG. 3 SF1 to SF14
各々の維持発光行程Icにおいて発光維持する期間、すなわち、各維持発光行程Ic内において印加される維持パルスの数を、図12に示されるが如き輝度モード信号LCにて指定されたモードに従って設定する。 Period for emission sustaining in each of the sustain light emission process Ic, i.e., setting the number of sustain pulses applied in the sustain light emission process in Ic, according to a specified mode at While such brightness mode signal LC shown in FIG. 12 . すなわち、図3に示されている各サブフィールドでの発光期間は、輝度モード1が設定された際における発光期間を示すものであり、仮に輝度モード2が設定された場合には、 SF1:2 SF2:6 SF3:10 SF4:16 SF5:20 SF6:26 SF7:32 SF8:38 SF9:44 SF10:50 SF11:56 SF12:64 SF13:70 SF14:78 なる発光期間にて各サブフィールドでの発光駆動が実施される。 That is, the light-emitting period of each subfield shown in FIG. 3 shows a light emission period in time of the brightness mode 1 is set, if the case where the brightness mode 2 is set, SF1: 2 SF2: 6 SF3: 10 SF4: 16 SF5: 20 SF6: 26 SF7: 32 SF8: 38 SF9: 44 SF10: 50 SF11: 56 SF12: 64 SF13: 70 SF14: light emission in each subfield at 78 becomes the light emission period drive is carried out.

【0041】尚、かかる発光駆動においても、各サブフィールドSF1〜SF14各々での発光回数の比が非線形(すなわち、逆ガンマ比率、Y=X 2.2 )に設定されており、これにより入力画素データDの非線形特性(ガンマ特性)が補正される。 [0041] Also in such a light emission driving, the ratio of the number of light emissions in each subfield SF1~SF14 each nonlinear (i.e., an inverse gamma ratio, Y = X 2.2) is set to, thereby the input pixel data D nonlinear characteristics of (gamma characteristic) is corrected. 平均輝度検出回路311は、かかる逆ガンマ変換画素データDrからその平均輝度を求めて上記レベル調整回路310に供給する。 The average brightness detection circuit 311 supplies to the level adjusting circuit 310 Searching for the average luminance from such inverse gamma converted pixel data Dr.

【0042】図9における第1データ変換回路32は、 The first data converter circuit 32 in FIG. 9,
図13に示されるが如き変換特性に基づいて256階調(8ビット)の輝度調整画素データD BLを14×16/ Brightness adjustment 256 gradations (8 bits) on the basis of but such conversion characteristics as shown in FIG. 13 the pixel data D BL of 14 × 16 /
255(224/255)にした8ビット(0〜22 255 (224/255) in the 8-bit (0-22
4)の変換画素データHD pに変換して多階調化処理回路33に供給する。 It is converted into the converted pixel data HD p 4) to the multi-gradation processing circuit 33. 具体的には、8ビット(0〜25 Specifically, 8-bit (0 to 25
5)の輝度調整画素データD BLがかかる変換特性に基づく図14及び図15に示されるが如き変換テーブルに従って変換される。 The luminance adjusted pixel data D BL of 5) is shown in FIGS. 14 and 15 based on such characteristics are converted in accordance with such a conversion table. すなわち、この変換特性は、入力画素データのビット数 、多階調化による圧縮ビット数及び表示階調数に応じて設定される。 That is, the conversion characteristics, the number of bits of input pixel data is set according to the number of compressed bits and the display gradation number by multi-gradation. このように、後述する多階調化処理回路33の前段に第1データ変換回路32 Thus, the first data converting circuit in front of the multi-gradation processing circuit 33 to be described later 32
を設けて、表示階調数、多階調化による圧縮ビット数に合わせた変換を施し、これにより輝度調整画素データD The provided display gradation number, the conversion to match the number of compression bits by multi-gradation subjected, thereby the luminance adjusted pixel data D
BLを上位ビット群(多階調化画素データに対応)と下位ビット群(切り捨てられるデータ:誤差データ)をビット境界で切り分け、この信号に基づいて多階調化処理を行うようになっている。 BL upper bit group (corresponding to multi-gradation pixel data) and low-order bit group (truncated data: error data) cut to a bit boundary, and performs multi-gradation processing based on the signal . これにより、多階調化処理による輝度飽和の発生及び表示階調がビット境界にない場合に生じる表示特性の平坦部の発生(すなわち、階調歪みの発生)を防止することができる。 Thus, it is possible to prevent the occurrence of flat portions of the display characteristics generation and display gradation of brightness saturation due to the multi-gradation processing occurs not in the bit boundary (i.e., gradation distortion occurs).

【0043】尚、下位ビット群は切り捨てられるので階調数が減少することになるが、その階調数の減少分は、 Incidentally, although since the lower bit group are truncated so that the number of gradations is reduced, decrease in the number of gray levels,
以下に説明する多階調化処理回路33の動作により擬似的に得られるようにしている。 So that the resulting artificially by the operation of the multi-gradation processing circuit 33 to be described below. 図16は、かかる多階調化処理回路33の内部構成を示す図である。 Figure 16 is a diagram showing an internal construction of the multi-gradation processing circuit 33. 図16に示されるが如く、多階調化処理回路33は、誤差拡散処理回路330及びディザ処理回路350から構成される。 As is shown in Figure 16, multi-gradation processing circuit 33 is composed of an error diffusion processing circuit 330 and dither processing circuit 350.

【0044】先ず、誤差拡散処理回路330におけるデータ分離回路331は、上記第1データ変換回路32から供給された8ビットの変換画素データHD P中の下位2ビット分を誤差データ、上位6ビット分を表示データとして分離する。 [0044] First, the data separation circuit in the error diffusion processing circuit 330 331, the error data of lower two bits in the converted pixel data HD P of 8 bits supplied from the first data conversion circuit 32, the upper 6 bits to separate as the display data. 加算器332は、かかる誤差データとしての変換画素データHD P中の下位2ビット分と、遅延回路334からの遅延出力と、係数乗算器335の乗算出力とを加算して得た加算値を遅延回路336に供給する。 The adder 332, delay and the lower two bits of the converted pixel data HD in P as such error data, a delay output from the delay circuit 334, an added value obtained by adding the multiplication outputs of the coefficient multipliers 335 It is supplied to the circuit 336. 遅延回路336は、加算器332から供給された加算値を、画素データのクロック周期と同一の時間を有する遅延時間Dだけ遅らせ、これを遅延加算信号AD 1 Delay circuit 336, an adder 332 supplied summation value from delay by a delay time D having the same time and the clock period of the pixel data, which delayed addition signal AD 1
として上記係数乗算器335及び遅延回路337に夫々供給する。 Supplied respectively to the coefficient multiplier 335 and the delay circuit 337 as.

【0045】係数乗算器335は、上記遅延加算信号A The coefficient multiplier 335, the delayed addition signal A
1に所定係数値K 1 (例えば、"7/16")を乗算して得られた乗算結果を上記加算器332に供給する。 D predetermined coefficient value K 1 to 1 (e.g., "7/16") and supplies a multiplication result obtained by multiplying the above adder 332. 遅延回路3 Delay circuit 3
37は、上記遅延加算信号AD 1を更に(1水平走査期間−上記遅延時間D×4)なる時間だけ遅延させたものを遅延加算信号AD 2として遅延回路338に供給する。 37, further the delay addition signal AD 1 - supplied to the delay circuit 338 which is delayed by (1 horizontal scanning period the delay time D × 4) comprising time as a delay addition signal AD 2.
遅延回路338は、かかる遅延加算信号AD 2を更に上記遅延時間Dだけ遅延させたものを遅延加算信号AD 3 Delay circuit 338, such delayed addition signal AD 2 further delayed addition signal AD 3 a delayed only the delay time D
として係数乗算器339に供給する。 Supplied to the coefficient multiplier 339 as. 又、遅延回路33 In addition, the delay circuit 33
8は、かかる遅延加算信号AD 2を更に上記遅延時間D 8, further the delay time D of such delay addition signal AD 2
×2なる時間分だけ遅延させたものを遅延加算信号AD × delay addition only 2 becomes time period a delayed signal AD
4として係数乗算器340に供給する。 4 and supplies the coefficient multiplier 340 as. 更に、遅延回路338は、かかる遅延加算信号AD 2を上記遅延時間D Further, the delay circuit 338, the delay time of such delay addition signal AD 2 D
×3なる時間分だけ遅延させたものを遅延加算信号AD × 3 comprising delay addition only a delayed time period signal AD
5として係数乗算器341に供給する。 5 and supplies the coefficient multiplier 341 as.

【0046】係数乗算器339は、上記遅延加算信号A The coefficient multiplier 339, the delayed addition signal A
3に所定係数値K 2 (例えば、"3/16")を乗算して得られた乗算結果を加算器342に供給する。 Given the D 3 coefficient values K 2 (for example, "3/16") to the adder 342 the multiplication result obtained by multiplying the. 係数乗算器34 Coefficient multiplier 34
0は、上記遅延加算信号AD 4に所定係数値K 3 (例えば、"5/16")を乗算して得られた乗算結果を加算器34 0, a predetermined coefficient value K 3 to the delay addition signal AD 4 (e.g., "5/16") adders multiplication result obtained by multiplying the 34
2に供給する。 2 for supplying to. 係数乗算器341は、上記遅延加算信号AD 5に所定係数値K 4 (例えば、"1/16")を乗算して得られた乗算結果を加算器342に供給する。 Coefficient multiplier 341, a predetermined coefficient value K 4 to the delay addition signal AD 5 (e.g., "1/16") to the adder 342 the multiplication result obtained by multiplying the.

【0047】加算器342は、上記係数乗算器339、 The adder 342, the coefficient multiplier 339,
340及び341各々から供給された乗算結果を加算して得られた加算信号を上記遅延回路334に供給する。 The addition signal obtained by adding the multiplication results supplied from 340 and 341 respectively supplied to the delay circuit 334.
遅延回路334は、かかる加算信号を上記遅延時間Dなる時間分だけ遅延させて上記加算器332に供給する。 Delay circuit 334, such addition signal is delayed and time period comprising the delay time D to be supplied to the adder 332.
加算器332は、上記誤差データ(変換画素データHD P The adder 332, the error data (converted pixel data HD P
中の下位2ビット分)と、遅延回路334からの遅延出力と、係数乗算器335の乗算出力とを加算し、この際、桁上げがない場合には論理レベル"0"、桁上げがある場合には論理レベル"1"のキャリアウト信号C Oを発生して加算器333に供給する。 And the lower two bits) in, it adds the delayed output from the delay circuit 334, and a multiplication output of the coefficient multiplier 335, this time, when there is no carry is logic level "0", there is a carry supplied to the adder 333 generates a carry-out signal C O logic level "1" if.

【0048】加算器333は、上記表示データ(変換画素データHD P中の上位6ビット分)に、上記キャリアウト信号C Oを加算したものを6ビットの誤差拡散処理画素データEDとして出力する。 The adder 333 outputs to the display data (upper 6 bits in the converted pixel data HD P), a material obtained by adding the carry-out signal C O of 6 bits as the error diffusion processing pixel data ED. 以下に、かかる構成からなる誤差拡散処理回路330の動作について説明する。 Hereinafter, the operation of the error diffusion processing circuit 330 consisting of such a configuration.

【0049】例えば、図17に示されるが如きPDP1 [0049] For example, although shown in Figure 17 such PDP1
0の画素G(j,k)に対応した誤差拡散処理画素データE 0 of the pixel G (j, k) error diffusion processing pixel data E corresponding to
Dを求める場合、先ず、かかる画素G(j,k)の左横の画素G(j,k-1)、左斜め上の画素G(j-1,k-1)、真上の画素G(j-1,k)、及び右斜め上の画素G(j-1,k+1)各々に対応した各誤差データ、すなわち、 画素G(j,k-1)に対応した誤差データ:遅延加算信号A When obtaining the D, first, the left side of the pixel G of such a pixel G (j, k) (j, k-1), pixel G on left diagonal (j-1, k-1), immediately above the pixel G (j-1, k), and pixel G of upper right (j-1, k + 1) each error data corresponding to each, i.e., the pixel G (j, k-1) to the error data corresponding: delay addition signal A
1画素G(j-1,k+1)に対応した誤差データ:遅延加算信号AD 3画素G(j-1,k)に対応した誤差データ:遅延加算信号A D 1 pixel G (j-1, k + 1) to the error data corresponding: delayed addition signal AD 3 pixel G (j-1, k) the error data corresponding: delayed addition signal A
4画素G(j-1,k-1)に対応した誤差データ:遅延加算信号AD 5各々を、上述した如き所定の係数値K 1 〜K 4をもって重み付け加算する。 D 4 pixel G (j-1, k- 1) to the error data corresponding: a delay addition signal AD 5 each weighted addition with a predetermined coefficient value K 1 ~K 4 as mentioned above. 次に、この加算結果に、変換画素データHD Pの下位2ビット分、すなわち画素G(j,k)に対応した誤差データを加算し、この際得られた1ビット分のキャリアウト信号C Oを変換画素データHD P中の上位6 Then, the addition result, the lower two bits of the converted pixel data HD P, i.e. pixel G (j, k) by adding the error data corresponding to the carry-out signal C O of 1 bit obtained when the Top 6 of the converted pixel data HD in P a
ビット分、すなわち画素G(j,k)に対応した表示データに加算したものを誤差拡散処理画素データEDとする。 Bits, that is, pixel G (j, k) error diffusion processing pixel data ED those obtained by adding the display data corresponding to the.

【0050】誤差拡散処理回路330は、かかる構成により、変換画素データHD P中の上位6ビット分を表示データ、残りの下位2ビット分を誤差データとして捉え、周辺画素{G(j,k-1)、G(j-1,k+1)、G(j-1,k)、 The error diffusion processing circuit 330, by such a configuration, the display data upper 6 bits in the converted pixel data HD P, captures the remaining lower two bits as error data, the peripheral pixels {G (j, k- 1), G (j-1, k + 1), G (j-1, k),
G(j-1,k-1)}各々での誤差データを重み付け加算したものを、上記表示データに反映させるようにしている。 G those obtained by adding the weighted error data at (j-1, k-1)} each so that is reflected in the display data.
この動作により、原画素{G(j,k)}における下位2ビット分の輝度が上記周辺画素により擬似的に表現され、 By this operation, the original pixel {G (j, k)} luminance of the lower two bits of are artificially expressed by the peripheral pixels,
それ故に8ビットよりも少ないビット数、すなわち6ビット分の表示データにて、上記8ビット分の画素データと同等の輝度階調表現が可能になるのである。 Hence a smaller number of bits than 8 bits, i.e. at 6 bits of display data is the pixel data equivalent to the luminance gradation of the 8 bits is possible.

【0051】尚、この誤差拡散の係数値が各画素に対して一定に加算されていると、誤差拡散パターンによるノイズが視覚的に確認される場合があり画質を損なってしまう。 [0051] Incidentally, when the coefficient value of the error diffusion is added to a constant to each pixel, noise due to error diffusion patterns will mar There are quality when it is visually confirmed. そこで、後述するディザ係数の場合と同様に4つの画素各々に割り当てるべき誤差拡散の係数K 1 〜K 4を1フィールド毎に変更するようにしても良い。 Therefore, it is also possible to change the error diffusion coefficients K 1 ~K 4 of should be assigned to four pixels, respectively as in the case of the dither coefficients to be described later for each field. ディザ処理回路350は、かかる誤差拡散処理回路330から供給された誤差拡散処理画素データEDにディザ処理を施すことにより、6ビットの誤差拡散処理画素データED Dither processing circuit 350, by performing the dither processing in accordance error diffusion processing error diffusion processing pixel data ED supplied from the circuit 330, 6-bit error diffusion processing pixel data ED
と同等な輝度階調レベルを維持しつつもビット数を更に4ビットに減らした多階調化処理画素データD Sを生成する。 Also generates a multi-gradation processing pixel data D S which was reduced to further 4 bits the number of bits while maintaining a comparable luminance gradation level. 尚、かかるディザ処理では、隣接する複数個の画素により1つの中間表示レベルを表現するものである。 In such dithering is to express one intermediate display level by a plurality of adjacent pixels.
例えば、8ビットの画素データの内の上位6ビットの画素データを用いて8ビット相当の階調表示を行う場合、 For example, the case of performing gradation display equivalent to 8 bits using upper 6 bits of the pixel data of the 8-bit pixel data,
左右、上下に互いに隣接する4つの画素を1組とし、この1組の各画素に対応した画素データ各々に、互いに異なる係数値からなる4つのディザ係数a〜dを夫々割り当てて加算する。 Left and right, up and down the pair of adjacent four pixels from each other, the pixel data corresponding to each pixel of the set, adds the four dither coefficients a~d consisting different coefficient values ​​respectively assigned. かかるディザ処理によれば、4画素で4つの異なる中間表示レベルの組み合わせが発生することになる。 According to the dither processing, a combination of four different intermediate display levels will occur in four pixels. よって、例え画素データのビット数が6ビットであっても、表現出来る輝度階調レベルは4倍、すなわち、8ビット相当の中間調表示が可能となるのである。 Thus, even the number of bits 6 bits of even pixel data, representing it luminance gradation level four times, that is, become possible halftone display of 8-bit equivalent.

【0052】しかしながら、ディザ係数a〜dなるディザパターンが各画素に対して一定に加算されていると、 [0052] However, if dither coefficients a~d becomes dither pattern is added to the constant for each pixel,
このディザパターンによるノイズが視覚的に確認される場合があり画質を損なってしまう。 The noise due to the dither pattern will mar There are quality when it is visually confirmed. そこで、ディザ処理回路350においては、4つの画素各々に割り当てるべき上記ディザ係数a〜dを1フィールド毎に変更するようにしている。 Therefore, in the dither processing circuit 350, so that changing the dither coefficients a~d be assigned to four pixels, respectively every field.

【0053】図18は、かかるディザ処理回路350の内部構成を示す図である。 [0053] Figure 18 is a diagram showing an internal construction of the dither processing circuit 350. 図18において、ディザ係数発生回路352は、互いに隣接する4つの画素毎に4つのディザ係数a、b、c、dを発生してこれらを順次加算器351に供給する。 18, the dither coefficient generating circuit 352 supplies every four pixels adjacent four dither coefficients a, b, c, sequentially adder 351 them to generate d from each other. 例えば、図19に示されるように、第j行に対応した画素G(j,k)及び画素G(j,k+1)、 For example, as shown in FIG. 19, pixel G (j, k) corresponding to the j-th row and the pixel G (j, k + 1),
第(j+1)行に対応した画素G(j+1,k)及び画素G(j+1, (J + 1) th pixel corresponding to the row G (j + 1, k) and pixel G (j + 1,
k+1)なる4つの画素各々に対応した4つのディザ係数a、b、c、dを発生する。 k + 1) becomes four four dither coefficients a corresponding to respective pixels, b, c, to generate a d. この際、ディザ係数発生回路352は、これら4つの画素各々に割り当てるべき上記ディザ係数a〜dを図19に示されるように1フィールド毎に変更して行く。 At this time, the dither coefficient generating circuit 352, going to change for each field as the dither coefficient a~d to be assigned to these four pixels each shown in FIG. 19.

【0054】すなわち、最初の第1フィールドにおいては、 画素G(j,k) :ディザ係数a 画素G(j,k+1) :ディザ係数b 画素G(j+1,k) :ディザ係数c 画素G(j+1,k+1):ディザ係数d 次の第2フィールドにおいては、 画素G(j,k) :ディザ係数b 画素G(j,k+1) :ディザ係数a 画素G(j+1,k) :ディザ係数d 画素G(j+1,k+1):ディザ係数c 次の第3フィールドにおいては、 画素G(j,k) :ディザ係数d 画素G(j,k+1) :ディザ係数c 画素G(j+1,k) :ディザ係数b 画素G(j+1,k+1):ディザ係数a そして、第4フィールドにおいては、 画素G(j,k) :ディザ係数c 画素G(j,k+1) :ディザ係数d 画素G(j+1,k) :ディザ係数a 画素G(j+1,k+1):ディザ係数b の如き割り当てにてディザ係数a〜dを循環して繰り返し発生し、これを加算器351に供給する。 [0054] That is, in the initial first field, pixel G (j, k): dither coefficient a pixel G (j, k + 1): dither coefficient b pixel G (j + 1, k): dither coefficient c pixel G (j + 1, k + 1): in the dither coefficient d following the second field, pixel G (j, k): dither coefficient b pixel G (j, k + 1): dither coefficient a pixel G ( j + 1, k): dither coefficient d pixel G (j + 1, k + 1): in the dither coefficient c following the third field, pixel G (j, k): dither coefficient d pixel G (j, k +1): dither coefficient c pixel G (j + 1, k): dither coefficient b pixel G (j + 1, k + 1): dither coefficient a and, in the fourth field, pixel G (j, k) : dither coefficient c pixel G (j, k + 1): dither coefficient d pixel G (j + 1, k): dither coefficient a pixel G (j + 1, k + 1): in such allocation of the dither coefficients b occurred repeatedly circulates dither coefficients to d, and supplies it to the adder 351. ディザ係数発生回路352は、上述した如き第1フィールド〜第4 Dither coefficient generating circuit 352, the first field to the fourth as mentioned above
フィールドの動作を繰り返し実行する。 Repeatedly performing the operations of the field. すなわち、かかる第4フィールドでのディザ係数発生動作が終了したら、再び、上記第1フィールドの動作に戻って、前述した動作を繰り返すのである。 That is, when finished dither coefficient generating operation in accordance fourth field, Returning to the operation of the first field is to repeat the operations described above.

【0055】加算器351は、上記誤差拡散処理回路3 [0055] The adder 351, the error diffusion processing circuit 3
30から供給されてくる上記画素G(j,k)、画素G(j,k+ The pixel G supplied from the 30 (j, k), pixel G (j, k +
1)、画素G(j+1,k)、及び画素G(j+1,k+1)各々に対応した誤差拡散処理画素データED各々に、上述の如く各フィールド毎に割り当てられたディザ係数a〜dを夫々加算し、この際得られたディザ加算画素データを上位ビット抽出回路353に供給する。 1), pixel G (j + 1, k), and pixel G (j + 1, k + 1) in the error diffusion processing pixel data ED, respectively corresponding to each of the dither coefficient assigned to each as described above field a~d and respectively adding, to supply the dither-added pixel data obtained at this time to the upper bit extracting circuit 353.

【0056】例えば、図19に示される第1フィールドにおいては、画素G(j,k)に対応した誤差拡散処理画素データED+ディザ係数a、画素G(j,k+1)に対応した誤差拡散処理画素データED+ディザ係数b、画素G(j [0056] For example, in the first field shown in FIG. 19, the error diffusion corresponding to the pixel G (j, k) error diffusion processing corresponding to the pixel data ED + dither coefficient a, pixel G (j, k + 1) processing pixel data ED + dither coefficient b, pixel G (j
+1,k)に対応した誤差拡散処理画素データED+ディザ係数c、画素G(j+1,k+1)に対応した誤差拡散処理画素データED+ディザ係数dの各々をディザ加算画素データとして上位ビット抽出回路353に順次供給して行くのである。 + 1, the upper k) error diffusion processing pixel data ED + dither coefficient c corresponding to the respective pixel G (j + 1, k + 1) error diffusion processing pixel corresponding to the data ED + dither coefficient d as dither-added pixel data it is going to sequentially supplied to the bit extraction circuit 353.

【0057】上位ビット抽出回路353は、かかるディザ加算画素データの上位4ビット分までを抽出し、これを多階調化画素データD Sとして図9に示される第2データ変換回路34に供給する。 [0057] upper bit extracting circuit 353 extracts until the upper 4 bits of such dither-added pixel data, and supplies the second data conversion circuit 34 shown in FIG. 9 as a multi-gradation pixel data D S . 第2データ変換回路34 The second data conversion circuit 34
は、かかる多階調化画素データD Sを図20に示されるが如き変換テーブルに従って、サブフィールドSF1〜 Is such a multi-gradation pixel data D S in accordance Although such a conversion table shown in FIG. 20, the sub-field SF1~
SF14各々に対応した第1〜第14ビットからなる変換画素データ(表示画素データ)HDに変換する。 SF14 converted each into converted pixel data (display pixel data) HD consisting of first to 14th bits corresponding. 尚、多階調化画素データD Sは、8ビット(256階調)の入力画素データDを第1データ変換(図14及び図15の変換テーブル)にしたがって224/225にし、更に、例えば誤差拡散処理及びディザ処理の如き多階調化処理により、夫々2ビット分が圧縮されて、計4ビット(15階調)のデータに変換されたものである。 Note that multi-gradation pixel data D S is the 224/225 input pixel data D of 8 bits (256 gradations) in accordance with a first data conversion (the conversion table of FIG. 14 and FIG. 15), furthermore, for example, error the diffusion process and such a multi-gradation processing dithering, with each two bits is compressed, in which has been converted into the data of four bits (15 gradations).

【0058】ここで、変換画素データHDにおける第1 [0058] Here, the in converted pixel data HD 1
〜第14ビットの内、論理レベル"1"のビットは、そのビットに対応したサブフィールドSFでの画素データ書込行程Wcにおいて選択消去放電を実施させることを示すものである。 Of ~ 14 bits, the bits of logic level "1", showing that for performing selective erase discharge in the pixel data writing step Wc in the subfields SF corresponding to the bit. ここで、PDP10の各放電セルに対応した上記変換画素データHDは、メモリ4を介してアドレスドライバ6に供給される。 Here, the converted pixel data HD corresponding to each discharge cell of the PDP10 is supplied to the address driver 6 via the memory 4. この際、1放電セルに対応した変換画素データHDの形態は、必ず図20に示されるが如き15パターンの内のいずれか1となる。 At this time, one form of the converted pixel data HD corresponding to the discharge cell is always be either one of the While such 15 patterns shown in FIG. 20. アドレスドライバ6は、上記変換画素データHD中の第1〜 The address driver 6, first to in the converted pixel data HD
第14ビット各々をサブフィールドSF1〜14各々に割り当て、そのビット論理が論理レベル"1"である場合に限り、該当するサブフィールドでの画素データ書込行程Wcにおいて高電圧の画素データパルスを発生し、これをPDP10の列電極Dに印加する。 14 bits allocated to each sub-field SF1~14 each only when the bit logic is logic level "1", generates a high-voltage pixel data pulse at the pixel data writing step Wc of the appropriate sub-field and, this is applied to the PDP10 column electrodes D. これにより、上記選択消去放電が生起されるのである。 Accordingly, it is the above selective erase discharge is caused.

【0059】以上の如く、データ変換回路30により8 [0059] As mentioned above, by the data conversion circuit 30 8
ビットの画素データDは14ビットの変換画素データH Pixel bit data D is of 14-bit converted pixel data H
Dに変換されて、図20に示されるが如き15段階の階調表示が実施されるようになるが、上述した如き多階調化処理回路33の動作により、実際の視覚上における階調表現は256階調になる。 It is converted into D, but gray scale display but such 15 steps shown in Figure 20 is to be performed, by the operation of the multi-gradation processing circuit 33 as mentioned above, the gradation in the actual visual representation It becomes 256 gradations. 以上の如く、図3〜図20 As mentioned above, FIGS. 3 to 20
に示される駆動方法では、先ず、1フィールド期間内における先頭のサブフィールドにおいてのみで全ての放電セルを発光セル(選択消去アドレス法を採用した場合)又は非発光セル(選択書込アドレス法を採用した場合)の状態に初期化する放電を生起させる。 In the driving method shown in, first, adopting all the discharge cells light emitting cells (when employing a selective erase address method) or non-light emitting cells (selective write address method only in the first subfield within one field period to generate discharge for initializing the state of and if). 次に、いずれか1のサブフィールドでの画素データ書込行程においてのみで、各放電セルを画素データに応じて非発光セル又は発光セルに設定する。 Then, only in the pixel data writing process in the subfield of either 1, it sets the discharge cells in the non-light emitting cell or a light emitting cell in accordance with pixel data. 更に、各サブフィールドでの発光維持行程では、上記発光セルのみをサブフィールドの重み付けに対応した発光期間だけ発光させるようにしている。 Furthermore, in the emission sustaining step of each subfield, so that light is emitted only emission period corresponding only the light emitting cells to the weighting of the subfield. かかる駆動方法によれば、選択消去アドレス法の場合には、表示すべき輝度の増加につれて1フィールドの先頭のサブフィールドから順に発光状態となり、一方、 According to this driving method, in the case of selective erasure address method consists first subfield of one field with increasing brightness to be displayed in a light emitting state in order, on the other hand,
選択消去アドレス法の場合には、表示すべき輝度の増加につれて1フィールドの最後尾のサブフィールドから順に発光状態となる。 If the selective erase address method consists last subfield of one field with increasing brightness to be displayed in a light emitting state in order.

【0060】尚、上記実施例においては、1フィールド期間内において実施する一斉リセット動作を1回とすることにより15階調の中間調表現を行うものであるが、 [0060] In the above embodiment, but performs a halftone representation of the 15 gradation by a single simultaneous reset operation be carried out within one field period,
かかる一斉リセット動作を2回実行することによりその階調数を増やすことも可能である。 It is also possible to increase the number of gradations by executing the simultaneous reset operation twice. 図21は、かかる点に鑑みて為された発光駆動フォーマットを示す図である。 Figure 21 is a diagram showing a light emission driving format has been made in consideration of the above points.

【0061】尚、図21は、画素データ書込方法として前述した如き選択消去アドレス法を採用した場合に適用される発光駆動フォーマットを示すものである。 [0061] Incidentally, FIG. 21 shows a light emission driving format applied in the case of employing the selective erasure address method such described above as the pixel data writing method. これら図21に示される発光駆動フォーマットにおいても、1 Also in light emission driving format illustrated in these figures 21, 1
フィールド期間をサブフィールドSF1〜SF14なる14個のサブフィールドに分割している。 Dividing the field period in the subfield SF1~SF14 comprising 14 sub-fields. 各サブフィールドでは、画素データの書き込みを行って発光セル及び非発光セルの設定を行う画素データ書込行程Wcと、発光セルに対してのみ発光状態を維持させる維持発光行程Icとを実施する。 In each subfield, implementing the pixel data writing process Wc for setting light emitting cells and non-light emitting cells by writing the pixel data, and a sustain light emission process Ic of maintaining only the emission state to the light emitting cell. この際、各維持発光行程Icでの発光期間(発光回数)は、サブフィールドSF1での発光期間を"1"とした場合、 SF1:1 SF2:1 SF3:1 SF4:3 SF5:3 SF6:8 SF7:13 SF8:15 SF9:20 SF10:25 SF11:31 SF12:37 SF13:48 SF14:50 に設定している。 At this time, the light emission period in each sustain light emission process Ic (number of emissions), when a "1" to the light emitting period in the subfield SF1, SF1: 1 SF2: 1 SF3: 1 SF4: 3 SF5: 3 SF6: 8 SF7: 13 SF8: 15 SF9: 20 SF10: 25 SF11: 31 SF12: 37 SF13: 48 SF14: is set to 50.

【0062】すなわち、各サブフィールドSF1〜SF [0062] In other words, each sub-field SF1~SF
14の発光回数の比を非線形(すなわち、逆ガンマ比率、Y=X 2.2 ) に成るように設定し、これにより入力画素データDの非線形特性(ガンマ特性)を補正するようにしている。 Nonlinear the ratio of the number of light emissions 14 (i.e., an inverse gamma ratio, Y = X 2.2) so that set to be, thereby correcting the non-linear characteristics of the input pixel data D (gamma characteristic). 更に、これら各サブフィールドの内、先頭のサブフィールドと、中間のサブフィールドとで一斉リセット行程Rcを実行する。 Furthermore, among the respective sub-fields, executing the first sub-field, the all-resetting step Rc in the middle subfield.

【0063】つまり、図21に示されるが如き、選択消去アドレス法を採用した際の発光駆動では、サブフィールドSF1とSF7とで一斉リセット行程Rcを実行するのである。 [0063] That is, such is shown in Figure 21, the light emission driving when employing the selective erasure address method is to perform a simultaneous resetting step Rc in the subfields SF1 and SF7. 又、これら図21に示されるように、1フィールド期間の最後尾のサブフィールド、及び一斉リセット行程Rcを実行する直前のサブフィールドにおいて、全ての放電セル内に残存している壁電荷を消滅せしめる消去行程Eを実行する。 Further, as shown in these figures 21, in the subfield right before last subfield of one field period, and the all-resetting step Rc, allowed to extinguish the wall charges remaining in all discharge cells to perform the erasure process E.

【0064】図21に示した発光駆動フォーマットにおいても走査パルスSPのパルス幅をサブフィールドSF [0064] sub pulse width also scan pulse SP in the light emission driving format shown in FIG. 21 fields SF
1〜SF14の順のうちの時間的に前に位置するサブフィールドほど大きく設定すること、又は走査パルスSP More sub-fields located temporally before of the order of 1~SF14 set larger to, or scanning pulse SP
のパルス電圧がサブフィールドSF1〜SF14の順のうちの時間的に前に位置するサブフィールドほど大きくなるように設定することが行なわれる。 Pulse voltage that is made set to be larger as the sub-field located before the time of the order of sub-fields SF1 to SF14. サブフィールドSF1〜SF14各々において行電極X 1 〜X nに最初に印加される維持パルスIP X1のパルス幅Tsx1はそれ以後の維持パルスIP X2 〜IP Xiのパルス幅Tsx2〜Tsx The pulse width of subfields SF1~SF14 pulse width of the sustain pulse IP X1 which is first applied to the row electrodes X 1 to X n in each Tsx1 the subsequent sustain pulses IP X2 ~IP Xi Tsx2~Tsx
iに比べて大とされている。 There is a large compared to i. また、サブフィールドSF In addition, the sub-field SF
1〜SF14各々において行電極Y 1 〜Y nに最後に印加される維持パルスIP Yiのパルス幅Tsyiはそれ以前の維持パルスIP Y1 〜IP Yi-1のパルス幅Tsy1〜Tsyi 1~SF14 pulse width of the sustain pulse IP Yi to last an applied to the row electrodes Y 1 to Y n in each Tsyi Earlier sustain pulse IP Y1 ~IP Yi-1 of the pulse width Tsy1~Tsyi
−1に比べて大とされている。 There is a large compared to -1. 更に、図21に示した発光駆動フォーマットには同様に図6〜図8に示した駆動方法を適用することができる。 Further, the light emission driving format shown in FIG. 21 can be applied to driving methods shown in FIGS. 6-8 as well.

【0065】図22及び図23は、図21に示される発光駆動フォーマットに基づく発光駆動を行う際に、図9 [0065] FIGS. 22 and 23, when performing light emission driving based on the light emission driving format shown in FIG. 21, FIG. 9
に示される第1データ変換回路32において用いられる変換テーブルの一例を示す図である。 Is a diagram showing an example of a conversion table used in the first data converter circuit 32 shown in. 第1データ変換回路32は、図22及び図23の変換テーブルに基づいて、256階調(8ピット)の入力輝度調整画素データDBLを22×16/255(352/255)にした9ビット(0〜352)の変換画素データHDpに変換して多階調化処理回路33に供給する。 The first data conversion circuit 32, based on the conversion table of FIG. 22 and FIG. 23, 9 bits in which the input luminance adjusted pixel data DBL of 256 gradations (8 pits) to 22 × 16/255 (352/255) ( and it supplies the multi-gradation processing circuit 33 converts the converted pixel data HDp of 0-352). 多階調化処理回路33では、上述と同様に例えば4ビット分の圧縮処理を行い、5ビット(0〜22)の多階調化画素データD The multi-gradation processing circuit 33, performs compression processing in the same manner as described above for example 4 bits, multi-gradation pixel data D 5 bits (0-22)
sを出力する。 And outputs the s.

【0066】この際、図9に示される第2データ変換回路34は、かかる5ビットの多階調化画素データD Sを図24に示されるが如き変換テーブルに従って変換して14ビットの変換画素データ(表示画素データ)HDを得る。 [0066] At this time, the second data conversion circuit 34, converted pixel conversion to 14-bit multi-gradation pixel data D S of such 5 bits in accordance Although such a conversion table shown in FIG. 24 shown in FIG. 9 data obtained (display pixel data) HD. この際、図24は、画素データ書込法として上記選択消去アドレス法を採用した場合に用いられる第2データ変換回路34の変換テーブル及び発光駆動の全パターンを夫々示す図である。 In this case, FIG. 24 is a diagram showing s respectively a conversion table and light emission driving of all patterns of the second data conversion circuit 34 used in the case of employing the selective erasure address method as the pixel data writing method.

【0067】このように、図21〜図24に示されるが如き駆動を実施すれば、図24にも示されているように、発光輝度比が、 {0、1、2、3、6、9、17、22、30、37、45、57、65、82、90、113、121、15 [0067] Thus, if performing the drive such is shown in FIGS. 21 to 24, as also shown in FIG. 24, the emission luminance ratio, {0,1,2,3,6, 9,17,22,30,37,45,57,65,82,90,113,121,15
0、158、195、206、245、256} なる23段階の中間調表現が可能になる。 0,158,195,206,245,256} becomes 23 steps halftone representation is possible.

【0068】以上の如く、図21〜図24に示されている駆動方法では、1フィールド期間内におけるサブフィールドを、互いに連続して配置された複数のサブフィールドからなる2つのサブフィールド群に分けている。 [0068] As mentioned above, in the driving method illustrated in FIGS. 21 to 24, divided into sub-fields within one field period into two subfield groups comprising a plurality of subfields arranged consecutively to each other ing. 選択消去アドレス法を採用した場合には、図21に示されるように、サブフィールドSF1〜SF6からなるサブフィールド群と、SF7〜SF14からなるサブフィールド群とに分けている。 In the case of employing the selective erasure address method, as shown in FIG. 21, a subfield group comprised of subfields SF1 to SF6, it is divided into a sub-field group consisting of SF7~SF14. この際、各サブフィールド群の先頭のサブフィールドにおいてのみで夫々一斉リセット行程Rcを実行して、全ての放電セルを発光セルの状態に初期化する放電を生起させる。 At this time, only running respectively simultaneous reset process Rc at the head subfield of each subfield group, thereby occurring the initializing discharge to all discharge cells to the state of the light emitting cells. ここで、各サブフィールド群内において、いずれか1のサブフィールドの画素データの書込み行程においてのみで、放電セルを画素データに応じて非発光セル又は発光セルに設定する。 Here, in each subfield group, only in the write process of the pixel data of any one sub-field, the discharge cells set to the non-light emitting cell or a light emitting cell in accordance with pixel data. 更に、各サブフィールドでの発光維持行程において、上記発光セルのみをサブフィールドの重み付けに対応した発光期間だけ発光させるようにしている。 Further, the light emission sustain process in each sub-field, so that light is emitted only emission period corresponding only the light emitting cells to the weighting of the subfield. 従って、各サブフィールド群内において、一斉リセット動作、選択消去動作は、各1回となる。 Thus, in each subfield group, simultaneous reset operation, the selective erase operation, a respective one. かかる駆動方法によれば、選択消去アドレス法の場合には、表示すべき輝度の増加につれて各サブフィールド群内における先頭のサブフィールドから順に発光状態となる。 According to this driving method, in the case of selective erasure address method consists first subfield in a light emitting state in order in each sub-field group with increasing brightness to be displayed.

【0069】尚、前述した如き図20及び図24に示される発光駆動パターンでは、サブフィールドSF1〜S [0069] In the light emission drive patterns shown in FIGS. 20 and 24 such as described above, the subfield SF1~S
F14の内のいずれか1の画素データ書込行程Wcにおいて、走査パルスSPと高電圧の画素データパルスとを同時印加して、選択消去放電を生起させるようにしている。 In any one of the pixel data writing process Wc of the F14, by simultaneous application of the pixel data pulse of the scanning pulse SP and high-voltage, and so as to rise to the selective erase discharge. しかしながら、放電セル内に残留する荷電粒子の量が少ないと、これら走査パルスSP及び高電圧の画素データパルスが同時に印加されても選択消去放電が正常に生起されずに、放電セル内の壁電荷を消去できない場合がある。 However, when a small amount of charged particles remaining in the discharge cells, the scanning pulses pixel data pulse SP and a high voltage is also selective erasure discharge is applied simultaneously are not occur correctly, the wall charges within the discharge cells there is a case that can not be erased. この際、例えA/D変換後の画素データDが低輝度を示すデータであっても、最高輝度に対応した発光が為されてしまい、画像品質を著しく低下させるという問題が生じる。 At this time, the pixel data D after the A / D conversion even can be data indicating a low brightness, causes light emission corresponding to the maximum luminance is made, a problem that significantly reduces the image quality occurs.

【0070】例えば、画素データ書込法として選択消去アドレス法を採用した際に、変換画素データHDが、 [0070] For example, when employing the selective erasure address method as the pixel data writing method, the converted pixel data HD,
[01000000000000]である場合には、図20の黒丸にて示されるように、サブフィールドSF2 If it is [01000000000000], as shown by the black in FIG. 20, the sub-field SF2
においてのみで選択消去放電が実施され、この際、放電セルは非発光セルに推移する。 Is only performed selective erase discharge in this case, the discharge cell is shifted to the non-light emitting cells. これにより、サブフィールドSF1〜SF14の内のSF1においてのみで維持発光が実施されるはずである。 Thus, it should maintain light emission is performed only in the SF1 among the subfields SF1 to SF14. ところが、かかるサブフィールドSF2での選択消去が失敗してかかる放電セル内に壁電荷が残留したままとなると、サブフィールドS However, when such a sub-field selected erase wall charges are to in such discharge cells fail in SF2 will remain remaining subfields S
F1のみならず、それ以降のサブフィールドSF2〜S Not only F1, and the subsequent sub-field SF2~S
F14においても維持発光が実施され、結果として最高輝度表示が為されてしまうのである。 F14 also maintain light emission was carried out at, it is the maximum luminance the display will be made as a result.

【0071】そこで、本発明においては、図25〜図2 [0071] Therefore, in the present invention, FIGS. 25 2
8に示されるが如き発光駆動パターンを採用することにより、このような誤った発光動作を防止する。 By being adopting Although such light emission driving patterns shown in 8, to prevent such erroneous light emitting operation. 図25〜 Figure 25
図28は、このような誤った発光動作を防止すべく為された発光駆動パターン、及びこの発光駆動を実施する際に第2データ変換回路34で用いられる変換テーブルの一例を示す図である。 Figure 28 is a diagram showing an example of a conversion table used such erroneous light emission drive pattern has been made to prevent the light emitting operation, and the second data conversion circuit 34 in the practice of this light emission drive.

【0072】この際、図25〜図27では、1フィールド期間中に一斉リセット行程Rcを1回だけ設けている図3に示されるが如き発光駆動フォーマットに基づいて実行される発光駆動の全パターン、並びにこの発光駆動を実施するにあたり第2データ変換回路34で用いられる変換テーブルの一例を夫々示している。 [0072] At this time, in FIG. 25 to FIG. 27, all patterns of the light emission drive to be performed based on, but such light emission driving format shown the all-resetting step Rc in FIG. 3 are provided only once in one field period and an example of a conversion table used in the second data conversion circuit 34 are shown respectively in the practice of this light emission drive. 尚、図25〜 It should be noted that, as shown in FIG. 25
図27は、図3に示されるが如き選択消去アドレス法を採用した際の発光駆動フォーマットに基づいて実行される発光駆動のパターンを夫々示している。 Figure 27 illustrates respectively the light emission driving pattern is performed based on the light emission driving format when employing the although such selective erase address method as shown in FIG.

【0073】又、図28では、1フィールド期間中に一斉リセット行程Rcを2回設けている図21に示されるが如き発光駆動フォーマットに基づいて実行される発光駆動の全パターン、並びにこの発光駆動を実施する際に第2データ変換回路34で用いられる変換テーブルの一例を夫々示している。 [0073] Also, in FIG. 28, all patterns of the light emission drive to be performed based on, but such light emission driving format shown in Figure 21 is provided simultaneous reset process Rc 2 times during one field period, and the light emission driving show respectively an example of a conversion table used in the second data converting circuit 34 in practicing the. ここで、上述した如き図25又は図28に示される発光駆動パターンでは、図中の黒丸に示されるように、互いに連続した2つのサブフィールド各々の画素データ書込行程Wcにて、連続して選択消去放電を実施するようにしている。 Here, the light emission drive pattern shown in FIG. 25 or FIG. 28 as mentioned above, as shown in the black circles in the figure, in two subfields of a pixel data writing process Wc continuous with one another, in succession and so as to perform selective erase discharge.

【0074】かかる動作によれば、例え、1回目の選択消去放電で放電セル内の壁電荷を正常に消滅させることが出来なくても、2回目の選択消去放電により壁電荷の消滅が正常に行われるので、前述した如き誤った維持発光が防止される。 [0074] According to such operation, even if can not be extinguished successfully wall charges within the discharge cell in the first selective erase discharge, the disappearance of wall charges normally by the second selective erasure discharge since performed, maintaining emission is prevented that erroneous such as described above. 尚、これら2回分の選択消去放電は、 Note that these two times selective erase discharge,
互いに連続したサブフィールドで行う必要はない。 You need not be performed together in a continuous sub-fields. 要するに、1回目の選択消去放電が終了した後の、いずれかのサブフィールドで2回目の選択消去放電を行うようにすれば良いのである。 In short, after the first selective erasure discharge has been completed, it's may be performed a second selective erasure discharge in one of sub-fields.

【0075】図26は、かかる点に鑑みて為された発光駆動パターン及び第2データ変換回路34の変換テーブルの一例を示す図である。 [0075] Figure 26 is a diagram showing an example of a conversion table of the light emission drive pattern has been made in consideration of the above points and the second data conversion circuit 34. 図26に示される一例においては、図中の黒丸に示されるように、1回目の選択消去放電の実施後、1サブフィールド置いてから2回目の選択消去放電を行うようにしている。 In one example shown in FIG. 26, as shown in a black circle in the figure, after execution of the first selective erasure discharge, and from at one subfield to perform a second selective erasure discharge.

【0076】又、1フィールド期間内で実施する選択消去放電の回数は、2回に限定されるものではない。 [0076] Also, the number of selective erasing discharge carried out within one field period is not limited to twice. 図2 Figure 2
7は、かかる点に鑑みて為された発光駆動パターン及び第2データ変換回路34の変換テーブルの一例を示す図である。 7 is a diagram showing an example of a conversion table of the light emission drive pattern has been made in consideration of the above points and the second data converting circuit. 尚、図27に示される"*"は、論理レベル"1" Incidentally, as shown in FIG. 27 and "*", a logic level "1"
又は"0"のいずれでも良いことを示し、三角印は、かかる"*"が論理レベル"1"である場合に限り選択消去放電を行うことを示している。 Or "0" of indicates that either good, triangles, such "*" indicates that perform selective erasure discharge only when a logic level "1".

【0077】要するに、初回の選択消去放電では画素データの書込を失敗する恐れがあるので、それ以降に存在するサブフィールドの内の少なくとも1つで、再度、選択消去放電を行うことにより、画素データの書込を確実にしているのである。 [0077] In short, since the initial selective erase discharge is likely to fail the writing of pixel data, at least one of the subfields existing thereafter, again, by performing selective erase discharge, the pixel is the writing of data is ensured.

【0078】 [0078]

【発明の効果】以上詳述した如く、本発明のプラズマディスプレイの駆動方法においては、偽輪郭を抑制しつつも低消費電力にてコントラストの向上を図ることができ、更に選択放電を安定化させ表示品質の向上を図ることができる。 As has been described above in detail, in the driving method of a plasma display of the present invention, while suppressing the false contour can also be improved in the contrast at low power consumption, to further stabilize the selective discharge it is possible to improve the display quality.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】64階調の中間調表示を実施する為の従来の発光駆動フォーマットを示す図である。 1 is a diagram illustrating a conventional light emission driving format for implementing the halftone display of 64 gradations.

【図2】本発明による駆動方法に従ってプラズマディスプレイパネルを駆動するプラズマディスプレイ装置の概略構成を示す図である。 2 is a diagram showing a schematic configuration of a plasma display apparatus for driving a plasma display panel according to the driving method according to the invention.

【図3】選択消去アドレス法を採用した際の発光駆動フォーマットを示す図である。 3 is a diagram showing a light emission driving format when employing the selective erasure address method.

【図4】PDP10に印加される各種駆動パルスの印加タイミングの一例を示す図である。 4 is a diagram showing an example of application timing of various drive pulses applied to the PDP 10.

【図5】図3に示される発光駆動フォーマットに基づいて実施される発光駆動のパターンの一例を示す図である。 5 is a diagram showing an example of the light emission drive patterns performed on the basis of a light emission driving format shown in Fig.

【図6】PDP10に印加される各種駆動パルスの印加タイミングの一例を示す図である。 6 is a diagram showing an example of the application timings of the applied various drive pulses to PDP 10.

【図7】PDP10に印加される各種駆動パルスの印加タイミングの一例を示す図である。 7 is a diagram showing an example of the application timings of the applied various drive pulses to PDP 10.

【図8】PDP10に印加される各種駆動パルスの印加タイミングの一例を示す図である。 8 is a diagram showing an example of the application timings of the applied various drive pulses to PDP 10.

【図9】データ変換回路30の内部構成を示す図である。 9 is a diagram showing the internal configuration of the data conversion circuit 30.

【図10】ABL回路31の内部構成を示す図である。 10 is a diagram showing the internal configuration of the ABL circuit 31.

【図11】データ変換回路312における変換特性を示す図である。 11 is a diagram illustrating a conversion characteristic of the data conversion circuit 312.

【図12】輝度モードと各サブフィールドの維持発光行程にて実施される発光期間との対応関係を示す図である。 12 is a diagram showing the correspondence between the light emitting period which is performed by the luminance mode and maintain light emission process of each subfield.

【図13】第1データ変換回路32における変換特性を示す図である。 13 is a diagram illustrating a conversion characteristic in the first data conversion circuit 32.

【図14】第1データ変換回路32における変換テーブルの一例を示す図である。 14 is a diagram showing an example of a conversion table in the first data converter circuit 32.

【図15】第1データ変換回路32における変換テーブルの一例を示す図である。 15 is a diagram showing an example of a conversion table in the first data converter circuit 32.

【図16】多階調化処理回路33の内部構成を示す図である。 16 is a diagram showing an internal structure of a multi-gradation processing circuit 33.

【図17】誤差拡散処理回路330の動作を説明する為の図である。 17 is a diagram for explaining the operation of the error diffusion processing circuit 330.

【図18】ディザ処理回路350の内部構成を示す図である。 18 is a diagram showing the internal configuration of the dither processing circuit 350.

【図19】ディザ処理回路350の動作を説明する為の図である。 19 is a diagram for explaining the operation of the dither processing circuit 350.

【図20】図3に示される発光駆動フォーマットに基づいて実施される発光駆動の全パターン、及びこの発光駆動を実施する際に第2データ変換回路34で用いられる変換テーブルの一例を示す図である。 [Figure 20] all patterns of light emission driving is performed based on the light emission driving format shown in FIG. 3, and a diagram showing an example of a conversion table used in the second data converting circuit 34 in the practice of this light emission drive is there.

【図21】選択消去アドレス法を採用した際の発光駆動フォーマットの他の一例を示す図である。 21 is a diagram showing another example of a light emission driving format when employing the selective erasure address method.

【図22】図21に示される発光駆動フォーマットに基づいて発光駆動を行う際に第1データ変換回路32において用いられる変換テーブルの一例を示す図である。 22 is a diagram showing an example of a conversion table used in the first data converting circuit 32 when performing the light emission driving on the basis of a light emission driving format shown in Figure 21.

【図23】図21に示される発光駆動フォーマットに基づいて発光駆動を行う際に第1データ変換回路32において用いられる変換テーブルの一例を示す図である。 23 is a diagram showing an example of a conversion table used in the first data converting circuit 32 when performing the light emission driving on the basis of a light emission driving format shown in Figure 21.

【図24】図21に示される発光駆動フォーマットに基づいて実施される発光駆動の全パターン及びこの発光駆動を実施する際に第2データ変換回路34で用いられる変換テーブルの一例を示す図である。 Is a diagram illustrating an example of a conversion table used in the second data converting circuit 34 in the practice of the entire pattern and the light emission driving of the light emission drive to be performed based on the light emission driving format shown in Figure 24 Figure 21 .

【図25】本発明の駆動方法による発光駆動パターンを示す図である。 25 is a diagram showing a light emission driving pattern according to the driving method of the present invention.

【図26】本発明の駆動方法による発光駆動パターンの他の一例を示す図である。 26 is a diagram showing another example of a light emission drive pattern according to the driving method of the present invention.

【図27】本発明の駆動方法による発光駆動パターンの他の一例を示す図である。 27 is a diagram showing another example of a light emission drive pattern according to the driving method of the present invention.

【図28】本発明の駆動方法による発光駆動パターンの他の一例を示す図である。 28 is a diagram showing another example of a light emission drive pattern according to the driving method of the present invention.

【主要部分の符号の説明】 Description of the main part of the code]

2 駆動制御回路 6 アドレスドライバ 7 第1サスティンドライバ 8 第2サスティンドライバ 10 PDP 30 データ変換回路 31 ABL回路 32 第1データ変換回路 33 多階調化処理回路 34 第2データ変換回路 330 誤差拡散処理回路 350 ディザ処理回路 2 the drive control circuit 6 the address driver 7 first sustain driver 8 the second sustain driver 10 PDP 30 data conversion circuit 31 ABL circuit 32 first data converter circuit 33 multi-grayscale processing circuit 34 the second data converting circuit 330 the error diffusion processing circuit 350 dither processing circuit

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl. 7識別記号 FI テーマコート゛(参考) G09G 3/20 642 G09G 3/20 642E ────────────────────────────────────────────────── ─── of the front page continued (51) Int.Cl. 7 identification mark FI theme Court Bu (reference) G09G 3/20 642 G09G 3/20 642E

Claims (12)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】 走査ライン毎に配列された行電極対と前記行電極対の各々に交叉して配列された複数の列電極とを備え、前記走査ライン毎の前記行電極対と前記複数の列電極との各交点にて1画素に対応した放電セルを形成したプラズマディスプレイパネルに階調表示をなす駆動方法であって、 1フィールドの表示期間をN(Nは2以上の整数)個のサブフィールドに分割し、 前記1フィールドにおける先頭部の前記サブフィールドにおいてのみ全ての前記放電セルを発光セルの状態に初期化する放電を生起させるリセット行程と、 前記1フィールド内のいずれか1のサブフィールドにおいて前記放電セルを非発光セルに設定する放電を生起させるために画素データパルスを前記列電極に印加しその画素データパルスに同期して前記行電極対 And a 1. A arranged for each scanning line row electrode pairs and the row electrode pairs plurality of column electrodes intersecting to arranged in each of the scan lines each of the row electrode pairs and the plurality of a driving method of the plasma display panel to form a discharge cell corresponding to one pixel at each intersection of a column electrode form a gradation display, the display period of one field N (N is an integer not smaller than 2) divided into subfields, a reset process for generate discharge to initialize all of the discharge cells only in the sub-field of the top portion of the state of the light emitting cells in said one field, any one of the sub in said one field It said row electrode pairs in synchronism with the pixel data pulses to the pixel data pulse is applied to the column electrodes in order to generate discharge for setting the discharge cells in the non-light emitting cell in the field の一方に走査パルスを順に印加する画素データ書込行程と、 前記1フィールド内の各サブフィールドにおいて前記発光セルのみを前記サブフィールドの重み付けに対応した発光期間だけ発光させる放電を生起させるために維持パルスを前記行電極対に交互にかつ順に印加する維持発光行程と、を実行し、 前記維持発光行程において最後に印加される前記維持パルスのパルス幅及びパルス電圧の値の少なくとも1つを、同一維持発光行程でその途中に印加される前記維持パルスのパルス幅及びパルス電圧の値より大となるように設定したことを特徴とするプラズマディスプレイパネルの駆動方法。 Maintaining one to scan pulses of the pixel data writing process to be applied in sequence, in order to rise to the light emitting cells only discharge to emit light by the light emitting period corresponding to the weighting of the subfield in each subfield of said one field a sustain light emission process for applying a pulse in the order and alternately to the row electrode pairs, and a run, at least one of the values ​​of the pulse width and pulse voltage of the last the sustain pulse applied in the sustain light emission process, the same method of driving a plasma display panel, characterized in that it is applied to the middle sustain light emission process was set to be larger than the value of the pulse width and pulse voltage of the sustain pulse.
  2. 【請求項2】 走査ライン毎に配列された行電極対と前記行電極対の各々に交叉して配列された複数の列電極とを備え、前記走査ライン毎の前記行電極対と前記複数の列電極との各交点にて1画素に対応した放電セルを形成したプラズマディスプレイパネルに階調表示をなす駆動方法であって、 1フィールドの表示期間をN(Nは2以上の整数)個のサブフィールドに分割し、前記N個の前記サブフィールドの内の連続的に位置するM個(2≦M≦N)のサブフィールドをサブフィールド群とし、 前記サブフィールド群における先頭部の前記サブフィールドにおいてのみ全ての前記放電セルを発光セルの状態に初期化する放電を生起させるリセット行程と、 前記サブフィールド群内のいずれか1のサブフィールドにおいて前記放電セルを非発光 A wherein arranged in each scan line row electrode pairs and the row electrode pairs plurality of column electrodes intersecting to arranged in each of the scan lines each of the row electrode pairs and the plurality of a driving method of the plasma display panel to form a discharge cell corresponding to one pixel at each intersection of a column electrode form a gradation display, the display period of one field N (N is an integer not smaller than 2) divided into subfields, the subfields of the M (2 ≦ M ≦ N) continuously positioned among the N of the sub-fields and sub-field group, the sub-field of the top portion of the sub-field group only a reset process to rise to a state is initialized in the discharge of the light emitting cells of all of the discharge cells, non-light emission of the discharge cells in any one of the subfields within the subfield group in ルに設定する放電を生起させるために画素データパルスを前記列電極に印加しその画素データパルスに同期して前記行電極対の一方に走査パルスを順に印加する画素データ書込行程と、 前記サブフィールド群内の各サブフィールドにおいて前記発光セルのみを前記サブフィールドの重み付けに対応した発光期間だけ発光させる放電を生起させるために維持パルスを前記行電極対に交互にかつ順に印加する維持発光行程と、を実行し、 前記サブフィールド群内の各維持発光行程において最後に印加される前記維持パルスのパルス幅及びパルス電圧の値の少なくとも1つを、同一維持発光行程でその途中に印加される前記維持パルスのパルス幅及びパルス電圧の値より大となるように設定したことを特徴とするプラズマディスプレイパネルの駆 A pixel data writing step of applying a scan pulse sequentially in synchronism with the pixel data pulses to the pixel data pulse is applied to the column electrodes on one of said row electrode pairs in order to generate discharge to be set to Le, the sub a sustain light emission process for applying only said light emitting cells in each subfield in the field group in the order and alternating sustain pulses to said row electrode pairs in order to generate discharge to emit light by the light emitting period corresponding to the weighting of the subfield , is executed, and the said at least one of the values ​​of the pulse width and pulse voltage of the last the sustain pulse applied in the sustain light emission process of the sub-field group is applied to the middle of the same sustain light emission process driving it with the set value of the pulse width and pulse voltage of the sustain pulse so that a large plasma display panel, wherein 動方法。 Dynamic way.
  3. 【請求項3】 前記サブフィールド群内の時間的に後側に位置するサブフィールドの維持発光行程において最後に印加される前記維持パルスのパルス幅及びパルス電圧の値の少なくとも1つを、同一維持発光行程でその途中に印加される前記維持パルスのパルス幅及びパルス電圧の値より大となるように設定したことを特徴とする請求項2記載のプラズマディスプレイパネルの駆動方法。 Wherein at least one of the values ​​of the pulse width and pulse voltage of the last the sustain pulse applied in the sustain light emission process of subfields temporally located rearward in the subfield group, the same maintenance the method as claimed in claim 2, wherein the set to be larger than the value of the pulse width and pulse voltage of the sustain pulse applied to the middle light emission process.
  4. 【請求項4】 前記サブフィールド群内の時間的に前側に位置するサブフィールドの維持発光行程において印加される前記維持パルスのパルス幅及びパルス電圧の値の少なくとも1つを、前記サブフィールド群内の時間的に後側に位置するサブフィールドの維持発光行程でその途中に印加される前記維持パルスのパルス幅及びパルス電圧の値より大となるように設定したことを特徴とする請求項3記載のプラズマディスプレイパネルの駆動方法。 Wherein at least one of the values ​​of the time-the sustain pulse pulse width and pulse voltage applied in the sustain light emission process of the sub-field located on the front side within the subfield group, the subfield in the group temporally according to claim 3, characterized in that set to be larger than the value of the pulse width and pulse voltage of the sustain pulse applied to the middle sustain light emission process of the sub-field located to the rear of the the driving method of the plasma display panel.
  5. 【請求項5】 前記サブフィールド群内の時間的に前側に位置するサブフィールドの維持発光行程において最後に印加される前記維持パルスのパルス幅及びパルス電圧の値の少なくとも1つを、前記サブフィールド群内の時間的に後側に位置するサブフィールドの維持発光行程で最後に印加される前記維持パルスのパルス幅及びパルス電圧の値より大となるように設定したことを特徴とする請求項3記載のプラズマディスプレイパネルの駆動方法。 5. At least one, the sub-field values ​​temporally the sustain pulse pulse width and pulse voltage of the sustain light emission process is finally applied subfield located on the front side within the sub-field group claim, characterized in that set to be larger than the value of the pulse width and pulse voltage of the sustain pulse applied to the last sustain light emission process of the sub-field located to the rear temporally in the group 3 the driving method of a plasma display panel according.
  6. 【請求項6】 前記サブフィールド群内の各サブフィールドを複数の群に分割し、前記サブフィールド群内の先頭のサブフィールドを少なくとも含む第1群に属するサブフィールド内の前記走査パルスのパルス幅及びパルス電圧の値の少なくとも1つを、他の群に属するサブフィールド内の前記走査パルスにおけるそれぞれの値に比して大となるように設定したことを特徴とする請求項2記載のプラズマディスプレイパネルの駆動方法。 6. dividing each subfield a plurality of groups within the sub-field group, the pulse width of the scan pulse in the subfield belonging to the first group at least including the head sub-field in the sub-field group and at least one plasma display according to claim 2, characterized in that set to be larger than the respective values ​​in the scan pulse in sub-fields belonging to the other group of values ​​of the pulse voltage method of driving the panel.
  7. 【請求項7】 前記画素データ書込行程は前記サブフィールド群内のいずれか1のサブフィールドと、その1のサブフィールドより時間的に後側の少なくとも1のサブフィールドとにおいて同一の動作で実行されることを特徴とする請求項1記載のプラズマディスプレイパネルの駆動方法。 Wherein said pixel data writing step is of any one of the subfields within the subfield group, performed in the same operation in at least one subfield of the rear time than the subfields of the 1 the method as claimed in claim 1, wherein a is.
  8. 【請求項8】 前記画素データ書込行程は前記サブフィールド群内のいずれか1のサブフィールドと、その1のサブフィールドの時間的に直後のサブフィールドとにおいて同一の動作で実行されることを特徴とする請求項7 Wherein said pixel data writing step is of any one of the subfields within the subfield group, that is performed in the same operation in the subfield immediately temporally subfields of 1 claim, characterized 7
    記載のプラズマディスプレイパネルの駆動方法。 The driving method of a plasma display panel according.
  9. 【請求項9】 前記サブフィールド群は前記N個のサブフィールドからなることを特徴とする請求項2記載のプラズマディスプレイパネルの駆動方法。 Wherein said sub-field group is a method of driving a plasma display panel according to claim 2, characterized in that it consists of the N subfields.
  10. 【請求項10】 前記サブフィールド群内では、第1階調においては前記第1階調より1レベル低い第2階調で発光を行なうようにしたサブフィールドに加え、他のサブフィールドで発光を行なうように動作させることにより輝度を増加させることを特徴とする請求項9記載のプラズマディスプレイパネルの駆動方法。 In 10. in said subfield group, in the first gray level in addition to the sub-fields to perform the light emission at a 1 level lower second gradation than the first gradation, the light emission at other subfields the method as claimed in claim 9, wherein increasing the intensity by operating to perform.
  11. 【請求項11】 前記サブフィールド群内の時間的に最後に位置するサブフィールドにおいて前記維持発光行程の実行後に、前記放電セルの全てを非発光セルに設定する放電を生起させるために前記行電極対各々の一方に消去パルスを印加する行程を実行することを特徴とする請求項2記載のプラズマディスプレイパネルの駆動方法。 To 11. After the execution of the sustain light emission process in the sub-field located temporally last in the subfield group, the row electrodes in order to generate discharge for setting all of the discharge cells in the non-light emitting cells the method as claimed in claim 2, wherein performing the step of applying an erase pulse to one of the pairs, respectively.
  12. 【請求項12】 前記リセット行程において前記放電セルの全てに壁電荷を形成し、前記画素データ書込行程において前記画素データパルス及び前記走査パルスの印加により前記壁電荷を選択的に消去することを特徴とする請求項2記載のプラズマディスプレイパネルの駆動方法。 12. A form all the wall charges of the discharge cells in the reset step, the application of the pixel data pulse and the scan pulse in the pixel data writing process to erase the wall charges selectively the method as claimed in claim 2, wherein.
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