JP2000267128A - Semiconductor device - Google Patents

Semiconductor device

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JP2000267128A
JP2000267128A JP7191499A JP7191499A JP2000267128A JP 2000267128 A JP2000267128 A JP 2000267128A JP 7191499 A JP7191499 A JP 7191499A JP 7191499 A JP7191499 A JP 7191499A JP 2000267128 A JP2000267128 A JP 2000267128A
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film
insulating film
transparent conductive
semiconductor device
conductive film
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Hisashi Otani
久 大谷
Misako Nakazawa
美佐子 仲沢
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Semiconductor Energy Laboratory Co Ltd
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Abstract

PROBLEM TO BE SOLVED: To obtain capacitors of a large capacitance without decreasing the opening rate by forming a transparent conductive film as the electrode of holding capacitors in an active matrix type liquid crystal display device, and to prevent short circuits between the electrodes of the holding capacitors and the pixel electrodes with great certainly. SOLUTION: A transparent conductive film 113 is formed by a CVD method on a BCB flattering film which covers pixel TFTs 20, and contact holes are formed in the conductive film 113. Then an insulating film 114 of silicon oxide is formed by a CVD method on the transparent conductive film 113, and contact holes are formed in the insulating film 114 and the flattering film 112 to reach a drain electrodes 108, on which pixel electrodes 115 are formed. Thus, holding capacitors 22 with the transparent conducive film 113 and the pixel electrodes 115 as its electrodes and with the insulating film 114 as the dielectric material are formed. Since the insulating film 114 is formed by the CVD method, a short circuit between the transparent conductive film 113 and the pixel electrodes can be prevented in the contact hole.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】本発明は薄膜トランジスタを
スイッチング素子に用いたアクティブマトリクス型の液
晶表示装置に関するものである。液晶表示装置の画素電
極の電位を制御するための薄膜トランジスタでマトリク
ス回路を有する半導体装置に関する。本発明の半導体装
置は半導体の特性を利用した回路を有する装置であり、
アクティブマトリクス型の液晶表示装置だけでなく、液
晶表示装置を部品として搭載した電子機器もその範疇に
含む。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an active matrix type liquid crystal display device using thin film transistors as switching elements. The present invention relates to a semiconductor device having a matrix circuit including thin film transistors for controlling a potential of a pixel electrode of a liquid crystal display device. The semiconductor device of the present invention is a device having a circuit utilizing characteristics of a semiconductor,
Not only an active matrix type liquid crystal display device but also an electronic device in which the liquid crystal display device is mounted as a component is included in the category.

【0002】[0002]

【従来の技術】近年、多結晶シリコン膜を利用した薄膜
トランジスタ(以下、TFTと呼ぶ)で回路を構成した
アクティブマトリクス型液晶表示装置が注目されてい
る。これはマトリクス状に配置された複数の画素電極に
よって液晶にかかる電界を制御し、高精細な画像表示を
実現した。
2. Description of the Related Art In recent years, an active matrix type liquid crystal display device in which a circuit is formed by a thin film transistor (hereinafter, referred to as a TFT) using a polycrystalline silicon film has attracted attention. This achieved high-definition image display by controlling the electric field applied to the liquid crystal by a plurality of pixel electrodes arranged in a matrix.

【0003】アクティブマトリクス型液晶表示装置で
は、各画素毎に形成された画素電極と液晶を介して対向
側に形成された対向電極とで容量(コンデンサ)を形成
しているが、これだけでは容量が小さいため、通常はそ
れとは別に保持容量を形成して補っている。
In an active matrix type liquid crystal display device, a capacitance (capacitor) is formed by a pixel electrode formed for each pixel and a counter electrode formed on the opposite side via a liquid crystal. Because of its small size, it is usually supplemented by forming a storage capacitor separately.

【0004】保持容量の構造(保持容量構造)は様々で
あるが、透過型液晶表示装置における開口率を考慮して
二層の透明導電膜で絶縁膜を挟み込んだ構造が開示され
ている(特開平8−43854号公報、特開平8−30
6926号公報)。
The structure of the storage capacitor (storage capacitor structure) is various, but a structure in which an insulating film is sandwiched between two layers of transparent conductive films in consideration of the aperture ratio in a transmission type liquid crystal display device is disclosed. JP-A-8-43854, JP-A-8-30
No. 6926).

【0005】上記公報に記載された保持容量構造は、二
組の電極を両方ともITOなどの透明導電膜とすること
で、開口率を損ねることなく大きな容量を確保すること
を可能にした。図30に従来の画素マトリクス回路の断
面図を示す。
In the storage capacitor structure described in the above publication, a large capacity can be secured without impairing the aperture ratio by using two sets of electrodes both of a transparent conductive film such as ITO. FIG. 30 is a sectional view of a conventional pixel matrix circuit.

【0006】図30に示すように、画素TFTの層間絶
縁膜上には透明導電膜で容量電極1が形成されている。
容量用電極1と画素電極3により絶縁膜2を挟んで保持
容量が構成されている。
As shown in FIG. 30, a capacitor electrode 1 made of a transparent conductive film is formed on an interlayer insulating film of a pixel TFT.
A storage capacitor is formed between the capacitor electrode 1 and the pixel electrode 3 with the insulating film 2 interposed therebetween.

【0007】[0007]

【発明が解決しようとする課題】しかしながら、図30
に示す保持容量では、容量電極1の端部(点線で囲まれ
た領域)4において絶縁膜2のカバレッジ不良が問題と
なっている。
However, FIG.
In the storage capacitor shown in (1), poor coverage of the insulating film 2 at the end portion (region surrounded by a dotted line) 4 of the capacitor electrode 1 is a problem.

【0008】絶縁膜2は薄いほど容量を稼げるが、薄く
なると、端部4において容量用電極1と画素電極3がシ
ョートすることが懸念され、マトリクス回路の信頼性を
損ねたり、不良の発生の原因となる。そのため、絶縁膜
2は保持容量の誘電体として機能すると共に、層間絶縁
膜としての機能を果たすために、ある程度の膜厚を要求
されるといったトレードオフの関係にある。
[0008] The thinner the insulating film 2 is, the more the capacity can be gained. Cause. Therefore, the insulating film 2 has a trade-off relationship such that a certain thickness is required in order to function as a dielectric of a storage capacitor and also to function as an interlayer insulating film.

【0009】透明導電膜1はITO等の金属酸化物であ
るため、アルミニウムや金属膜よりも高抵抗となる。は
電位分布を考慮すると、透明導電膜1の膜厚は100〜
200nm程度が必要となる。そのため、容量用電極1を
完全に被覆するには、絶縁膜2の膜厚は少なくとも20
0nm以上とする必要がある。しかしながら、容量の大き
さは誘電体の膜厚に反比例するため、膜厚を厚くするこ
とは大容量を確保する上で望ましいものではない。
Since the transparent conductive film 1 is a metal oxide such as ITO, it has a higher resistance than aluminum or a metal film. Considering the potential distribution, the thickness of the transparent conductive film 1 is 100 to
About 200 nm is required. Therefore, in order to completely cover the capacitance electrode 1, the thickness of the insulating film 2 must be at least 20.
It must be at least 0 nm. However, since the magnitude of the capacitance is inversely proportional to the thickness of the dielectric, increasing the thickness is not desirable for securing a large capacitance.

【0010】上述したように、二組の透明導電膜を絶縁
膜で挟みこむことで、開口率を損ねることなく保持容量
を形成することが可能になるが、未だマトリクス回路の
信頼性や製造に多くの問題点が残っている。
As described above, by sandwiching two sets of transparent conductive films with an insulating film, it is possible to form a storage capacitor without impairing the aperture ratio. Many problems remain.

【0011】本発明は上記問題点を解決し、アクティブ
マトリクス型液晶表示および液晶表示装置のアクティブ
マトリクス基板において、信頼性が高く、かつ歩留まり
良く製造可能な保持容量の構成、及びその作製方法を提
供することを課題とする。
The present invention solves the above-mentioned problems, and provides a configuration of a storage capacitor which is highly reliable and can be manufactured with a high yield in an active matrix type liquid crystal display and an active matrix substrate of a liquid crystal display device, and a method of manufacturing the same. The task is to

【0012】[0012]

【課題を解決するための手段】上述の課題を解決するた
めに、本発明は、画素ごとに画素電極と、画素電極に接
続された薄膜トランジスタが形成されたマトリクス回路
を備えた半導体装置であって、保持容量は透明導電膜、
絶縁膜、画素電極の順に積層された構成となっている。
即ち、画素電極と透明導電膜を対向する電極対に、絶縁
膜を誘電体としてコンデンサーが形成されている。保持
容量の一方の電極を透明導電膜で形成することにより、
開口率を縮小することなく、大きな容量の保持容量(コ
ンデンサー)を形成することが可能になる。
In order to solve the above-mentioned problems, the present invention is directed to a semiconductor device having a pixel circuit for each pixel and a matrix circuit in which a thin film transistor connected to the pixel electrode is formed. , The storage capacity is a transparent conductive film,
The configuration is such that an insulating film and a pixel electrode are stacked in this order.
That is, a capacitor is formed on an electrode pair facing the pixel electrode and the transparent conductive film, using the insulating film as a dielectric. By forming one electrode of the storage capacitor with a transparent conductive film,
A large storage capacitor (capacitor) can be formed without reducing the aperture ratio.

【0013】本発明では、薄膜トランジスタを樹脂膜で
なる平坦化膜を形成する。樹脂膜により、ゲート配線等
による凹凸が平坦化されるため、画素電極の表面も平坦
化することができる。
In the present invention, a thin film transistor is formed as a flattening film made of a resin film. Since the unevenness due to the gate wiring and the like is flattened by the resin film, the surface of the pixel electrode can be flattened.

【0014】平坦化膜はスピンコート法で成膜できる樹
脂膜が好ましく、BCBの他、アクリル(ポリメチルメ
タクリレート)膜、ポリイミド膜を形成することもでき
る。本実施形態では、保持容量の誘電体をCVD法で成
膜するため、成膜温度に耐えうるBCB膜を形成する。
The flattening film is preferably a resin film which can be formed by a spin coating method. In addition to BCB, an acrylic (polymethyl methacrylate) film or a polyimide film can also be formed. In this embodiment, since the dielectric of the storage capacitor is formed by the CVD method, a BCB film that can withstand the film formation temperature is formed.

【0015】薄膜トランジスタと画素電極を接続するに
は、画素電極よりも下層の透明導電膜及び絶縁膜を共に
貫通するコンタクトホールが形成されている。
In order to connect the thin film transistor and the pixel electrode, a contact hole penetrating both the transparent conductive film and the insulating film below the pixel electrode is formed.

【0016】絶縁膜に形成されるコンタクトホールは透
明導電膜に形成されたコンタクトホールの内側に形成さ
れている。即ち、絶縁膜のコンタクトホールは透明導電
膜のコンタクトホールよりも小さくして、絶縁膜によっ
て透明導電膜のコンタクトホールを覆って、透明導電膜
と画素電極がショートすることを防止する。
The contact hole formed in the insulating film is formed inside the contact hole formed in the transparent conductive film. That is, the contact hole of the insulating film is made smaller than the contact hole of the transparent conductive film, and the contact hole of the transparent conductive film is covered with the insulating film to prevent a short circuit between the transparent conductive film and the pixel electrode.

【0017】上記構成を得るには、透明導電膜のコンタ
クトホールを形成した後に、絶縁膜を成膜し透明導電膜
のコンタクトホールの側部を絶縁膜で被覆する。しかる
後、透明導電膜のコンタクトホールに重なるように、か
つこのコンタクトホールよりも小さなコンタクトホール
を絶縁膜に形成する。
In order to obtain the above structure, an insulating film is formed after forming a contact hole of the transparent conductive film, and a side portion of the contact hole of the transparent conductive film is covered with the insulating film. Thereafter, a contact hole smaller than the contact hole is formed in the insulating film so as to overlap the contact hole of the transparent conductive film.

【0018】本発明では、透明導電膜のコンタクトホー
ル側部における絶縁膜の段差被覆性(ステップカバレッ
ジ)を改善するため、絶縁膜はスパッタ法に代表される
物理気相法(PCV)よりも、化学気相法(CVD)で
成膜することが望ましい。
In the present invention, in order to improve the step coverage of the insulating film on the side of the contact hole of the transparent conductive film, the insulating film is formed by a physical vapor deposition (PCV) typified by a sputtering method. It is desirable to form a film by a chemical vapor deposition (CVD) method.

【0019】保持容量の絶縁膜をCVD法で成膜するこ
とで、スパッタ法よりもステップカバレッジが非常に良
好になるため、半導体装置の信頼性、歩留まりを向上さ
せることが可能になる。また、膜厚を薄くすることが可
能になるため、保持容量の容量を増加されるため、画素
電極の微細化に伴う保持容量の減少を補償することが可
能になる。
By forming the insulating film of the storage capacitor by the CVD method, the step coverage becomes very good as compared with the sputtering method, so that the reliability and the yield of the semiconductor device can be improved. In addition, since the film thickness can be reduced, the capacity of the storage capacitor can be increased, so that it is possible to compensate for a decrease in the storage capacity due to miniaturization of the pixel electrode.

【0020】また上述したように、本発明では、絶縁膜
は透明導電膜にコンタクトホールを形成した後に成膜す
るため、絶縁膜を成膜する際には、下地の樹脂膜が露出
されている。よって、絶縁膜の成膜手段としてCVD法
を採用するためには、樹脂膜には、絶縁膜の成膜プロセ
スにおいて変質しない材料、少なくとも300〜200
℃の加熱によって変質しない材料を選択する必要があ
る。さらに、CVDの成膜時の雰囲気である減圧雰囲気
にて、脱ガスが少ないことや、応力が小さいことも必要
になる。
As described above, in the present invention, the insulating film is formed after forming the contact hole in the transparent conductive film. Therefore, when forming the insulating film, the underlying resin film is exposed. . Therefore, in order to employ the CVD method as a means for forming the insulating film, the resin film must be made of a material that does not deteriorate in the process of forming the insulating film, that is, at least 300 to 200.
It is necessary to select a material that does not deteriorate by heating at ° C. Further, in a reduced pressure atmosphere which is an atmosphere at the time of CVD film formation, it is necessary that the amount of degassing is small and the stress is small.

【0021】このため、本発明では、透明導電膜の下地
となる樹脂膜をベンゾシクロブテン(BCB:Benzocyc
lobuten)で形成する。BCBはスピンコート法により
成膜することが可能なため、薄膜トランジスタの表面を
平坦化することができると共に、ガラス転移温度が35
0℃以下にはなく、真空中での脱ガスも少ないため、C
VD法で成膜される膜の下地膜として用いることが可能
である。
For this reason, in the present invention, the resin film serving as the base of the transparent conductive film is made of benzocyclobutene (BCB: Benzocyc).
lobuten). Since BCB can be formed by a spin coating method, the surface of the thin film transistor can be flattened and the glass transition temperature can be reduced to 35.
Because it is not below 0 ° C and degassing in vacuum is small,
It can be used as a base film of a film formed by a VD method.

【0022】[0022]

【発明の実施の形態】以下、図1〜図29を用いて、本
発明の実施の形態を説明する。
DESCRIPTION OF THE PREFERRED EMBODIMENTS Embodiments of the present invention will be described below with reference to FIGS.

【0023】[実施形態1]図1〜図7を用いて、本発
明の実施形態を説明する。本実施形態は発明をアクティ
ブマトリクス型の液晶表示装置に応用した例である。
[Embodiment 1] An embodiment of the present invention will be described with reference to FIGS. This embodiment is an example in which the present invention is applied to an active matrix type liquid crystal display device.

【0024】図7は、アクティブマトリクス型液晶表示
装置の概略の構成図である。液晶表示装置は、アクティ
ブマトリクス基板と対向基板との間に液晶が挟まれた構
造を有している。アクティブマトリクス基板は、ガラス
基板等の透光性基板10上に画素マトリクス回路11、
画素マトリクス回路11を駆動するためのゲートドライ
バ回路12及びソースドライバ回路13が形成されてい
る。ドライバ回路12、13はそれぞれゲート配線、ソ
ース配線によって画素マトリクス回路11に接続されて
いる。
FIG. 7 is a schematic configuration diagram of an active matrix type liquid crystal display device. The liquid crystal display device has a structure in which liquid crystal is sandwiched between an active matrix substrate and a counter substrate. An active matrix substrate includes a pixel matrix circuit 11 on a light-transmitting substrate 10 such as a glass substrate.
A gate driver circuit 12 and a source driver circuit 13 for driving the pixel matrix circuit 11 are formed. The driver circuits 12 and 13 are connected to the pixel matrix circuit 11 by gate lines and source lines, respectively.

【0025】更に、透光性基板10上には、ドライバ回
路12、13へ電力や制御信号を入力するための外部端
子が形成され、この外部端子にFPC14が接続されて
いる。
Further, external terminals for inputting electric power and control signals to the driver circuits 12 and 13 are formed on the translucent substrate 10, and the FPC 14 is connected to the external terminals.

【0026】対向基板は、ガラス基板等の透光性基板1
5表面にITO膜等の透明導電膜が形成されている。更
に、対向基板側の透光性基板20表面には必要であれば
配向膜や、カラーフィルタが形成されている。透明導電
膜は画素マトリクス回路11の画素電極に対する対向電
極であり、画素電極、対向電極間に形成された電界によ
って液晶材料が駆動される。
The opposing substrate is a light-transmitting substrate 1 such as a glass substrate.
5, a transparent conductive film such as an ITO film is formed on the surface. Further, if necessary, an alignment film and a color filter are formed on the surface of the light-transmitting substrate 20 on the opposite substrate side. The transparent conductive film is a counter electrode for the pixel electrode of the pixel matrix circuit 11, and the liquid crystal material is driven by an electric field formed between the pixel electrode and the counter electrode.

【0027】図6は液晶表示装置の1画素の等価回路で
ある。図2は液晶表示装置のアクティブマトリクス基板
の1画素ぶんの上面図である。また、図1は画素マトリ
クス回路のの断面図であり、図2の鎖線A−A’に沿っ
た断面図に対応する。
FIG. 6 is an equivalent circuit of one pixel of the liquid crystal display device. FIG. 2 is a top view of one pixel of the active matrix substrate of the liquid crystal display device. FIG. 1 is a cross-sectional view of the pixel matrix circuit, and corresponds to a cross-sectional view taken along a chain line AA ′ in FIG.

【0028】図6に示すように、画素マトリクス回路1
1においてゲート配線105が行ごとに形成され、ソー
ス配線107が列ごとに形成されている。ゲート配線1
05、ソース配線107の交差部近傍には、画素TFT
20が形成されている。画素TFT20のソース領域に
はソース配線107が接続され、ドレイン領域には液晶
セル21、保持容量22が接続されている。
As shown in FIG. 6, the pixel matrix circuit 1
In 1, a gate wiring 105 is formed for each row, and a source wiring 107 is formed for each column. Gate wiring 1
05, near the intersection of the source line 107, the pixel TFT
20 are formed. A source line 107 is connected to a source region of the pixel TFT 20, and a liquid crystal cell 21 and a storage capacitor 22 are connected to a drain region.

【0029】液晶セル21は画素電極115と対向基板
側の透明電極を対向する電極対に、液晶を誘電体とする
コンデンサー構造を有し、画素電極115によって画素
TFT20に電気的に接続されている。
The liquid crystal cell 21 has a capacitor structure using a liquid crystal as a dielectric, with a pair of electrodes facing the pixel electrode 115 and the transparent electrode on the counter substrate side, and is electrically connected to the pixel TFT 20 by the pixel electrode 115. .

【0030】保持容量22は、画素電極115と画素マ
トリクス回路11全面に形成された透明導電膜とを対向
する電極対とし、透明導電膜上に形成される絶縁膜を誘
電体とするコンデンサー構造を有する。透明導電膜は画
素マトリクス回路11で一体的に形成されるため、保持
容量の電極として機能すると共に、電極の電位を固定す
るための共通配線23としても機能する。
The storage capacitor 22 has a capacitor structure in which a pixel electrode 115 and a transparent conductive film formed on the entire surface of the pixel matrix circuit 11 are formed as a pair of electrodes facing each other, and an insulating film formed on the transparent conductive film is used as a dielectric. Have. Since the transparent conductive film is formed integrally with the pixel matrix circuit 11, the transparent conductive film functions not only as an electrode of the storage capacitor but also as a common wiring 23 for fixing the potential of the electrode.

【0031】図1に示すように、画素TFTは下地膜1
01が形成されたガラス基板100上に作製される。画
素TFTは半導体層103、ゲート絶縁膜104、ゲー
ト配線105が順次に積層された、トップゲート型TF
Tである。
As shown in FIG. 1, the pixel TFT is formed of a base film 1.
01 is formed on the glass substrate 100 on which is formed. The pixel TFT is a top gate type TF in which a semiconductor layer 103, a gate insulating film 104, and a gate wiring 105 are sequentially laminated.
T.

【0032】半導体層103には、ソース領域のコンタ
クト部Co1においてソース配線107が接続され、ドレ
イン領域のコンタクト部Co2 においてドレイン電極10
8が接続されている。
A source line 107 is connected to the semiconductor layer 103 at a contact portion Co1 of the source region, and a drain electrode 10 is formed at a contact portion Co2 of the drain region.
8 are connected.

【0033】画素TFT20を覆って、窒化シリコンで
なる保護膜111、BCBでなる平坦化膜112が形成
されている。平坦化膜112上には、明導電膜113
と、誘電体となる絶縁膜114、画素電極115がこの
順序で積層されて、保持容量(コンデンサー)を形成し
ている。
A protective film 111 made of silicon nitride and a flattening film 112 made of BCB are formed so as to cover the pixel TFT 20. A bright conductive film 113 is formed on the planarizing film 112.
And an insulating film 114 serving as a dielectric and a pixel electrode 115 are laminated in this order to form a storage capacitor (capacitor).

【0034】保護膜111、平坦化膜112、透明導電
膜113、絶縁膜114を貫通してドレイン電極108
とのコンタクト部Co3 にコンタクトホールが形成され、
ドレイン電極108と画素電極115が接続されてい
る。
The drain electrode 108 penetrates through the protective film 111, the planarizing film 112, the transparent conductive film 113, and the insulating film 114.
A contact hole is formed in the contact portion Co3 with
The drain electrode 108 and the pixel electrode 115 are connected.

【0035】表示領域のほとんどにおいて、画素電極1
15と透明導電膜113によって、絶縁膜114を挟む
構造となっているので、大面積の保持容量が形成され
る。透明導電膜113は全ての画素に一体化されてお
り、その電位が一定に保たれている。
In most of the display area, the pixel electrode 1
15 and the transparent conductive film 113 sandwich the insulating film 114, so that a large area storage capacitor is formed. The transparent conductive film 113 is integrated with all the pixels, and its potential is kept constant.

【0036】以下、図3〜図5を用いて、画素マトリク
ス基板の作製方法を説明する。なお、ここでは、画素マ
トリクス回路の1画素に注目して説明をしているが、他
の画素も同様である。また、説明は省略するが画素マト
リクス回路と同時に、ゲートドライバ回路、ソースドラ
イバ回路も作製される。
Hereinafter, a method of manufacturing a pixel matrix substrate will be described with reference to FIGS. Note that the description here focuses on one pixel of the pixel matrix circuit, but the same applies to other pixels. Although not described, a gate driver circuit and a source driver circuit are also manufactured at the same time as the pixel matrix circuit.

【0037】まず、可視光域の光に対して透光性を有す
る基板を用意する。ここでは、ガラス基板100を用い
る。基板100としてガラス基板の以外に、石英基板、
PETなどの樹脂基板を用いることができる。
First, a substrate having a property of transmitting light in the visible light range is prepared. Here, a glass substrate 100 is used. In addition to the glass substrate as the substrate 100, a quartz substrate,
A resin substrate such as PET can be used.

【0038】ここではコーニングス社製1737ガラス
基板を用いる。ガラス基板100表面に接して下地膜1
01を形成する。プラズマCVD法で、TEOSガスを
原料に厚さ200nmの酸化シリコン膜を下地膜101と
して成膜する。そして、400℃、4時間、下地膜10
1を加熱する。
Here, a 1737 glass substrate manufactured by Cornings Incorporated is used. Base film 1 in contact with the surface of glass substrate 100
01 is formed. A 200-nm-thick silicon oxide film is formed as a base film 101 using a TEOS gas as a raw material by a plasma CVD method. Then, the base film 10 is heated at 400 ° C. for 4 hours.
Heat 1

【0039】次に、下地膜101上に画素TFT20を
作製する。本発明はTFT構造によらないため、公知の
手段を用いてTFTを作製することができる。ここで
は、トップゲート型TFTを作製する。もちろんボトム
ゲート構造とすることもできる。
Next, the pixel TFT 20 is formed on the base film 101. Since the present invention does not depend on the TFT structure, the TFT can be manufactured using a known means. Here, a top gate TFT is manufactured. Of course, a bottom gate structure can also be used.

【0040】下地膜101上にPECVD法によりH2
ガスで希釈したSiH4 を用いて、厚さ500nmの非晶
質シリコン膜を成膜する。PECVD法の代わりに減圧
CVD法を用いることもできる。非晶質シリコン膜23
0を450℃、1時間加熱して水素出し処理をする。非
晶質シリコン膜内の水素原子は5原子%以下、好ましく
は1%以下とする。水素出し処理後の非晶質シリコン膜
にエキシマレーザ光を照射して多結晶(結晶性)シリコ
ン膜130を形成する。レーザ結晶化の条件は、レーザ
光源としてXeClエキシマレーザを用い、光学系によ
りレーザ光を線状に整形し、パルス周波数を30Hz、
オーバーラップ率を96%、レーザエネルギー密度を3
59mJ/cm2とする。(図3(A))
H 2 is formed on the underlying film 101 by PECVD.
An amorphous silicon film having a thickness of 500 nm is formed using SiH 4 diluted with a gas. A reduced pressure CVD method can be used instead of the PECVD method. Amorphous silicon film 23
0 is heated at 450 ° C. for 1 hour to carry out a dehydration treatment. The amount of hydrogen atoms in the amorphous silicon film is 5 atomic% or less, preferably 1% or less. The polycrystalline (crystalline) silicon film 130 is formed by irradiating an excimer laser beam to the amorphous silicon film after the hydrogen removal treatment. The laser crystallization conditions were as follows: a XeCl excimer laser was used as a laser light source, the laser light was shaped linearly by an optical system, and the pulse frequency was 30 Hz.
96% overlap ratio, 3 laser energy density
59 mJ / cm 2 . (FIG. 3 (A))

【0041】非晶質シリコン膜の成膜方法はPECVD
法の他に、LPCVD法やスパッタ法を用いることがで
きる。また、非晶質シリコンを結晶化させるレーザには
エキシマレーザのようなパルス発振型の他、Arレーザ
のような連続発振型のレーザを用いても良い。また、レ
ーザ結晶化の代わりにハロゲンランプや水銀ランプを用
いるランプアニール工程、あるいは600℃以上の加熱
処理工程を用いることもできる。
The method for forming the amorphous silicon film is PECVD.
In addition to the method, an LPCVD method or a sputtering method can be used. As a laser for crystallizing amorphous silicon, a continuous wave laser such as an Ar laser may be used in addition to a pulsed laser such as an excimer laser. Further, instead of laser crystallization, a lamp annealing step using a halogen lamp or a mercury lamp, or a heat treatment step at 600 ° C. or higher can be used.

【0042】多結晶シリコン膜130を島状にパターニ
ングして、半導体層103を形成する。半導体層103
を覆って、ゲート絶縁膜104となる窒化酸化シリコン
膜131を成膜する。酸化窒化シリコン膜131はPE
CVD法で、原料ガスにSiH4 とNO2 を用い、厚さ
120nmに成膜する。窒化シリコン膜131上に、導電
膜を成膜し、パターニングしてゲート配線105を形成
する。ゲート配線105を構成する導電膜はモリブデン
−タングステン合金(Mo−W)膜とした。(図3
(B))
The semiconductor layer 103 is formed by patterning the polycrystalline silicon film 130 into an island shape. Semiconductor layer 103
, A silicon nitride oxide film 131 serving as the gate insulating film 104 is formed. The silicon oxynitride film 131 is made of PE
A film is formed to a thickness of 120 nm by CVD using SiH 4 and NO 2 as source gases. A conductive film is formed over the silicon nitride film 131 and patterned to form a gate wiring 105. The conductive film forming the gate wiring 105 was a molybdenum-tungsten alloy (Mo-W) film. (FIG. 3
(B))

【0043】レジストマスクを形成し、このマスクを用
いて窒化酸化シリコン膜131をパターニングして、ゲ
ート絶縁膜104を形成する。ゲート配線105、ゲー
ト絶縁膜104をドーピングマスクにして、イオンドー
ピング法により半導体層103にリンを添加する。半導
体層103には、チャネル形成領域132、n+ 型のソ
ース領域134、n+ 型のドレイン領域135、n-
の低濃度不純物領域が自己整合的に形成される。(図3
(C))
A resist mask is formed, and the silicon nitride oxide film 131 is patterned using the mask to form a gate insulating film 104. Using the gate wiring 105 and the gate insulating film 104 as a doping mask, phosphorus is added to the semiconductor layer 103 by an ion doping method. In the semiconductor layer 103, a channel formation region 132, an n + type source region 134, an n + type drain region 135, and an n type low concentration impurity region are formed in a self-aligned manner. (FIG. 3
(C))

【0044】次に、層間絶縁膜106を約1μmの厚さ
に形成する。まず25nm厚の窒化シリコン膜を形成し、
その上に900nm厚の酸化シリコン膜を形成する。窒化
シリコン膜、酸化シリコン膜はPECVD法で成膜す
る。
Next, an interlayer insulating film 106 is formed to a thickness of about 1 μm. First, a 25 nm thick silicon nitride film is formed,
A silicon oxide film having a thickness of 900 nm is formed thereon. The silicon nitride film and the silicon oxide film are formed by a PECVD method.

【0045】層間絶縁膜106に対してコンタクトホー
ルを形成し、チタン/アルミニウム/チタンの3層構造
でなる金属層を形成し、パターニングしてソース配線1
07、ドレイン電極108を形成する。こうして図3
(D)に示すように画素TFT20が完成する。説明を
省略したが、公知のCMOS工程を用いて、ドライバ回
路12、13にはn型、p型のTFTが作製される。
A contact hole is formed in the interlayer insulating film 106, a metal layer having a three-layer structure of titanium / aluminum / titanium is formed, and patterned to form a source wiring 1
07, a drain electrode 108 is formed. FIG.
As shown in (D), the pixel TFT 20 is completed. Although the description is omitted, n-type and p-type TFTs are manufactured in the driver circuits 12 and 13 using a known CMOS process.

【0046】画素TFT20を覆って、基板100全面
に窒化シリコンでなる保護膜111を成膜する。窒化シ
リコンはPECVD法により成膜し、その厚さは200
nm〜400nmとすればよく、ここでは330nmとした。
A protective film 111 made of silicon nitride is formed on the entire surface of the substrate 100 so as to cover the pixel TFT 20. Silicon nitride is formed by PECVD and has a thickness of 200
nm to 400 nm, and here, 330 nm.

【0047】そして、窒化シリコンでなる保護膜111
に、ドライエッチングによりコンタクトホール111a
を形成する。エッチングガスにはCF4、O2 、He2
の混合ガスを用いる。(図4(A))
Then, the protective film 111 made of silicon nitride
And contact holes 111a by dry etching
To form CF 4 , O 2 , He 2 etching gas
Is used. (FIG. 4 (A))

【0048】次に、ガラス基板100全面に、画素TF
T20を覆って平坦化膜(樹脂膜)112を形成する。
本実施例では、BCB膜を形成する。スピンコータによ
りBCBの溶液をスピンコーティングし、引き続きコー
タを回転させて溶媒を蒸発させる。加熱炉において、2
80℃、窒素雰囲気で1時間焼成して、BCB膜112
を形成する。BCB膜の厚さは、ドレイン電極108上
で1.2μmとする。
Next, the pixel TF is formed on the entire surface of the glass substrate 100.
A flattening film (resin film) 112 is formed to cover T20.
In this embodiment, a BCB film is formed. The solution of BCB is spin-coated with a spin coater, and subsequently the coater is rotated to evaporate the solvent. In the heating furnace, 2
Baking for 1 hour in a nitrogen atmosphere at 80 ° C.
To form The thickness of the BCB film is 1.2 μm on the drain electrode 108.

【0049】BCBでなる平坦化膜112を成膜するこ
とにより、画素TFTによる凹部が埋められて、平坦な
表面を得ることができる。平坦な平坦化膜112表面に
接して、透明導電膜113を厚さ100〜200nmに成
膜する。(図4(B))
By forming the flattening film 112 made of BCB, the concave portion formed by the pixel TFT is filled and a flat surface can be obtained. A transparent conductive film 113 is formed in a thickness of 100 to 200 nm in contact with the flat surface of the flattening film 112. (FIG. 4 (B))

【0050】平坦化膜112としては、スピンコート法
で成膜できる樹脂材料が好ましく、BCBの他、アクリ
ル(ポリメチルメタクリレート)膜、ポリイミド膜を形
成することもできる。本実施形態では、保持容量の誘電
体をCVD法で成膜するため、成膜温度に耐えうるBC
B膜を形成する。
As the flattening film 112, a resin material that can be formed by a spin coating method is preferable. In addition to BCB, an acrylic (polymethyl methacrylate) film or a polyimide film can also be formed. In this embodiment, since the dielectric of the storage capacitor is formed by the CVD method, the BC which can withstand the film formation temperature is used.
A B film is formed.

【0051】透明導電膜113としては、金属酸化物を
用いることができ、ITO、酸化インジウム、酸化スズ
等を成膜すればよい。ここでは、スパッタ法によってI
TO(酸化インジウムスズ)膜を100nm厚さに成膜す
る。ターゲット材料にITOを用い、スパッタガスにア
ルゴンと酸素との混合ガスを用い、成膜時の圧力を3×
10-3torrに、成膜時の基板温度は室温とする。また、
成膜は1.5AのDC電流制御で行う。
As the transparent conductive film 113, a metal oxide can be used, and a film of ITO, indium oxide, tin oxide or the like may be formed. Here, the I
A TO (indium tin oxide) film is formed to a thickness of 100 nm. Using ITO as the target material, a mixed gas of argon and oxygen as the sputtering gas, and setting the pressure during film formation to 3 ×
At 10 −3 torr, the substrate temperature during film formation is room temperature. Also,
The film is formed under DC current control of 1.5 A.

【0052】透明導電膜113にコンタクト部Co3 に対
するコンタクトホール113aを形成する。コンタクト
ホール113aは保護膜111のコンタクトホール11
1aと同じ位置に、ほぼ同じ大きさで形成する。
A contact hole 113a for the contact portion Co3 is formed in the transparent conductive film 113. The contact hole 113a is the contact hole 11 of the protective film 111.
It is formed at substantially the same size at the same position as 1a.

【0053】保持容量の誘電体となる絶縁膜114を成
膜する。絶縁膜114としては、酸化シリコン、窒化シ
リコン、窒化酸化シリコンを成膜すればよく、膜厚は1
00〜250nmとすればよい。ここでは、厚さ150nm
の酸化シリコン膜をPECVD法で成膜する。原料ガス
はH2 ガスで希釈したSiH4 とO2 を用い、基板温度
を200〜300℃、ここでは300℃で成膜する。
An insulating film 114 serving as a dielectric of the storage capacitor is formed. As the insulating film 114, silicon oxide, silicon nitride, or silicon nitride oxide may be formed.
The thickness may be set to 00 to 250 nm. Here, the thickness is 150 nm
Is formed by PECVD. As a source gas, a film is formed at a substrate temperature of 200 to 300 ° C., here 300 ° C., using SiH 4 and O 2 diluted with H 2 gas.

【0054】絶縁膜114の成膜時には、透明導電膜1
13のコンタクトホール113aの底部で、樹脂でなる
平坦化膜111が露出されているが、平坦化膜111を
BCB膜で成膜したため、絶縁膜114の成膜時に平坦
化膜が変質することはない。絶縁膜114をCVD法で
成膜することで、透明導電膜113のコンタクトホール
113aの側部113bにおける絶縁膜114の被覆性
は良好であった。(図5(A))
When forming the insulating film 114, the transparent conductive film 1
Although the flattening film 111 made of resin is exposed at the bottom of the contact hole 113a of the thirteenth, since the flattening film 111 is formed of the BCB film, the flattening film may not be deteriorated when the insulating film 114 is formed. Absent. By forming the insulating film 114 by the CVD method, the coverage of the insulating film 114 on the side portion 113b of the contact hole 113a of the transparent conductive film 113 was good. (FIG. 5 (A))

【0055】もちろん、絶縁膜114はスパッタ法で成
膜することが可能であるが、段差被覆性及びスループッ
トの点で、CVD法のほうが格段に優れている。絶縁膜
114をスパッタ法で成膜した場合には、コンタクトホ
ール113aの底部において、平坦化膜114がスパッ
タガスに用いたO2 によりスパッタされ、若干えぐれが
確認される。
Of course, the insulating film 114 can be formed by a sputtering method, but the CVD method is much better in terms of step coverage and throughput. When the insulating film 114 is formed by a sputtering method, the flattening film 114 is sputtered at the bottom of the contact hole 113a by O 2 used as a sputtering gas, and a slight scuffing is confirmed.

【0056】次に、酸化シリコンでなる絶縁膜114及
びBCBでなる平坦化膜112にコンタクト部Co3に対
するコンタクトホール114a、112aを形成する。
コンタクトホール114a、112aの開口には同じフ
ォトレジストマスクを用いた。(図5(B))
Next, contact holes 114a and 112a for the contact portion Co3 are formed in the insulating film 114 made of silicon oxide and the flattening film 112 made of BCB.
The same photoresist mask was used for the openings of the contact holes 114a and 112a. (FIG. 5 (B))

【0057】まず、酸化シリコンでなる絶縁膜114を
フッ酸によりウェットエッチングし、コンタクトホール
114aを形成する。コンタクトホール114aは透明
導電膜113のコンタクトホール113aよりも内側に
開口される。
First, the insulating film 114 made of silicon oxide is wet-etched with hydrofluoric acid to form a contact hole 114a. The contact hole 114a is opened in the transparent conductive film 113 inside the contact hole 113a.

【0058】次に、同じフォトレジストマスクを用い
て、CF4とO2 の混合ガスによりBCBでなる平坦化
膜112にコンタクトホール112aを形成する。こう
して図5(B)に示すように、ドレイン電極108が露
出される。なお、平坦化膜112は1μmと厚いので、
エッチングの制御が比較的難しいので、コンタクトホー
ル112aの形成と、コンタクトホール114aの形成
では異なるフォトレジストマスクを用いてもよい。
Next, using the same photoresist mask, a contact hole 112a is formed in the flattening film 112 made of BCB with a mixed gas of CF4 and O2. Thus, the drain electrode 108 is exposed as shown in FIG. Since the flattening film 112 is as thick as 1 μm,
Since it is relatively difficult to control the etching, different photoresist masks may be used for forming the contact hole 112a and forming the contact hole 114a.

【0059】コンタクトホール112a、114aを形
成するためのフォトレジストマスクを除去した後、画素
電極を形成する透明導電膜を成膜する。この画素電極1
15も透明導電膜と同様ITO、酸化スズ、酸化インジ
ウム等で形成すればよい。ここでは、透明導電膜114
と同じ成膜条件でITO膜を形成する。ITO膜の厚さ
は115nmした。このITO膜をパターニングして、図
1に示すように画素電極115を形成する。
After removing the photoresist mask for forming the contact holes 112a and 114a, a transparent conductive film for forming a pixel electrode is formed. This pixel electrode 1
15 may be formed of ITO, tin oxide, indium oxide, or the like, similarly to the transparent conductive film. Here, the transparent conductive film 114
An ITO film is formed under the same film forming conditions as described above. The thickness of the ITO film was 115 nm. This ITO film is patterned to form a pixel electrode 115 as shown in FIG.

【0060】以上でアクティブマトリクス基板が完成す
る。そして、公知のセル組工程(配向膜形成、液晶注入
工程など)により、アクティブマトリクス基板と対向基
板をセル組みし、液晶パネルを製造する。
Thus, the active matrix substrate is completed. Then, by a known cell assembling process (alignment film formation, liquid crystal injecting step, etc.), the active matrix substrate and the counter substrate are assembled into cells to manufacture a liquid crystal panel.

【0061】本実施形態では画素電極115が絶縁膜1
14と接する部分では、1対の透明導電膜(画素電極1
15と透明導電膜113)を対向する電極に、絶縁膜1
14を誘電体とする保持容量が形成される。本実施形態
の画素構造では、保持容量となる領域が画素内のほぼ全
域を占め、実質的に画像表示領域と同一の面積を確保す
ることができる。
In this embodiment, the pixel electrode 115 is formed of the insulating film 1
14, a pair of transparent conductive films (pixel electrode 1
15 and the transparent conductive film 113) are provided on the electrodes facing each other.
A storage capacitor having the dielectric material 14 is formed. In the pixel structure according to the present embodiment, the area serving as the storage capacitor occupies almost the entire area of the pixel, and it is possible to secure substantially the same area as the image display area.

【0062】また、絶縁膜114をCVD法で成膜する
ことにより、コンタクトホール113aの側部におい
て、絶縁膜114のみで透明導電膜113と画素電極1
15とを絶縁分離することが可能になる。この結果、信
頼性、歩留まりを向上させることができる。
Further, by forming the insulating film 114 by the CVD method, the transparent conductive film 113 and the pixel electrode 1 are formed only by the insulating film 114 on the side of the contact hole 113a.
15 can be insulated and separated. As a result, reliability and yield can be improved.

【0063】[実施形態2] 実施形態1において、保
持容量22の容量の大きさをできるだけ大きくするに
は、絶縁膜114をできるだけ薄くするのが望ましい
が、絶縁膜114を薄くすることで、コンタクトホール
113a側部での絶縁膜114のステップカバレッジが
低下してしまう。
[Second Embodiment] In the first embodiment, it is desirable to make the insulating film 114 as thin as possible in order to make the capacity of the storage capacitor 22 as large as possible. The step coverage of the insulating film 114 on the side of the hole 113a is reduced.

【0064】本実施形態は実施形態1の変形例であり、
絶縁膜114のステップカバレッジを補って、画素電極
115と透明導電膜113とがショートすることをより
確実に防止する構成を説明する。
This embodiment is a modification of the first embodiment.
A configuration for compensating for the step coverage of the insulating film 114 and more reliably preventing a short circuit between the pixel electrode 115 and the transparent conductive film 113 will be described.

【0065】以下、図8〜図11を用いて本実施形態を
説明する。なお、図8〜図11において、図1〜図7と
同じ符号は同じ構成要素を示す。
Hereinafter, this embodiment will be described with reference to FIGS. 8 to 11, the same reference numerals as those in FIGS. 1 to 7 indicate the same components.

【0066】図8は画素マトリクス回路の1画素の断面
図であり、図9は画素マトリクス回路の1画素の上面図
である。図8は、図9の鎖線B−B’による断面図であ
る。図8に示すように、画素電極202とドレイン電極
108とを接続するためのコンタクトホール201aに
おいて、透明導電膜113の端部は絶縁膜201及び絶
縁膜114によって覆われている。
FIG. 8 is a sectional view of one pixel of the pixel matrix circuit, and FIG. 9 is a top view of one pixel of the pixel matrix circuit. FIG. 8 is a cross-sectional view taken along dashed line BB ′ in FIG. As illustrated in FIG. 8, in a contact hole 201 a for connecting the pixel electrode 202 and the drain electrode 108, an end portion of the transparent conductive film 113 is covered with the insulating films 201 and 114.

【0067】図9に示すように、絶縁膜201は画素ご
とに分離して形成されている。絶縁膜201は、1μm
以上に達するコンタクトホールの側部を全て覆うことが
できるように、スピンコート法により成膜できる樹脂材
料で形成される。例えば、BCB、アクリル(ポリメチ
ルメタクリレート)、ポリイミドなどを用いることがで
きる。
As shown in FIG. 9, the insulating film 201 is formed separately for each pixel. The insulating film 201 is 1 μm
It is formed of a resin material that can be formed by a spin coating method so that all side portions of the contact hole reaching the above can be covered. For example, BCB, acrylic (polymethyl methacrylate), polyimide, or the like can be used.

【0068】2層の絶縁膜201と114により、透明
導電膜113と画素電極201とが絶縁されるため、よ
り確実にショートを防止できる。以下、図10、図11
を用いて、本実施形態の画素マトリクス回路の作製工程
を説明する。
Since the transparent conductive film 113 and the pixel electrode 201 are insulated by the two insulating films 201 and 114, a short circuit can be more reliably prevented. Hereinafter, FIGS. 10 and 11
The manufacturing process of the pixel matrix circuit of the present embodiment will be described with reference to FIG.

【0069】ます、実施形態1で説明した工程に従っ
て、図5((A))に示すプロセスを行う。図10
(A)が図5(A)に対応する。
First, the process shown in FIG. 5A is performed according to the steps described in the first embodiment. FIG.
FIG. 5A corresponds to FIG.

【0070】次に、フォトレジストマスクを形成し、フ
ッ酸により酸化シリコンでなる絶縁膜114をエッチン
グして、コンタクトホール114aを形成する。(図1
0(B))
Next, a photoresist mask is formed, and the insulating film 114 made of silicon oxide is etched with hydrofluoric acid to form a contact hole 114a. (Figure 1
0 (B))

【0071】新たに、フォトレジストマスクを形成す
る。このマスクを用いて、CF4 、O 2 、He2 の混合
ガスによりBCBでなる平坦化膜をドライエッチングし
て、コンタクトホール112aを形成する。なお、実施
形態1と同様に、コンタクトホール114a、112a
を形成するためのフォトレジストマスクは同じにするこ
とができる。(図10(C))
A new photoresist mask is formed.
You. Using this mask, CFFour, O Two, HeTwoMixing
Dry etching of the flattening film made of BCB with gas
Then, a contact hole 112a is formed. The implementation
As in the first embodiment, the contact holes 114a, 112a
The photoresist mask for forming the
Can be. (FIG. 10 (C))

【0072】基板100全面に樹脂膜205を形成す
る。ここでは、アクリルをスピンコート法で形成する。
アクリルの厚さは絶縁膜114上において、0.5μm
となるようにする。(図11(A))
A resin film 205 is formed on the entire surface of the substrate 100. Here, acrylic is formed by a spin coating method.
The thickness of the acrylic is 0.5 μm on the insulating film 114.
So that (FIG. 11A)

【0073】次に、フォトレジストマスクを形成し、C
4 、O2 、He2 の混合ガスにより、アクリルでなる
樹脂膜205をドライエッチングし、ほぼドレイン電極
108上以外の樹脂膜205を除去し、画素ごとに分断
された絶縁膜201を形成する。このとき同時に、絶縁
膜201にはコンタクトホール201aが形成される。
コンタクトホール201aは平坦化膜112のコンタク
トホール112aの内側に形成されるため、コンタクト
部CO3 に形成された平坦化膜112、絶縁膜114のコ
ンタクトホールの側部を全て絶縁膜201で覆うことが
できる。(図11(B))
Next, a photoresist mask is formed, and C
The resin film 205 made of acrylic is dry-etched with a mixed gas of F 4 , O 2 , and He 2 to remove the resin film 205 except almost on the drain electrode 108 to form an insulating film 201 divided for each pixel. . At this time, a contact hole 201a is formed in the insulating film 201 at the same time.
Since the contact hole 201a is formed inside the contact hole 112a of the flattening film 112, the side surface of the contact hole of the flattening film 112 and the insulating film 114 formed in the contact portion CO3 may be entirely covered with the insulating film 201. it can. (FIG. 11B)

【0074】最後に、フォトレジストマスクを除去した
後、ITO膜を厚さ120nmの厚さにスパッタ法で成膜
し、パターニングして、画素電極202を形成する。以
上により、画素マトリクス回路が完成する。(図8)
Finally, after removing the photoresist mask, an ITO film is formed to a thickness of 120 nm by sputtering and patterned to form a pixel electrode 202. Thus, the pixel matrix circuit is completed. (FIG. 8)

【0075】本実施形態では、保持容量の誘電体(絶縁
膜114)とは別の絶縁膜201によって、画素電極2
02と透明導電膜113とを絶縁することができる。こ
の構成のため、絶縁膜114の膜厚は任意に設定するこ
とが可能になり、透過率、保持容量の容量だけを考慮し
て設定することもできる。絶縁膜114の膜厚は10〜
200nmの間で任意に設計することができる。膜厚の下
限は絶縁膜114をCVDで均一に成膜可能な厚さであ
り、また絶縁破壊を考慮すると、現状は10nm程度であ
る。
In this embodiment, the pixel electrode 2 is formed by an insulating film 201 different from the dielectric of the storage capacitor (the insulating film 114).
02 and the transparent conductive film 113 can be insulated. With this configuration, the thickness of the insulating film 114 can be arbitrarily set, and can be set in consideration of only the transmittance and the capacity of the storage capacitor. The thickness of the insulating film 114 is 10 to
It can be arbitrarily designed between 200 nm. The lower limit of the film thickness is such that the insulating film 114 can be uniformly formed by CVD, and is about 10 nm at present in consideration of dielectric breakdown.

【0076】特に、透過率を向上させるために、絶縁膜
114と透明導電膜113の界面、絶縁膜114と画素
電極との界面で光が反射されないように、絶縁膜114
の膜厚を決定すればよい。絶縁膜114の厚さをd、屈
折率をn、光の波長をλとすると、この条件はnd=λ
/4で与えられる。
In particular, in order to improve the transmittance, the insulating film 114 is formed so that light is not reflected at the interface between the insulating film 114 and the transparent conductive film 113 and at the interface between the insulating film 114 and the pixel electrode.
May be determined. Assuming that the thickness of the insulating film 114 is d, the refractive index is n, and the wavelength of light is λ, the condition is nd = λ
/ 4.

【0077】[実施形態3] 本実施形態も実施形態2
と同様実施形態1の変形例であり、保持容量の誘電体と
なる絶縁膜のステップカバレッジを補うための構成に関
する。図12、図13を用いて本実施形態を説明する。
なお、図12、図13において、図1〜図7と同じ符号
は同じ構成要素を示す。
[Third Embodiment] This embodiment is also a second embodiment.
This is a modification of the first embodiment in the same manner as described above, and relates to a configuration for supplementing step coverage of an insulating film serving as a dielectric of a storage capacitor. This embodiment will be described with reference to FIGS.
12 and 13, the same reference numerals as those in FIGS. 1 to 7 indicate the same components.

【0078】本実施形態では、BCBでなる平坦化膜1
12上に透明導電膜113、絶縁膜232、画素電極2
33が順次に積層されて形成されており、保持容量は透
明導電膜113、画素電極233を対向する電極対に、
絶縁膜232を誘電体とする。
In this embodiment, the flattening film 1 made of BCB is used.
12, a transparent conductive film 113, an insulating film 232, a pixel electrode 2
33 are sequentially laminated, and the storage capacitor is formed between the transparent conductive film 113 and the pair of electrodes facing the pixel electrode 233.
The insulating film 232 is a dielectric.

【0079】図1に示すように実施形態1では、保持容
量の誘電体となる絶縁膜114が透明導電膜113のコ
ンタクトホール113aの側部に接しているが、本実施
形態では、図12に示すように、保持容量の誘電体とな
る絶縁膜232は透明導電膜113の側部に直接接して
なく、この側部に接する絶縁膜231を別途形成する。
As shown in FIG. 1, in the first embodiment, the insulating film 114 serving as the dielectric of the storage capacitor is in contact with the side of the contact hole 113a of the transparent conductive film 113. As shown, the insulating film 232 serving as the dielectric of the storage capacitor is not directly in contact with the side of the transparent conductive film 113, and an insulating film 231 in contact with this side is separately formed.

【0080】この構成により、画素電極233とドレイ
ン電極108とを接続するためのコンタクトホールにお
いて、画素電極233と透明導電膜113とを絶縁膜2
31と絶縁膜232とで絶縁できるため、ショートをよ
り確実に防止することができる。
With this configuration, the pixel electrode 233 and the transparent conductive film 113 are connected to the insulating film 2 in the contact hole for connecting the pixel electrode 233 and the drain electrode 108.
Since it is possible to insulate the insulating film 31 from the insulating film 232, a short circuit can be more reliably prevented.

【0081】以下、図13、図14を用いて、本実施形
態の画素マトリクス回路の作製方法を説明する。
Hereinafter, a method for manufacturing the pixel matrix circuit according to the present embodiment will be described with reference to FIGS.

【0082】まず、実施形態1の作製工程に従って、図
4(C)に示す工程までを行う。図13(A)は図4
(C)の断面図に対応する。
First, the steps up to the step shown in FIG. 4C are performed according to the manufacturing steps of the first embodiment. FIG. 13A shows FIG.
It corresponds to the sectional view of (C).

【0083】次に、基板100全体を覆って、PECV
D法で、酸化シリコン膜235を成膜する。酸化シリコ
ン膜235の厚さは10〜300nm、ここでは100nm
の厚さに成膜する。CVD法で酸化シリコン膜235を
成膜したため、透明導電膜113のコンタクトホールの
側部113bは段差被覆性は良好になる。(図13
(B))
Next, the entire substrate 100 is covered with PECV
A silicon oxide film 235 is formed by Method D. The thickness of the silicon oxide film 235 is 10 to 300 nm, here 100 nm.
To a thickness of Since the silicon oxide film 235 is formed by the CVD method, the side portion 113b of the contact hole of the transparent conductive film 113 has good step coverage. (FIG. 13
(B))

【0084】酸化シリコン膜235をパターニングし
て、ドレイン電極108上を覆う絶縁膜231を形成す
る。絶縁膜231のパターンは実施形態2の絶縁膜20
1と同様であり、画素電極233ごとに分断されてい
る。(図13(C))
The insulating film 231 covering the drain electrode 108 is formed by patterning the silicon oxide film 235. The pattern of the insulating film 231 is the same as that of the insulating film 20 of the second embodiment.
1 and is divided for each pixel electrode 233. (FIG. 13 (C))

【0085】絶縁膜231、透明導電膜113を覆っ
て、基板100全面に絶縁膜232を成膜する。ここで
は、厚さ150nmの酸化シリコン膜をPECVD法で成
膜する。絶縁膜232は保持容量の誘電体として機能す
る。(図14(A))
An insulating film 232 is formed on the entire surface of the substrate 100 so as to cover the insulating film 231 and the transparent conductive film 113. Here, a 150-nm-thick silicon oxide film is formed by a PECVD method. The insulating film 232 functions as a dielectric of the storage capacitor. (FIG. 14A)

【0086】次に画素電極233とドレイン電極108
を接続するために、絶縁膜231及び232、平坦化膜
112にコンタクトホール231a、232a、121
aを形成し、ドレイン電極108表面を露出させる。
(図14(B))
Next, the pixel electrode 233 and the drain electrode 108
Contact holes 231 a, 232 a, and 121 in the insulating films 231 and 232 and the planarizing film 112.
a is formed, and the surface of the drain electrode 108 is exposed.
(FIG. 14 (B))

【0087】まず、フォトレジストマスクを形成し、フ
ッ酸を用いて絶縁膜231と232をエッチングして、
コンタクトホール231a、232aを形成する。次
に、同じフォトレジストマスクを用いて、CF4
2 、He2 の混合ガスにより平坦化膜112をエッチ
ングして、コンタクトホール112aを形成する。
First, a photoresist mask is formed, and the insulating films 231 and 232 are etched using hydrofluoric acid.
The contact holes 231a and 232a are formed. Next, using the same photoresist mask, CF 4 ,
The planarizing film 112 is etched with a mixed gas of O 2 and He 2 to form a contact hole 112a.

【0088】最後に、ITO膜を厚さ120nmの厚さに
スパッタ法で成膜し、パターニングして、画素電極20
2を形成する。以上により、画素マトリクス回路が完成
する。(図12)
Finally, an ITO film having a thickness of 120 nm is formed by a sputtering method and is patterned to form a pixel electrode 20.
Form 2 Thus, the pixel matrix circuit is completed. (FIG. 12)

【0089】本実施形態も実施形態2と同様に、保持容
量の誘電体(絶縁膜232)とは別の絶縁膜231によ
って、画素電極233と透明導電膜113を絶縁するこ
とができるため、絶縁膜232の膜厚を10〜200nm
の間で任意に設定することが可能になる。
In this embodiment, as in Embodiment 2, the pixel electrode 233 and the transparent conductive film 113 can be insulated by an insulating film 231 different from the dielectric (insulating film 232) of the storage capacitor. The thickness of the film 232 is 10 to 200 nm.
Can be set arbitrarily.

【0090】[実施形態4]本実施形態は実施形態1の
変形例であり、薄膜トランジスタの半導体層を遮蔽する
遮光膜を形成した例である。
[Embodiment 4] This embodiment is a modification of Embodiment 1 and is an example in which a light-shielding film for shielding a semiconductor layer of a thin film transistor is formed.

【0091】図15に本実施形態の画素マトリクス回路
(1画素分)の断面図を示す。図15において図1と同
じ符号は同じ構成要素を示す。また、図15において、
絶縁膜302が絶縁膜114に、画素電極303が画素
電極202に対応し、同じパターンで形成されている。
FIG. 15 is a sectional view of a pixel matrix circuit (for one pixel) of the present embodiment. 15, the same reference numerals as those in FIG. 1 denote the same components. In FIG. 15,
The insulating film 302 and the pixel electrode 303 correspond to the insulating film 114 and the pixel electrode 202, respectively, and are formed in the same pattern.

【0092】遮光膜301はチタンや、クロム等の金属
膜で形成し、可視光域の光を全反射させる。遮光膜30
1は薄膜トランジスタの半導体層103と交差するよう
に、透明導電膜113に接して形成されている。この構
成により、隣り合う画素電極303と303’の間から
侵入する光を反射して、薄膜トランジスタの光劣化を防
止している。
The light-shielding film 301 is formed of a metal film such as titanium or chromium, and totally reflects light in the visible light range. Light shielding film 30
1 is formed in contact with the transparent conductive film 113 so as to cross the semiconductor layer 103 of the thin film transistor. With this configuration, light that enters from between the adjacent pixel electrodes 303 and 303 ′ is reflected to prevent light deterioration of the thin film transistor.

【0093】以下、図16を用いて本実施形態の画素マ
トリクス回路の作製工程を説明する。まず、実施形態1
の作製工程に従って、図4(B)に示す工程までを行
う。次に、透明導電膜113上に厚さ100〜300nm
のチタン膜をスパッタ法で成膜し、パターニングして遮
光膜301を形成する。ここではチタン膜の厚さは20
0nmとする。(図16(A))
Hereinafter, the manufacturing process of the pixel matrix circuit according to the present embodiment will be described with reference to FIGS. First, Embodiment 1
4B are performed up to the step shown in FIG. Next, a thickness of 100 to 300 nm is formed on the transparent conductive film 113.
Is formed by sputtering and patterned to form a light-shielding film 301. Here, the thickness of the titanium film is 20
It is set to 0 nm. (FIG. 16A)

【0094】次に、保持容量の誘電体となる絶縁膜30
2を成膜する。ここでは、原料ガスはH2 ガスで希釈し
たSiH4 とNO2 を用い、PECVD法により厚さ1
50nmの窒化酸化シリコン膜を成膜する。絶縁膜302
をCVD法で成膜することにより、絶縁膜302によ
り、透明導電膜113のコンタクトホール113a及
び、遮光膜301をカバレッジ良く覆うことができる。
(図16(C))
Next, the insulating film 30 serving as a dielectric of the storage capacitor is formed.
2 is formed. Here, as the source gas, SiH 4 and NO 2 diluted with H 2 gas are used, and the thickness thereof is set to 1 by the PECVD method.
A 50 nm silicon nitride oxide film is formed. Insulating film 302
Is formed by the CVD method, the insulating film 302 can cover the contact hole 113a of the transparent conductive film 113 and the light-shielding film 301 with good coverage.
(FIG. 16 (C))

【0095】次に、絶縁膜302、平坦化膜112にコ
ンタクト部Co3に対するコンタクトホール113aを形
成し、ドレイン電極108の表面を露出する。そして、
スパッタ法で150nmのITO膜を成膜し、パターニン
グして画素電極303を形成する。(図15)
Next, a contact hole 113a for the contact portion Co3 is formed in the insulating film 302 and the flattening film 112, and the surface of the drain electrode 108 is exposed. And
A 150 nm ITO film is formed by sputtering and patterned to form a pixel electrode 303. (FIG. 15)

【0096】[実施形態5] 本実施形態は実施形態2
の変形例である。本実施形態も実施形態4と同様、薄膜
トランジスタの半導体層を覆う遮光膜を形成する例を示
す。
[Embodiment 5] This embodiment relates to Embodiment 2.
This is a modified example. This embodiment also shows an example in which a light-shielding film covering a semiconductor layer of a thin film transistor is formed as in the fourth embodiment.

【0097】図17に本実施形態の画素マトリクス回路
の断面図を示す。図17において図9と同じ符号は同じ
構成要素を示す。また、図17において、絶縁膜312
が絶縁膜114に、絶縁膜313が絶縁膜201に、画
素電極314が画素電極202に対応し、同じパターン
で形成されている。
FIG. 17 is a sectional view of the pixel matrix circuit of this embodiment. 17, the same reference numerals as those in FIG. 9 denote the same components. In FIG. 17, the insulating film 312
Correspond to the insulating film 114, the insulating film 313 corresponds to the insulating film 201, and the pixel electrode 314 corresponds to the pixel electrode 202, and are formed in the same pattern.

【0098】以下、図18を用いて、本実施形態の画素
マトリクス回路の作製工程を示す。
Hereinafter, a manufacturing process of the pixel matrix circuit of this embodiment will be described with reference to FIGS.

【0099】まず、実施形態1の作製工程に従って、図
4(C)の構成を得る。そして、スパッタ法で厚さ20
0nmのチタン膜を成膜し、パターニングして、遮光膜3
11を形成する。
First, the structure shown in FIG. 4C is obtained according to the manufacturing process of the first embodiment. Then, a thickness of 20 is formed by a sputtering method.
A 0 nm titanium film is formed and patterned to form a light shielding film 3.
11 is formed.

【0100】次に、保持容量の誘電体となる絶縁膜31
2を成膜する。ここでは、PECVD法で原料ガスにH
2 ガスで希釈したSiH4 とNO2 を用いて、厚さ15
0nmの酸化窒化シリコン膜を成膜する。絶縁膜312を
CVD法で成膜することにより、絶縁膜312により、
透明導電膜113のコンタクトホール113a及び、遮
光膜311による段差(点線で囲む部分)をカバレッジ
良く覆うことができる。(図18(C))
Next, an insulating film 31 serving as a dielectric of a storage capacitor is formed.
2 is formed. Here, H is added to the source gas by PECVD.
Using SiH 4 and NO 2 diluted with two gases, a thickness of 15
A 0 nm silicon oxynitride film is formed. By forming the insulating film 312 by a CVD method, the insulating film 312
The contact hole 113a of the transparent conductive film 113 and the step (the portion surrounded by the dotted line) due to the light shielding film 311 can be covered with good coverage. (FIG. 18 (C))

【0101】次に、実施形態2と同様に(図10参
照)、フッ酸により絶縁膜312をエッチングして、コ
ンタクトホール114aを形成し、更に平坦化膜112
をエッチングしてコンタクトホール112aを形成し、
ドレイン電極108表面を露出させる。
Next, as in the second embodiment (see FIG. 10), the insulating film 312 is etched with hydrofluoric acid to form a contact hole 114a.
Is etched to form a contact hole 112a,
The surface of the drain electrode 108 is exposed.

【0102】実施形態2と同様に(図11参照)、基板
100全面に、アクリル膜をスピンコート法で形成し、
パターニングして、コンタクトホール313aを有する
絶縁膜313を形成する。
As in the second embodiment (see FIG. 11), an acrylic film is formed on the entire surface of the substrate 100 by spin coating.
By patterning, an insulating film 313 having a contact hole 313a is formed.

【0103】最後に、ITO膜を厚さ120nmの厚さに
スパッタ法で成膜し、パターニングして図17に示すよ
うに画素電極314を形成する。以上により、画素マト
リクス回路が完成する。
Finally, an ITO film is formed to a thickness of 120 nm by a sputtering method, and is patterned to form a pixel electrode 314 as shown in FIG. Thus, the pixel matrix circuit is completed.

【0104】[実施形態6] 本実施形態も実施形態2
の変形例であり、薄膜トランジスタの半導体層を遮蔽す
る遮光膜を形成した例を示す。
[Sixth Embodiment] This embodiment is also the second embodiment.
In this example, a light shielding film for shielding a semiconductor layer of a thin film transistor is formed.

【0105】図19に本実施形態の画素マトリクス回路
の断面図を示す。図19において図9と同じ符号は同じ
構成要素を示す。
FIG. 19 is a sectional view of a pixel matrix circuit according to this embodiment. 19, the same reference numerals as those in FIG. 9 indicate the same components.

【0106】実施形態4、5では保持容量の電極となる
透明導電膜上に形成したが、本実施形態では、遮光膜3
21を透明導電膜と薄膜トランジスタの間に形成する。
ここでは平坦化膜の間に形成する。
In the fourth and fifth embodiments, the light shielding film 3 is formed on the transparent conductive film serving as the electrode of the storage capacitor.
21 is formed between the transparent conductive film and the thin film transistor.
Here, it is formed between the flattening films.

【0107】平坦化膜322、平坦化323はBCBで
成膜されている。平坦化膜322を成膜した後、遮光膜
321を形成し、この表面を覆って基板全面に平坦化膜
323を形成する。
The flattening films 322 and 323 are formed by BCB. After forming the flattening film 322, a light-shielding film 321 is formed, and a flattening film 323 is formed over the entire surface of the substrate so as to cover this surface.

【0108】実施形態5、6では遮光膜を反映した凹凸
が画素電極の表面に生ずるが、本実施形態では、遮光膜
321の凹凸は平坦化膜323により埋め流ことがで
き、ディスクリネーションを抑えることができる。
In the fifth and sixth embodiments, irregularities reflecting the light-shielding film occur on the surface of the pixel electrode. However, in the present embodiment, the irregularities of the light-shielding film 321 can be buried by the flattening film 323 to reduce disclination. Can be suppressed.

【0109】なお、本実施形態の構成を、実施形態2の
以外の実施形態1、3にも適用することができるのは言
うまでもない。
It goes without saying that the configuration of this embodiment can be applied to Embodiments 1 and 3 other than Embodiment 2.

【0110】[実施形態7] 本実施形態は実施形態1
の変形例である。保持容量の透明導電膜を成膜する前
に、平坦化膜表面にCVD法やスパッタ法で絶縁膜を成
膜したものである。図20、図21を用いて、本実施形
態を説明する。なお、図20、図21において、図1〜
図7と同じ符号は同じ構成要素を示す。
[Embodiment 7] This embodiment relates to Embodiment 1.
This is a modified example. Before the formation of the transparent conductive film of the storage capacitor, an insulating film is formed on the surface of the flattening film by a CVD method or a sputtering method. This embodiment will be described with reference to FIGS. 20 and 21, FIGS.
7 denote the same components.

【0111】図20に示すように、BCBでなる平坦化
膜114上には、CVD法で成膜された酸化シリコンで
なる絶縁膜331が形成され、絶縁膜331上に透明導
電膜113と、誘電体となる絶縁膜114、画素電極1
15とでなる保持容量が形成される。
As shown in FIG. 20, an insulating film 331 made of silicon oxide formed by the CVD method is formed on the flattening film 114 made of BCB, and a transparent conductive film 113 is formed on the insulating film 331. Insulating film 114 serving as dielectric, pixel electrode 1
15 is formed.

【0112】無機材料でなる絶縁膜331を形成するこ
とで、透明導電膜113のパターンに用いられる薬液に
よって、樹脂膜が膨潤などの変質、変形を防止できる。
また、絶縁膜114をスパッタ法で成膜した場合、樹脂
でなる平坦化膜112がスパッタガスに含まれる酸素に
よってスパッタエッチングされることが防止できる。
By forming the insulating film 331 made of an inorganic material, it is possible to prevent the resin film from being altered or deformed by swelling or the like by a chemical solution used for the pattern of the transparent conductive film 113.
In the case where the insulating film 114 is formed by a sputtering method, the planarization film 112 made of a resin can be prevented from being sputter-etched by oxygen contained in a sputtering gas.

【0113】誘電体となる絶縁膜114と透明導電膜1
13の下地となる331はほぼ同じ組成の酸化シリコン
膜で形成されている。同じ組成となるようにすること
で、絶縁膜114と331にドレイン電極108に達す
るコンタクトホールを形成する際に、同じエッチング液
または同じエッチングガスに対して、エッチングレート
が等しくなるため、工程の制御が容易になる。以下、図
21を用いて、本実施形態の画素マトリクス回路の作製
工程を説明する。
Insulating film 114 serving as dielectric and transparent conductive film 1
The base 331 of the thirteenth is formed of a silicon oxide film having substantially the same composition. When the same composition is used, when a contact hole reaching the drain electrode 108 is formed in the insulating films 114 and 331, the etching rate becomes the same with respect to the same etching solution or the same etching gas. Becomes easier. Hereinafter, the manufacturing process of the pixel matrix circuit of this embodiment will be described with reference to FIGS.

【0114】ます、実施形態1で説明した工程に従っ
て、BCBでなる平坦化膜112を形成する。(図4
(B)参照。)そして、平坦化膜112表面に接して、
酸化シリコン膜でなる絶縁膜331をPECVD法で成
膜する。絶縁膜膜331の厚さは10〜300nm、ここ
では100nmの厚さに成膜する。絶縁膜331上に実施
形態1と同様に、透明導電膜113、酸化シリコンでな
る絶縁膜113を成膜する。(図20(A))
First, a flattening film 112 made of BCB is formed according to the steps described in the first embodiment. (FIG. 4
See (B). ) Then, in contact with the surface of the planarizing film 112,
An insulating film 331 made of a silicon oxide film is formed by a PECVD method. The insulating film 331 is formed to a thickness of 10 to 300 nm, here 100 nm. As in Embodiment 1, the transparent conductive film 113 and the insulating film 113 made of silicon oxide are formed over the insulating film 331. (FIG. 20A)

【0115】ここでは、絶縁膜331と絶縁膜114を
同じ成膜条件で成膜して、フッ酸に対するエッチングレ
ートが同じになるようにする。原料ガスはH2 ガスで希
釈したSiH4 とO2 を用いる。また、酸化シリコンの
代わりに、原料ガスに、原料ガスはH2 ガスで希釈した
SiH4 とNO2 を用いて、窒化酸化シリコン膜、窒化
シリコン膜を成膜しても良い。
Here, the insulating film 331 and the insulating film 114 are formed under the same film forming conditions so that the etching rates for hydrofluoric acid are the same. As the source gas, SiH 4 and O 2 diluted with H 2 gas are used. Instead of silicon oxide, a silicon nitride oxide film and a silicon nitride film may be formed using SiH 4 and NO 2 diluted with H 2 gas as a source gas.

【0116】次に画素電極233とドレイン電極108
を接続するために、絶縁膜114、331にコンタクト
ホール114a、331aを形成する。フォトレジスト
マスクを形成し、フッ酸を用いて絶縁膜114と331
をエッチングして、コンタクトホール114a、331
aを形成する。(図20(B))
Next, the pixel electrode 233 and the drain electrode 108
Contact holes 114a and 331a are formed in the insulating films 114 and 331. A photoresist mask is formed, and insulating films 114 and 331 are formed using hydrofluoric acid.
Are etched to form contact holes 114a and 331.
a is formed. (FIG. 20 (B))

【0117】次に、コンタクトホール114a、331
aの形成に用いたフォトレジストマスクを用いて、CF
4 、O2 、He2 の混合ガスにより平坦化膜112をエ
ッチングして、コンタクトホール112aを形成する。
(図20(C))
Next, contact holes 114a, 331
a using the photoresist mask used to form
The contact hole 112a is formed by etching the flattening film 112 with a mixed gas of 4 , O 2 and He 2 .
(FIG. 20 (C))

【0118】フォトレジストマスクを除去した後、IT
O膜を厚さ120nmの厚さにスパッタ法で成膜し、パタ
ーニングして、画素電極202を形成する。以上によ
り、画素マトリクス回路が完成する。(図20)
After removing the photoresist mask, the IT mask
An O film is formed to a thickness of 120 nm by a sputtering method and is patterned to form a pixel electrode 202. Thus, the pixel matrix circuit is completed. (FIG. 20)

【0119】本実施形態は実施形態1以外の実施形態2
〜6にも適用できるのはいうまでもなく、保持容量の電
極となる透明導電膜を成膜する前に平坦化膜表面に保持
容量となる誘電体と同じ絶縁膜を成膜すればよい。
This embodiment is a second embodiment other than the first embodiment.
It is needless to say that the same insulating film as the dielectric serving as the storage capacitor may be formed on the surface of the flattening film before forming the transparent conductive film serving as the electrode of the storage capacitor.

【0120】[実施形態8] 本実施形態は実施形態5
の変形例であり、積層構造は実施形態5と同様である
が、上面パターンを変形した例である。
[Embodiment 8] This embodiment is directed to Embodiment 5.
In this modification, the laminated structure is the same as that of the fifth embodiment, but the upper surface pattern is modified.

【0121】図22は、本実施形態の画素マトリクス回
路の上面図を示す。また、図23は図22の鎖線Z−
Z’に沿った断面図である。図24〜図26は作製工程
を示す上面図である。図22では図面が煩雑になるのを
避けるために、保護膜など一部構成要素を省略し、積層
状態と各部材のパターンが同時に分かるようにした。
FIG. 22 is a top view of the pixel matrix circuit of this embodiment. FIG. 23 is a dashed line Z-
It is sectional drawing along Z '. 24 to 26 are top views showing the manufacturing steps. In FIG. 22, some components such as a protective film are omitted in order to avoid complicating the drawing, so that the laminated state and the pattern of each member can be simultaneously understood.

【0122】作製工程は実施形態2や5と同様である。
ここでは、ガラス基板の代わりに、石英基板を使用し
た。薄膜トランジスタを特願平9−55633号、特願
平9−165216号、特願平9−212428号に記
載の方法で作製する。即ち半導体層401を本出願人が
CGS(Continuous Grain Silicon)と呼ぶ(月刊FPDI
ntelligence1998年7月号 98−102頁参
照)、粒界にほとんど不対結合がない、優れた結晶粒の
連続性を有する結晶性シリコンで形成した。
The manufacturing process is the same as in Embodiments 2 and 5.
Here, a quartz substrate was used instead of a glass substrate. A thin film transistor is manufactured by the method described in Japanese Patent Application Nos. 9-55633, 9-165216, and 9-212428. That is, the present applicant calls the semiconductor layer 401 CGS (Continuous Grain Silicon) (Monthly FPDI
ntelligence, July 1998, pp. 98-102), formed of crystalline silicon having excellent grain continuity with almost no dangling bonds at grain boundaries.

【0123】図24に示すように、半導体層401は図
示しないゲート絶縁膜を介してゲート配線402と交差
している。ここでは、ゲート絶縁膜は半導体層401の
熱酸化膜と、CVD法で成膜された窒化酸化シリコンの
2層構造となっている。ゲート配線402は陽極酸化物
で被覆されたアルミニウムでなる。
As shown in FIG. 24, the semiconductor layer 401 intersects with the gate wiring 402 via a gate insulating film (not shown). Here, the gate insulating film has a two-layer structure of a thermal oxide film of the semiconductor layer 401 and silicon nitride oxide formed by a CVD method. The gate wiring 402 is made of aluminum covered with anodic oxide.

【0124】半導体層401を屈曲させることにより、
トリプルゲート構造の薄膜トランジスタを形成する。ゲ
ート配線402を分岐させてマルチゲート構造とするこ
とも可能であるが、本実施形態のようにゲート配線40
2を直線状に、半導体層403を屈曲させるすることに
より、マスク合わせのアライメントが容易であり、また
開口率を高くすることができる。
By bending the semiconductor layer 401,
A thin film transistor having a triple gate structure is formed. Although the gate wiring 402 can be branched to form a multi-gate structure, as in the present embodiment, the gate wiring 40
By bending the semiconductor layer 403 in a straight line, mask alignment can be easily performed and the aperture ratio can be increased.

【0125】次に、ゲート配線402を覆って、酸化シ
リコンでなる層間絶縁膜403を形成する。コンタクト
部Co4 、Co5 において半導体層401に達するコンタク
トホールを層間絶縁膜403に形成し、ソース配線40
4、ドレイン電極405を形成する。(図24)
Next, an interlayer insulating film 403 made of silicon oxide is formed to cover the gate wiring 402. In the contact portions Co4 and Co5, contact holes reaching the semiconductor layer 401 are formed in the interlayer insulating film 403, and the source wiring 40 is formed.
4. The drain electrode 405 is formed. (FIG. 24)

【0126】次に、石英基板全面を覆って、PECVD
法で厚さ330nmの窒化シリコン膜を成膜し、パターニ
ングして保護膜406を形成する。このパターニングで
は、図25に示すように、窒化シリコン膜はドレイン電
極405上のコンタクト部Co6だけでなく、画素電極4
13と重なる部分をできるだけ除去した。即ち、透過率
を向上させるために、薄膜トランジスタを覆っている部
分を除いて、表示部に存在する窒化膜をできるだけ除去
した。
Next, the entire surface of the quartz substrate is covered with PECVD.
A silicon nitride film having a thickness of 330 nm is formed by a method and patterned to form a protective film 406. In this patterning, as shown in FIG. 25, the silicon nitride film is formed not only on the contact portion Co6 on the drain electrode 405 but also on the pixel electrode 4
The portion overlapping with No. 13 was removed as much as possible. That is, in order to improve the transmittance, the nitride film existing on the display portion was removed as much as possible except for the portion covering the thin film transistor.

【0127】この保護膜406の構造を実施形態1〜6
に適用することは容易である。
The structure of the protective film 406 is changed from the first to sixth embodiments.
It is easy to apply.

【0128】次に、図26に示すように、石英基板全面
にBCBでなる平坦化膜407を形成する。平坦化膜4
07上に厚さ200nmのチタン膜を成膜し、パターニン
グして遮光膜408を形成する。遮光膜408は薄膜ト
ランジスタごと(画素ごと)に分断されて形成されて、
ソース配線402とドレイン電極405の隙間に重なっ
て形成した。この隙間で露出している半導体層402と
遮光膜408が交差するため、半導体層402に光が照
射されることが防止できる。
Next, as shown in FIG. 26, a flattening film 407 made of BCB is formed on the entire surface of the quartz substrate. Flattening film 4
A titanium film having a thickness of 200 nm is formed on the substrate 07 and patterned to form a light-shielding film 408. The light-shielding film 408 is divided and formed for each thin film transistor (for each pixel).
It was formed to overlap the gap between the source wiring 402 and the drain electrode 405. Since the light-shielding film 408 and the semiconductor layer 402 exposed in the gap intersect, the semiconductor layer 402 can be prevented from being irradiated with light.

【0129】次に、遮光膜408を覆って、基板全面に
BCB膜でなる平坦化膜409を形成する。平坦化膜4
09に接して、厚さ115nmのITO膜を透明導電膜4
09として基板全面にスパッタ法で成膜した。そして、
図27に示すように、透明導電膜410に平坦化膜40
9に達するコンタクトホール410aを形成する。この
コンタクトホール410aは、保護膜406に形成され
たコンタクトホール406aと同じ位置、同じ大きさに
形成されるようにした。
Next, a flattening film 409 made of a BCB film is formed on the entire surface of the substrate so as to cover the light shielding film 408. Flattening film 4
09, an ITO film having a thickness of 115 nm is formed on the transparent conductive film 4.
09, a film was formed on the entire surface of the substrate by sputtering. And
As shown in FIG. 27, the planarizing film 40
9 is formed. The contact hole 410a is formed at the same position and the same size as the contact hole 406a formed in the protective film 406.

【0130】基板全面に、PECVD法で保持容量の誘
電体となる絶縁膜411を形成する。ここでは絶縁膜4
11として厚さ150nmの酸化シリコン膜を形成する。
(図23参照)
An insulating film 411 serving as a dielectric of a storage capacitor is formed on the entire surface of the substrate by PECVD. Here, the insulating film 4
As 11, a silicon oxide film having a thickness of 150 nm is formed.
(See FIG. 23)

【0131】同じフォトレジストマスクを用いて、絶縁
膜411及び平坦化膜407、409にコンタクトホー
ルを形成し、コンタクト部Co6においてドレイン電極4
05を露出させる。
Using the same photoresist mask, contact holes are formed in the insulating film 411 and the planarizing films 407 and 409, and the drain electrode 4 is formed in the contact portion Co6.
05 is exposed.

【0132】次に、基板全面にアクリル膜をスピンコー
ト法で成膜し、図22に示すようにパターニングして絶
縁膜412を形成する。絶縁膜412には、コンタクト
部Co6において、ドレイン電極405に達するコンタク
トホールが形成されていおり、またトランジスタごとに
分離されており、ほぼドレイン電極405を覆ってい
る。
Next, an acrylic film is formed on the entire surface of the substrate by spin coating, and is patterned to form an insulating film 412 as shown in FIG. In the insulating film 412, a contact hole reaching the drain electrode 405 is formed in the contact portion Co6, and the contact hole is separated for each transistor and almost covers the drain electrode 405.

【0133】最後に、スパッタ法でITO膜を厚さ11
0nmに成膜し、パターニングして画素電極413を形成
する。画素電極413はコンタクト部Co6においてドレ
イン電極405に接続されている。以上で画素マトリク
ス回路が完成する。
Finally, an ITO film having a thickness of 11 was formed by sputtering.
A film is formed to a thickness of 0 nm and patterned to form a pixel electrode 413. The pixel electrode 413 is connected to the drain electrode 405 at the contact part Co6. Thus, the pixel matrix circuit is completed.

【0134】上述したように、本出願人がCGSと呼ぶ
結晶性シリコンで半導体層401を形成したため、同じ
石英基板上に画素マトリクス回路と同時に作製されるゲ
ートドライバ回路、及びソースドライバ回路も高性能に
することができ、高周波数のクロック信号を処理するこ
とが可能であり、さらにプリチャージ回路も薄膜トラン
ジスタで同じ石英基板上に作製することができた。
As described above, since the semiconductor layer 401 is formed of crystalline silicon called CGS by the present applicant, the gate driver circuit and the source driver circuit manufactured simultaneously with the pixel matrix circuit on the same quartz substrate have high performance. Thus, a high-frequency clock signal can be processed, and a precharge circuit can be formed over the same quartz substrate using a thin film transistor.

【0135】本実施形態の画素構造は、実施形態5だけ
でなく、他の実施形態に適用できることは明らかであ
る。例えば、実施形態1に適用すると場合には絶縁膜4
12を省略した構成になり、実施形態3に適用する場合
には、絶縁膜231のパターン形状は絶縁膜412と同
様とすればよい。また、実施形態4、5に対応する場合
には、遮光膜408と透明導電膜410との積層順序を
変更することで、容易に行える。
It is clear that the pixel structure of this embodiment can be applied to not only the fifth embodiment but also other embodiments. For example, when applied to the first embodiment, the insulating film 4
In the case where the configuration is omitted from FIG. 12 and applied to the third embodiment, the pattern shape of the insulating film 231 may be the same as that of the insulating film 412. In the case of Embodiments 4 and 5, this can be easily performed by changing the stacking order of the light-shielding film 408 and the transparent conductive film 410.

【0136】[実施形態9] 本実施形態は実施形態8
の変形例であり、絶縁膜412のパターンを変形した。
[Embodiment 9] This embodiment is an embodiment 8 of the present invention.
In this modification, the pattern of the insulating film 412 is modified.

【0137】図22、図23に示すように、実施形態8
では隣接する画素電極413の間には、アクリルでなる
絶縁膜412と、酸化シリコンでなる絶縁膜413が露
出する。
As shown in FIG. 22 and FIG.
Then, between adjacent pixel electrodes 413, an insulating film 412 made of acrylic and an insulating film 413 made of silicon oxide are exposed.

【0138】これは画素電極を形成するために除去され
る部分のITO膜の下地が、アクリルと酸化シリコンと
いう材料の異なる膜になっていることを示している。こ
のため、アクリル上と酸化シリコン上とで、ITO膜の
エッチングレートが大きく異なるという問題点が発生す
ることがあった。
This indicates that the base of the ITO film which is removed to form the pixel electrode is made of a different material such as acrylic and silicon oxide. For this reason, there has been a problem that the etching rate of the ITO film is significantly different between acrylic and silicon oxide.

【0139】本実施形態はこの問題点を解消するため、
アクリルでなる絶縁膜412のパターンを変形し、図2
8に示すように、エッチングされる部分のITO膜の下
地をアクリルでなる絶縁膜501に統一した。なお、図
28において、図22と同じ符号は同じ構成要素を示
す。
This embodiment solves this problem.
By changing the pattern of the insulating film 412 made of acrylic,
As shown in FIG. 8, the base of the ITO film in the portion to be etched was unified with an insulating film 501 made of acrylic. 28, the same reference numerals as those in FIG. 22 denote the same components.

【0140】このため、絶縁膜421はドレイン電極4
05だけでなく、ゲート配線402、ソース配線404
をも覆って形成され、画素マトリクス回路で一体にな
る。
Therefore, the insulating film 421 is formed on the drain electrode 4
05, the gate wiring 402, the source wiring 404
And are integrated with the pixel matrix circuit.

【0141】また実施形態1、3では、除去される部分
のITO膜の下地は保持容量の誘電体となる絶縁膜11
3、232だけであるので、上記の問題点は解消されて
いる。
In the first and third embodiments, the base of the ITO film in the portion to be removed is the insulating film 11 serving as the dielectric of the storage capacitor.
Since there are only 3 and 232, the above problem is solved.

【0142】[実施形態10]本実施形態は、本発明を
電子機器に応用した例である。本実施形態の電子機器
は、実施形態1〜9において説明したアクティブマトリ
クス基板を用いた液晶表示装置を搭載している。この様
な電子機器としては、ビデオカメラ、スチルカメラ、プ
ロジェクター、プロジェクションTV、ヘッドマウント
ディスプレイ、カーナビゲーションシステム、パーソナ
ルコンピュータ、携帯情報端末(モバイルコンピュー
タ、携帯電話、電子書籍等)などが挙げられる。それら
の一例を図29に示す。
[Embodiment 10] This embodiment is an example in which the present invention is applied to electronic equipment. The electronic apparatus of the present embodiment has the liquid crystal display device using the active matrix substrate described in the first to ninth embodiments. Examples of such electronic devices include a video camera, a still camera, a projector, a projection TV, a head-mounted display, a car navigation system, a personal computer, and a portable information terminal (mobile computer, mobile phone, electronic book, and the like). One example of them is shown in FIG.

【0143】図29(A)は携帯電話であり、本体20
01、音声出力部2002、音声入力部2003、表示
装置2004、操作スイッチ2005、アンテナ200
6で構成される。本発明を表示装置2004に適用する
ことができる。
FIG. 29A shows a mobile phone, and the main body 20 is shown.
01, audio output unit 2002, audio input unit 2003, display device 2004, operation switch 2005, antenna 200
6. The present invention can be applied to the display device 2004.

【0144】図29(B)はビデオカメラであり、本体
2101、表示装置2102、音声入力部2103、操
作スイッチ2104、バッテリー2105、受像部21
06で構成される。本発明を表示装置2102に適用す
ることができる。
FIG. 29B shows a video camera, which includes a main body 2101, a display device 2102, an audio input unit 2103, an operation switch 2104, a battery 2105, and an image receiving unit 21.
06. The present invention can be applied to the display device 2102.

【0145】図29(C)はモバイルコンピュータ(モ
ービルコンピュータ)であり、本体2201、カメラ部
2202、受像部2203、操作スイッチ2204、表
示装置2205で構成される。本発明は表示装置220
5等に適用できる。
FIG. 29C shows a mobile computer (mobile computer), which comprises a main body 2201, a camera section 2202, an image receiving section 2203, operation switches 2204, and a display device 2205. The present invention relates to a display device 220.
5 and so on.

【0146】図29(D)はゴーグル型ディスプレイで
あり、本体2301、表示装置2302、アーム部23
03で構成される。本発明は表示装置2302に適用す
ることができる。
FIG. 29D shows a goggle type display, which comprises a main body 2301, a display device 2302, and an arm 23.
03. The present invention can be applied to the display device 2302.

【0147】図29(E)はリア型プロジェクターであ
り、本体2401、光源2402、表示装置2403、
偏光ビームスプリッタ2404、リフレクター240
5、2406、スクリーン2407で構成される。本発
明は表示装置2403に適用することができる。
FIG. 29E shows a rear type projector, in which a main body 2401, a light source 2402, a display device 2403,
Polarizing beam splitter 2404, reflector 240
5, 2406 and a screen 2407. The invention can be applied to the display device 2403.

【0148】図29(F)は携帯書籍(電子書籍)であ
り、本体2501、表示装置2502、2503、記憶
媒体2504、操作スイッチ2505で構成される。本
発明は表示装置2502、2503に適用することがで
きる。
FIG. 29F shows a portable book (electronic book), which includes a main body 2501, display devices 2502 and 2503, a storage medium 2504, and operation switches 2505. The present invention can be applied to the display devices 2502 and 2503.

【0149】以上の様に、本発明の適用範囲は極めて広
く、液晶表示装置を画面に用いたあらゆる分野の電子機
器(半導体装置)に適用することが可能である。
As described above, the applicable range of the present invention is extremely wide, and the present invention can be applied to electronic devices (semiconductor devices) in all fields using a liquid crystal display device for a screen.

【0150】[0150]

【発明の効果】本発明によって、従来の画素電極と透明
導電膜を電極対に用いた保持容量において、画素電極と
透明導電膜がショートすることを防止できるため、歩留
まりが向上され、また信頼性の高い半導体装置を作製す
ることが可能になった。
According to the present invention, in a conventional storage capacitor using a pixel electrode and a transparent conductive film as an electrode pair, a short circuit between the pixel electrode and the transparent conductive film can be prevented, so that the yield is improved and the reliability is improved. It has become possible to manufacture a semiconductor device with high performance.

【図面の簡単な説明】[Brief description of the drawings]

【図1】 画素マトリクス回路の断面図。(実施形態
1)
FIG. 1 is a cross-sectional view of a pixel matrix circuit. (Embodiment 1)

【図2】 画素マトリクス回路の上面図。(実施形態
1)
FIG. 2 is a top view of a pixel matrix circuit. (Embodiment 1)

【図3】 画素マトリクス回路の作製工程を説明するた
めの断面図。(実施形態1)
FIG. 3 is a cross-sectional view illustrating a manufacturing process of a pixel matrix circuit. (Embodiment 1)

【図4】 画素マトリクス回路の作製工程を説明するた
めの断面図。(実施形態1)
FIG. 4 is a cross-sectional view illustrating a manufacturing process of a pixel matrix circuit. (Embodiment 1)

【図5】 画素マトリクス回路の作製工程を説明するた
めの断面図。(実施形態1)
FIG. 5 is a cross-sectional view illustrating a manufacturing process of a pixel matrix circuit. (Embodiment 1)

【図6】液晶表示装置の1画素の等価回路。(実施形態
1)
FIG. 6 is an equivalent circuit of one pixel of a liquid crystal display device. (Embodiment 1)

【図7】アクティブマトリクス型液晶表示装置の概略の
構成図。(実施形態1)
FIG. 7 is a schematic configuration diagram of an active matrix liquid crystal display device. (Embodiment 1)

【図8】 画素マトリクス回路の断面図。(実施形態
2)
FIG. 8 is a cross-sectional view of a pixel matrix circuit. (Embodiment 2)

【図9】 画素マトリクス回路の上面図。(実施形態
2)
FIG. 9 is a top view of a pixel matrix circuit. (Embodiment 2)

【図10】 画素マトリクス回路の作製工程を説明する
ための断面図。(実施形態2)
FIG. 10 is a cross-sectional view illustrating a manufacturing process of a pixel matrix circuit. (Embodiment 2)

【図11】 画素マトリクス回路の作製工程を説明する
ための断面図。(実施形態2)
FIG. 11 is a cross-sectional view illustrating a manufacturing process of a pixel matrix circuit. (Embodiment 2)

【図12】 画素マトリクス回路の断面図。(実施形
態3)
FIG. 12 is a cross-sectional view of a pixel matrix circuit. (Embodiment 3)

【図13】 画素マトリクス回路の作製工程を説明する
ための断面図。(実施形態3)
FIG. 13 is a cross-sectional view illustrating a manufacturing process of a pixel matrix circuit. (Embodiment 3)

【図14】 画素マトリクス回路の続く作製工程を説明
するための断面図。(実施形態3)
FIG. 14 is a cross-sectional view illustrating a subsequent manufacturing process of the pixel matrix circuit. (Embodiment 3)

【図15】 画素マトリクス回路の断面図。(実施形
態4)
FIG. 15 is a cross-sectional view of a pixel matrix circuit. (Embodiment 4)

【図16】 画素マトリクス回路の作製工程を説明する
ための断面図。(実施形態4)
FIG. 16 is a cross-sectional view illustrating a manufacturing process of a pixel matrix circuit. (Embodiment 4)

【図17】 画素マトリクス回路の断面図。(実施形
態5)
FIG. 17 is a cross-sectional view of a pixel matrix circuit. (Embodiment 5)

【図18】 画素マトリクス回路の作製工程を説明する
ための断面図。(実施形態5)
FIG. 18 is a cross-sectional view illustrating a manufacturing process of a pixel matrix circuit. (Embodiment 5)

【図19】 画素マトリクス回路の断面図。(実施形態
6)
FIG. 19 is a cross-sectional view of a pixel matrix circuit. (Embodiment 6)

【図20】 画素マトリクス回路の断面図。(実施形態
7)
FIG. 20 is a cross-sectional view of a pixel matrix circuit. (Embodiment 7)

【図21】 画素マトリクス回路の作製工程を説明する
ための断面図。(実施形態7)
FIG. 21 is a cross-sectional view illustrating a manufacturing process of a pixel matrix circuit. (Embodiment 7)

【図22】画素マトリクス回路の上面図。(実施形態
8)
FIG. 22 is a top view of a pixel matrix circuit. (Embodiment 8)

【図23】 図22の鎖線Z−Z’に沿った断面図。
(実施形態8)
FIG. 23 is a sectional view taken along a chain line ZZ ′ in FIG. 22;
(Embodiment 8)

【図24】画素マトリクス回路の作製工程を説明するた
めの断面図。(実施形態8)
FIG. 24 is a cross-sectional view illustrating a manufacturing process of a pixel matrix circuit. (Embodiment 8)

【図25】画素マトリクス回路の作製工程を説明するた
めの断面図。(実施形態8)
FIG. 25 is a cross-sectional view illustrating a manufacturing process of a pixel matrix circuit. (Embodiment 8)

【図26】画素マトリクス回路の作製工程を説明するた
めの断面図。(実施形態8)
FIG. 26 is a cross-sectional view illustrating a manufacturing process of a pixel matrix circuit. (Embodiment 8)

【図27】画素マトリクス回路の作製工程を説明するた
めの断面図。(実施形態8)
FIG. 27 is a cross-sectional view illustrating a manufacturing process of a pixel matrix circuit. (Embodiment 8)

【図28】 画素マトリクス回路の上面図。(実施形態
9)
FIG. 28 is a top view of a pixel matrix circuit. (Embodiment 9)

【図29】 電子機器の一例を示す図。FIG. 29 illustrates an example of an electronic device.

【図30】 従来の画素マトリクス回路の断面図。FIG. 30 is a cross-sectional view of a conventional pixel matrix circuit.

───────────────────────────────────────────────────── フロントページの続き Fターム(参考) 2H092 JA26 JA29 JA38 JA42 JA44 JB13 JB23 JB32 JB33 JB38 JB51 JB57 JB58 JB63 JB69 KA04 KA07 KA16 KA18 KB22 KB24 MA07 MA08 MA14 MA15 MA16 MA18 MA19 MA20 MA23 MA29 MA30 MA33 MA35 MA37 MA41 NA16 NA22 NA25 NA27 PA06 QA07  ────────────────────────────────────────────────── ─── Continued on the front page F-term (reference) 2H092 JA26 JA29 JA38 JA42 JA44 JB13 JB23 JB32 JB33 JB38 JB51 JB57 JB58 JB63 JB69 KA04 KA07 KA16 KA18 KB22 KB24 MA07 MA08 MA14 MA15 MA16 MA18 MA19 MA20 MA23 MA35 MA33 NA22 NA25 NA27 PA06 QA07

Claims (15)

【特許請求の範囲】[Claims] 【請求項1】 薄膜トランジスタに接続された画素電極
と、 前記薄膜トランジスタを覆う樹脂膜と、 前記樹脂膜上の透明導電膜、該透明導電膜に接する絶縁
膜と、該絶縁膜に接する前記画素電極とを有する保持容
量と、 前記画素電極と前記薄膜トランジスタを接続するための
前記透明導電膜に形成されたコンタクトホールと、を有
し、 前記絶縁膜は前記透明導電膜のコンタクトホールの側部
を覆い、かつ前記樹脂膜に接していることを特徴とする
半導体装置。
A pixel electrode connected to the thin film transistor, a resin film covering the thin film transistor, a transparent conductive film on the resin film, an insulating film in contact with the transparent conductive film, and the pixel electrode in contact with the insulating film. And a contact hole formed in the transparent conductive film for connecting the pixel electrode and the thin film transistor. The insulating film covers a side portion of the contact hole of the transparent conductive film, And a semiconductor device in contact with the resin film.
【請求項2】 請求項1において、前記絶縁膜は化学気
相法で成膜された膜であることを特徴とする半導体装
置。
2. The semiconductor device according to claim 1, wherein the insulating film is a film formed by a chemical vapor deposition method.
【請求項3】 請求項1又2において、前記樹脂膜はベ
ンゾシクロブテンであることを特徴とする半導体装置。
3. The semiconductor device according to claim 1, wherein said resin film is made of benzocyclobutene.
【請求項4】 薄膜トランジスタに接続された画素電極
と、 前記薄膜トランジスタを覆う第1の樹脂膜と、 前記第1の樹脂膜上の透明導電膜と、該透明導電膜に接
する絶縁膜と、該絶縁膜に接する前記画素電極とを有す
る保持容量と、 前記画素電極と前記薄膜トランジスタを接続するための
前記透明導電膜、前記絶縁膜、前記第1の樹脂膜それぞ
れに形成されたコンタクトホールと、 前記絶縁膜、前記第1の樹脂膜のコンタクトホールの側
面を覆う第2の樹脂膜と、を有し、 前記絶縁膜は前記透明導電膜のコンタクトホールの側部
を覆い、かつ前記第1の樹脂膜に接していることを特徴
とする半導体装置。
4. A pixel electrode connected to the thin film transistor; a first resin film covering the thin film transistor; a transparent conductive film on the first resin film; an insulating film in contact with the transparent conductive film; A storage capacitor having the pixel electrode in contact with a film, a contact hole formed in each of the transparent conductive film, the insulating film, and the first resin film for connecting the pixel electrode and the thin film transistor; A second resin film that covers a side surface of the contact hole of the first resin film, wherein the insulating film covers a side portion of the contact hole of the transparent conductive film, and the first resin film A semiconductor device, which is in contact with a semiconductor device.
【請求項5】 請求項4において、前記絶縁膜は化学気
相法で成膜された膜であることを特徴とする半導体装
置。
5. The semiconductor device according to claim 4, wherein the insulating film is a film formed by a chemical vapor deposition method.
【請求項6】 請求項4又5において、前記第1の樹脂
膜はベンゾシクロブテンであることを特徴とする半導体
装置。
6. The semiconductor device according to claim 4, wherein the first resin film is made of benzocyclobutene.
【請求項7】 請求項4〜6のいずれか1項において、
前記第2の樹脂膜はベンゾシクロブテン、アクリル又は
ポリイミドであることを特徴とする半導体装置。
7. The method according to claim 4, wherein
A semiconductor device, wherein the second resin film is made of benzocyclobutene, acrylic, or polyimide.
【請求項8】 薄膜トランジスタに接続された画素電極
と、 前記薄膜トランジスタを覆う樹脂膜と、 前記樹脂膜上の透明導電膜と、該透明導電膜に接する第
1の絶縁膜と、前記第1の絶縁膜に接する前記画素電極
とを有する保持容量と、 前記画素電極と前記薄膜トランジスタを接続するための
前記透明導電膜に形成されたコンタクトホールと、 前記透明導電膜のコンタクトホールの側部を覆い、かつ
前記樹脂膜及び前記第1の絶縁膜に接する第2の絶縁膜
と、を有することを特徴とする半導体装置。
8. A pixel electrode connected to the thin film transistor; a resin film covering the thin film transistor; a transparent conductive film on the resin film; a first insulating film in contact with the transparent conductive film; A storage capacitor having the pixel electrode in contact with a film, a contact hole formed in the transparent conductive film for connecting the pixel electrode and the thin film transistor, and covering a side portion of the contact hole of the transparent conductive film, and And a second insulating film in contact with the resin film and the first insulating film.
【請求項9】 請求項8において、前記第1の絶縁膜は
化学気相法で成膜された膜であることを特徴とする半導
体装置。
9. The semiconductor device according to claim 8, wherein the first insulating film is a film formed by a chemical vapor deposition method.
【請求項10】 請求項8又は9において、前記第2の
絶縁膜は化学気相法で成膜された膜であることを特徴と
する半導体装置。
10. The semiconductor device according to claim 8, wherein the second insulating film is a film formed by a chemical vapor deposition method.
【請求項11】 請求項8〜10のいずれか1項におい
て、前記樹脂膜はベンゾシクロブテンで形成されている
ことを特徴とする半導体装置。
11. The semiconductor device according to claim 8, wherein said resin film is formed of benzocyclobutene.
【請求項12】 請求項1〜11のいずれか1項におい
て、前記薄膜トランジスタの半導体層と交差する遮光膜
を有することを特徴とする半導体装置。
12. The semiconductor device according to claim 1, further comprising a light-shielding film intersecting a semiconductor layer of the thin film transistor.
【請求項13】 請求項1〜12のいずれか1項に記載
の半導体装置は、アクティブマトリクス型液晶表示装置
のアクティブマトリクス基板である。
13. The semiconductor device according to claim 1, which is an active matrix substrate of an active matrix type liquid crystal display device.
【請求項14】 請求項1〜12のいずれか1項に記載
の半導体装置は、アクティブマトリクス型液晶表示装置
である。
14. A semiconductor device according to claim 1, wherein the semiconductor device is an active matrix type liquid crystal display device.
【請求項15】 請求項1〜12のいずれか1項に記載
の半導体装置は、ビデオカメラ、デジタルカメラ、プロ
ジェクタ、ゴーグル型表示装置、カーナビゲーションシ
ステム、パーソナルコンピュータ又は携帯型情報端末で
ある。
15. The semiconductor device according to claim 1, wherein the semiconductor device is a video camera, a digital camera, a projector, a goggle-type display device, a car navigation system, a personal computer, or a portable information terminal.
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