JP2000242754A - Ic card - Google Patents

Ic card

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JP2000242754A JP11044834A JP4483499A JP2000242754A JP 2000242754 A JP2000242754 A JP 2000242754A JP 11044834 A JP11044834 A JP 11044834A JP 4483499 A JP4483499 A JP 4483499A JP 2000242754 A JP2000242754 A JP 2000242754A
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秀昭 是此田
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Abstract

PROBLEM TO BE SOLVED: To insure a stable data writing operation to a built-in EEPROM even when power supply energy is insufficient when a non-contact type IC card is made to be separated from a host. SOLUTION: This non-contact type IC card includes an IC chip where an antenna coil performing the transmission and reception of an RF signal, a semiconductor memory and a control circuit are formed. In such a case, the IC chip contains a circuit 82 generating an interval power supply voltage from an RF signal input, a circuit 85 restoring a received data signal, a circuit 84 generating a system clock, an EEPROM 87c, a circuit 12 which receives an internal power supply and generates a boosted voltage for EEPROM supply, a detection circuit 11 which detects when the internal power supply voltage falls below a fixed value and outputs a detection flag and a control circuit 15 which controls so that data rewriting to the EEPROM can not be performed when the detection flag signal is received.

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【発明の属する技術分野】本発明は、ICカードに係り、特に内部電源電圧低下検出回路、電源昇圧回路、乱数発生回路に関するもので、例えば電波を用いて電力の受信およびデータの送受信を行う非接触型のカードとか接触型のICカードなどに使用されるものである。 BACKGROUND OF THE INVENTION The present invention relates to an IC card, especially an internal power supply voltage drop detection circuit, a power supply boost circuit, relates the random number generating circuit, for example, non-performing transmission and reception of the reception and data power using radio waves and it is used like a contact type card Toka contact IC card.

【0002】 [0002]

【従来の技術】図7(a)は、電波を用いてデータを送受信する非接触型のタグ識別(RadioFrequency Identif BACKGROUND ART FIG. 7 (a), non-contact tag identification of transmitting and receiving data using radio waves (RadioFrequency Identif
ication;RFID)システムの全体の構成の一例を示す。 ication; RFID) shows an example of the overall configuration of the system.

【0003】このRFIDシステムは、パーソナルコンピュータ、コントローラ、アンテナ等で構成されるホストと、トランスポンダあるいはデータ・キャリアと称される非接触型タグで構成される。 [0003] The RFID system, a personal computer, controller, and the host and an antenna or the like, and a non-contact tag called a transponder or data carrier.

【0004】非接触型タグは、図7(b)、(c)に示すように、電力受信、データ受信/送信を兼ねるアンテナコイル71と、メモリおよびASICが1チップ化されたモノリシックRFIDチップ72を内蔵するシンプルな構成であり、以下、無線カードと記す。 [0004] Non-contact tag, as shown in FIG. 7 (b), (c), the power receiving, the antenna coil 71 also serving as a data reception / transmission, monolithic RFID chip 72 memory and ASIC is one chip a built-in is a simple configuration, hereinafter referred to as a wireless card.

【0005】上記したようなRFIDシステムによれば、ホスト側から必要に応じてコマンドおよびデータを電波の搬送波信号に乗せて送信し、無線カード側ではその搬送波信号により必要な電力を発生させ、データの書き込みおよび読み出しと送信に利用してホスト側に情報を返すので、電池が不要である。 [0005] According to the RFID system as described above, if necessary from the host to send put commands and data to the radio carrier signal to generate the power required by the carrier signal in radio card side, data since utilized with the transmission write and read return information to the host side, the battery is not required.

【0006】したがって、ホスト側は、無線カードのメモリの記憶内容を電波を使って非接触で読み取り、メモリの内容を書き換えることにより、RFIDシステムを人の入退出などの管理に活用することが可能である。 Accordingly, the host side reads the contents stored in the memory of the wireless card with the radio wave without contact, by rewriting the contents of the memory, you can take advantage of RFID systems to manage such human entrance and exit it is.

【0007】例えば服のポケットに定期券用の無線カードを入れたまま改札したり、無線カードを自動車につけて走り、高速道路の料金所でいちいち精算するために止まらなくて済むようにするとか、人との介在なしに駐車場の出入りを監視・管理するなどの用途が考えられる。 [0007] or ticket gate without turning the wireless card for a season ticket to the clothes of the pocket, for example, ran with a wireless card in the car, always try to eliminate the need stop to every time settlement in the tollgate of the highway, applications can be considered, such as for monitoring and management in and out of the parking lot without the intervention of a person.
また、家畜や回遊魚の行動を管理するために使用することが可能である。 In addition, it is possible to use in order to manage the behavior of livestock and migratory fish.

【0008】図8は、図7中の無線カードの従来例を具体的に示す。 [0008] Figure 8 is specifically showing a conventional example of a radio card in FIG.

【0009】即ち、アンテナコイル71は、外部から入力する電波(例えばデータ信号により振幅変調されたA [0009] That is, the antenna coil 71, A which is amplitude-modulated by a radio wave (e.g., data signal input from the outside
SK信号)を検知してRF信号を生成するLC回路(L LC circuit for generating an RF signal by detecting the SK signal) (L
はインダクタンス、Cはキャパシタンス)として作用する。 Inductance, C is acting as a capacitance).

【0010】前記チップ72は、前記アンテナコイルからRF信号入力端子81に入力するRF信号を整流・平滑・定電圧化して無線カードの内部電源(直流電圧)を生成する内部電源生成回路82と、この内部電源生成回路で生成された電源電圧の立ち上がりを検出してパワーオン信号を出力するパワーオン回路83と、前記RF信号入力を波形整形し、必要に応じて分周してシステムクロック信号を生成するクロック生成回路84と、前記R [0010] The chip 72 includes an internal power supply generating circuit 82 for generating an internal power supply (DC voltage) of the wireless card RF signal input from the antenna coil to the RF signal input terminal 81 is rectified and smoothed, a constant voltage, a power-on circuit 83 for outputting a power-on signal by detecting the rising edge of the generated supply voltage internal power supply generation circuit, wherein the RF signal input to the waveform shaping, the system clock signal by dividing optionally a clock generation circuit 84 which generates the R
F信号入力をフィルタ処理してコマンド信号、データ信号を復元するデータ復調回路85と、送信パルス生成回路86と、半導体メモリ部87と、制御回路88とを具備する。 Command signal F signal input filters, a data demodulation circuit 85 for restoring the data signal, a transmission pulse generating circuit 86 comprises a semiconductor memory 87, and a control circuit 88.

【0011】前記制御回路88は、CPU(中央処理装置)(あるいは制御ロジック回路)を有し、前記内部電源およびシステムクロック信号が入力する。 [0011] The control circuit 88 includes a CPU (central processing unit) (or the control logic circuit), the internal power supply and the system clock signal is inputted.

【0012】前記送信パルス生成回路86は、前記RF [0012] The transmit pulse generator circuit 86, the RF
信号入力端子81と接地電位端との間に接続された例えばNMOSトランジスタが接続されてなり、そのゲートに前記CPU88の送信データ出力ポートから送信データが与えられる。 Signal and the input terminal 81 becomes the connection has been for example NMOS transistors is connected between a ground potential terminal, it is given transmitted data from the transmission data output port of the CPU88 to the gate.

【0013】前記半導体メモリ部87には、プログラムや固定データを格納したROM(読み出し専用メモリ) [0013] The semiconductor memory unit 87 stores programs and fixed data ROM (read only memory)
87a、データを一時的に格納するためのRAM(ランダムアクセスメモリ)87b、データを長期間格納可能な不揮発性メモリおよびメモリアドレス選択回路87d 87a, RAM (Random Access Memory) for temporarily storing data 87b, the data long term storage nonvolatile memory and a memory address selecting circuits 87d
を含む。 including.

【0014】上記不揮発性メモリとして、例えばEEP [0014] As the non-volatile memory, for example EEP
ROM(電気的消去・再書込可能なメモリ)あるいはF ROM (electrically erasable, rewritable memory) or F
RAM(強誘電体メモリ)が使用されるが、本例ではデータの書き替え(消去および書き込み)に昇圧電圧を必要とするEEPROM87cが使用されている。 Although RAM (ferroelectric memory) is used, in this example EEPROM87c requiring a boosted voltage in rewriting data (erase and write) are used. これに対応して、前記内部電源を受けて前記昇圧電圧を生成するための電源昇圧回路89が設けられている。 Correspondingly, the power boost circuit 89 for generating the boosted voltage by receiving the internal power supply is provided.

【0015】ところで、前述したように、無線カードを使用する際、電波を送信するホスト(リード/ライト側)に接近させてエネルギーの供給を受けると共にデータの授受を行い、必要に応じて前記EEPROM87c By the way, as described above, when using a wireless card, it is brought closer to the host (read / write side) that transmits signals transmits and receives data with supplied with energy, the optionally EEPROM87c
にデータの書き込みを行う。 Writes the data to.

【0016】この際、無線カードがホストに接近している場合には、供給される電界が強力であり、EEPRO [0016] At this time, when the wireless card is close to the host is a potent electric field is supplied, EEPRO
M87cに対するデータ書き込みの途中で電源エネルギーが不足するおそれはないが、無線カードがホストから離れていくと、供給される電界が弱くなり、データ書き込みの途中で電源エネルギーが不足し、書き込み動作を中止しなければならないという不具合が発生することがあった。 Although there is no risk that the power energy is insufficient in the course of writing data in the M87c, the wireless card moves away from the host, the electric field supplied becomes weak, the power supply energy shortage in the middle of data writing, stops the write operation problem that you must have had to occur.

【0017】この対策の一例として、従来、前記EEP [0017] As an example of this countermeasure, conventionally, the EEP
ROM87cに対して実際にはデータを記憶させないが擬似書き込み動作を行わせ、無線カードの電源電圧が低下しないか否かの確認を行う機能を正規の書き込み動作の前に追加することによって、無線カードの安定な動作を維持する方法がある。 Actually it causes not to store the data to perform the pseudo write operation to ROM87c, by adding the function of the power supply voltage of the wireless card to confirm whether or not not decrease prior to the normal write operation, the radio card there is a way to maintain stable operation.

【0018】しかし、このような方法は、無線カードに対するデータ書き込みの処理時間が余分にかかるという問題がある。 [0018] However, this method has a problem that it takes extra processing time of the data writing to the radio card.

【0019】また、前記対策の他の例として、前記内部電源生成回路82で生成された電源電圧を検出し、ある程度以下に低下した場合に前記EEPROM87cに対するデータ書き込み動作を停止する方法がある。 Further, as another example of the measures, the detected power supply voltage generated by the internal power generation circuit 82, there is a method of stopping the data write operation to the EEPROM87c when drops below a certain degree.

【0020】しかし、このような方法は、内部電源生成回路82が有する応答遅れに起因して電源電圧低下への対応動作が遅れがちになるという問題がある。 [0020] However, this method has a problem in that the corresponding operation to the supply voltage drop due to the response delay with the internal power supply generation circuit 82 is dilatory.

【0021】一方、前記EEPROM87cに対してパルス状の昇圧電圧を供給するための電源昇圧回路89の昇圧特性は、例えば図9に示すように、立ち上がりおよび立ち下がりの傾斜が比較的緩やかであることが重要である。 Meanwhile, the step-up characteristics of the power supply step-up circuit 89 for supplying a pulse-like boosted voltage to the EEPROM87c, for example, as shown in FIG. 9, the rising and falling slope is relatively gradual is important. この理由は、パルス状の昇圧電圧の立ち上がりが急峻であると、EEPROM87cのメモリセルにエネルギーの衝撃が加わり、メモリセルにダメージが与えられ、EEPROM87cの書き替え回数が大幅に低下(例えば10 5オーダーから10 4オーダーに低下)してしまうことにある。 The reason is that when the rise of the pulse-like boosted voltage is steep, applied impact energy to the memory cells of EEPROM87c, damage given to the memory cell, significantly reduced the number of rewrites of EEPROM87c (e.g. 10 5 Order in the lowered) 10 4 order of.

【0022】そこで、従来は、図9に示した昇圧特性のように、パルス状の昇圧電圧の立ち上がりおよび立ち下がりの傾斜が比較的緩やかになるように設定しているが、その分だけデータ書き込み時間が余分にかかり、データ処理時間が余分にかかるという不具合があった。 [0022] Therefore, conventionally, as the boost characteristic shown in FIG. 9, the rising and falling slope of the pulse-like boosted voltage is set to be relatively gentle, data write that much time-consuming to excess, data processing time there has been a problem that it takes extra.

【0023】なお、このような不具合は、接触型のIC [0023] In addition, such a problem is, contact type IC
カードに内蔵するEEPROMに対して昇圧電圧を供給するための電源昇圧回路の昇圧特性が図9に示したような場合にも、同様に生じる。 Even when the boost characteristics of the power supply booster circuit for supplying a boosted voltage to EEPROM incorporated in the card shown in FIG. 9, similarly occurs.

【0024】一方、例えば識別番号データの発生タイミングを制御するために乱数信号を生成する際、従来は、 On the other hand, for example, when generating a random number signal to control the generation timing of the identification number data, conventionally,
CPU88を用いてソフトウエア的な処理により乱数信号を生成しているので、乱数が常に必ずしも不規則に生成されるわけではない。 CPU88 since generating a random number signal by software specific processing using always but not necessarily randomly generated random numbers. 即ち、乱数生成開始時の初期値を一致させると、同じ乱数が生成されるという不具合があった。 That is, when matching the initial value upon the random number generation start, there is a disadvantage that the same random number is generated.

【0025】なお、一般に、ICカードにおいて乱数信号は様々の用途が知られており、接触型のICカードに、例えば暗号鍵のデータの書き込みを制御するためにCPUを用いて乱数信号を生成する場合には、やはり上記したような不具合がある。 It should be noted, in general, random signals in the IC card are known various applications, the contact type IC card, for example, generates a random number signal using a CPU to control the writing of data of the encryption key case, there is still a problem as described above.

【0026】 [0026]

【発明が解決しようとする課題】上記したように、無線カードがホストから離れていくと供給される電界が弱くなり、データ書き込みの途中で電源エネルギーが不足し、書き込み動作を中止しなければならないという不具合を防止する従来の対策は、無線カードに対するデータ書き込みの処理時間が余分にかかるという問題、あるいは内部電源生成回路が有する応答遅れに起因して電源電圧低下への対応動作が遅れがちになるという問題があった。 [SUMMARY OF THE INVENTION] As described above, the radio card is weak electric field which is supplied away from the host, insufficient supply energy in the middle of data writing, shall suspend the write operation conventional measures to prevent the problem that, the corresponding operation of the processing time of the data writing it takes extra, or due to the response delay with the internal power supply generation circuit to the supply voltage drop is dilatory for wireless card there is a problem in that.

【0027】また、従来のICカードは、内蔵するEE [0027] In addition, the conventional IC card has a built-EE
PROMに対して昇圧電圧を供給するための電源昇圧回路の昇圧特性に起因して、データ書き込み時間が余分にかかり、データ処理時間が余分にかかるという問題があった。 Due to the pressure rise characteristics of the power supply booster circuit for supplying a boosted voltage to the PROM, takes data write time in excess, the data processing time has a problem that it takes extra.

【0028】また、従来のICカードは、内蔵する乱数信号発生回路をCPUによるソフトウエア的な処理により乱数信号を生成することに起因して、乱数が常に必ずしも不規則には生成されるないという問題があった。 Further, as the conventional IC card, the random number signal generating circuit incorporating due to generating a random number signal by software process performed by the CPU, a random number is not always generated in the necessarily irregular there was a problem.

【0029】本発明は上記の問題点を解決すべくなされたもので、ホストから離れていくにつれてデータ書き込みの途中で電源エネルギーが不足した場合でも、内蔵するEEPROMに対する安定したデータ書き込み動作を保証し得る非接触型のICカードを提供することを目的とする。 [0029] The present invention has been made to solve the above problems, even when the middle power energy of the data write is insufficient as going away from the host, to guarantee stable data write operation to the EEPROM that incorporates and to provide a non-contact type IC card to obtain.

【0030】また、本発明は、内蔵するEEPROMに対してパルス状の昇圧電圧を供給するための電源昇圧回路の昇圧特性を改善し、データ書き込み時間、データ処理時間を短縮し得るICカードを提供することを目的とする。 Further, the present invention is to improve the rise characteristics of the power supply booster circuit for supplying a pulse-like boosted voltage to the built-in EEPROM, provide an IC card in which the data write time can shorten the data processing time an object of the present invention is to.

【0031】また、本発明は、内蔵する乱数信号発生回路によるハードウエア的な処理により乱数信号を不規則に生成し得るICカードを提供することを目的とする。 Further, the present invention aims to provide an IC card capable of randomly generates a random number signal by hardware processing by the random number signal generating circuit incorporating.

【0032】 [0032]

【課題を解決するための手段】本発明の第1のICカードは、電力の受信、データの送受信を兼ねるアンテナコイルおよび半導体メモリ、制御回路が形成された集積回路チップを内蔵する非接触型のICカードにおいて、前記集積回路チップには、前記アンテナコイルから入力する高周波信号から内部電源電圧を生成する内部電源生成回路と、前記アンテナコイルから入力する高周波信号から受信データ信号を復元するデータ復調回路と、前記アンテナコイルから入力する高周波信号に基づいてシステムクロック信号を生成するクロック生成回路と、電気的消去・再書込可能なメモリと、前記内部電源電圧を受けて前記メモリに供給するための昇圧電圧を生成する電源昇圧回路と、前記内部電源電圧が一定値以下へ低下した時を検出して検出 The first IC card of the present invention SUMMARY OF] is receiving power, an antenna coil and a semiconductor memory serving as a data transmission and reception, the control circuit is in the non-contact type having a built-in formed integrated circuit chip in the IC card, the integrated circuit chip includes an internal power supply generation circuit for generating an internal power supply voltage from the high-frequency signal input from the antenna coil, the data demodulation circuit for restoring the received data signal from the high-frequency signal input from the antenna coil When the clock generation circuit for generating a system clock signal on the basis of the high-frequency signal input from the antenna coil, a memory electrically erasable rewritable, to be supplied to said memory receiving said internal power supply voltage and a power supply booster circuit for generating a boosted voltage, detected by detecting when the internal power supply voltage decreases to below a certain value ラグ信号を出力する内部電源電圧低下検出回路と、前記内部電源電圧を受けて動作し、前記検出フラグ信号を受けない期間は前記メモリに対するデータの書き替えが可能となるように制御し、前記検出フラグ信号を受けた時には前記メモリに対するデータの書き替えが不可能となるように制御する制御回路とを具備することを特徴とする。 And internal power supply voltage drop detection circuit for outputting a lag signal, and operates in response to the internal power supply voltage, the detection flag signal receiving no period is controlled so as to allow rewriting data to the memory, the detection when receiving the flag signal is characterized by comprising a control circuit for controlling so that impossible rewriting data to the memory.

【0033】本発明の第2のICカードは、電気的消去・再書込可能なメモリと、電源電圧を受け、この電源電圧をクロック信号に応じて昇圧して前記メモリに供給する電源昇圧回路と、システムクロック信号に基づいて前記クロック信号を生成し、前記昇圧電圧の立上がり時の初期には第1の周期を有する第1のクロック信号を生成し、その後は前記第1の周期より長い第2の周期を有する第2のクロック信号を生成する昇圧クロック生成回路と、前記電源電圧を受けて動作し、前記メモリに対するデータの書き替えを制御する制御回路とを具備し、前記電源昇圧回路は、前記クロック信号が供給されることにより昇圧電圧の立上がり時の初期には傾斜が急俊になり、それ以降は傾斜が緩やかになる昇圧特性を持つことを特徴とする。 The second IC card of the present invention, an electrical erasable rewritable memory, receives the power supply voltage, the power supply boost circuit for supplying a power supply voltage to the memory by boosting according to the clock signal If, generates the clock signal based on a system clock signal, the initial time rise of the boost voltage produces a first clock signal having a first period, the subsequent longer than the first period a boost clock generation circuit for generating a second clock signal having a second period, operates by receiving the power supply voltage, and a control circuit for controlling rewriting of data to the memory, the power supply boost circuit , slope to the initial time rise of the boosted voltage by the clock signal is supplied becomes steep, thereafter characterized as having a step-up characteristics of slope becomes gentle.

【0034】本発明の第3のICカードは、第1の周波数を有する第1のクロック信号が初段のデータ入力端に入力し、前記第1の周波数よりも低い第2の周波数を有する第2のクロック信号が各段のシフトクロック入力端に入力する複数段のシフト回路からなるシフトレジスタと、前記シフトレジスタの各段出力を所定のタイミングでラッチする複数個のラッチ回路からなるデータレジスタと、前記データレジスタのラッチタイミングを制御する制御回路とを具備することを特徴とする。 [0034] The 3 IC card of the present invention, the second having a first clock signal is inputted to the first stage data input, said first second frequency lower than the frequency having a first frequency a shift register comprising a shift circuit in a plurality of stages of the clock signal is input to the shift clock input terminal of each stage of the data register comprising a plurality of latch circuits for latching the respective stage output of the shift register at a predetermined timing, characterized by comprising a control circuit for controlling the latch timing of the data register.

【0035】本発明の第4のICカードは、第3のIC [0035] The 4 IC card of the present invention, the third IC
カードにおいて、前記第1のクロック信号を発生する第1のクロック発生回路および第2のクロック信号を発生する第2のクロック発生回路を具備する。 In the card comprises a second clock generating circuit for generating a first clock generation circuit and the second clock signal for generating said first clock signal.

【0036】本発明の第5のICカードは、第4のIC [0036] The 5 IC card of the present invention, the fourth of IC
カードにおいて、前記第1のクロック発生回路および第2のクロック発生回路は、これらとは別の目的で使用されているクロック発生回路が兼用されることを特徴とする。 In the card, the first clock generation circuit and the second clock generating circuit is characterized in that the clock generating circuit used for other purposes are also used to these.

【0037】本発明の第6のICカードは、第3のIC [0037] The 6 IC card of the present invention, the third IC
カードにおいて、前記第1のクロック信号および第2のクロック信号の少なくとも一方はシステムクロック信号を用いることを特徴とする。 In the card, at least one of the first clock signal and the second clock signal is characterized by using a system clock signal.

【0038】本発明の第7のICカードは、第6のIC [0038] The 7 IC card of the present invention, the first 6 IC of
カードにおいて、前記第1のクロック信号として前記システムクロック信号を用い、前記第2のクロック発生回路として、前記システムクロック信号を分周して第2のクロック信号を発生する分周回路を用いることを特徴とする。 In the card, the use of a system clock signal as the first clock signal, as said second clock generating circuit, the use of frequency dividing circuit for generating a second clock signal by dividing the system clock signal and features.

【0039】 [0039]

【発明の実施の形態】以下、図面を参照して本発明の実施の形態を詳細に説明する。 DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, with reference to the drawings illustrating the embodiments of the invention in detail.

【0040】図1は、本発明の第1の実施の形態に係る無線カードのICチップの一例を示す回路図である。 [0040] Figure 1 is a circuit diagram showing an example of a radio card of the IC chip according to a first embodiment of the present invention.

【0041】図1に示す無線カードは、図7を参照して前述したRFIDシステムの非接触型タグとして用いられるものであり、図8を参照して前述した従来例の無線カードと比べて、(1)内部電源電圧低下検出回路11 The wireless card shown in FIG. 1 is used as a non-contact tag of the RFID system described above with reference to FIG. 7, in comparison with the wireless card in the conventional example described above with reference to FIG. 8, (1) internal power supply voltage detection circuit 11
が付加されている点、(2)電源昇圧回路12にクロック信号を供給するための昇圧クロック生成回路13の構成および昇圧特性、(3)乱数信号発生回路14の構成が異なり、その他はほぼ同じである。 That There has been added, (2) configuration and the boost characteristic of the booster clock generating circuit 13 for supplying a clock signal to the power boost circuit 12, (3) different configuration of the random number signal generating circuit 14, the other is about the same it is.

【0042】即ち、図1に示す無線カードは、メモリとASICが1チップ化されたモノリシックRFIDチップ10および電力受信、データ受信/送信を兼ねるアンテナコイル71(外部から入力する例えば13.57M [0042] That is, the wireless card shown in Figure 1, the memory and the ASIC is single chip monolithic RFID chip 10 and power receiving inputs from the antenna coil 71 (external also serving as a data reception / transmission example 13.57M
Hzの電波を検知してRF信号を生成するLC回路として作用する)を内蔵する。 Detecting a radio wave Hz incorporating acts as an LC circuit) for generating an RF signal.

【0043】前記モノリシックRFIDチップ10は、 [0043] The monolithic RFID chip 10,
前記アンテナコイルからRF信号入力端子81に入力するRF信号を整流・平滑・定電圧化して無線カードの内部電源(直流電圧)を生成する内部電源生成回路82 An internal power supply generation circuit 82 for generating an internal power supply of the wireless card and rectified and smoothed and constant voltage the RF signal input to the RF signal input terminal 81 (DC voltage) from the antenna coil
と、この内部電源生成回路で生成された電源電圧の立ち上がりを検出してパワーオン信号を出力するパワーオン回路83と、前記RF信号入力を波形整形し、必要に応じて分周してシステムクロック信号(本例では13.5 When the power ON circuit 83, the RF signals input to the waveform shaping, the system divides optionally clock that outputs a power-on signal by detecting the rise of the power supply voltage generated by the internal power supply generating circuit signal (in this example 13.5
7MHz)を生成するクロック生成回路84と、前記R A clock generation circuit 84 which generates a 7 MHz), the R
F信号入力をフィルタ処理してコマンド信号、データ信号を復元するデータ復調回路85と、送信パルス生成回路86と、半導体メモリ部87、乱数信号発生回路1 Command signal F signal input filters, a data demodulation circuit 85 for restoring the data signal, a transmission pulse generating circuit 86, a semiconductor memory 87, a random number signal generating circuit 1
4、制御回路15とを具備する。 4, and a control circuit 15.

【0044】前記制御回路15は、CPUあるいは制御ロジック回路を有し、前記内部電源およびシステムクロック信号が入力する。 [0044] The control circuit 15 includes a CPU or the control logic circuit, said internal power supply and the system clock signal is inputted.

【0045】前記送信パルス生成回路86は、前記RF [0045] The transmit pulse generator circuit 86, the RF
信号入力端子81と接地電位端との間に接続された例えばNMOSトランジスタが接続されてなり、そのゲートに前記制御回路15の送信データ出力ポートから送信データが与えられる。 Will be connected for example NMOS transistors between the signal input terminal 81 and the ground potential terminal connected, the transmission data from the transmission data output port of the control circuit 15 to the gate is provided.

【0046】前記半導体メモリ部87は、プログラムや固定データを格納したROM(読み出し専用メモリ)8 [0046] The semiconductor memory 87 stores a program and fixed data stored a ROM (read-only memory) 8
7a、データを一時的に格納するためのRAM(ランダムアクセスメモリ)87b、データを長期間格納可能な不揮発性メモリ(EEPROMあるいはFRAM)およびメモリアドレス選択回路87dを含む。 7a, it includes a RAM (Random Access Memory) 87b, the data can be stored long-term non-volatile memory (EEPROM or FRAM) and memory address selection circuit 87d for storing data temporarily.

【0047】本例では、上記不揮発性メモリとして、データの書き替え(消去および書き込み)に昇圧電圧を必要とするEEPROM87cが使用されている。 [0047] In this example, as the non-volatile memory, EEPROM87c requiring a boosted voltage in rewriting data (erase and write) are used. これに対応して、前記内部電源を受けて前記昇圧電圧を生成するための電源昇圧回路12が設けられている。 Correspondingly, the power boost circuit 12 for generating the boosted voltage by receiving the internal power supply is provided.

【0048】さらに、上記電源昇圧回路12にクロック信号を供給するための昇圧クロック生成回路13と、外部入力レベルの低下につれて内部電源電圧が一定値以下へ低下した時を検出して検出フラグ信号を出力し、この検出フラグを前記制御回路15のフラグ入力ポートに入力させるための内部電源電圧低下検出回路(外部入力レベル低下検出回路)11が設けられている。 [0048] Further, a boosting clock generating circuit 13 for supplying a clock signal to the power supply boost circuit 12, the detection flag signal by detecting when the internal power supply voltage decreases to below a predetermined value as the reduction of the external input level outputs, internal power supply voltage drop detection circuit (external input level drop detection circuit) 11 for inputting the detection flag in the flag input port of the control circuit 15 is provided.

【0049】前記内部電源電圧低下検出回路11は、前記RF信号入力端子81と内部電源生成回路82との間の信号経路に挿入された電流検出用抵抗111と、前記内部電源を受けてバンドギャップ基準電圧を生成するバンドギャップ基準電源112と、前記内部電源を動作電源とし、前記電流検出用抵抗111に生じた電圧降下(電流検出電圧)をバンドギャップ基準電圧と比較し、 [0049] The internal power supply voltage drop detection circuit 11, and the RF signal input terminal 81 and the current detection resistor 111, which is inserted in the signal path between the internal power generation circuit 82, the band gap receiving said internal power supply a band gap reference power supply 112 for generating a reference voltage, the internal power supply and operating power supply voltage drop generated in the current detection resistor 111 (current detection voltage) as compared to the bandgap reference voltage,
内部電源電圧がバンドギャップ基準電圧以下へ低下した時を検出して検出フラグ信号を出力する電圧比較回路1 Voltage comparator circuit 1 the internal power supply voltage and outputs a detection flag signal to detect when the drops to below the band gap reference voltage
13とを有する。 And a 13.

【0050】前記制御回路15は、上記検出フラグ信号が入力しない間はEEPROM87cへのデータ書き込みを許容し、検出フラグ信号が入力すると、EEPRO [0050] The control circuit 15, when while the detection flag signal is not inputted to permit data write to EEPROM87c, detection flag signal is input, EEPRO
M87cへのデータ書き込みに必要な電源エネルギーが不足する程度に無線カードがホストから離れてホストから供給される電界が弱くなったと判定し、EEPROM It determines that the degree of shortage of power supply energy necessary for writing data to M87c radio card becomes weak electric field supplied from the host away from the host, EEPROM
87cへのデータ書き込み動作を停止させる制御機能を有する。 It has a control function for stopping the data write operation to 87c.

【0051】一方、前記電源昇圧回路12は、例えば図2に示すようにスイッチ素子SW群とキャパシタC群とからなり、スイッチ素子SW群が相補的なクロック信号φ、/φによりスイッチ制御される。 Meanwhile, the power supply booster circuit 12 includes, for example, a switch element SW group and the capacitor C group as shown in FIG. 2, the switch SW group is complementary clock signals phi, is switch-controlled by the / phi . この構成および動作はよく知られているので説明を省略するが、クロック信号の周期に対応して昇圧電圧が制御される。 This because the structure and operation are well known omitted, the boosted voltage is controlled to correspond to the period of the clock signal.

【0052】そして、前記昇圧クロック生成回路13 [0052] Then, the boost clock generation circuit 13
は、例えば図3に示すように構成されており、内部電源電圧を動作電源とし、前記システムクロック信号に基づいてクロック信号を生成する。 Is constituted by, for example, as shown in FIG. 3, the internal supply voltage and operating power supply, generates a clock signal based on the system clock signal.

【0053】即ち、図3に示した昇圧クロック生成回路13は、前記システムクロック信号入力を所定数カウントした後に論理レベルが反転する切換タイミング信号を生成するタイミングカウンタ131と、前記システムクロック信号入力をカウントするバイナリカウンタ132 [0053] That is, the step-up clock generating circuit 13 shown in FIG. 3, a timing counter 131 for generating a switching timing signal logic level is inverted after a predetermined number of counts the system clock signal input, the system clock signal input binary counter 132 which counts
と、セレクタ133とからなる。 If, consisting of selector 133.

【0054】このセレクタ133は、前記バイナリカウンタ132の2つの相異なる回路段から出力する第1の周期を有する相補信号および第2の周期を有する相補信号を前記タイミングカウンタ131の切換タイミング信号の論理レベルに応じて切換え選択し、第1のクロック信号φ1、/φ1あるいは第2のクロック信号φ2、/ [0054] The selector 133, the logic of the switching timing signal of the timing counter 131 complementary signals having a complementary signal and a second period having a first periodic output from two different circuit stages of the binary counter 132 and changing selection according to the level, the first clock signal .phi.1, / .phi.1 or second clock signal .phi.2, /
φ2として出力する。 And outputs it as φ2.

【0055】即ち、図4に示すように、昇圧クロック生成回路13は、内部電源電圧の立上がり時の初期には第1の周期を有する第1のクロック信号φ1、/φ1を生成し、その後は第2の周期(前記第1の周期より長い) [0055] That is, as shown in FIG. 4, step-up clock generation circuit 13, the initial time the rise of the internal power supply voltage to generate a first clock signal .phi.1, / .phi.1 having a first period, then second period (longer than the first period)
を有する第2のクロック信号φ2、/φ2を生成する。 Second clock signal .phi.2 having to generate a / .phi.2.

【0056】このように周期が制御されたクロック信号φ1、/φ1あるいはφ2、/φ2が電源昇圧回路12 [0056] The clock signal .phi.1 cycle thus is controlled, / .phi.1 or .phi.2, / .phi.2 power booster circuit 12
に前記クロック信号φ、/φとして供給されると、電源昇圧回路12から出力する昇圧電圧は、図5に示すように、立上がり時の初期には傾斜が急俊になり、それ以降(昇圧がほぼ完了する付近を含む)は傾斜が緩やかになる昇圧特性を持つようになる。 The clock signal phi, when supplied as / phi, the boosted voltage output from the power booster 12, as shown in FIG. 5, the inclination becomes steep in the early time rising, later (boosting substantially including the vicinity of complete) will have a boosted characteristic slope becomes gentle.

【0057】したがって、EEPROM87cへのデータ書き込みに際して、昇圧電圧が高くなる付近では緩やかに変化するのでEEPROM87cへの衝撃を抑制することができ、しかも、昇圧電圧の立上がり自体は急俊であるので全体の処理時間を短縮することが可能になる。 [0057] Thus, when writing data to EEPROM87c, since changes gradually in the vicinity of the boosted voltage becomes high can be suppressed shock to EEPROM87c, moreover, the rise itself boosted voltage whole since it is steep it is possible to shorten the processing time.

【0058】なお、昇圧クロック生成回路13から出力するクロック信号の周期を制御する手段は上記実施例に限られるものではなく、また、電源昇圧回路12から出力する昇圧電圧の昇圧特性を制御する手段は上記実施例に限られるものではない。 [0058] Incidentally, means for controlling the period of the clock signal output from the boost clock generation circuit 13 is not limited to the above embodiment, also, it means to control the pressure rise characteristics of the boosted voltage output from the power booster circuit 12 It is not limited to the above embodiments.

【0059】一方、前記乱数信号発生回路14は、例えば識別番号データの発生タイミングを制御するために用いられる乱数信号をハードウエア的に生成するように、 Meanwhile, the random number signal generating circuit 14, for example, a random number signal used to control the generation timing of the identification number data to produce the hardware,
例えば図6に示すように構成されている。 And it is configured as shown for example in FIG.

【0060】即ち、図6において、第1のクロック発生回路61は第1の周波数(例えば1〜10数MHzの範囲内の周波数)を有する第1のクロック信号CK1を発生し、第2のクロック発生回路62は前記第1の周波数よりも十分に低い第2の周波数を有する第2のクロック信号CK2を発生する。 [0060] That is, in FIG. 6, the first clock generating circuit 61 generates a first clock signal CK1 having a first frequency (e.g. frequency in the range of 1-10 MHz), a second clock generating circuit 62 generates a second clock signal CK2 having a sufficiently low second frequency than the first frequency.

【0061】この場合、各クロック発生回路61、62 [0061] In this case, each clock generator circuit 61, 62
は、無線カード内の他の部分で使用されている別の目的を有するクロック発生回路を兼用したり、各クロック信号の少なくとも一方として外部からのクロック信号入力を利用することにより、チップの回路規模を抑えるようにしてもよい。 It is or shared with a clock generating circuit having another purpose that is used in other parts of the radio card, by using the clock signal input from the outside as at least one of the clock signals, chip circuit scale of it may be suppressed.

【0062】例えば前記システムクロック信号入力を第1のクロック信号CK1として用いる場合には、第1のクロック発生回路61を省略し、前記第2のクロック発生回路62として、システムクロック信号入力を分周して第2のクロック信号CK2を発生する分周回路(図示せず)を用いるようにしてもよい。 [0062] For example, in the case of using the system clock signal input as the first clock signal CK1, the first clock generating circuit 61 is omitted, the the second clock generating circuit 62, dividing the system clock signal input it may be used divider circuit for generating a second clock signal CK2 and (not shown).

【0063】あるいは、前記システムクロック信号入力を第2のクロック信号CK2として用いる場合には、第2のクロック発生回路62を省略し、前記第1のクロック発生回路61として、システムクロック信号入力を逓倍して第1のクロック信号CK1を発生する逓倍回路を用いるようにしてもよい。 [0063] Alternatively, when using the system clock signal input as the second clock signal CK2 is a second clock generator circuit 62 is omitted, as the first clock generation circuit 61, multiplying the system clock signal input the first clock signal CK1 may be used multiplying circuit that occurs.

【0064】前記第1のクロック信号CK1は、複数(n)段のシフト回路からなるシフトレジスタ63(段数nは、発生させたい乱数の桁数により決まる)の初段のデータ入力端Dに入力され、各段のシフトクロック入力端CKには前記第2のクロック信号CK2が入力される。 [0064] The first clock signal CK1, a plurality (n) shift register 63 consisting of a shift circuit stages (n stages is determined by the number of digits of the random number to be generated) is input to the first stage of the data input terminal D of the , the shift clock input terminal CK of each stage the second clock signal CK2 is input.

【0065】この場合、第1のクロック信号CK1よりも周波数が十分に低く、第1のクロック信号とは周波数の相関がない(位相が異なる)第2のクロック信号CK [0065] In this case, first sufficiently low frequency than the clock signal CK1, there is no correlation of the frequency (phase difference) of the first clock signal a second clock signal CK
2によって第1のクロック信号CK1を取り込むタイミングを制御するので、上記シフトレジスタ63の各段出力には乱数信号(無相関データ)が生成されるようになる。 By 2 and controls the timing for taking a first clock signal CK1, so that the random number signal to each stage output of the shift register 63 (uncorrelated data) is generated.

【0066】なお、第1のクロック信号CK1と第2のクロック信号CK2の周波数の高低関係が上記とは逆であると、上記シフトレジスタ63の各段出力は、全て“H”あるいは“L”になるおそれがあり、乱数信号が生成されない。 [0066] Incidentally, when the high-low relationship between the frequency of the first clock signal CK1 and the second clock signal CK2 to the above is reversed, each stage output of the shift register 63 are all "H" or "L" It may become a random number signal is not generated.

【0067】上記シフトレジスタ63の各段出力は、n [0067] Each stage output of the shift register 63, n
個のラッチ回路からなるデータレジスタ64に入力し、 Input to data register 64 consisting of pieces of the latch circuit,
前記制御回路15から所定のタイミングで供給されるラッチ信号によりラッチされる。 It is latched by the latch signals supplied at a predetermined timing from the control circuit 15. このデータレジスタ64 The data register 64
の出力(乱数信号)は、前記制御回路15から所定のタイミングで供給される出力イネーブル信号により制御される出力ゲート回路65を経てデータバスに出力されて利用される。 The output of the (random signal) is utilized wherein the control circuit is outputted to the data bus through the output gate circuit 65 which is controlled by the output enable signal supplied at a predetermined timing from 15.

【0068】上記のような図6に示した乱数信号発生回路によれば、非常に簡単なハードウエア構成でありながら、乱数信号を不規則に生成し、識別番号データの発生タイミングを制御したり、ビット数が多い暗号鍵データを発生させることが可能になる。 [0068] According to the random number signal generating circuit shown in FIG. 6 as described above, while being very simple hardware configuration, randomly generates a random number signal, and controls the generation timing of the identification number data , it is possible to generate a number of bits is large encryption key data.

【0069】なお、前記実施例では、ホストとの間で送受信する電波は、データ信号により振幅変調されたAS [0069] In the above embodiment, a radio wave transmitted to and received from the host, AS amplitude modulated by the data signal
K信号である場合を示したが、これに限らず、データ信号により周波数変調されたFSK信号である場合にも本発明を適用可能である。 It shows a case is K signals, but not limited thereto, the present invention is also applicable to the case where FSK signal frequency-modulated by a data signal.

【0070】また、前記実施例にける内部電源電圧低下回路11の適用は非接触型のICカードに限定されるが、電源昇圧回路12、昇圧クロック生成回路13、乱数信号発生回路14は、非接触型のICカードに限らず、接触型のICカードにも適用可能である。 [0070] Also, application of the internal power supply voltage drop circuit 11 that takes in the examples is limited to the non-contact type IC card, power boost circuit 12, boost clock generation circuit 13, the random number signal generating circuit 14, the non is not limited to the contact type IC card, it is also applicable to a contact type IC card.

【0071】 [0071]

【発明の効果】上述したように本発明によれば、ホスト側から離れていくにつれてデータ書き込みの途中で電源エネルギーが不足した場合でも、内蔵するEEPROM Effects of the Invention According to the present invention as described above, even when the middle power energy of the data write is insufficient as away from the host side, a built-in EEPROM
に対する安定したデータ書き込み動作を保証し得る非接触型のICカードを提供することができる。 It is possible to provide a stable non-contact type IC card that can ensure the data write operation to the.

【0072】また、本発明によれば、内蔵するEEPR [0072] In addition, according to the present invention, a built-in EEPR
OMに対して昇圧電圧を供給するための電源昇圧回路の昇圧特性を改善し、データ書き込み時間、データ処理時間を短縮し得る接触型あるいは非接触型のICカードを提供することができる。 To improve the rise characteristics of the power supply booster circuit for supplying a boosted voltage to the OM, the data write time, it is possible to provide a contact type or non-contact type IC card may shorten the data processing time.

【0073】また、本発明によれば、内蔵する乱数信号発生回路によるハードウエア的な処理により乱数信号を不規則に生成し得る接触型あるいは非接触型のICカードを提供することができる。 [0073] Further, according to the present invention, it is possible to provide a contact type or non-contact type IC card may be randomly generates a random number signal by hardware processing by the random number signal generating circuit incorporating.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】本発明の第1の実施の形態に係る無線カードのICチップの一例を示す回路図。 Circuit diagram showing an example of a radio card of the IC chip according to the first embodiment of the present invention; FIG.

【図2】図1中の電源昇圧回路の一例を示す回路図。 2 is a circuit diagram showing an example of a power supply booster circuit in FIG.

【図3】図1中の昇圧クロック生成回路の一例を示す回路図。 Figure 3 is a circuit diagram showing an example of a boost clock generation circuit in FIG.

【図4】図3の昇圧クロック生成回路の出力信号の一例を示す波形図。 Figure 4 is a waveform diagram showing an example of an output signal of the booster clock generating circuit of FIG.

【図5】図4のクロック信号が図2の電源昇圧回路に供給された場合の昇圧電圧の一例を示す波形図。 Figure 5 is a waveform diagram showing an example of the step-up voltage when the clock signal of FIG. 4 is supplied to the power supply boost circuit of FIG.

【図6】図1中の乱数信号発生回路の一例を示す回路図。 Figure 6 is a circuit diagram showing an example of the random number signal generating circuit in FIG.

【図7】非接触型のタグ識別システム(RFIDシステム)の構成の一例を示すブロック図。 FIG. 7 is a block diagram showing an example of a configuration of a non-contact tag identification system (RFID system).

【図8】図7中の無線カードの内部回路の従来例を具体的に示す回路図。 Figure 8 is a circuit diagram specifically showing a conventional example of an internal circuit of the radio card in FIG.

【図9】図8中の電源昇圧回路の昇圧特性を示す波形図。 Figure 9 is a waveform chart showing the rise characteristics of the power supply booster circuit in FIG.

【符号の説明】 DESCRIPTION OF SYMBOLS

10…RFIDチップ、 11…内部電源電圧低下検出回路、 12…電源昇圧回路、 13…昇圧クロック生成回路、 14…乱数信号発生回路、 15…制御回路、 71…アンテナコイル、 81…RF信号入力端子、 82…内部電源生成回路、 83…パワーオン回路、 84…クロック生成回路、 85…データ復調回路、 86…送信パルス生成回路、 87…半導体メモリ部、 87c…EEPROM。 10 ... RFID chips, 11 ... internal power supply voltage drop detection circuit, 12 ... power supply boost circuit, 13 ... boost clock generation circuit, 14 ... random number signal generating circuit, 15 ... control circuit, 71 ... antenna coil, 81 ... RF signal input terminal , 82 ... internal power supply generation circuit, 83 ... power-on circuit, 84 ... clock generation circuit, 85 ... data demodulating circuit, 86 ... transmission pulse generating circuit, 87 ... semiconductor memory unit, 87c ... EEPROM.

Claims (5)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】 電力の受信、データの送受信を兼ねるアンテナコイルと、半導体メモリおよび制御回路が形成された集積回路チップとを内蔵する非接触型のICカードにおいて、前記集積回路チップには、 前記アンテナコイルから入力する高周波信号から内部電源電圧を生成する内部電源生成回路と、 前記アンテナコイルから入力する高周波信号から受信データ信号を復元するデータ復調回路と、 前記アンテナコイルから入力する高周波信号に基づいてシステムクロック信号を生成するクロック生成回路と、 電気的消去・再書込可能なメモリと、 前記内部電源電圧を受けて前記メモリに供給するための昇圧電圧を生成する電源昇圧回路と、 前記内部電源電圧が一定値以下へ低下した時を検出して検出フラグ信号を出力する内部電源電圧低下 1. A power receiving, an antenna coil which also serves as a data transmission and reception, in the non-contact type IC card having a built-in integrated circuit chip on which the semiconductor memory and the control circuit is formed, on the integrated circuit chip, the an internal power supply generation circuit for generating an internal power supply voltage from the high-frequency signal input from the antenna coil, and a data demodulation circuit for restoring the received data signal from the high-frequency signal input from the antenna coil, based on the high-frequency signal input from the antenna coil a clock generation circuit for generating a system clock signal Te, electrically erasable rewritable memory, and a power supply booster circuit for generating a boosted voltage to be supplied to said memory receiving said internal power supply voltage, the internal an internal power supply voltage drop power supply voltage and outputs a detection flag signal to detect when the drops to below a certain value 検出回路と、 前記内部電源電圧を受けて動作し、前記検出フラグ信号を受けない期間は前記メモリに対するデータの書き替えが可能となるように制御し、前記検出フラグ信号を受けた時には前記メモリに対するデータの書き替えが不可能となるように制御する制御回路とを具備することを特徴とするICカード。 A detection circuit, to the memory when the internal power supply voltage and operates in response to a period not subject to the detection flag signal is controlled so as to allow rewriting data to the memory, receiving the detection flag signal IC card characterized by comprising a control circuit for controlling such rewriting of the data becomes impossible.
  2. 【請求項2】 請求項1記載のICカードにおいて、前記内部電源電圧低下検出回路は、 前記高周波信号が入力する端子と前記内部電源生成回路との間の信号経路に挿入された電流検出用抵抗と、 前記内部電源電圧を受けてバンドギャップ基準電圧を生成するバンドギャップ基準電源と、 前記電流検出用抵抗に生じた電流検出電圧を前記バンドギャップ基準電圧と比較し、内部電源電圧がバンドギャップ基準電圧以下へ低下した時を検出して前記検出フラグ信号を出力する電圧比較回路とを具備することを特徴とするICカード。 2. A IC card according to claim 1, wherein said internal power supply voltage drop detection circuit comprises a inserted current detected in the signal path between the terminals of the high frequency signal is inputted to the internal power supply generating circuit resistance When the band gap reference power supply for generating a bandgap reference voltage by receiving said internal power supply voltage, a current detection voltage generated in the current detecting resistor as compared to the bandgap reference voltage, the internal power supply voltage is a bandgap reference IC card characterized by comprising a voltage comparator circuit which outputs the detection flag signal to detect when the drops to a voltage below.
  3. 【請求項3】 電気的消去・再書込可能なメモリと、 電源電圧を受け、この電源電圧をクロック信号に応じて昇圧して前記メモリに供給する電源昇圧回路と、 システムクロック信号に基づいて前記クロック信号を生成し、前記昇圧電圧の立上がり時の初期には第1の周期を有する第1のクロック信号を生成し、その後は前記第1の周期より長い第2の周期を有する第2のクロック信号を生成する昇圧クロック生成回路と、 前記電源電圧を受けて動作し、前記メモリに対するデータの書き替えを制御する制御回路とを具備し、 前記電源昇圧回路は、前記クロック信号が供給されることにより昇圧電圧の立上がり時の初期には傾斜が急俊になり、それ以降は傾斜が緩やかになる昇圧特性を持つことを特徴とするICカード。 3. electrically erasable rewritable memory, receives the power supply voltage, and a power supply booster circuit supplying to said memory by boosting according to a clock signal to the power supply voltage, based on a system clock signal generating the clock signal, the initial time rise of the boost voltage produces a first clock signal having a first period, then the second having a longer second period than the first period a boost clock generation circuit for generating a clock signal, and operates by receiving the power supply voltage, and a control circuit for controlling rewriting of data to the memory, the power supply boost circuit, the clock signal is supplied IC card slope to the initial time rise of the boosted voltage becomes steep, thereafter, characterized by having a step-up characteristics of slope becomes gentle by.
  4. 【請求項4】 請求項3記載のICカードにおいて、前記昇圧クロック生成回路は、 システムクロック信号入力を所定数カウントした後に論理レベルが反転する切換タイミング信号を生成するタイミングカウンタと、 前記システムクロック信号入力をカウントするバイナリカウンタと、 前記バイナリカウンタの2つの異なる回路段から出力する第1の周期を有する信号および第2の周期を有する信号を前記タイミングカウンタの切換タイミング信号の論理レベルに応じて切換え選択し、第1のクロック信号あるいは第2のクロック信号として出力するセレクタとを具備することを特徴とするICカード。 4. A IC card according to claim 3, wherein said boost clock generation circuit includes a timing counter for generating a switching timing signal logic level is inverted after a predetermined number of counts the system clock signal input, said system clock signal a binary counter for counting the input, in accordance with a signal having a signal and a second period having a first periodic output from two different circuit stage of the binary counter to the logic level of the switching timing signal of the timing counter switching selected, IC card, characterized by comprising a selector for outputting a first clock signal or the second clock signal.
  5. 【請求項5】 第1の周波数を有する第1のクロック信号が初段のデータ入力端に入力し、前記第1の周波数よりも低い第2の周波数を有する第2のクロック信号が各段のシフトクロック入力端に入力する複数段のシフト回路からなるシフトレジスタと、 前記シフトレジスタの各段出力を所定のタイミングでラッチする複数個のラッチ回路からなるデータレジスタと、 前記データレジスタのラッチタイミングを制御する制御回路とを具備することを特徴とするICカード。 5. The first clock signal having a first frequency is inputted to the first stage data input, the shift of the second clock signal each stage having a second frequency lower than the first frequency control and shift register comprising a shift circuit in a plurality of stages, a data register comprising a plurality of latch circuits for latching the respective stage output of the shift register at a predetermined timing, the latch timing of the data register to be input to the clock input terminal IC card characterized by comprising a control circuit for.
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