JP2000242240A

JP2000242240A - 表示素子用駆動装置及びそれを用いた表示モジュール

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Publication number: JP2000242240A
Application number: JP11047064A
Authority: JP
Inventors: Shigeki Tamai; 滋樹玉井; Toshio Watabe; 利男渡部
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1999-02-24
Filing date: 1999-02-24
Publication date: 2000-09-08
Anticipated expiration: 2019-02-24
Also published as: KR20000062443A; US6456271B1; TW511043B; KR100353048B1; JP3647666B2

Abstract

(57)【要約】【課題】高速なクロック信号による映像データ信号の
転送及び装置の小型化が可能で、さらに低消費電力化が
可能な表示素子用駆動装置及びそれを用いた低消費電力
型の表示モジュールを提供する。【解決手段】クロック信号ＣＫ、映像データ信号Ｒ・
Ｇ・Ｂ、及びソースドライバ用スタートパルス信号ＳＰ
Ｉが、８個のソースドライバＬＳＩ１が縦続接続された
第１〜第８ソースドライバ間でカスケード接続されてい
る。上記各ソースドライバＬＳＩ１は、次段のソースド
ライバＬＳＩ１へのソースドライバ用スタートパルス信
号ＳＰＩの出力時、または出力より所定時間だけ早い出
力所定時間前まで、上記クロック信号の次段のソースド
ライバＬＳＩ１への出力を停止する出力制御手段１ｂを
有している。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、映像データ信号に
基づいて液晶表示素子などの表示素子を駆動する複数の
駆動回路が縦続接続されてなる表示素子用駆動装置、及
びそれを用いた表示モジュールに関するものである。

【０００２】

【従来の技術】液晶表示素子に用いられる従来の表示素
子用駆動装置において、そのソース側のシステム構成を
図１２に示す。尚、ここでの液晶表示素子としての液晶
パネルの画素数は、８００画素×３（ＲＧＢ）［ソース
側］×６００画素［ゲート側］である。

【０００３】上記表示素子用駆動装置において、ソース
側の複数の駆動回路としてのソースドライバＬＳＩ（La
rge Scale Integrated Circuit）１０１は、６４階調表
示を行うものであり、それぞれ１００画素×３（ＲＧ
Ｂ）を駆動している。よって、上記ソース側の表示素子
用駆動装置は、８個のソースドライバＬＳＩ１０１によ
り構成されている。

【０００４】尚、上記８個のソースドライバＬＳＩ１０
１を互いに区別する必要がある場合には、１〜７段目の
ソースドライバＬＳＩ１０１をそれぞれ第１〜第７ソー
スドライバと記し、最終段のソースドライバＬＳＩ１０
１を第８ソースドライバと記す。

【０００５】上記各ソースドライバＬＳＩ１０１は、Ｔ
ＣＰ（Tape Carrier Package）（図示せず）に搭載され
て用いられている。尚、ＴＣＰとは、一般的に、テープ
・フィルムにドライバＬＳＩを張り付けた薄型パッケー
ジのことである。

【０００６】また、上記表示素子用駆動装置はコントロ
ーラ１０２を備えている。該コントローラ１０２の各出
力端子ＶLS，Ｖcc，ＧＮＤ，Ｖref １〜９から出力され
る各電圧は、第１〜第８ソースドライバにそれぞれ共通
に、並列して供給されている。また、上記コントローラ
１０２の各出力端子ＬＳ，Ｒ・Ｇ・Ｂ，ＳＣＫから出力
される各種信号も、上記第１〜第８ソースドライバにそ
れぞれ共通に、並列して供給されている。尚、後述す
る、出力端子ＳＳＰＩから出力されるソースドライバ用
スタートパルス信号は、第１〜第８ソースドライバに、
順次伝搬されている。

【０００７】以下に、上記コントローラ１０２の出力端
子ＬＳ，Ｒ・Ｇ・Ｂ，ＳＣＫ，ＳＳＰＩから出力される
各種信号の流通経路について具体的に説明する。

【０００８】まず、コントローラ１０２の出力端子Ｒ・
Ｇ・Ｂから出力された映像データ信号Ｒ・Ｇ・Ｂ（Ｒ，
Ｇ，Ｂ各々６ビットから成る）、コントローラ１０２の
出力端子ＳＣＫから出力されたクロック信号ＣＫ、及び
コントローラ１０２の出力端子ＬＳから出力されたラッ
チ信号ＬＳの各信号線が、第１〜第８ソースドライバ
に、各々共通配線を介して、並列して入力される。

【０００９】一方、上記コントローラ１０２の出力端子
ＳＳＰＩから出力されたソースドライバ用スタートパル
ス信号ＳＰＩは、第１ソースドライバの入力端子ＳＰin
に入力される。入力されたソースドライバ用スタートパ
ルス信号ＳＰＩは、該第１ソースドライバ内部を転送さ
れ、ソースドライバ用スタートパルス信号ＳＰＯとして
出力端子ＳＰout から出力される。該第１ソースドライ
バから出力されたソースドライバ用スタートパルス信号
ＳＰＯは、次段の第２ソースドライバの入力端子ＳＰin
に、ソースドライバ用スタートパルス信号ＳＰＩとして
入力される。以下、同様にして、ソースドライバ用スタ
ートパルス信号ＳＰＩは、第８ソースドライバまでシフ
トされながら転送される。

【００１０】また、コントローラ１０２の出力端子Ｖcc
から出力されたソースドライバＬＳＩ１０１用の電源電
圧Ｖcc、コントローラ１０２の出力端子ＧＮＤに電気的
に接続された接地電位ＧＮＤ、コントローラ１０２の出
力端子Ｖref １〜９から出力された６４ビット階調表示
用電圧Ｖref １〜９、及びコントローラ１０２の出力端
子ＶLSから出力された、液晶パネル印加電圧調整用電圧
ＶLSも、上述した各信号の流通経路と同様に、第１〜第
８ソースドライバに、各々共通配線により、並列して供
給されている。尚、電源電圧Ｖcc、接地電位ＧＮＤ、６
４ビット階調表示用電圧Ｖref １〜９、及び液晶パネル
印加電圧調整用電圧ＶLSを、以下、電源関係電圧と称す
る。

【００１１】次に、図１２に示した上記ソースドライバ
ＬＳＩ１０１の回路構成について、図１３のブロック図
に基づいて説明する。さらに、第１〜第８ソースドライ
バの動作の説明を、図１４に示す各信号のタイミングチ
ャートも参照しながら説明する。

【００１２】ソースドライバＬＳＩ１０１は、図１３に
示すように、シフトレジスタ１１１、データラッチ回路
１１２、サンプリングメモリ１１３、ホールドメモリ１
１４、基準電圧発生回路１１５、Ｄ／Ａコンバータ１１
６、出力回路１１７から構成されている。

【００１３】シフトレジスタ１１１には、コントローラ
１０２の出力端子ＳＳＰＩから出力されたソースドライ
バ用スタートパルス信号ＳＰＩ（図１４参照）が、入力
端子ＳＰinから入力される。該ソースドライバ用スター
トパルス信号ＳＰＩは、後述する映像データ信号Ｒ・Ｇ
・Ｂの水平同期信号と同期を取った同期信号である。ま
た、上記シフトレジスタ１１１には、コントローラ１０
２の出力端子ＳＣＫから出力されたクロック信号ＣＫ
（図１４参照）が第１〜第８ソースドライバ入力端子Ｃ
Ｋinから入力される。

【００１４】第１ソースドライバのシフトレジスタ１１
１は、ソースドライバ用スタートパルス信号ＳＰＩをス
タートパルスとし、該ソースドライバ用スタートパルス
信号ＳＰＩのハイレベル期間に入力されたクロック信号
ＣＫの最初の立ち上がりにより、該ソースドライバ用ス
タートパルス信号ＳＰＩをシフトする。このシフトされ
たソースドライバ用スタートパルス信号ＳＰＩは、第１
ソースドライバの出力端子ＳＰout からソースドライバ
用スタートパルス信号ＳＰＯとして出力され、次段の第
２ソースドライバの入力端子ＳＰinに入力される。この
ように、ソースドライバ用スタートパルス信号ＳＰＩ
は、最終段の第８ソースドライバまで、同様にシフトさ
れる。

【００１５】一方、コントローラ１０２の出力端子Ｒ・
Ｇ・Ｂから出力された映像データ信号Ｒ・Ｇ・Ｂは、
Ｒ，Ｇ，Ｂ各々６ビットで構成されている（図１４参
照）。これら映像データ信号Ｒ・Ｇ・Ｂは、図１３に示
すように、第１ソースドライバの入力端子Ｒ１〜６in，
Ｇ１〜６in，Ｂ１〜６inから、並列してデータラッチ回
路１１２に入力される。該映像データ信号Ｒ・Ｇ・Ｂ
は、該データラッチ回路１１２で、一時的にラッチされ
た後、サンプリングメモリ１１３に送られる。尚、上記
映像データ信号Ｒ・Ｇ・Ｂは、Ｒ（Red ），Ｇ（Green
），Ｂ（Blue）各々６ビット、計１８ビットで構成さ
れるカラーデジタル映像信号である。

【００１６】上記サンプリングメモリ１１３は、前述の
シフトレジスタ１１１の各段の出力信号により、時分割
で送られてくる映像データ信号Ｒ・Ｇ・Ｂをサンプリン
グし、後述のラッチ信号ＬＳ（コントローラ１０２の出
力端子ＬＳから出力される）が入力されるまで記憶す
る。

【００１７】これらの映像データ信号Ｒ・Ｇ・Ｂは、次
にホールドメモリ１１４に入力される。そして、映像デ
ータ信号Ｒ・Ｇ・Ｂの１水平期間のデータが、該ホール
ドメモリ１１４に入力された時点で、入力端子ＬＳinか
ら入力されたラッチ信号ＬＳによりラッチされる。該ホ
ールドメモリ１１４は、次の水平期間のデータがサンプ
リングメモリ１１３からホールドメモリ１１４に入力さ
れるまでの間、映像データ信号Ｒ・Ｇ・Ｂの１水平期間
のデータ保持して、Ｄ／Ａコンバータ１１６に出力す
る。このとき、シフトレジスタ１１１及びサンプリング
メモリ１１３は、次の水平期間の新たな映像データ信号
Ｒ・Ｇ・Ｂの取り込みを行っている。

【００１８】基準電圧発生回路１１５は、コントローラ
１０２の出力端子Ｖref １〜９から出力されて、第１〜
第８ソースドライバの入力端子Ｖref １〜９に入力され
る基準電圧を基に、例えば、抵抗分割により階調表示に
用いる６４レベルの電圧を発生させる。

【００１９】Ｄ／Ａコンバータ１１６は、Ｒ，Ｇ，Ｂ各
々６ビットのデジタルの映像データ信号Ｒ・Ｇ・Ｂを、
アナログ信号に変換する。そして、出力回路１１７は、
コントローラ１０２の出力端子ＶLSから出力されて、第
１〜第８ソースドライバの入力端子ＶLSに入力される液
晶パネル印加電圧調整用電圧ＶLSより、６４レベルのア
ナログ信号を増幅し、出力端子ＸＯ１〜ＸＯ１００・Ｙ
Ｏ１〜ＹＯ１００・ＺＯ１〜ＺＯ１００から液晶パネル
の入力端子（図示せず）へ出力する。

【００２０】上記出力端子ＸＯ１〜ＸＯ１００・ＹＯ１
〜ＹＯ１００・ＺＯ１〜ＺＯ１００は、各々１００端子
の映像データ信号Ｒ・Ｇ・Ｂに対応するものである。
尚、端子Ｖcc及びＧＮＤは、第１〜第８ソースドライバ
に電源電圧Ｖcc及び接地電位ＧＮＤを供給するための電
源用入力端子である。

【００２１】以上のように、ＴＣＰに搭載されたソース
ドライバＬＳＩ１０１を８個縦続接続し、各種信号や電
源関係電圧を共通に供給することで、従来の表示素子用
駆動装置のソース側のシステムが構成されていた。

【００２２】近年、液晶パネルの大画面化が進み、上述
した液晶パネルの画素数のように、８００画素×３（Ｒ
ＧＢ）［ソース側］×６００画素［ゲート側］となる
と、ソース側のクロック信号は、約６０ＭＨｚに達す
る。このように高速なクロック信号で、複数のソースド
ライバＬＳＩを動作させると、消費電力が非常に大きく
なる。従って、このような消費電力の増加は、携帯用液
晶表示装置において、電池の容量にも大きな負担となっ
てきている。

【００２３】一般的に、液晶表示素子の表示を行ってい
る間、液晶表示素子を駆動させる複数の駆動回路は、コ
ントローラから送信される信号、例えばクロック信号、
表示用の映像データ信号等を常に受信している。従っ
て、全ての駆動回路において、内部ロジックが常に動作
することとなり、不要な充放電電流が発生して消費電力
が増大する。

【００２４】これに対応する手法として、不要な駆動回
路の内部ロジックの動作を止めることで低消費電力化を
図る方法が、例えば、特開平５−７２９９２号公報や特
開平９−６８９４９号公報に提案されている。

【００２５】図１５は、特開平５−７２９９２号公報に
開示されている駆動装置の基本構成を示す図である。こ
の駆動装置は、縦続接続された複数個のドライバにおけ
る各ドライバ１２１ｉ（ｉ＝１，２，…，ｎ）に、タイ
ミング発生手段を有する制御回路１２２を設け、この制
御回路１２２により、各ドライバ１２１ｉに並列的に入
力されるクロック信号やＲＧＢ信号等を、特定のドライ
バが動作している間は他のドライバ内には供給を止める
ことで低消費電力化を実現している。

【００２６】尚、図１５において、ＰＤＩはドライバ１
２１₁に入力する制御信号、ＰＤＯはカウントアップ出
力、ＳＴＩはスタートパルス入力信号、ＳＴＯはスター
トパルス出力信号、Ｌ／Ｒはシフト方向指示信号、ＤＳ
はスタートパルス入送出判定制御信号である。

【００２７】一方、特開平９−６８９４９号公報に開示
されている液晶駆動装置を構成している液晶駆動回路の
基本構成を図１６に示す。上記液晶駆動装置は、縦続的
に接続された複数個の駆動回路に、シフトレジスタ１３
１のスタート信号の入力から出力までの期間を検出し、
データバッファの動作を制御するデータストップ回路付
きデータバッファ１３２を設けている。このデータスト
ップ回路付きデータバッファ１３２により、各液晶駆動
回路に並列して入力されたデータ信号（Ｒ・Ｇ・Ｂ信
号）は、特定の液晶駆動回路が動作している間は他の液
晶駆動回路内には供給を止められている構成となってい
る。これにより、低消費電力化を実現している。

【００２８】尚、図１６において、ＳＴＨＬはカスケー
ド信号、ＳＴＨＲはスタート信号、ＣＬＫはクロック信
号、Ｒ／Ｌはシフト方向切り替え信号、ＤＲ０〜ＤＰ７
・ＤＧ０〜ＤＧ７・ＤＢ０〜ＤＢ７は表示データ、ＳＴ
Ｂはラッチ信号、V0〜V255は階調レベル電源である。ま
た、C1〜C80 はシフトレジスタ１３１からの内部信号で
あり、S1〜S240は階調レベル電源V0〜V255から選択され
て出力される階調レベルである。

【００２９】

【発明が解決しようとする課題】しかし、近年、液晶表
示モジュール等の表示モジュールに対する市場からのさ
らなる低コスト化、薄型化、軽量化、小型化及び低消費
電力化への要求はさらに厳しくなってきている。そこ
で、これらの要求に対する対応の一つとして、上記従来
の構成のように、複数の駆動回路に対して、各信号がそ
れぞれ共通の信号線を介して並列的に供給されるのでは
なく、複数の駆動回路間で信号線を接続することによ
り、信号を駆動回路に供給する方式が提案されている。

【００３０】これは、駆動回路間を接続する信号線によ
り信号を伝搬させることで、信号線長短縮化による浮遊
容量の削減が実現されて高速化に対応できるようになる
ことや、これによる消費電力の削減を可能とする。ま
た、上記のような方式を採用することで、共通の信号線
を配置するために必要となる外付けの基板（フレキシブ
ル基板もしくはプリント基板）を廃することも可能とな
り、極力基板の面積を縮小することも可能となる。

【００３１】上記のように、駆動回路間で信号を伝搬さ
せる、ソース側の表示素子用駆動装置のシステム構成の
一例を図１７に示す。

【００３２】上記表示素子用駆動回路は、ソースドライ
バ用スタートパルス信号ＳＰＩだけではなく、各６ビッ
トの映像データ信号Ｒ・Ｇ・Ｂ、クロック信号ＣＫ、ラ
ッチ信号ＬＳや、電源関係電圧としての電源電圧Ｖcc，
接地電位ＧＮＤ，６４ビット階調表示用電圧Ｖref １〜
９，液晶パネル印加電圧調整用電圧ＶLSを、８個のソー
スドライバＬＳＩ１４１の内部ロジック（内部回路）や
あるいは、Ａ１線等の内部配線を使用することで、第１
ソースドライバから次段の第２ソースドライバへ、各種
信号をそれぞれ伝搬させた構成となっている。

【００３３】図１８は、上記ソースドライバＬＳＩ１４
１の回路構成についてのブロック図を示している。尚、
説明の便宜上、前記した図１３で示した各部材と同一の
機能を有する部材には、同一の符号を付記し、その説明
を省略する。

【００３４】各ソースドライバＬＳＩ１４１の一辺に、
液晶パネルヘの出力端子ＸＯ１〜１００，ＹＯ１〜１０
０，ＺＯ１〜１００が配されている。この一辺の側方の
二辺のうちの一方の辺には、クロック信号ＣＫ、映像デ
ータ信号Ｒ・Ｇ・Ｂ各６ビット、及びラッチ信号ＬＳの
入力端子ＣＫin，Ｒin・Ｇin・Ｂin，ＬＳinが配され、
さらに他辺にはそれらの出力端子ＣＫout ，Ｒout ・Ｇ
out ・Ｂout ，ＬＳout が配されている。

【００３５】また、同様に、電源関係電圧である６４ビ
ット階調表示用電圧Ｖref １〜９、液晶パネル印加電圧
調整用電圧ＶLS、電源電圧Ｖcc、接地電位ＧＮＤを供給
するための入力端子Ｖref １〜９in，ＶLS，Ｖcc，ＧＮ
Ｄと、出力端子Ｖref １〜９out ，ＶLS，Ｖcc，ＧＮＤ
とが配されている。該電源関係電圧は、各電圧配線であ
るＶcc，ＧＮＤ，Ｖref １〜９，ＶLS線を、ソースドラ
イバＬＳＩ１４１の内部配線により、各入力端子Ｖcc，
ＧＮＤ，Ｖref １〜９in，ＶLSと出力端子Ｖcc，ＧＮ
Ｄ，Ｖref １〜９out ，ＶLSとの２つの端子を接続して
使用される。

【００３６】上記したこれらの各入力端子及び出力端子
は、各ソースドライバＬＳＩ１４１のＡｌ線等の内部配
線で接続されている。図１８には、これら入力端子ＣＫ
in，Ｒin・Ｇin・Ｂin，ＬＳin，Ｖref １〜９in，ＶL
S，Ｖcc，ＧＮＤと、出力端子ＣＫout ，Ｒout ・Ｇout
・Ｂout ，ＬＳout ，Ｖref １〜９out ，ＶLS，Ｖc
c，ＧＮＤとが、ソースドライバＬＳＩ１４１の内部配
線で接続された構成が、模式的に示されている。

【００３７】ソースドライバ用スタートパルス信号ＳＰ
Ｉは、入力端子ＳＰinより入力され、ソースドライバＬ
ＳＩ１４１内部のシフトレジスタ１１１でクロック信号
ＣＫに同期を取りシフトされ、ソースドライバ用スター
トパルス信号ＳＰＯとして出力端子ＳＰout から出力さ
れる。

【００３８】ソースドライバＬＳＩ１４１の各ブロック
の動作は、前述のソースドライバＬＳＩ１０１と同じで
ある。

【００３９】さらに、図１９に、別のソース側の表示素
子用駆動装置のシステム構成の一例を示す。

【００４０】上記表示素子用駆動装置は、高速に動作す
る各種信号線を８個のソースドライバＬＳＩ１５１間で
接続し、電源関係電圧は、それぞれ共通の配線により各
ソースドライバＬＳＩ１５１に並列して供給される構成
となっている。

【００４１】以上のような構成とすることにより、液晶
表示モジュール等の表示モジュールの低コスト化、薄型
化、軽量化、小型化を実現することは可能である。しか
し、このような構成では上述したように消費電力の増大
化が問題となる。

【００４２】本発明は上記の問題点に鑑みてなされたも
ので、上記のような近年著しく進んだ低コスト化、薄型
化、軽量化並びに小型化に対応したシステム構成、すな
わち、駆動回路規模の大幅な増大がなく、さらに各信号
をある駆動回路から次段の駆動回路へ伝搬させるよう
に、各駆動回路を互いにカスケード接続して配線長を短
くした、高速なクロック信号による映像データ信号の転
送が可能なシステム構成の表示素子用駆動装置におい
て、低消費電力化が可能な表示素子用駆動装置及びそれ
を用いた大画面パネルに対応できる低消費電力型表示モ
ジュールを提供するものである。

【００４３】

【課題を解決するための手段】請求項１記載の表示素子
用駆動装置は、上記の課題を解決するために、映像デー
タ信号に基づいて表示素子を駆動する、縦続接続された
複数の駆動回路からなり、該駆動回路には、クロック信
号に同期してスタートパルス信号をシフトして転送する
転送手段と、該転送手段の出力に基づいて映像データ信
号を選択する選択手段と、該選択手段により選択された
映像データ信号をラッチ信号によってラッチするラッチ
手段とが設けられ、少なくとも上記クロック信号及びス
タートパルス信号が、上記駆動回路間でカスケード接続
されている表示素子用駆動装置において、上記各駆動回
路は、次段の駆動回路へのスタートパルス信号の出力
時、または出力より所定時間だけ早い出力所定時間前ま
で、上記クロック信号の次段の駆動回路への出力を停止
する出力制御手段を有していることを特徴としている。

【００４４】上記の構成によれば、縦続接続されている
複数の駆動回路にそれぞれ設けられている出力制御手段
は、スタートパルス信号の出力時、または出力より所定
時間早い出力所定時間前まで、クロック信号の出力を停
止している。つまり、上記出力制御手段は、次段の駆動
回路へのスタートパルス信号の出力と同時、または出力
時より所定時間だけ早いタイミングで、クロック信号を
次段の駆動回路へ出力する。従って、映像データ信号の
取り込み動作が行われていない次段以降の駆動回路に
は、クロック信号が入力されず、その転送手段、選択手
段、及びラッチ手段等はその動作を停止している。

【００４５】尚、カスケード接続とは、一般的には、２
つ以上の装置を一方の出力がそれに続く装置の入力とな
るように接続することであることから、ここで用いられ
ているような、クロック信号及びスタートパルス信号
が、駆動回路間でカスケード接続されているとは、これ
ら各信号が、ある駆動回路から、該駆動回路とカスケー
ド接続されている次段の駆動回路へと順次伝搬していく
ことである。

【００４６】一般的に、上記のように、駆動回路を構成
している転送手段、選択手段、ラッチ手段等は高速動作
を行っている。よって、映像データ信号の取り込みが行
われていない、すなわち、動作させる必要のない駆動回
路において、上記転送手段、選択手段、ラッチ手段等が
不必要に動作すると、消費電力が大幅に増加することに
なる。

【００４７】そこで、上記した請求項１に係る表示素子
用駆動装置のような構成を用いることで、映像データ信
号の取り込み動作が行われていない駆動回路において、
高速動作する上記転送手段、選択手段、ラッチ手段等の
不要な動作を停止させることができる。

【００４８】また、クロック信号自体が高速で動作する
信号であるので、該クロック信号が、動作させる必要の
ない次段以降の駆動回路に入力されないことにより、該
クロック信号を伝搬するために駆動回路外部に配される
外部配線や、該外部配線が配されている外部基板等の浮
遊容量の充放電が行われない。

【００４９】これにより、動作させる必要のない駆動回
路において、転送手段、選択手段、ラッチ手段等の高速
動作による消費電力や、外部配線等の浮遊容量の充放電
による消費電力を大幅に削減し、表示素子用駆動装置の
低消費電力化を実現することができる。

【００５０】さらに、少なくとも上記クロック信号及び
スタートパルス信号が、駆動回路間でカスケード接続さ
れて各駆動回路間を伝搬するので、上記クロック信号及
びスタートパルス信号を各駆動回路に並列して供給する
ための外部配線が不要となる。

【００５１】これにより、外部配線数が削減できるの
で、表示素子用駆動装置の小型化を実現することができ
る。また、外部配線を配置するための外付けの基板を小
型化、あるいは省略して、更なる表示素子用駆動装置の
小型化を実現することができる。

【００５２】請求項２記載の表示素子用駆動装置は、上
記の課題を解決するために、請求項１に記載の構成にお
いて、上記映像データ信号は、上記複数の駆動回路間で
カスケード接続されており、上記出力制御手段は、次段
の駆動回路へのスタートパルス信号の出力時、または出
力より所定時間だけ早い出力所定時間前まで、上記映像
データ信号の次段の駆動回路への出力を停止することを
特徴としている。

【００５３】上記の構成によれば、クロック信号と同様
に、映像データ信号も複数の駆動回路間でカスケード接
続されている。さらに、出力制御手段は、上記クロック
信号と同様に、上記映像データ信号に対しても、次段の
駆動回路への出力を制御している。すなわち、上記出力
制御手段は、スタートパルス信号の出力時、または出力
時より所定時間前まで、上記映像データ信号の出力を停
止している。

【００５４】以上のように、クロック信号と共に映像デ
ータ信号も、映像データ信号の取り込み動作が行われて
いない次段以降の駆動回路に出力されないので、例え
ば、駆動回路外部に配された外部配線や該外部配線を配
置するための外付けの基板等の浮遊容量の充放電は行わ
れない。さらに、次段以降の駆動回路において、例えば
映像データ信号の入力バッファと一時的に映像データ信
号をラッチする回路との間の動作による不要な消費電力
を削減することができる。

【００５５】これにより、動作させる必要のない駆動回
路の高速動作による消費電力や、外部配線等の浮遊容量
の充放電による消費電力を大幅に削減し、さらなる低消
費電力化を実現することができる。

【００５６】さらに、上記クロック信号及びスタートパ
ルス信号に加えて、映像データ信号も駆動回路間でカス
ケード接続されているので、映像データ信号を各駆動回
路に並列して供給するための共通配線としての外部配線
も不要となる。

【００５７】これにより、外部配線数が削減できるの
で、その結果、表示素子用駆動回路をさらに小型化する
ことができる。また、外部配線を配置するための外付け
の基板を小型化、あるいは省略して、更なる表示素子用
駆動装置の小型化を実現することができる。

【００５８】請求項３記載の表示素子用駆動装置は、上
記の課題を解決するために、請求項１に記載の構成にお
いて、上記出力制御手段は、上記転送手段の出力のうち
の一つの出力に基づいて、上記クロック信号を次段の駆
動回路に出力していることを特徴としている。

【００５９】上記の構成によれば、出力制御手段は、転
送手段の出力のうちの一つの出力に基づいて、クロック
信号の出力のタイミングを決定している。従って、複雑
な構成は必要ではなく、簡単な構成の付加回路で上記出
力制御手段を構成することが可能である。

【００６０】これにより、駆動回路のサイズを大幅に増
加させることなく、またコストアップも極力避けなが
ら、消費電力を削減することができる。

【００６１】請求項４記載の表示素子用駆動装置は、上
記の課題を解決するために、請求項２に記載の構成にお
いて、上記出力制御手段は、上記転送手段の出力のうち
の一つの出力に基づいて、上記クロック信号または／及
び上記映像データ信号を次段の駆動回路に出力している
ことを特徴としている。

【００６２】上記の構成によれば、出力制御手段は、転
送手段の出力のうちの一つの出力に基づいて、クロック
信号または／及び映像データ信号の出力のタイミングを
決定している。従って、複雑な構成は必要ではなく、簡
単な構成の付加回路で上記出力制御回路を構成すること
が可能である。

【００６３】これにより、駆動回路のサイズを大幅に増
加させることなく、またコストアップも極力避けなが
ら、消費電力を削減することができる。

【００６４】請求項５記載の表示モジュールは、上記の
課題を解決するために、請求項１ないし４の何れか１項
に記載の表示素子用駆動装置と、該表示素子用駆動装置
により駆動される表示素子とを備えていることを特徴と
している。

【００６５】上記の構成によれば、請求項１ないし４の
何れか１項に記載されているような、低消費電力化、さ
らに小型化された表示素子用駆動装置が、表示モジュー
ルにおける表示素子を駆動している。

【００６６】これにより、軽量化、薄型化、小型化及び
低コスト化が実現された表示モジュールを実現すること
ができる。

【００６７】

【発明の実施の形態】〔実施の形態１〕本発明の実施の
一形態について図１ないし図７に基づいて説明すれば、
以下のとおりである。

【００６８】本実施の形態に係る表示素子用駆動装置
は、液晶表示素子（表示素子）としての液晶パネルを駆
動する、縦続接続された複数のソースドライバＬＳＩ
（LargeScale Integrated Circuit）（駆動回路）から
なる。

【００６９】上記ソースドライバＬＳＩは、それぞれＴ
ＣＰ（Tape Carrier Package）に搭載されている。尚、
ＴＣＰとは、テープ・フィルムにドライバＬＳＩを貼り
付けた薄型パッケージのことである。

【００７０】また、本実施の形態における液晶パネルの
画素数は、８００画素×３（ＲＧＢ）［ソース側］×６
００画素［ゲート側］である。上記各ソースドライバＬ
ＳＩは、６４階調表示を行い、１００画素×３（ＲＧ
Ｂ）を駆動するものであるので、ＴＣＰに搭載されたソ
ースドライバＬＳＩは８個必要となる。

【００７１】まず、本実施の形態に係る表示素子用駆動
装置を構成している複数のソースドライバＬＳＩと、こ
れらソースドライバＬＳＩの接続構成を図１、図２及び
図３に基づいて説明する。

【００７２】尚、ここで説明する液晶パネルの画素数や
ソースドライバＬＳＩの構成は一例であり、これによっ
て限定されるものではない。

【００７３】図１に示すように、本実施の形態に係る表
示素子用駆動装置は、ソース側の複数の駆動回路として
の８個のソースドライバＬＳＩ１と、これら８個のソー
スドライバＬＳＩ１に電圧や信号を供給するコントロー
ラ２とを備えている。上記８個のソースドライバＬＳＩ
１は縦続接続されており、以下ソースドライバＬＳＩ１
を互いに区別する必要がある場合には、１〜７段目のソ
ースドライバＬＳＩ１をそれぞれ第１〜第７ソースドラ
イバと記し、最終段のソースドライバＬＳＩ１を第８ソ
ースドライバと記す。

【００７４】上記ソースドライバＬＳＩ１は、それぞれ
内部ロジック１ａと、出力制御回路（出力制御手段）１
ｂとを備えている。

【００７５】上記コントローラ２は、出力端子ＶLS，Ｖ
cc，ＧＮＤ，Ｖref １〜９を有している。これら出力端
子ＶLS，Ｖcc，ＧＮＤ，Ｖref １〜９からは、それぞ
れ、液晶パネル印加電圧調整用電圧ＶLS、電源電圧Ｖc
c、接地電位ＧＮＤ、及び６４ビット階調表示用電圧Ｖr
ef １〜９が出力される。尚、液晶パネル印加電圧調整
用電圧ＶLS、電源電圧Ｖcc、接地電位ＧＮＤ、及び６４
ビット階調表示用電圧Ｖref １〜９は、以下、電源関係
電圧と称する。これら電源関係電圧は、それぞれ共通の
配線を介して、上記第１〜第８ソースドライバに並列し
て供給されている。尚、出力制御回路１ｂへ接続される
電源電圧Ｖcc及び接地電位ＧＮＤの配線は省略されてい
る。

【００７６】さらに、上記コントローラ２は、出力端子
ＳＳＰＩ，ＬＳ，Ｒ・Ｇ・Ｂ，ＳＣＫを有している。こ
れら出力端子ＳＳＰＩ，ＬＳ，Ｒ・Ｇ・Ｂ，ＳＣＫから
は、ソースドライバ用スタートパルス信号ＳＰＩ、ラッ
チ信号ＬＳ、映像データ信号Ｒ・Ｇ・Ｂ、クロック信号
ＣＫの各種信号が出力される。出力される各信号は、第
１〜第８ソースドライバ間を接続する各接続配線によ
り、第１〜第８ソースドライバに入力されている。すな
わち、上記した各種信号は、第１〜第８ソースドライバ
間でカスケード接続されることにより、各ソースドライ
バへ順次伝搬されている構成となっている。

【００７７】尚、カスケード接続とは、一般的には、２
つ以上の装置を一方の出力がそれに続く装置の入力とな
るように接続することである。そこで、ここで用いられ
ているような、各種信号が第１〜第８ソースドライバ間
でカスケード接続されているとは、これら各種信号が、
あるソースドライバＬＳＩ１から、該ソースドライバＬ
ＳＩ１とカスケード接続されている次段のソースドライ
バＬＳＩ１へと順次伝搬されていることである。

【００７８】以下に、上記コントローラ２の出力端子Ｓ
ＳＰＩ，ＬＳ，Ｒ・Ｇ・Ｂ，ＳＣＫから出力される各種
信号の流通経路について具体的に説明する。

【００７９】コントローラ２の出力端子ＳＳＰＩから出
力されたソースドライバ用スタートパルス信号ＳＰＩ
は、まず第１ソースドライバに入力される。該第１ソー
スドライバに入力されたソースドライバ用スタートパル
ス信号ＳＰＩは、該ソースドライバ内部を転送され、ソ
ースドライバ用スタートパルス信号ＳＰＯとして出力さ
れる。該ソースドライバ用スタートパルス信号ＳＰＯ
は、ソースドライバ用スタートパルス信号ＳＰＩとし
て、次段の第２ソースドライバに入力される。

【００８０】コントローラ２の出力端子Ｒ・Ｇ・Ｂから
出力された映像データ信号Ｒ・Ｇ・Ｂは、まず第１ソー
スドライバに入力される。これら各映像データ信号Ｒ・
Ｇ・Ｂは、それぞれ６ビットからなる。第１ソースドラ
イバに入力された映像データ信号Ｒ・Ｇ・Ｂは、後述す
る出力制御回路１ｂを経由して、該第１ソースドライバ
から次段の第２ソースドライバに入力される。

【００８１】コントローラ２の出力端子ＳＣＫから出力
されたクロック信号ＣＫは、まず、第１ソースドライバ
に入力される。該第１ソースドライバに入力されたクロ
ック信号ＣＫは、後述する出力制御回路１ｂを経由し
て、該第１ソースドライバから、次段の第２ソースドラ
イバに入力される。

【００８２】以下、同様にして、ソースドライバ用スタ
ートパルス信号ＳＰＩ、映像データ信号Ｒ・Ｇ・Ｂ、及
びクロック信号ＣＫは、それぞれ第１〜第８ソースドラ
イバ間の接続配線により、第８ソースドライバまで順次
伝搬される。

【００８３】また、コントローラ２の出力端子ＬＳから
出力されたラッチ信号ＬＳは、第１〜第８ソースドライ
バの内部配線、及び第１〜第８ソースドライバ間の接続
配線を用いることにより、第１〜第８ソースドライバに
並列して入力されている。

【００８４】尚、内部ロジック１ａから出力制御回路１
ｂに出力されるＴｒｉｇ信号については、後述する出力
制御回路１ｂと共に説明する。

【００８５】次に、第１〜第８ソースドライバであるソ
ースドライバＬＳＩ１の内部ロジック１ａ、及び出力制
御回路１ｂの回路構成を、図２のブロック図に基づいて
説明する。

【００８６】図２に示すように、上記ソースドライバＬ
ＳＩ１は、内部ロジック１ａを構成しているシフトレジ
スタ（転送手段）１１、データラッチ回路１２、サンプ
リングメモリ（選択手段）１３、ホールドメモリ（ラッ
チ手段）１４、基準電圧発生回路１５、Ｄ／Ａコンバー
タ１６、及び出力回路１７と、出力制御回路１ｂとを備
えている。

【００８７】まず、第１ソースドライバのシフトレジス
タ１１には、コントローラ２の出力端子ＳＳＰＩから出
力され、第１ソースドライバの入力端子ＳＰinから入力
されたソースドライバ用スタートパルス信号ＳＰＩが入
力される。該ソースドライバ用スタートパルス信号ＳＰ
Ｉは、後述する映像データ信号Ｒ・Ｇ・Ｂの水平同期信
号と同期を取った同期信号である。

【００８８】また、上記シフトレジスタ１１には、コン
トローラ２の出力端子ＳＣＫから出力されて、第１ソー
スドライバの入力端子ＣＫinから入力されたクロック信
号ＣＫが入力される。

【００８９】上記第１ソースドライバのシフトレジスタ
１１は、上記ソースドライバ用スタートパルス信号ＳＰ
Ｉをスタートパルスとし、該ソースドライバ用スタート
パルス信号ＳＰＩのハイレベル期間に入力されたクロッ
ク信号ＣＫの最初の立ち上がりにより、該ソースドライ
バ用スタートパルス信号ＳＰＩをシフトして転送する。

【００９０】上記シフトレジスタ１１は１００段からな
っており、該シフトレジスタ１１の最終段（本実施の形
態においては１００段）までシフトされて、第１ソース
ドライバの出力端子ＳＰout から出力されるソースドラ
イバ用スタートパルス信号ＳＰＯは、次段の第２ソース
ドライバの入力端子ＳＰinに、ソースドライバ用スター
トパルス信号ＳＰＩとして入力される。

【００９１】このように、ソースドライバ用スタートパ
ルス信号ＳＰＩは、最終段の第８ソースドライバまで、
同様にシフトされる。

【００９２】ここで、本実施の形態においては、１００
段で構成されているシフトレジスタ１１の９８段目の出
力がＴｒｉｇ信号として取り出されて、出力制御回路１
ｂに入力されている。すなわち、一般的に説明すれば、
ｍ段のシフトレジスタの内、（ｍ−ｘ）段からの出力を
Ｔｒｉｇ信号として後述の出力制御回路１ｂに入力させ
ていることになる（ｘ＝０，１，２，…，ｍ−１）。
尚、本実施の形態において、シフトレジスタ１１の９８
段目の出力をＴｒｉｇ信号として使用していることによ
る作用効果については、後で詳細に説明する。

【００９３】一方、コントローラ２の出力端子Ｒ・Ｇ・
Ｂから出力された映像データ信号Ｒ・Ｇ・Ｂは、第１ソ
ースドライバの入力端子Ｒ１〜６in，Ｇ１〜６in，Ｂ１
〜６inから入力される。入力された該映像データ信号Ｒ
・Ｇ・Ｂは、各々並列的にデータラッチ回路１２に入力
される。該映像データ信号Ｒ・Ｇ・Ｂは、データラッチ
回路１２で一時的にラッチされた後、サンプリングメモ
リ１３に送られる。尚、上記映像データ信号Ｒ・Ｇ・Ｂ
は、Ｒ（Red ），Ｇ（Green ），Ｂ（Blue）各々６ビッ
ト、計１８ビットで構成されるカラーデジタル映像信号
である。

【００９４】上記サンプリングメモリ１３は、前述のシ
フトレジスタ１１の各段の出力信号により、時分割で送
られてくる映像データ信号Ｒ・Ｇ・Ｂをサンプリング
し、後述のラッチ信号ＬＳ（コントローラ２の出力端子
ＬＳから出力される）が入力されるまで記憶している。

【００９５】上記サンプリングメモリ１３に記憶されて
いる映像データ信号Ｒ・Ｇ・Ｂは、次にホールドメモリ
１４に入力される。そして、映像データ信号Ｒ・Ｇ・Ｂ
の１水平期間のデータが該ホールドメモリ１４に入力さ
れた時点で、入力端子ＬＳinから入力されたラッチ信号
ＬＳによりラッチされる。該ホールドメモリ１４は、次
の水平期間の映像データ信号Ｒ・Ｇ・Ｂがサンプリング
メモリ１３からホールドメモリ１４に入力されるまでの
間、映像データ信号Ｒ・Ｇ・Ｂの１水平期間のデータ保
持して、Ｄ／Ａコンバータ１６に出力する。このとき、
シフトレジスタ１１及びサンプリングメモリ１３は、次
の水平期間の新たな映像データ信号Ｒ・Ｇ・Ｂの取り込
みを行っている。

【００９６】基準電圧発生回路１５は、コントローラ２
の出力端子Ｖref １〜９から出力されて、第１〜第８ソ
ースドライバの入力端子Ｖref １〜９に並列して入力さ
れる基準電圧を基に、例えば、抵抗分割により階調表示
に用いる６４レベルの電圧を発生させる。

【００９７】Ｄ／Ａコンバータ１６は、Ｒ，Ｇ，Ｂ各々
６ビットのデジタルの映像データ信号Ｒ・Ｇ・Ｂを、ア
ナログ信号に変換する。そして、出力回路１７は、コン
トローラ２の出力端子ＶLSから出力され、第１〜第８ソ
ースドライバの入力端子ＶLSに並列して入力される液晶
パネル印加電圧調整用電圧ＶLSにより、６４レベルのア
ナログ信号を増幅し、出力端子ＸＯ１〜ＸＯ１００・Ｙ
Ｏ１〜ＹＯ１００・ＺＯ１〜ＺＯ１００から液晶パネル
の入力端子（図示せず）へ出力する。

【００９８】上記出力端子ＸＯ１〜ＸＯ１００・ＹＯ１
〜ＹＯ１００・ＺＯ１〜ＺＯ１００は、Ｒ，Ｇ，Ｂ各１
００端子の映像データ信号Ｒ・Ｇ・Ｂにそれぞれ対応す
るものである。尚、入力端子Ｖcc及びＧＮＤは、電源電
圧Ｖcc及び接地電位ＧＮＤを供給するための電源用入力
端子である。

【００９９】以上のように、本実施の形態における表示
素子用駆動装置のソース側のシステムは、高速に動作す
るクロック信号ＣＫ等の各種信号が第１〜第８ソースド
ライバ間でそれぞれカスケード接続され、電源関係電圧
は、それぞれ共通の配線により、第１〜第８ソースドラ
イバに並列的に供給される構成となっている。

【０１００】つまり、ソースドライバＬＳＩ１の入力端
子ＣＫｉｎ，Ｒ１〜６in，Ｇ１〜６in，Ｂ１〜６inから
入力されたクロック信号ＣＫ及び映像データ信号Ｒ・Ｇ
・Ｂは、ソースドライバＬＳＩ１内に設けられたＡｌ線
（アルミニウム線）等からなる内部配線を使用すること
により、出力制御回路１ｂを経由して、出力端子ＣＫou
t ，Ｒ１〜６out ，Ｇ１〜６out ，Ｂ１〜６out から出
力され、後段のソースドライバＬＳＩ１に入力されてい
る。

【０１０１】また、ソースドライバＬＳＩ１の入力端子
ＬＳｉｎから入力されたラッチ信号ＬＳは、ソースドラ
イバＬＳＩ１内に設けられたＡｌ線（アルミニウム線）
等からなる内部配線を使用することにより、出力制御回
路１ｂに入力されると共に、出力端子ＬＳout から出力
されて、後段のソースドライバＬＳＩ１にも並列して供
給されている。

【０１０２】次に、図３に基づいて、出力制御回路１ｂ
について具体的に説明する。出力制御回路１ｂは、Ｄタ
イプフリップフロップ（以下、ＤＦ／Ｆと称す）２１
と、１９個の２入力ＮＡＮＤゲート２２と、１９個のイ
ンバータ２３とで構成されている。

【０１０３】上記ＤＦ／Ｆ２１の入力端子Ｄには電源電
圧Ｖccが、入力端子ＣＫにはＴｒｉｇ信号が、リセット
Ｒ（Ｖccレベルでリセットされる）にはラッチ信号ＬＳ
が接続されている。該ＤＦ／Ｆ２１の出力端子Ｑは、２
入力ＮＡＮＤゲート２２の２入力端子の一方の入力端子
に接続されている。

【０１０４】上述したように、映像データ信号Ｒ・Ｇ・
Ｂは各６ビットずつで合計１８ビットとなるため、上記
１９個の２入力ＮＡＮＤゲート２２のうち、１８個の２
入力ＮＡＮＤゲート２２ａの他方の入力端子には、映像
データ信号Ｒ・Ｇ・Ｂが各々入力されている。該２入力
ＮＡＮＤゲート２２ａの出力は、それぞれインバータ２
３ａを介して、１８ビットの映像データ信号Ｒｏ・Ｇｏ
・Ｂｏとして出力される。

【０１０５】一方、１９個の２入力ＮＡＮＤゲートのう
ち、残り１個の２入力ＮＡＮＤゲート２２ｂの他方の入
力端子は、クロック信号ＣＫの入力端子ＣＫinと接続さ
れている。該クロック信号ＣＫが入力された２入力ＮＡ
ＮＤゲート２２ｂの出力は、インバータ２３ｂを介して
クロック信号ＣＫｏとして出力される。

【０１０６】図４は、上記出力制御回路１ｂによる、本
実施の形態に係る表示素子用駆動装置のシステム動作及
び各信号のタイミングチャートである。

【０１０７】ラッチ信号ＬＳがＨｉｇｈレベルとなる
と、第１〜第８ソースドライバ全てに、入力端子ＬＳin
からラッチ信号ＬＳが入力される。このＨｉｇｈレベル
のラッチ信号ＬＳは、第１〜第８ソースドライバの出力
制御回路１ｂのＤＦ／Ｆ２１に入力される。このラッチ
信号ＬＳの入力により、該出力制御回路１ｂはリセット
されるので、ＤＦ／Ｆ２１の出力端子Ｑから出力される
信号はＬｏｗレベルとなる。従って、インバータ２３か
ら出力される映像データ信号Ｒｏ・Ｇｏ・Ｂｏとクロッ
ク信号ＣＫｏとは、共にＬｏｗレベルとなる。

【０１０８】ラッチ信号ＬＳがＨｉｇｈレベルとなった
後、ソースドライバ用スタートパルス信号ＳＰＩは、第
１ソースドライバに入力され、クロック信号ＣＫに同期
を取り、内部ロジック１ａの１００段のシフトレジスタ
１１内を転送される。該第１ソースドライバから出力さ
れたソースドライバ用スタートパルス信号ＳＰＯは、次
段の第２ソースドライバに、ソースドライバ用スタート
パルス信号ＳＰＩとして入力される。

【０１０９】また、本実施の形態においては、Ｔｒｉｇ
信号としてシフトレジスタ１１の９８段目の出力が、出
力制御回路１ｂのＤＦ／Ｆ２１の入力端子ＣＫから該Ｄ
Ｆ／Ｆ２１に入力される。上記Ｔｒｉｇ信号の立ち上が
りに、該ＤＦ／Ｆ２１は入力端子Ｄから入力されるＨｉ
ｇｈレベル（Ｖccレベル）の信号を出力端子Ｑから出力
する。

【０１１０】出力端子Ｑから２入力ＮＡＮＤゲート２２
へ出力される信号がＨｉｇｈレベルになることにより、
ゲートが開かれる。これにより１８ビットの映像データ
信号Ｒ・Ｇ・Ｂ及びクロック信号ＣＫは、各々１８ビッ
トの映像データ信号Ｒｏ・Ｇｏ・Ｂｏ及びクロック信号
ＣＫｏとして、次段の第２ソースドライバへ出力され
る。

【０１１１】以上のように、第１ソースドライバにソー
スドライバ用スタートパルス信号ＳＰＩが取り込まれた
後、映像データ信号Ｒｏ・Ｇｏ・Ｂｏ及びクロック信号
ＣＫｏが第１ソースドライバから出力されるまでの期間
（図４での第１ソースドライバデータ取込み期間）に
は、第１ソースドライバ内のシフトレジスタ１１、デー
タラッチ回路１２及びサンプリングメモリ１３は、先に
説明した通りの動作を行っている。

【０１１２】一方、この時、第２〜第８ソースドライバ
には、クロック信号ＣＫ及び映像データ信号Ｒ・Ｇ・Ｂ
が入力されないため、内部ロジック１ａ及び出力制御回
路１ｂの動作は行われていない。

【０１１３】第１ソースドライバの出力端子ＣＫout 及
びＲout ・Ｇout ・Ｂout から出力されたクロック信号
ＣＫｏ及び映像データ信号Ｒｏ・Ｇｏ・Ｂｏは、次段の
第２ソースドライバの入力端子ＣＫin及びＲin・Ｇin・
Ｂinから、クロック信号ＣＫ及び映像データ信号Ｒ・Ｇ
・Ｂとして入力される。それと共に、ソースドライバ用
スタートパルス信号ＳＰＩが該第２ソースドライバに取
り込まれると、該第２ソースドライバも、上記第１ソー
スドライバと同様に、動作を開始する。

【０１１４】すなわち、上述した第１ソースドライバと
同様に、第２ソースドライバに入力されたソースドライ
バ用スタートパルス信号ＳＰＩは、クロック信号ＣＫ
（第１ソースドライバからの出力）に同期を取り、内部
ロジック１ａの１００段のシフトレジスタ１１により転
送される。シフトレジスタ１１の最終段（１００段）の
出力は、ソースドライバ用スタートパルス信号ＳＰＯと
して出力される。該ソースドライバ用スタートパルス信
号ＳＰＯは、次段の第３ソースドライバに、ソースドラ
イバ用スタートパルス信号ＳＰＩとして入力される。

【０１１５】一方、第２ソースドライバにおけるシフト
レジスタ１１の９８段目の出力は、Ｔｒｉｇ信号とし
て、出力制御回路１ｂのＤＦ／Ｆ２１の入力端子ＣＫに
入力される。該Ｔｒｉｇ信号の立ち上がりに、ＤＦ／Ｆ
２１が入力端子Ｄから入力されるＨｉｇｈレベル（Ｖcc
レベル）の信号を出力端子Ｑから出力する。

【０１１６】出力端子Ｑから２入力ＮＡＮＤゲート２２
へ出力される信号がＨｉｇｈレベルになることにより、
ゲートが開かれる。これにより映像データ信号Ｒ・Ｇ・
Ｂ及びクロック信号ＣＫは、各々映像データ信号Ｒｏ・
Ｇｏ・Ｂｏ及びクロック信号ＣＫｏとして、次段の第３
ソースドライバへ出力されることになる。

【０１１７】第２ソースドライバにソースドライバ用ス
タートパルス信号ＳＰＩが取り込まれてから、上記映像
データ信号Ｒｏ・Ｇｏ・Ｂｏ及びクロック信号ＣＫｏが
該第２ソースドライバから出力されるまでの期間、第１
及び第２ソースドライバ内のシフトレジスタ１１、デー
タラッチ回路１２、及びサンプリングメモリ１３は、先
に説明したとおり、映像データの取り込み等の動作を行
っている。

【０１１８】一方、この時、第３〜第８ソースドライバ
には、映像データ信号Ｒ・Ｇ・Ｂ及びクロック信号ＣＫ
が入力されないので、内部ロジック１ａ及び出力制御回
路１ｂの動作は行われていない。

【０１１９】このように、クロック信号ＣＫ及び映像デ
ータ信号Ｒ・Ｇ・Ｂは、出力制御回路１ｂにより、映像
データ信号Ｒ・Ｇ・Ｂの取り込み動作が行われていない
次段以降のソースドライバＬＳＩ１には入力されないよ
うに制御されている。これにより、動作させる必要のな
いソースドライバＬＳＩ１を不必要に動作させることが
ないので、消費電力を大幅に低減することができる。

【０１２０】以上説明したように、第１〜第８ソースド
ライバは、ソースドライバ用スタートパルス信号ＳＰＩ
をクロック信号ＣＫに同期して取り込むことにより、順
次動作を開始する。すなわち、内部ロジック１ａのシフ
トレジスタ１１におけるソースドライバ用スタートパル
ス信号ＳＰＩの転送と、転送された該ソースドライバ用
スタートパルス信号ＳＰＩによるシフトレジスタ１１の
各段の出力とに基づいて、１８ビットの映像データ信号
Ｒ・Ｇ・Ｂのサンプリングメモリ１３ヘの取り込みを行
う。そして、最終的には、最終段の第８ソースドライバ
までの全てのソースドライバＬＳＩ１が、動作を行う。

【０１２１】次に、隣接する第１〜第８ソースドライバ
間における各信号の詳細なタイミングチャートを図５に
示す。

【０１２２】第ｎソースドライバ（ｎ＝２，３，…，
８）には、前段の第ｎ−１ソースドライバから出力され
たソースドライバ用スタートパルス信号ＳＰＯが、ソー
スドライバ用スタートパルス信号ＳＰＩとして入力され
る。上記第ｎソースドライバは、該ソースドライバ用ス
タートパルス信号ＳＰＩが入力された後、最初のクロッ
ク信号ＣＫ（図５ではＣＫ１と記載）の入力時を開始時
とし、該第ｎソースドライバ内で上記クロック信号ＣＫ
に同期を取り転送される。

【０１２３】そして、シフトレジスタ１１の各段の出力
を基にして、上記第ｎソースドライバに入力された映像
データ信号Ｒ・Ｇ・Ｂは、サンプリングメモリ１３の所
定のメモリ番地に入力される。

【０１２４】シフトレジスタ１１は１００段目の出力と
してソースドライバ用スタートパルス信号ＳＰＯを出力
する。この信号が、ソースドライバ用スタートパルス信
号ＳＰＩとして、次段の第ｎ＋１ソースドライバに入力
される。

【０１２５】一方、第ｎソースドライバのシフトレジス
タ１１の９８段目の出力は、Ｔｒｉｇ信号として出力制
御回路１ｂに入力される。上述したような出力制御回路
１ｂでの動作により、ＤＦ／Ｆ２１の出力端子Ｑから出
力される信号がＨｉｇｈレベルになると、第ｎソースド
ライバは、第ｎ＋１ソースドライバにクロック信号ＣＫ
ｏ及び映像データ信号Ｒｏ・Ｇｏ・Ｂｏを出力する。

【０１２６】そして、第ｎ＋１ソースドライバは、ソー
スドライバ用スタートパルス信号ＳＰＩ（第ｎソースド
ライバから出力されたソースドライバ用スタートパルス
信号ＳＰＯ）の入力後、最初に入力されたクロック信号
ＣＫ（図５に１と記載されている）から、第ｎ＋１ソー
スドライバ内で、上記クロック信号ＣＫに同期を取り、
上記ソースドライバ用スタートパルス信号ＳＰＩの転送
を開始する。そして、シフトレジスタ１１の各段の出力
に基づいて、映像データ信号Ｒ・Ｇ・Ｂはサンプリング
メモリ１３の所定のメモリ番地に入力される。

【０１２７】上述したように、本実施の形態では、１０
０段のシフトレジスタ１１における９８段目の出力が、
Ｔｒｉｇ信号として取り出されている。前記した（ｍ−
ｘ）段で言えば、ｍ＝１００，ｘ＝２の例となる。

【０１２８】このように、ｘ＝２としてＴｒｉｇ信号を
発生させることで、図５に示すような時間Ｔを得ること
ができる。この時間Ｔを確保することにより、映像デー
タ信号Ｒ・Ｇ・Ｂ及びクロック信号ＣＫ（特にクロック
信号ＣＫ）をソースドライバ用スタートパルス信号ＳＰ
Ｉに先だって入力することになる。これにより、第ｎ＋
１ソースドライバがソースドライバ用スタートパルス信
号ＳＰＩを安定して取り込むことができる。

【０１２９】尚、次のラッチ信号ＬＳが入力されるまで
は、第ｎソースドライバのホールドメモリ１４、Ｄ／Ａ
コンバータ１６及び出力回路１７は、一つ前に入力され
たラッチ信号ＬＳでラッチされた信号を出力し続けてい
る。

【０１３０】以上のような動作を順次行い、画像の１水
平期間分に必要な全映像データ信号Ｒ・Ｇ・Ｂが、最終
段の第８ソースドライバのサンプリングメモリ１３に取
り込まれた段階で、コントローラ２からラッチ信号ＬＳ
が出力される。このラッチ信号ＬＳの入力により、第１
〜第８ソースドライバは、サンプリングメモリ１３にメ
モリされているデータを、ホールドメモリ１４ヘ転送す
ると共に、Ｄ／Ａコンバータ１６及び出力回路１７を介
して、液晶パネルヘ所定の駆動電圧として出力される。

【０１３１】一方、第１〜第８ソースドライバの出力制
御回路１ｂのＤＦ／Ｆ２１は、上記ラッチ信号ＬＳによ
りリセットされ、一旦、出力されている映像データ信号
Ｒ・Ｇ・Ｂ及びクロック信号ＣＫをＬｏｗレベルにす
る。その後、コントラローラ２から、次のソースドライ
バ用スタートパルス信号ＳＰＩ及びクロック信号ＣＫが
第１ソースドライバに入力されると、上述した動作を順
次行う。このような動作を６００回繰り返すことで、８
００×６００画素からなる１画面が表示されることにな
る。

【０１３２】尚、図２及び図３では、入出力バッファ回
路が省略されている。

【０１３３】次に、本実施の形態における第１〜第８ソ
ースドライバ並びにそのシステム構成を用いた液晶表示
モジュール（表示モジュール）のシステム構成を図６に
示す。

【０１３４】上記液晶表示モジュールは、本実施の形態
に係る表示用駆動装置を構成している複数の駆動回路と
してのソースドライバＬＳＩ１及びゲートドライバＬＳ
Ｉ３と、該ソースドライバＬＳＩ１及びゲートドライバ
ＬＳＩ３を搭載している各ＴＣＰ４，５と、液晶表示素
子としての液晶パネル６と、コントローラ２が設けられ
たフレキシブル基板７とで構成されている。

【０１３５】上記ソースドライバＬＳＩ１の出力端子
は、ＴＣＰ４上のＴＣＰ配線を介して、ＴＣＰ４におけ
る液晶パネル６への出力端子に対して電気的に接続され
ている。ＴＣＰ４における液晶パネル６への出力端子
（ＴＣＰ配線）は液晶パネル６上のＩＴＯ端子( Indium
Tin Oxide：インジウムすず酸化物）に、例えば、ＡＣ
Ｆ（Anisotropic Conductive Film ：異方性導電膜）を
介して、熱圧着され電気的に接続されている。

【０１３６】一方、フレキシブル基板７の配線と、各Ｔ
ＣＰ配線とは、例えばＡＣＦやハンダを介して、電気的
に接続されている。

【０１３７】そして、第１〜第８ソースドライバヘ供給
される映像データ信号Ｒ・Ｇ・Ｂ、クロック信号ＣＫ、
ラッチ信号ＬＳは、コントラローラ２の各端子から、フ
レキシブル基板７上の各配線を通っている。

【０１３８】第１ソースドライバに入力された上記各信
号は、該第１ソースドライバから出力され、フレキシブ
ル基板７上の配線を介して、次段の第２ソースドライバ
に入力される。以下、第３〜第８ソースドライバにも、
同様に、上記各信号が順次入力される。

【０１３９】一方、図１ないし図３に基づいて説明した
ように、ソースドライバ用スタートパルス信号ＳＰＩ
は、第１ソースドライバの入力端子ＳＰinに入力され、
ソースドライバＬＳＩ１の内部ロジック１ａのシフトレ
ジスタ１１を転送される。該シフトレジスタ１１の最終
段まで転送されたソースドライバ用スタートパルス信号
ＳＰＩは、ソースドライバ用スタートパルス信号ＳＰＯ
として、出力端子ＳＰout から出力される。

【０１４０】上記のように第１ソースドライバから出力
されたソースドライバ用スタートパルス信号ＳＰＯは、
再びフレキシブル基板７上の配線を介して、次段の第２
ソースドライバの入力端子ＳＰinに、ソースドライバ用
スタートパルス信号ＳＰＩとして入力される。以下、第
３〜第８ソースドライバまで、同様にしてソースドライ
バ用スタートパルス信号ＳＰＩが転送される。

【０１４１】また、電源電圧Ｖcc、接地電位ＧＮＤ、６
４ビット階調表示用電圧Ｖref １〜９、及び液晶パネル
印加電圧調整用電圧ＶLSも同様に、コントローラ２の出
力端子Ｖcc，ＧＮＤ，Ｖref １〜９，ＶLSからフレキシ
ブル基板７上の配線を介して、それぞれ第１〜第８ソー
スドライバに共通に供給されている。

【０１４２】一方、ゲートドライバＬＳＩ３も同様にＴ
ＣＰ５に搭載され、そのＴＣＰ配線はソースドライバＬ
ＳＩ１のＴＣＰ配線と同様に、液晶パネル６の端子、並
びにフレキシブル基板７の配線とそれぞれ電気的に接続
されている。

【０１４３】コントローラ２から、ゲートドライバ用ク
ロック信号ＧＣＫ（コントラローラ２の出力端子ＧＣＫ
から出力）と、電源電圧Ｖcc、接地電位ＧＮＤ、及び液
晶パネル印加電圧調整用電圧Ｖref １〜２（コントロー
ラの出力端子Ｖcc，ＧＮＤ，Ｖref １〜２から出力）
が、各ゲートドライバＬＳＩ３に供給されている。

【０１４４】また、ゲートドライバ用スタートパルス信
号ＧＳＰＩ（コントローラの出力端子ＧＳＰＩから出
力）が、第１ゲートドライバに入力されている。そし
て、該ゲートドライバ用スタートパルス信号ＧＳＰＩ
は、該第１ゲートドライバの内部を、ゲートドライバ用
クロック信号ＧＣＫに同期を取り転送されて出力され
る。出力されたゲートドライバ用スタートパルス信号Ｇ
ＳＰＩは、次段の第２ゲートドライバへ入力されてい
る。

【０１４５】尚、第１〜第８ソースドライバの動作の詳
細は、先に説明した通りである。

【０１４６】次に、液晶パネル６及びフレキシブル基板
７に、ソースドライバＬＳＩ１を搭載した際の断面図を
図７に示す。

【０１４７】液晶パネル６の下側基板６ａに設けられて
いる液晶パネル側端子６ｂと、ソースドライバＬＳＩ１
を搭載したＴＣＰ配線とは、ＡＣＦを介して熱圧着によ
り電気的に接続され、かつ固定されている。一方、ＴＣ
Ｐ配線とフレキシブル基板７のＴＣＰ配線部とは、上記
ＡＣＦもしくはハンダ付けにより電気的に接続、かつ固
定されている。上記ソースドライバＬＳＩ１は、バンプ
を介してＴＣＰ配線（インナーリード部）と接続され
る。ＴＣＰ配線における接続部以外は、ソルダーレジス
トで保護されている。尚、図７では、ソースドライバＬ
ＳＩ１を保護するための封止材は省略されている。

【０１４８】以上のように、本実施の形態において、ソ
ース側の１２本の電源関係電圧（電源電圧Ｖcc、接地電
位ＧＮＤ，６４ビット階調表示用電圧Ｖｒｅｆ１〜９，
液晶パネル印加電圧調整用電圧ＶＬＳ）の配線は、外付
けの基板であるフレキシブル基板７上の配線を介して、
第１〜第８ソースドライバに並列に各電圧を供給してい
る。

【０１４９】また、ソース側の２１本の信号線（ソース
ドライバ用スタートパルス信号ＳＰＩ、クロック信号Ｃ
Ｋ、ラッチ信号ＬＳ、映像データ信号Ｒ・Ｇ・Ｂ各６ビ
ット）は、上記フレキシブル基板７上の配線を介して、
隣接する第１〜第８ソースドライバ間を接続している。
これらの信号線は、フレキシブル基板７上の配線を介し
て接続されているが、電源関係電圧の配線のように配線
長が長くないため、浮遊容量等は小さい。従って、高速
なクロック信号ＣＫの動作にも問題はない。

【０１５０】これにより、高速に動作する信号の信号線
は第１〜第８ソースドライバ間で接続することで、浮遊
容量等の影響を極力減らし、電源関係電圧の配線はフレ
キシブル基板７上等の外部配線を使用することで配線抵
抗を下げている。

【０１５１】以上のように、本実施の形態における表示
素子用駆動装置は、クロック信号ＣＫ及び映像データ信
号Ｒ・Ｇ・Ｂを、出力制御回路１ｂにより、映像データ
信号Ｒ・Ｇ・Ｂの取り込み動作が行われていない次段以
降のソースドライバＬＳＩ１には入力されないように制
御されているので、動作させる必要のないソースドライ
バＬＳＩ１を不必要に動作させることがない。また、上
記出力制御回路１ｂは、シフトレジスタ１１の出力のう
ちの１つの出力により、クロック信号ＣＫ及び映像デー
タ信号Ｒ・Ｇ・Ｂの出力のタイミングを決定する構成で
あるので、複雑な回路構成は必要ではない。これによ
り、高速に動作する信号線をソースドライバＬＳＩ１間
でカスケード接続させて高速処理を行い、かつサイズを
大幅に増加させることなく、消費電力を大幅に低減する
ことができる。

【０１５２】また、上記のような表示素子用駆動装置を
用いることにより、液晶表示モジュールの軽量化、薄型
化、小型化及び低コスト化を実現することができる。

【０１５３】尚、ここでは、ラッチ信号ＬＳを供給する
信号線は、第１〜第８ソースドライバに入力端子ＬＳi
n、出力端子ＬＳout を設けることにより、隣接する第
１〜第８ソースドライバ間で接続されている。しかし、
上記ラッチ信号ＬＳは低速であるため、出力端子ＬＳou
t を廃し、電源関係電圧の配線と同じく、第１〜第８ソ
ースドライバに並列に、入力端子ＬＳinから供給する構
成でも良い。

【０１５４】また、本実施の形態における第１〜第８ソ
ースドライバでは、クロック信号ＣＫと映像データ信号
Ｒ・Ｇ・Ｂとが、共に出力制御回路１ｂを介して制御さ
れている構成となっているが、クロック信号ＣＫに対し
てのみ出力制御回路１ｂを介して制御を行い、映像デー
タ信号Ｒ・Ｇ・Ｂは、そのまま第１〜第８ソースドライ
バ内の配線を介して、出力端子Ｒout ・Ｇout ・Ｂout
から出力される構成とすることもできる。

【０１５５】このような構成の場合、動作を行う必要の
ないソースドライバＬＳＩ１内にも映像データ信号Ｒ・
Ｇ・Ｂが出力されるので、例えばフレキシブル基板７等
の外部基板の不要容量を充放電する。従って、クロック
信号ＣＫと映像データ信号Ｒ・Ｇ・Ｂとの両方を出力制
御回路１ｂにより制御する構成よりも不要な消費電力が
増えることになる。しかし、１８ビットの映像データ信
号Ｒ・Ｇ・Ｂが出力制御回路１ｂを経由しないので、出
力制御回路１ｂのＮＡＮＤゲート２２ａ及びインバータ
２３ａの回路を削減することができ、コストダウンにつ
ながるという効果を奏する。

【０１５６】〔実施の形態２〕本発明の第２の実施の形
態について、図８ないし図１１に基づいて説明すれば、
以下のとおりである。尚、説明の便宜上、前記した実施
の形態１で説明した部材と同様の作用を行う部材につい
ては同一の番号を付記し、その説明を省略する。

【０１５７】本実施の形態に係る表示素子用駆動装置
は、ソースドライバＬＳＩ（駆動回路）３１が前記した
実施の形態１のソースドライバＬＳＩ１の変形したもの
であること以外は、実施の形態１の表示素子用駆動装置
とほぼ同様の構成である。

【０１５８】図８に示すように、本実施の形態に係る表
示素子用駆動装置は、ソース側の複数の駆動回路として
の８個のソースドライバＬＳＩ３１と、これら８個のソ
ースドライバＬＳＩ３１に電圧や信号を供給するコント
ローラ２とを備えている。上記８個のソースドライバＬ
ＳＩ３１は縦続接続されており、以下ソースドライバＬ
ＳＩ３１を互いに区別する必要がある場合には、１〜７
段目のソースドライバＬＳＩ３１をそれぞれ第１〜第７
ソースドライバと記し、最終段のソースドライバＬＳＩ
３１を第８ソースドライバと記す。

【０１５９】上記ソースドライバＬＳＩ３１は、それぞ
れ内部ロジック３１ａと、出力制御回路１ｂとを備えて
おり、内部ロジック３１ａは実施の形態１の内部ロジッ
ク１ａとほぼ同様の動作を行う。

【０１６０】図９は、本実施の形態に係る表示素子用駆
動装置を構成しているソースドライバＬＳＩ３１のシス
テム構成を示すブロック図である。

【０１６１】図８および図９に示すように、上記ソース
ドライバＬＳＩ３１は、各種信号線に加えて、電源関係
電圧の配線も、Ａ１線等のソースドライバＬＳＩ３１の
内部配線を用いて、隣接する第１〜第８ソースドライバ
間をカスケード接続している構成となっている。尚、図
９に示すように、電源関係電圧である電源電圧Ｖccおよ
び接地電位ＧＮＤも、それぞれ内部ロジック３１ａ及び
出力制御回路１ｂの内部回路に供給されている。これら
電源関係電圧の動作は、実施の形態１に係る表示素子用
駆動装置と同じであるのでその説明は省略する。また、
出力制御回路１ｂへ接続される電源電圧Ｖcc及び接地電
位ＧＮＤの配線は省略されている。

【０１６２】次に、上記表示素子用駆動装置を搭載した
本実施の形態の液晶モジュールは、図１０に示すよう
に、実施の形態１の液晶モジュールにおいて、隣接する
ＴＣＰ４を電気的に接続するとともに、ソースドライバ
ＬＳＩ３１内に設けられたＡｌ線等からなる内部配線を
使用することによって、各種信号及び電源関係電圧がＴ
ＣＰ４内部を通って伝達するようにし、外部配線を供給
するための外付けの基板であるフレキシブル基板７を排
するものである。

【０１６３】上記ソースドライバＬＳＩ３１を搭載した
ＴＣＰ４を、液晶パネル６に接続する接続形態を図１１
に示す。

【０１６４】ソースドライバＬＳＩ３１は、実施の形態
１のソースドライバＬＳＩ１と同様に、ＴＣＰ４に搭載
されている。該ソースドライバＬＳＩ３１を搭載した各
ＴＣＰ４の側面に配されたＴＣＰ配線４ａと、下側基板
６ａの接続用配線（ＩＴＯ配線）６ｃとを接続し、該接
続用配線６ｃを介して互いに隣接するＴＣＰ４のＴＣＰ
配線４ａと電気的に接続している。この接続は、ＴＣＰ
出力端子４ｂと液晶パネル側端子６ｂとの接続と同時
に、同じＡＣＦを介して熱圧着を行うことで実現でき
る。

【０１６５】この構成により、各種信号線や電源関係電
圧の外部配線を供給するフレキシブル基板７をなくすこ
とができる。図示していないが、コントラローラ２は、
別途フレキシブル基板７に搭載されて、先と同様に液晶
パネル６上の液晶パネル側端子６ｂに接続することで搭
載することができる。

【０１６６】これにより、本実施の形態に係る表示素子
用駆動装置は、消費電力を大幅に削減できることに加え
て、軽量化、小型化、及び低コスト化を実現することが
できる。

【０１６７】また、本実施の形態に係る液晶表示モジュ
ールも、上記のような低消費電力化、薄型化、軽量化、
小型化及び低コスト化を実現した表示素子用駆動装置を
搭載しているので、この特性を生かしての低消費電力
化、薄型化、軽量化、小型化及び低コスト化を実現でき
る。

【０１６８】本実施の形態においては、以上のように、
液晶パネル６の接続用配線６ｃを使用して、隣接するＴ
ＣＰ４同士を接続するものであるが、他の方法として液
晶パネル上の配線は使用せず、隣接するＴＣＰの配線同
士を重ね合わせて接続することもできる。この方法は、
本出願人による特開平５−２９７３９４号公報や特開平
６−３６８４号公報や特開平１０−２１４８５８号公報
等に開示されている。

【０１６９】このような構成でも、配線用の外部基板
（フレキシブル基板７あるいはプリント基板）をなくす
ことできるので、液晶モジュールの低価格化及び小型化
が実現できる。

【０１７０】

【発明の効果】以上のように、請求項１に係る発明の表
示素子用駆動装置は、各駆動回路は、次段の駆動回路へ
のスタートパルス信号の出力時、または出力より所定時
間だけ早い出力所定時間前まで、クロック信号の次段の
駆動回路への出力を停止する出力制御手段を有している
構成である。

【０１７１】これにより、動作させる必要のない駆動回
路において、転送手段、選択手段、ラッチ手段等の高速
動作による消費電力や、外部配線等の浮遊容量の充放電
による消費電力を大幅に削減し、表示素子用駆動装置の
低消費電力化を実現することができるという効果を奏す
る。

【０１７２】さらに、外部配線数が削減できるので、表
示素子用駆動装置の小型化を実現することができる。ま
た、外部配線を配置するための外付けの基板を小型化、
あるいは省略して、更なる表示素子用駆動装置の小型化
を実現することができるという効果も併せて奏する。

【０１７３】請求項２に係る発明の表示素子用駆動装置
は、映像データ信号は、複数の駆動回路間でカスケード
接続されており、上記出力制御手段は、次段の駆動回路
へのスタートパルス信号の出力時、または出力より所定
時間だけ早い出力所定時間前まで、上記映像データ信号
の次段の駆動回路への出力を停止する構成である。

【０１７４】これにより、請求項１の発明による効果に
加えて、動作させる必要のない駆動回路の高速動作によ
る消費電力や、外部配線等の浮遊容量の充放電による消
費電力を大幅に削減し、さらなる低消費電力化を実現す
ることができるという効果を奏する。

【０１７５】さらに、外部配線数が削減できるので、そ
の結果、表示素子用駆動回路をさらに小型化することが
できる。また、外部配線を配置するための外付けの基板
を小型化、あるいは省略して、更なる表示素子用駆動装
置の小型化を実現することができるという効果も併せて
奏する。

【０１７６】請求項３に係る発明の表示素子用駆動装置
は、上記出力制御手段は、上記転送手段の出力のうちの
一つの出力に基づいて、上記クロック信号を次段の駆動
回路に出力している構成である。

【０１７７】これにより、請求項１の発明による効果に
加えて、駆動回路のサイズを大幅に増加させることな
く、またコストアップも極力避けながら、消費電力を削
減することができるという効果を奏する。

【０１７８】請求項４に係る発明の表示素子用駆動装置
は、上記出力制御手段は、上記転送手段の出力のうちの
一つの出力に基づいて、上記クロック信号または／及び
上記映像データ信号を次段の駆動回路に出力している構
成である。

【０１７９】これにより、請求項２の発明による効果に
加えて、駆動回路のサイズを大幅に増加させることな
く、またコストアップも極力避けながら、消費電力を削
減することができるという効果を奏する。

【０１８０】請求項５に係る発明の表示モジュールは、
請求項１ないし４の何れか１項に記載の表示素子用駆動
装置と、該表示素子用駆動装置により駆動される表示素
子とを備えている構成である。

【０１８１】これにより、軽量化、薄型化、小型化及び
低コスト化が実現された表示モジュールを実現すること
ができるという効果を奏する。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態に係る表示素子用駆
動装置のシステム構成を示す説明図である。

【図２】上記表示素子用駆動装置を構成するソースドラ
イバＬＳＩの構成を示すブロック図である。

【図３】上記ソースドライバＬＳＩを構成する出力制御
回路の回路図である。

【図４】上記出力制御回路に入力される各種信号を示す
タイミングチャートである。

【図５】隣接する上記ソースドライバＬＳＩに入力され
る各種信号を示すタイミングチャートである。

【図６】上記表示素子用駆動装置を用いた液晶モジュー
ルの実施の一形態を示す平面図である。

【図７】上記液晶モジュールにおいて、上記ソースドラ
イバＬＳＩの搭載状態を示す断面図である。

【図８】本発明の第２の実施の形態に係る表示素子用駆
動装置のシステム構成を示す説明図である。

【図９】上記表示素子用駆動装置を構成するソースドラ
イバＬＳＩの構成を示すブロック図である。

【図１０】上記表示素子用駆動装置を用いた液晶モジュ
ールの実施の一形態を示す平面図である。

【図１１】上記液晶モジュールにおいて、上記ソースド
ライバＬＳＩの搭載状態を示す説明図である。

【図１２】従来の表示素子用駆動装置のシステム構成を
示す説明図である。

【図１３】上記従来の表示素子用駆動装置を構成するソ
ースドライバＬＳＩの構成を示すブロック図である。

【図１４】上記ソースドライバＬＳＩに入力される各種
信号を示すタイミングチャートである。

【図１５】特開平５−７２９９２号公報に記載されてい
る従来の表示素子用駆動装置の構成を示すブロック図で
ある。

【図１６】特開平９−６８９４９号公報に記載されてい
る従来の表示素子用駆動装置の構成を示すブロック図で
ある。

【図１７】他の従来の表示素子用駆動装置のシステム構
成を示す説明図である。

【図１８】上記従来の表示素子用駆動装置を構成するソ
ースドライバＬＳＩの構成を示すブロック図である。

【図１９】他の従来の表示素子用駆動装置のシステム構
成を示す説明図である。

【符号の説明】

１ソースドライバＬＳＩ（駆動回路）１ｂ出力制御回路（出力制御手段）６液晶パネル（表示素子）１１シフトレジスタ（転送手段）１３サンプリングメモリ（選択手段）１４ホールドメモリ（ラッチ手段）３１ソースドライバＬＳＩ（駆動回路）

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｇ０９Ｇ 3/20 ６２３Ｇ０９Ｇ 3/20 ６２３ＶＨ０４Ｎ 5/66 １０２Ｈ０４Ｎ 5/66 １０２ＢＦターム(参考） 2H093 NA16 NA79 NC15 NC16 NC22 NC23 NC25 NC26 NC27 NC34 ND39 ND42 5C006 AA21 AC09 BB11 BC12 BC16 BF03 BF04 BF26 FA41 FA42 FA47 FA51 5C058 AA06 BA26 BB11 BB25 5C080 AA10 BB05 CC03 DD22 DD23 DD26 EE19 EE29 FF10 FF11 JJ02 JJ03 JJ04 JJ06

Claims

【特許請求の範囲】

【請求項１】映像データ信号に基づいて表示素子を駆動
する、縦続接続された複数の駆動回路からなり、該駆動回路には、クロック信号に同期してスタートパル
ス信号をシフトして転送する転送手段と、該転送手段の
出力に基づいて映像データ信号を選択する選択手段と、
該選択手段により選択された映像データ信号をラッチ信
号によってラッチするラッチ手段とが設けられ、少なくとも上記クロック信号及びスタートパルス信号
が、上記駆動回路間でカスケード接続されている表示素
子用駆動装置において、上記各駆動回路は、次段の駆動回路へのスタートパルス
信号の出力時、または出力より所定時間だけ早い出力所
定時間前まで、上記クロック信号の次段の駆動回路への
出力を停止する出力制御手段を有していることを特徴と
する表示素子用駆動装置。
【請求項２】上記映像データ信号は、上記複数の駆動回
路間でカスケード接続されており、上記出力制御手段は、次段の駆動回路へのスタートパル
ス信号の出力時、または出力より所定時間だけ早い出力
所定時間前まで、上記映像データ信号の次段の駆動回路
への出力を停止することを特徴とする請求項１に記載の
表示素子用駆動装置。
【請求項３】上記出力制御手段は、上記転送手段の出力
のうちの一つの出力に基づいて、上記クロック信号を次
段の駆動回路に出力していることを特徴とする請求項１
に記載の表示素子用駆動装置。
【請求項４】上記出力制御手段は、上記転送手段の出力
のうちの一つの出力に基づいて、上記クロック信号また
は／及び上記映像データ信号を次段の駆動回路に出力し
ていることを特徴とする請求項２に記載の表示素子用駆
動装置。
【請求項５】請求項１ないし４の何れか１項に記載の表
示素子用駆動装置と、該表示素子用駆動装置により駆動
される表示素子とを備えていることを特徴とする表示モ
ジュール。