JP2000231487A - Digital signal processing circuit - Google Patents

Digital signal processing circuit

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JP2000231487A
JP2000231487A JP3169399A JP3169399A JP2000231487A JP 2000231487 A JP2000231487 A JP 2000231487A JP 3169399 A JP3169399 A JP 3169399A JP 3169399 A JP3169399 A JP 3169399A JP 2000231487 A JP2000231487 A JP 2000231487A
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interruption
signal
clock
processing
inputted
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Application number
JP3169399A
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Japanese (ja)
Inventor
Yoshikazu Tanaka
吉一 田中
Original Assignee
Matsushita Electric Ind Co Ltd
松下電器産業株式会社
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    • Y02DCLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THIR OWN ENERGY USE
    • Y02D10/00Energy efficient computing
    • Y02D10/10Reducing energy consumption at the single machine level, e.g. processors, personal computers, peripherals or power supply
    • Y02D10/12Reducing energy consumption at the single machine level, e.g. processors, personal computers, peripherals or power supply acting upon the main processing unit

Abstract

PROBLEM TO BE SOLVED: To provide a digital signal processing circuit with an interrupting function and with saved power consumption. SOLUTION: An interruption control part 9 detects whether an interruption signal is inputted or not. When no interruption signal is inputted, an internal clock I-Clk1 the frequency of which is f1 is outputted by a clock selecting circuit 12. When no interruption signal is inputted, a DSP core 3 performs a digital signal processing by executing a main routine 41 as being operated according to the internal clock I-Clk1. When the interruption signal is inputted, an internal clock I-Clk2 or I-Clk3 with different frequency from the frequency f1 is outputted by the clock selecting circuit 12. When the interruption signal is inputted, the DSP core performs an interruption processing by executing an interruption processing routine 42 or 43 as being operated according to the internal clock I-Clk2 or I-Clk3.

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【発明の属する技術分野】本発明は、デジタル信号処理回路に関し、より特定的には、メインプログラムの実行中に割り込み信号が入力されると、割り込み処理プログラムを実行する、つまり割り込み機能を有するデジタル信号処理回路に関する。 BACKGROUND OF THE INVENTION The present invention relates to digital signal processing circuit, and more particularly, digital with that the interrupt signal during the execution of the main program is entered, and executes the interrupt processing program, i.e. the interrupt function It relates to a signal processing circuit.

【0002】 [0002]

【従来の技術】図5は、上記のような割り込み機能を有する従来のデジタル信号処理回路のブロック構成を示している。 BACKGROUND ART FIG. 5 shows a block diagram of a conventional digital signal processing circuit having the interrupt function as described above. 図5において、デジタル信号処理回路は、入力端子1と、入出力インターフェイスとしてのI/O2 5, the digital signal processing circuit includes an input terminal 1, as output interface I / O2
と、DSPコア3と、ROM(Read Only M When a DSP core 3, ROM (Read Only M
emory)4と、RAM(Random Acces And emory) 4, RAM (Random Acces
sMemory)5と、出力端子6と、割り込み用の入力端子7および8と、割り込み制御部9とを備える。 Comprises a sMemory) 5, and an output terminal 6, an input terminal 7 and 8 of the interrupt, the interrupt control unit 9.

【0003】DSPコア3は、ROM4内に予め格納されたメインプログラム41を実行する。 [0003] DSP core 3 executes a main program 41 which is previously stored in the ROM 4. このメインプログラム41の実行中に、DSPコア3は、入力端子1の入力デジタル信号をI/O2から受け取ると、受け取ったデジタル信号に対して、RAM5を作業領域として使いつつ、メインプログラム41に記載された通りのデジタル信号処理を行う。 During execution of the main program 41, DSP core 3 receives an input digital signal at the input terminal 1 from the I / O2, to the digital signal received, while use RAM5 as a work area, according to the main program 41 by performing digital signal processing of the street was. そして、DSPコア3は、I/O Then, DSP core 3, I / O
2を通じて、処理されたデジタル信号を出力端子6から出力する。 Through 2, and it outputs the processed digital signal from the output terminal 6.

【0004】また、デジタル信号処理回路は、メインプログラム41の実行中に、割り込み信号Int 1またはInt 2が入力端子7または8に入力されると、割り込みモードに移る。 [0004] The digital signal processing circuit during execution of the main program 41, the interrupt signal Int 1 or Int 2 is inputted to the input terminal 7 or 8, it proceeds to the interrupt mode. 今、入力端子7に割り込み信号Int Now, to the input terminal 7 interrupt signal Int
1が入力されたと仮定して、説明を続ける。 Assuming 1 is inputted, the description will be continued. 割り込み制御部9は、割り込み信号Int 1の入力を検出すると、 The interrupt control unit 9 detects the input of the interrupt signal Int 1,
その旨をDSPコア3に通知する。 Notifies the DSP core 3. DSPコア3は、割り込み信号Int 1の検出が通知されると、メインプログラム41の実行を一時停止、つまり中断する。 DSP core 3, the detection of the interrupt signal Int 1 is notified, suspend execution of the main program 41, i.e. interrupted. 次に、 next,
DSPコア3は、ROM4に予め格納された割り込み処理プログラム42の実行を開始する。 DSP core 3 starts pre-stored execution of the interrupt handling program 42 in ROM 4. この割り込み処理プログラム42は、割り込み信号Int The interrupt processing program 42, the interrupt signal Int 1に対応するように、割り込み信号Int 1に予め割り当てられている。 So as to correspond to 1, pre-assigned to the interrupt signal Int 1. DSPコア3は、この割り込み処理プログラム42 DSP core 3, the interrupt processing program 42
の実行後、メインプログラム41の実行をその中断点から再開する。 After execution resumes execution of the main program 41 from the point of interruption. また、DSPコア3は、割り込み信号In Also, DSP core 3, the interrupt signal In
2の入力が割り込み制御部9により検出されると、割り込み信号Int 1の場合と同様に、検出された割り込み信号Int 2に対応するように、ROM4内に格納されている割り込み処理プログラム43を実行する。 When the input of t 2 is detected by the interrupt control unit 9, as in the case of interrupt signals Int 1, so as to correspond to the detected interrupt signal Int 2, the interrupt processing program 43 stored in the ROM4 Execute. 以上のようにして、デジタル信号処理回路の割り込み機能は実現される。 As described above, the interrupt function of the digital signal processing circuit is implemented. また、以上の説明からも明らかなように、 As is clear from the above description,
メインプログラム41は、割り込みが発生していない時に実行されるプログラムであり、割り込み処理プログラム42または43は、割り込み発生時に実行されるプログラムである。 The main program 41 is a program to be executed when the interrupt is not generated, the interrupt processing program 42 or 43 is a program executed when an interrupt occurs.

【0005】ところで、デジタル信号処理回路は、外部から入力されるクロックClk(周波数f 0 )に同期して、メインプログラム41および割り込み処理プログラム42または43を実行する。 Meanwhile, the digital signal processing circuit, in synchronization with a clock Clk input from the outside (the frequency f 0), executes the main program 41 and the interrupt processing program 42 or 43.

【0006】 [0006]

【発明が解決しようとする課題】近年、クロックClk The object of the invention is to be Solved In recent years, the clock Clk
の周波数f 0は、デジタル信号処理回路の処理能力を上げる為、だんだん高くなって来ている。 Of frequency f 0, in order to increase the processing capacity of the digital signal processing circuit, it has become increasingly high. しかしながら、 However,
従来のデジタル信号処理回路は、メインプログラム41 The conventional digital signal processing circuit, the main program 41
および割り込み処理プログラム42または43を実行する際、一定周波数f 0のクロックClkに同期して動作するため、クロックClkの周波数f 0が高くなればなるほど、デジタル信号処理回路の消費電力を抑え難くなるという問題点があった。 And when executing the interrupt processing program 42 or 43, for operating in synchronization with a clock Clk fixed frequency f 0, the higher the frequency f 0 of the clock Clk, it becomes difficult to suppress the power consumption of the digital signal processing circuit there is a problem in that.

【0007】それ故に、本発明の目的は、その消費電力を低く抑えることができるデジタル信号処理回路を提供することである。 [0007] Therefore, an object of the present invention is to provide a digital signal processing circuit which can suppress the power consumption low.

【0008】 [0008]

【課題を解決するための手段および発明の効果】この目的は、下記の第1〜第4の発明により達成され、この第1〜第4の発明は、下記の特有の効果を奏する。 [Means for Solving the Problems and Effect of the Invention] This object is achieved by the first to fourth invention described below, the first to fourth invention exhibits a specific effect below. 第1の発明は、メインプログラムの実行中に割り込み信号が入力されると、割り込み処理プログラムを実行するデジタル信号処理回路であって、割り込み信号が外部から入力されるか否かを検出する割り込み制御部と、割り込み制御部の検出結果に基づいて、互いに周波数の異なる第1 A first aspect of the present invention is the interrupt signal during the execution of the main program is entered, a digital signal processing circuit for executing the interrupt processing program, an interrupt control interrupt signal to detect whether or not input from the outside and parts, based on the detection result of the interrupt control unit, the first having different frequencies from each other
および第2の内部クロックのいずれかを選択的に出力するクロック選択回路と、メインプログラムと割り込み処理プログラムとを実行可能な演算部とを含み、演算部は、割り込み制御部が割り込み信号を検出しなかった場合、クロック選択回路から出力される第1の内部クロックに同期して、メインプログラムを実行し、割り込み制御部が割り込み信号を検出した場合、クロック選択回路から出力される第2の内部クロックに同期して、割り込み処理プログラムを実行することを特徴とする。 Wherein and a clock selection circuit for one of the second internal clock output selectively, the main program and the interrupt processing program and capable of executing arithmetic unit, arithmetic unit, the interrupt control unit detects the interrupt signal If no, in synchronization with a first internal clock output from the clock selection circuit, executes the main program, when the interrupt control unit detects the interrupt signal, the second internal clock output from the clock selection circuit in synchronism with, and executes the interrupt processing program.

【0009】第1の発明では、演算部は、第1の内部クロックに同期してメインプログラムを実行する。 [0009] In the first aspect of the present invention, the arithmetic unit executes the main program in synchronization with the first internal clock. しかし、割り込み処理プログラムは、第1の内部クロックとは異なる周波数を有する第2の内部クロックに同期して実行される。 However, the interrupt processing program, the first internal clock is executed in synchronism with the second internal clock having a frequency different. このように、メインプログラムと割り込み処理プログラムとは、互いに異なる速度で実行される。 Thus, the main program and the interrupt processing program is executed at different speeds.
そのため、本デジタル信号処理回路は、第1の内部クロックおよび第2の内部クロックの内、いずれか一方の周波数が高くなったとしても、相対的に低周波数のいずれか他方と同期して、メインプログラムまたは割り込み処理プログラムを実行することができる。 Therefore, the digital signal processing circuit, a first of the internal clock and the second internal clock, even one of the frequency is higher, in synchronism with the other of the relatively low frequencies, the main it is possible to run a program or interrupt processing program. これによって、 by this,
本デジタル信号処理回路は、従来のそれと比較して消費電力を抑えることが可能となる。 This digital signal processing circuit, it is possible to reduce power consumption as compared with the prior art.

【0010】第2の発明は第1の発明に従属しており、 [0010] The second aspect of the present invention is dependent on the first aspect of the present invention,
デジタル信号処理回路は、外部から入力される外部クロックを分周して、前記第1および第2の内部クロックを生成し、前記クロック選択回路に供給する分周回路をさらに含む。 Digital signal processing circuitry, by dividing the external clock input from the outside to generate the first and second internal clocks, further comprising a divider circuit which supplies the clock selection circuit.

【0011】第2の発明では、デジタル信号処理回路内の分周回路が、互いに周波数の異なる第1および第2の内部クロックを生成して、クロック選択回路に供給する。 [0011] In the second invention, the frequency divider circuit in the digital signal processing circuit generates a different first and second internal clock frequency from each other, and supplies the clock selection circuit. そのため、本デジタル信号処理回路は、高価なクロック源(典型的には水晶)を、自身の外部に1つしか必要とせず、複数個必要としない。 Therefore, the digital signal processing circuit, an expensive clock source (typically crystal), only requires one to its own external, not a plurality needed. これによって、本デジタル信号処理回路の周辺回路を安価に構成することができる。 Thereby, it is possible to inexpensively constitute a peripheral circuit of the digital signal processing circuit.

【0012】第3の発明は、メインプログラムの実行中に割り込み信号が入力されると、割り込み処理プログラムを実行するデジタル信号処理回路であって、割り込み信号が外部から入力されると、当該割り込み信号の種類を判断する割り込み制御部と、割り込み制御部の判断結果に基づいて、互いに周波数の異なる第1および第2の内部クロックのいずれかを選択的に出力するクロック選択回路と、割り込み制御部の判断結果に基づいて、クロック選択回路から選択的に出力される第1または第2の内部クロックに同期して、第1または第2の割り込み処理プログラムとを実行する演算部とを含む。 A third aspect of the present invention, the interrupt signal during the execution of the main program is entered, a digital signal processing circuit for executing the interrupt processing program, an interrupt signal is input from the outside, the interrupt signal an interrupt control unit for determining the type, based on the determination result of the interrupt controller, and a clock selection circuit for selectively outputting one of the first and second internal clock different frequencies, the interrupt control unit based on the determination result, the first or in synchronism with the second internal clock is selectively output from the clock selection circuit, and a computation unit for executing the first or second interrupt processing program.

【0013】第3の発明では、第1および第2の割り込み処理プログラムは、互いに周波数の異なる第1および第2の内部クロックに同期して、つまり互いに異なる速度で実行される。 [0013] In the third aspect of the invention, the first and second interrupt processing program, in synchronization with the first and second internal clock different frequencies, ie it runs at different speeds. この第3の発明によれば、第1の発明と同様に、本デジタル信号処理回路の消費電力を、従来のそれと比較して抑えることが可能となる。 According to the third aspect of the invention, similar to the first invention, the power consumption of the digital signal processing circuit, it is possible to suppress as compared with the prior art.

【0014】第4の発明は第3の発明に従属しており、 [0014] The fourth aspect of the present invention is dependent on the third aspect of the present invention,
外部から入力される外部クロックを分周して、第1および第2の内部クロックを生成し、クロック選択回路に供給する分周回路をさらに含む。 The external clock input from the outside by dividing to generate a first and second internal clocks, further comprising a dividing circuit for supplying a clock selection circuit.

【0015】 [0015]

【発明の実施の形態】図1は、本発明の第1の実施形態に係るデジタル信号処理回路のブロック構成を示している。 Figure 1 DETAILED DESCRIPTION OF THE INVENTION shows a block configuration of a digital signal processing circuit according to the first embodiment of the present invention. 図1のデジタル信号処理回路は、図5に示された従来のものと比較すると、分周回路11と、クロック選択回路12とをさらに含む点で相違する。 Digital signal processing circuit of FIG. 1, when compared to the conventional one shown in FIG. 5, a frequency divider 11, with the difference that further comprises a clock selection circuit 12. それ以外の構成は同様であるため、図1において、図5に示されるものに相当する構成は同じ参照符号を有しており、その構成の説明は省略される。 Since other configurations are the same, in FIG. 1, structure corresponding to that shown in Figure 5 have the same reference numerals, explanation of the configuration is omitted. 以下、相違点について説明する。 The following describes the differences.
なお、図1のDSPコア3、ROM4およびRAM5 Incidentally, DSP core 3 of FIG. 1, ROM 4 and RAM5
は、演算部10を構成する。 Constitutes the arithmetic unit 10.

【0016】分周回路11は、典型的には、直列接続された複数のフリップフロップから構成されており、外部から入力される外部クロックE_Clkを分周して、互いに異なる周波数を有する複数の内部クロックI_Cl The frequency dividing circuit 11 is typically formed of a plurality of flip-flops connected in series, and divides the external clock E_Clk min inputted from outside, a plurality of internal having different frequencies from each other clock I_Cl
kを同時に作り出して出力する。 k the produce at the same time and outputs. 本実施形態では、図2 In the present embodiment, FIG. 2
のように、分周回路11は、直列接続された2個のフリップフロップ12および13を含んでおり、これによって、周波数f 1 〜f 3を有する3個の内部クロックI_ As the divider circuit 11 includes a two flip-flops 12 and 13 connected in series, whereby the three internal clock I_ having a frequency f 1 ~f 3
Clk 1 〜I_Clk 3が同時に生成される。 Clk 1 ~I_Clk 3 is generated at the same time. また、図2の構成では、周波数f 1 〜f 3の間には、f 2 =f 1 In the configuration of FIG. 2, between the frequency f 1 ~f 3, f 2 = f 1
/2、およびf / 2, and f 3 =f 1 /4の関係が成り立つ。 3 = relationship of f 1/4 is satisfied.

【0017】図1のクロック選択回路12には、分周回路11から出力された複数の内部クロックI_Clkが入力される。 [0017] The clock selection circuit 12 of FIG. 1, a plurality of internal clock I_Clk outputted from the frequency divider circuit 11 is input. クロック選択回路12は、自身と接続されている割り込み制御部9の通知に基づいて、入力された複数の内部クロックI_Clkの中から、いずれか1つを選択し出力する。 Clock selection circuit 12, based on the notification of the interrupt control unit 9 connected to its own, from among a plurality of internal clock I_Clk input, and outputs selects one. 分周回路11が図2の構成を有する場合には、クロック選択回路12は、内部クロックI_ When the frequency divider circuit 11 having the configuration of FIG. 2, clock selection circuit 12, an internal clock I_
Clk 1 〜I_Clk Clk 1 ~I_Clk 3のいずれかを選択することとなる。 3 becomes possible to select one of the.

【0018】次に、本デジタル信号処理回路の詳細な動作を、図3のフローチャートを参照して説明する。 Next, the detailed operation of the digital signal processing circuit will be described with reference to the flowchart of FIG. 本デジタル信号処理回路もまた、通常モードと割り込みモードとを有する。 This digital signal processing circuit also has a normal mode and an interrupt mode. 割り込み制御部9は、割り込み信号In The interrupt control unit 9, an interruption signal In
1またはInt 2が割り込み用の入力端子7または8 t 1 or Int input terminal 7 or 8 for 2 interrupt
に入力されるか否かを検出しており(ステップS1)、 And detects whether the input to the (step S1), the
割り込みが無い場合には、その旨をクロック選択回路1 If the interrupt is not, the clock selection circuit 1 to that effect
2に通知する。 To notify the 2. クロック選択回路12は、割り込みが無い旨が通知されると、常時入力されている内部クロックI_Clk 1 〜I_Clk 3の内、周波数f 1の内部クロックI_Clk 1を選択し(ステップS2)、出力する(ステップS3)。 Clock selection circuit 12, when that interrupt is not is notified, of the internal clock I_Clk 1 ~I_Clk 3 being input always selects the internal clock I_CLK 1 frequency f 1 (step S2), and output ( step S3). 演算部10内では、DSPコア3 Within computation unit 10, DSP core 3
は、内部クロックI_Clk 1に同期して、ROM4内のメインプログラム41を実行する。 In synchronization with the internal clock I_CLK 1, it executes the main program 41 in the ROM 4. このメインプログラム41の実行中に、DSPコア3は、入力端子1の入力デジタル信号をI/O2から受け取ると、受け取ったデジタル信号に対して、RAM5を作業領域として使いつつ、メインプログラム41に基づくデジタル信号処理を行った後、I/O2を通じて、処理されたデジタル信号を出力端子6から外部に出力する。 During execution of the main program 41, DSP core 3 receives an input digital signal at the input terminal 1 from the I / O2, to the digital signal received, while use RAM5 as a work area, based on the main program 41 after the digital signal processing, through I / O2, and outputs the processed digital signal from the output terminal 6 to the outside.

【0019】割り込み制御部9は、メインプログラム4 [0019] The interrupt control unit 9, the main program 4
1が実行されている最中に、ステップS1〜S3を繰り返し実行するが、割り込み信号Int 1またはInt 2 While the 1 is running, but repeatedly executes steps S1 to S3, an interrupt signal Int 1 or Int 2
が割り込み用の入力端子7または8に入力されたことを検出すると(ステップS1)、割り込みの種類を判断する(ステップS4)。 There when detecting that input to the input terminal 7 or 8 for an interrupt (Step S1), and determines the type of interrupt (step S4). ここで、本実施形態では、割り込みの種類は、入力割り込み信号がInt 1である場合と、それがInt 2である場合とである。 Here, in the present embodiment, the type of interrupt, and if the input interrupt signal is Int 1, is the case it is Int 2. 割り込み制御部9は、判断した割り込みの種類をクロック選択回路1 The interrupt control unit 9, the determined interrupt type to the clock selection circuit 1
2に通知する。 To notify the 2. クロック選択回路12は、入力割り込み信号がInt 1であると通知されると、内部クロックI Clock selection circuit 12, when the input interrupt signal is notified that the Int 1, the internal clock I
_Clk 1 〜I_Clk 3の内、周波数f Of the _Clk 1 ~I_Clk 3, frequency f 2の内部クロックI_Clk 2を選択し(ステップS5)、出力する(ステップS3)。 2 selects the internal clock I_CLK 2 (step S5), and outputs (Step S3). さらに、割り込み制御部9は、ステップS4で判断した割り込みの種類をDSPコア3にも通知する。 Further, the interrupt control unit 9, notifies also the type of interrupt it is determined in step S4 to the DSP core 3. この通知に応答して、DSPコア3は、メインプログラム41の実行を中断した後、内部クロックI In response to this notification, DSP core 3, after interrupting the execution of the main program 41, the internal clock I
_Clk 2に同期して、この内部クロックI_Clk 2 In synchronization with the _Clk 2, the internal clock I_Clk 2
に対応してROM4内に格納されている割り込み処理プログラム42を実行する。 Executing the interrupt processing program 42 stored in the ROM4 corresponds to. DSPコア3は、割り込み処理プログラム42の実行が終了すると、その旨を、割り込み制御部9を通じてクロック選択回路12に通知する。 DSP core 3, the execution of the interrupt processing program 42 is completed, that fact is notified to the clock selection circuit 12 through the interrupt control unit 9. この通知に応答して、クロック選択回路12は、周波数f 1の内部クロックI_Clk 1を再選択し、出力する。 In response to this notification, the clock selection circuit 12 reselects the internal clock I_CLK 1 frequency f 1, and outputs. これによって、DSPコア3は、内部クロックI Thus, DSP core 3, the internal clock I
_Clk 1に同期して、メインプログラム41の実行をその中断点から再開する。 In synchronization with _Clk 1, resumes execution of the main program 41 from the point of interruption.

【0020】また、割り込み制御部9は、ステップS4 Further, the interrupt control unit 9, the step S4
で判断した割り込みの種類がInt Kind of interrupt Int which in the judgment 2である場合には、 If it is 2,
その旨をクロック選択回路12およびDSPコア3に通知する。 And notifies the clock selection circuit 12 and the DSP core 3. クロック選択回路12は、入力割り込み信号がInt 2であると通知されると、周波数f 3の内部クロックI_Clk 3を選択し(ステップS6)、出力する(ステップS3)。 Clock selection circuit 12, when the input interrupt signal is notified to be Int 2, select the internal clock I_CLK 3 frequencies f 3 (step S6), and output (step S3). DSPコア3は、割り込み制御部9 DSP core 3, the interrupt controller 9
からの通知に応答して、内部クロックI_Clk 3に対応してROM4内に格納されている割り込み処理プログラム43を実行する。 In response to the notification from, it executes the interrupt processing program 43 stored in the ROM4 in response to internal clock I_CLK 3. 以降の処理は、割り込み処理プログラム42の場合と同様であるため、その説明は省略される。 Subsequent processing is the same as that of the interrupt processing program 42, and a description thereof will be omitted.

【0021】以上、説明したように、本デジタル信号処理回路は、メインプログラム41を実行する時には、周波数f 1の内部クロックI_Clk 1に同期しており、 [0021] As described above, the digital signal processing circuit, when executing the main program 41 is synchronized with the internal clock I_CLK 1 frequency f 1,
割り込み処理プログラム42または43を実行する時には、周波数f 2またはf 3の内部クロックI_Clk 2 When executing the interrupt processing program 42 or 43, the internal clock I_CLK 2 of frequency f 2 or f 3
またはI_Clk 3に同期する。 Or synchronized to I_Clk 3. このように、各プログラムの実行速度はプログラム毎で互いに異なる。 Thus, execution speed of the program is different in each program. そのため、本デジタル信号処理回路は、たとえ周波数f 1が高くなったとしても、その周波数f 1が必要とされるプログラム以外については、周波数f 1よりも低い周波数f Therefore, the digital signal processing circuit, even if the frequency f 1 is increased, the except for program frequency f 1 is required, the lower frequency f than the frequency f 1
2またはf 3で実行できる。 It can be performed in two or f 3. また、本デジタル信号処理回路は、たとえ周波数f 2が高く設定されたとしても、 Further, the digital signal processing circuit, even if the frequency f 2 is set higher,
その周波数f 2が必要とされない割り込み処理プログラム43については、周波数f 2よりも低い周波数f 3で実行できる。 The interrupt processing program 43 whose frequency f 2 is not required, it can be performed at a low frequency f 3 than the frequency f 2. これによって、本デジタル信号処理回路は、従来のそれと比較して消費電力を抑えることが可能となる。 Thus, the digital signal processing circuit, it is possible to reduce power consumption as compared with the prior art.

【0022】なお、本デジタル信号処理回路は、メインプログラム41を最も高速(周波数f 1 )で実行し、割り込み処理プログラム42および43を相対的に低速(周波数f 2およびf 3 )で実行していた。 [0022] Incidentally, the digital signal processing circuit performs the fastest the main program 41 (frequency f 1), running interrupt processing program 42 and 43 at a relatively low speed (frequency f 2 and f 3) It was. しかし、メインプログラム41が相対的に低速で実行され、割り込み処理プログラム42および43が相対的に高速で実行されてもよい。 However, the main program 41 is executed at a relatively low speed, the interrupt processing program 42 and 43 may be performed at a relatively high speed. 内部クロックの周波数は、本デジタル信号処理回路がどのような処理を実行するかに応じて、各プログラムに対して自由に割り当てられればよい。 Frequency of the internal clock, depending on whether the digital signal processing circuit executes what process, only to be freely assigned to each program.

【0023】また、本デジタル信号処理回路は、内部の分周回路11が複数の内部クロックI_Clkを生成する。 Further, the digital signal processing circuit, the internal frequency divider 11 generates a plurality of internal clock I_CLK. そのため、本デジタル信号処理回路の外部にはクロック源が1つあればよく、複数個のクロック源を必要としない。 Therefore, the external of the digital signal processing circuit may be any clock source has one, does not require a plurality of clock sources. これによって、本デジタル信号処理回路の周辺回路を安価に構成することができるという顕著な効果を奏する。 Thus, a marked effect of the peripheral circuit of the digital signal processing circuit can be inexpensively configured.

【0024】図4は、本発明の第2の実施形態に係るデジタル信号処理回路のブロック構成を示している。 FIG. 4 shows a block configuration of a digital signal processing circuit according to a second embodiment of the present invention. 図4 Figure 4
のデジタル信号処理回路は、図1のそれと比較すると、 Digital signal processing circuitry, when compared with that of FIG. 1,
分周回路11が取り除かれている点と、クロック選択回路12に複数の外部クロックE_Clkが入力される点とで相違する。 And that the frequency divider circuit 11 has been removed, it differs in a point that the clock selection circuit 12 are a plurality of external clock E_Clk inputted. これら以外に相違点はないので、図4において、図1に示された構成に相当するものは、互いに同じ参照符号を有しており、その構成を説明は省略される。 Since there is no difference other than these, in FIG. 4, which corresponds to the configuration shown in FIG. 1 has the same reference numerals to each other, illustrating its configuration will be omitted.

【0025】クロック選択回路12は、自身と接続されている割り込み制御部9の通知に基づいて、入力された複数の外部クロックE_Clkの中から、いずれか1つを選択し、選択された外部クロックE_Clkを内部クロックI_Clkとして出力する。 The clock selection circuit 12, based on the notification of the interrupt control unit 9 connected to its own, from a plurality of external clock E_Clk entered, selects one external clock selected and outputs as the internal clock I_Clk E_Clk. 図4に示す例では、 In the example shown in FIG. 4,
3つの外部クロックE_Clk 1 〜E_Clk 3が入力される。 Three external clock E_Clk 1 ~E_Clk 3 is input. この外部クロックE_Clk 1 〜E_Clk 3 This external clock E_Clk 1 ~E_Clk 3
は、互いに異なる周波数f 1 〜f 3を有する。 Have different frequencies f 1 ~f 3 together. 本実施形態では、周波数f 1 〜f 3の間には、f 1 >f In the present embodiment, between the frequency f 1 ~f 3, f 1> f 2 >f 3 2> f 3
の関係が成り立つ。 Relationship is established. 図4に示されるクロック選択回路1 Clock selection circuit shown in FIG. 4 1
2は、上記通知に基づいて、外部クロックE_Clk 1 2, based on the notification, the external clock E_CLK 1
〜E_Clk 3のいずれかを選択することとなる。 It will select the one of ~E_Clk 3.

【0026】次に、本デジタル信号処理回路の詳細な動作を、図3のフローチャートを参照して説明する。 Next, the detailed operation of the digital signal processing circuit will be described with reference to the flowchart of FIG. この図3は既に詳説されているので、本デジタル信号処理回路の動作説明は簡素化される。 This 3 have already been described in detail, description of the operation of the digital signal processing circuit is simplified. 割り込み制御部9は、割り込み信号Int 1またはInt 2の入力を検出しない場合(ステップS1)、その旨をクロック選択回路12 The interrupt control unit 9 does not detect the input of the interrupt signal Int 1 or Int 2 (step S1), the clock selection circuit 12 to that effect
に通知する。 To notify. この通知に応答して、クロック選択回路1 In response to this notification, the clock selection circuit 1
2は、外部から入力される外部クロックE_Clk 1 2, the external clock E_Clk 1 ~ input from the outside
E_Clk 3の内、周波数f 1の外部クロックE_Cl Of the E_Clk 3, the external clock E_Cl of frequency f 1
1を選択し(ステップS2)、これを内部クロックI Select k 1 (step S2), and which internal clock I
_Clk 1として出力する(ステップS3)。 Output as _Clk 1 (step S3). DSPコア3は、内部クロックI_Clk 1に同期して、メインプログラム41を実行する。 DSP core 3, in synchronization with the internal clock I_CLK 1, executes the main program 41. その結果、上述のデジタル信号処理が行われる。 As a result, digital signal processing described above is performed.

【0027】割り込み制御部9は、メインプログラム4 The interrupt control unit 9, the main program 4
1が実行されている最中に、割り込み信号Int 1またはInt 2の入力を検出すると(ステップS1)、上述と同様に割り込みの種類を判断し(ステップS4)、判断した割り込みの種類をクロック選択回路12およびD While the 1 is running, when detecting the input of the interrupt signal Int 1 or Int 2 (step S1), the determining the type of interrupt in the same manner as described above (step S4), and a clock select the type of interrupt it is determined circuit 12 and D
SPコア3に通知する。 To notify the SP core 3. クロック選択回路12は、入力割り込み信号がInt 1であると通知されると、周波数f 2の外部クロックE_Clk 2を選択し(ステップS Clock selection circuit 12, when the input interrupt signal is notified that the Int 1, selects the external clock E_CLK 2 frequency f 2 (step S
5)、これを内部クロックI_Clk 2として出力する(ステップS3)。 5) to output as the internal clock I_CLK 2 (step S3). また、クロック選択回路12は、入力割り込み信号がInt 2であると通知されると、周波数f 3の外部クロックE_Clk 3を選択し(ステップS5)、これを内部クロックI_Clk 3として出力する(ステップS3)。 The clock selection circuit 12, when the input interrupt signal is notified to be Int 2, selects the external clock E_CLK 3 frequencies f 3 (step S5), and outputs it as the internal clock I_CLK 3 (step S3 ). DSPコア3は、割り込み制御部9からの通知に応答して、メインプログラム41の実行を中断した後、内部クロックI_Clk 2またはI_C DSP core 3, in response to the notification from the interrupt control unit 9, after interrupting the execution of the main program 41, an internal clock I_CLK 2 or I_C
lk 3に同期して、割り込み処理プログラム42または43を実行する。 in synchronization with lk 3, executes the interrupt processing program 42 or 43. 以降の処理の説明は、第1の実施形態の場合と同様であるため、省略される。 Description of subsequent processing is the same as in the first embodiment, it is omitted.

【0028】以上、説明したように、本デジタル信号処理回路もまた、互いに異なる速度で各プログラムを実行できるので、第1の実施形態と同様に消費電力を抑えることが可能となる。 [0028] As described above, the digital signal processing circuit also because it executes programs at different speeds, it is possible to reduce power consumption as in the first embodiment. なお、内部クロックI_Clkの周波数は、上述したように、本デジタル信号処理回路がどのような処理を実行するかに応じて、各ルーチンに対して自由に割り当てられればよい。 The frequency of the internal clock I_Clk, as described above, depending on whether the digital signal processing circuit executes what process, only to be freely assigned to each routine.

【0029】なお、以上の第1および第2の実施形態では、2個の割り込み処理プログラム42および43がR It should be noted, in the above first and second embodiments, the two interrupt processing program 42 and 43 R
OM4に格納されているとして説明されていた。 OM4 was described as being stored in. しかし、この割り込み処理プログラムの個数は本願発明には関係無い。 However, the number of the interrupt processing program is not relevant to the present invention. つまり、ROM4内には、メインプログラム41と、少なくとも1個の割り込み処理プログラムとが格納されていればよい。 That, in the ROM 4, a main program 41, and at least one of the interrupt processing program should be stored. さらに、第1および第2の実施形態では、便宜上、メインプログラム41と、割り込み処理プログラム42または43とは、互いに独立したプログラムであるとして説明されていた。 Furthermore, in the first and second embodiment, for convenience, the main program 41, and interrupt processing program 42 or 43 has been described as a separate program together. しかし、メインプログラム41と、割り込み処理プログラム42または43とは、1個のプログラム内に含まれていてもよい。 However, the main program 41, and interrupt processing program 42 or 43 may be contained within a single program.
本願明細書の請求項に記載された「メインプログラム」 Described in the claims herein, a "main program"
と「割り込み処理プログラム」の解釈も、同様である。 Interpreted as the "interrupt processing program" is also the same.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】本発明の第1の実施形態に係るデジタル信号処理回路の構成を示すブロック図である。 1 is a block diagram showing a configuration of a digital signal processing circuit according to the first embodiment of the present invention.

【図2】図1に示す分周回路11の詳細な構成を示すブロック図である。 It is a block diagram showing a detailed configuration of FIG. 2 divider circuit 11 shown in FIG.

【図3】図1または図4に示すデジタル信号処理回路の動作を示すフローチャートである。 3 is a flowchart illustrating the operation of the digital signal processing circuit shown in FIG. 1 or FIG.

【図4】本発明の第2の実施形態に係るデジタル信号処理回路の構成を示すブロック図である。 4 is a block diagram showing a configuration of a digital signal processing circuit according to a second embodiment of the present invention.

【図5】従来の割り込み機能を有するデジタル信号処理回路の構成を示すブロック図である。 5 is a block diagram showing a configuration of a digital signal processing circuit having a conventional interrupt function.

【符号の説明】 DESCRIPTION OF SYMBOLS

41…メインプログラム 42,43…割り込み処理プログラム 9…割り込み制御部 10…演算部 11…分周回路 12…クロック選択回路 41 ... main program 42, 43 ... interrupt processing program 9 ... interrupt controller 10 ... computing unit 11 ... frequency divider 12 ... clock selection circuit

Claims (4)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】 メインプログラムの実行中に割り込み信号が入力されると、割り込み処理プログラムを実行するデジタル信号処理回路であって、 前記割り込み信号が外部から入力されるか否かを検出する割り込み制御部と、 前記割り込み制御部の検出結果に基づいて、互いに周波数の異なる第1および第2の内部クロックのいずれかを選択的に出力するクロック選択回路と、 前記メインプログラムと前記割り込み処理プログラムとを実行可能な演算部とを含み、 前記演算部は、 前記割り込み制御部が割り込み信号を検出しなかった場合、前記クロック選択回路から出力される第1の内部クロックに同期して、前記メインプログラムを実行し、 前記割り込み制御部が割り込み信号を検出した場合、前記クロック選択回路から出力される第2の When 1. A interrupt signal during the execution of the main program is entered, a digital signal processing circuit for executing the interrupt processing program, an interrupt control for detecting whether the interrupt signal is input from the outside and parts, based on the detection result of the interrupt control unit, and a clock selection circuit for selectively outputting one of the first and second internal clock different frequencies, and the interrupt processing program and the main program and a viable computing unit, the arithmetic unit, when the interrupt control unit does not detect an interrupt signal, in synchronization with the first internal clock output from the clock selection circuit, the main program run, when the interrupt control unit detects the interrupt signal, a second output from the clock selection circuit 内部クロックに同期して、前記割り込み処理プログラムを実行することを特徴とする、デジタル信号処理回路。 In synchronization with the internal clock, and executes the interrupt processing program, the digital signal processing circuit.
  2. 【請求項2】 外部から入力される外部クロックを分周して、前記第1および第2の内部クロックを生成し、前記クロック選択回路に供給する分周回路をさらに含む、 2. A by dividing the external clock frequency which is input from outside, to generate the first and second internal clocks, further comprising a divider circuit which supplies the clock selection circuit,
    請求項1に記載のデジタル信号処理回路。 Digital signal processing circuit according to claim 1.
  3. 【請求項3】 メインプログラムの実行中に割り込み信号が入力されると、割り込み処理プログラムを実行するデジタル信号処理回路であって、 前記割り込み信号が外部から入力されると、当該割り込み信号の種類を判断する割り込み制御部と、 前記割り込み制御部の判断結果に基づいて、互いに周波数の異なる第1および第2の内部クロックのいずれかを選択的に出力するクロック選択回路と、 前記割り込み制御部の判断結果に基づいて、前記クロック選択回路から選択的に出力される第1または第2の内部クロックに同期して、第1または第2の前記割り込み処理プログラムとを実行する演算部とを含む、デジタル信号処理回路。 Wherein the interrupt signal during the execution of the main program is entered, a digital signal processing circuit for executing the interrupt processing program, when the interrupt signal is input from the outside, the type of the interrupt signal an interrupt control unit for determining, based on the determination result of the interrupt control unit, and a clock selection circuit for selectively outputting one of the first and second internal clock different frequencies, the determination of the interrupt control unit based on the results, the first or in synchronism with the second internal clock is selectively output from the clock selection circuit, and a computation unit for executing the first or second said interrupt processing program, the digital signal processing circuit.
  4. 【請求項4】 外部から入力される外部クロックを分周して、前記第1および第2の内部クロックを生成し、前記クロック選択回路に供給する分周回路をさらに含む、 4. by dividing the external clock frequency which is input from outside, to generate the first and second internal clocks, further comprising a divider circuit which supplies the clock selection circuit,
    請求項3に記載のデジタル信号処理回路。 Digital signal processing circuit according to claim 3.
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* Cited by examiner, † Cited by third party
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