JP2000223391A - Manufacture of semiconductor device - Google Patents

Manufacture of semiconductor device

Info

Publication number
JP2000223391A
JP2000223391A JP11019396A JP1939699A JP2000223391A JP 2000223391 A JP2000223391 A JP 2000223391A JP 11019396 A JP11019396 A JP 11019396A JP 1939699 A JP1939699 A JP 1939699A JP 2000223391 A JP2000223391 A JP 2000223391A
Authority
JP
Japan
Prior art keywords
substrate
alignment mark
element
forming
predetermined
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP11019396A
Other languages
Japanese (ja)
Inventor
Kazufumi Naruse
Sumio Ono
純夫 小野
一史 成瀬
Original Assignee
Sharp Corp
シャープ株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sharp Corp, シャープ株式会社 filed Critical Sharp Corp
Priority to JP11019396A priority Critical patent/JP2000223391A/en
Publication of JP2000223391A publication Critical patent/JP2000223391A/en
Application status is Granted legal-status Critical

Links

Abstract

PROBLEM TO BE SOLVED: To provide an alignment mark forming method, which can form an alignment mark in an embedded layer with high accuracy. SOLUTION: A prescribed impurity diffused layer 4 is formed in the surface of an element formation substrate 1, and thereafter the substrate 1 is stuck on a support substrate 2 provided separately from the substrate 1 facing the diffused layer formation side of the substrate 1 to the lower side and after the substrate 1 is polished in a prescribed thickness, a prescribed element is built in the substrate 1. In the manufacturing method of a semiconductor device, an impurity diffused layer 5 for alignment mark formation is formed in the prescribed depth part of the substrate 1, and then the substrate 1 is stuck on the upper part of the substrate 2 and thereafter, after the substrate 1 is polished until the layer 5 appears to the surface of the substrate 1, an alignment mark 8 is formed by an oxidizing process for the substrate 1, and the prescribed element is built in the substrate 1 on the basis of the mark 8.

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【発明の属する技術分野】本発明は、素子形成基板の表面に所定の不純物拡散層(最終的には、バイポーラトランジスタ、或いは、縦形DMOSトランジスタ等の埋め込み層となる)を形成した後、該素子形成基板を、該素子形成基板の上記拡散層形成側を下側にして、別途設けられる支持基板上に貼り合わせ、その後、素子形成基板を所定厚さ研磨した後、該素子形成基板に所定の素子(バイポーラトランジスタ、或いは、縦形DMOSトランジスタ等)を作り込む、半導体装置の製造方法に関するものである。 The present invention relates to the (eventually, bipolar transistor, or a buried layer, such as a vertical DMOS transistor) predetermined impurity diffusion layers on the surface of the element forming substrate after forming, the element forming substrate, the diffusion layer forming side of the element forming substrate and the lower, laminated on a support substrate which is separately provided, then, after polishing the element formation substrate predetermined thickness, the predetermined on the element forming substrate element (bipolar transistor, or vertical DMOS transistors) fabricated to, a method for manufacturing a semiconductor device.

【0002】 [0002]

【従来の技術】図2に、従来の製造工程図を示す。 BACKGROUND OF THE INVENTION Figure 2 illustrates a conventional manufacturing process chart. 以下、図2に従い、従来の製造方法について説明する。 Hereinafter, in accordance with FIG. 2, for explaining a conventional manufacturing method.

【0003】(1)素子を形成するSi基板(素子形成基板)11の表面を酸化し、酸化膜13を形成する。 [0003] (1) oxidizing the surface of the Si substrate (element formation substrate) 11 for forming the element, to form an oxide film 13. ここでの酸化は、例えば、1050℃、ドリッパー酸化で、酸化膜厚は600nm程度である。 Oxidation of this case, for example, 1050 ° C., in dripper oxide, thickness of about 600 nm.

【0004】(2)フォトエッチング工程とイオン注入工程、或いはフォトエッチング工程と固相拡散工程とにより、埋め込み層を形成する不純物14'を導入し、その後、該導入不純物を、熱処理により所定深さまで拡散させて、不純物拡散層14を形成する。 [0004] (2) a photo-etching process and ion implantation process, or by a photo-etching process and the solid phase diffusion process, introducing an impurity 14 'forming the buried layer, then, the impurity introduction, to a predetermined depth by heat treatment It is diffused to form impurity diffusion layer 14. ここで、導入する不純物は、N型であれば、ひ素やアンチモン、また、 The impurity to be introduced, if N-type, Hisoya antimony also,
P型であれば、ボロン等であり、導入量は、1E19/ If P-type is boron and the like, the introduction amount, 1E19 /
cm 3である。 cm 3.

【0005】(3)絶縁分離用の酸化膜15を成長させる。 [0005] (3) growing oxide film 15 for isolation. ここでの酸化膜厚は、本基板に作り込むデバイスで求められる寄生容量や絶縁耐圧から決定する。 Here oxide thickness in it is determined from the parasitic capacitance and withstand voltage required in a device fabricated in this substrate. 例えば、 For example,
高速信号処理回路では1μm程度、数百Vの高耐圧デバイスでは1乃至2μm程度が必要となる。 1μm about the high-speed signal processing circuit, about 1 to 2μm is required in the high voltage devices hundreds V.

【0006】(4)素子形成基板11を、上記不純物拡散層14の形成側を下側として、別途設けられる支持基板12上に接着する。 [0006] (4) element formation substrate 11, the formation side of the impurity diffusion layer 14 as the lower, bonded on the supporting substrate 12 which is separately provided. ここでの貼り合わせ処理は、例えば、1100℃で、酸素雰囲気で、2時間程度の熱処理である。 Here bonding of the mating process, for example, at 1100 ° C., in an oxygen atmosphere, a heat treatment at about 2 hours.

【0007】(5)上記(4)で得られた貼り合わせ基板の素子形成基板側を、所定量、研磨し、所定厚さのS [0007] (5) above the element formation substrate side of the obtained bonded substrate (4), a predetermined amount, polished, predetermined thickness of the S
i層11'を形成する。 To form the i layer 11 '. ここでの、Si層11'の厚さは、以下の工程で、該Si層に作り込むデバイスに求められる性能により決定する。 Here, the thickness of the Si layer 11 ', the following steps are determined by the performance required of the device fabricated in the Si layer. 例えば、5V系アナログ信号処理用であれば、約1.5μm厚である。 For example, if a 5V system analog signal processing is about 1.5μm thick.

【0008】(6)以下、通常の半導体製造処理工程に入る。 [0008] (6) below, it enters the normal semiconductor manufacturing process. ここで、通常は、(6)以降の最初のフォトリソグラフィ・イオン注入工程でアライメントマークパターンを形成し、その後の酸化工程でできる酸化膜16上の段差をアライメントマーク17として用いる。 Here, usually, (6) and subsequent alignment mark pattern is formed on the first photolithographic ion implantation step, using the step on the oxide film 16 which can in a subsequent oxidation step as an alignment mark 17.

【0009】 [0009]

【発明が解決しようとする課題】上述のように、上記従来の製造方法に於いては、(6)以降の素子製造工程のフォトリソグラフィのアライメントマークは、基板貼り合わせ後に形成されるものであった。 As described above [0006], is in the above-mentioned conventional manufacturing method, (6) the alignment mark of photolithography subsequent device manufacturing process, be those that are formed after bonding the substrate It was. すなわち、アライメントマークパターンの形成位置は、素子形成基板ではなく、支持基板を基準にして決定されるものであった。 That is, the formation position of the alignment mark pattern is not the element forming substrate, the support substrate was to be determined by reference.
このため、両基板接着時の貼り合わせ誤差が、そのまま、埋め込み層とアライメントマークパターンとの間の誤差となって現れ、埋め込み層に対する高いアライメント精度を確保することが困難であった。 Therefore, bonding error in the substrates bonding, it appears as an error between the buried layer and the alignment mark pattern, it is difficult to ensure a high alignment accuracy with respect to the buried layer. このことが、貼り合わせ基板による半導体装置の高集積化を妨げる要因となっており、高集積化を達成する上での解決課題となっていた。 This is, has become a factor that prevents high integration of a semiconductor device according to the bonded substrate, it has been a problem to be solved in achieving high integration.

【0010】本発明は、上記課題を解決すべく成されたものであり、埋め込み層に対して高い精度でアライメントマークを形成することができるアライメントマーク形成手法を提供するものである。 [0010] The present invention has been made to solve the above problems, there is provided an alignment mark formation method capable of forming an alignment mark at a high relative buried layer accuracy.

【0011】 [0011]

【課題を解決するための手段】本発明の半導体装置の製造方法は、素子形成基板の表面に所定の不純物拡散層を形成した後、該素子形成基板を、該素子形成基板の上記拡散層形成側を下側にして、別途設けられる支持基板上に貼り合わせ、その後、素子形成基板を所定厚さ研磨した後、該素子形成基板に所定の素子を作り込む、半導体装置の製造方法に於いて、上記素子形成基板の所定深さ部分にアライメントマーク形成用不純物拡散層を形成した後、該素子形成基板を上記支持基板上に貼り合わせ、 The method of manufacturing a semiconductor device of the present invention According to an aspect of, after forming a predetermined impurity diffusion layers on the surface of the element forming substrate, a the element forming substrate, the diffusion layer of the element forming substrate formed by side on the lower side, bonded on a support substrate which is separately provided, then, after polishing the element formation substrate predetermined thickness, fabricated a predetermined element in the element forming substrate, in the manufacturing method of a semiconductor device after forming the alignment mark forming impurity diffusion layers in a predetermined depth portion of the element forming substrate, bonding the the element forming substrate on said support substrate,
その後、上記アライメントマーク形成用不純物拡散層が表面に現れるまで、上記素子形成基板を研磨した後、該素子形成基板の酸化工程により、アライメントマークを形成し、該アライメントマークを基準にして、上記所定の素子を作り込むことを特徴とするものである。 Thereafter, until appearing in the alignment mark forming impurity diffusion layer surface, after polishing the device forming substrate, the oxidation process of the element forming substrate, to form an alignment mark, based on the alignment mark, the predetermined it is characterized in that to fabricate the device.

【0012】かかる本発明の半導体装置の製造方法によれば、基板貼り合わせ前に、後の工程を経ることにより埋め込み層となる不純物拡散層に対して、高い精度で、 [0012] the production method in accordance of the semiconductor device of the present invention, with respect to the impurity diffusion layer serving as a buried layer by before bonding the substrate undergoes a subsequent step, with high precision,
その形成位置が制御されたアライメントマーク形成用不純物拡散層を形成しておき、基板貼り合わせ後、上記アライメントマーク形成用不純物拡散層を表面に露出させて、不純物濃度の相違による酸化膜形成速度の差を利用して、アライメントマークを形成するものであるため、 Its formation position previously formed alignment marks forming impurity diffusion layers which is controlled, after bonding the substrate, the alignment mark forming impurity diffusion layers are exposed on the surface, the oxide film forming speed due to the difference in impurity concentration since by utilizing the difference and forms an alignment mark,
埋め込み層位置に対して高い位置合わせ精度で形成されたアライメントマークを得ることができ、貼り合わせ基板による半導体装置の集積度の向上を図ることができるものである。 Buried layer can be obtained an alignment mark formed with high positioning accuracy with respect to position, in which it is possible to improve the integration degree of the semiconductor device according bonded substrate.

【0013】 [0013]

【発明の実施の形態】以下、本発明の実施の形態について、図面を参照して詳細に説明する。 BEST MODE FOR CARRYING OUT THE INVENTION Hereinafter, embodiments of the present invention, with reference to the accompanying drawings.

【0014】図1は、本発明の一実施形態の製造工程図である。 [0014] Figure 1 is a manufacturing process diagram of an embodiment of the present invention. 以下、図1に従い、本発明の一実施形態の半導体装置の製造方法について説明する。 Hereinafter, in accordance with FIG. 1, a method for manufacturing a semiconductor device according to an embodiment of the present invention.

【0015】(1)素子を形成するSi基板(素子形成基板)1の表面を酸化して、酸化膜3を形成する。 [0015] (1) oxidizing the Si substrate (element formation substrate) 1 of the surface for forming the element, to form an oxide film 3. ここでの酸化は、例えば、1050℃、ドリッパー酸化で、 Oxidation of this case, for example, 1050 ° C., in dripper oxide,
酸化膜厚は600nm程度である。 Oxide film thickness is about 600nm.

【0016】(2)フォトエッチング工程とイオン注入工程、或いはフォトエッチング工程と固相拡散工程とにより、埋め込み層を形成する不純物4'を導入する。 [0016] (2) a photo-etching process and ion implantation process, or by a photo-etching process and the solid phase diffusion process, introducing an impurity 4 'forming the buried layer. ここで、導入する不純物は、N型であれば、ひ素やアンチモン、また、P型であれば、ボロン等であり、導入量は、1E19/cm 3程度である。 The impurity to be introduced, if N-type, Hisoya antimony also, if P-type is boron and the like, the introduction amount is about 1E19 / cm 3. なお、P型、N型、 In addition, P-type, N-type,
2種の埋め込み層を有するデバイスを製造する場合は、 When manufacturing a device having two buried layer,
P、Nそれぞれに対して、フォトエッチング工程と、イオン注入工程とを行う。 P, with respect to N, respectively, performed the photolithography process, an ion implantation process.

【0017】また、ここで(フォトエッチング工程で)、次項(3)で用いるアライメントマークも形成する。 [0017] where (photoetching process), also formed alignment marks used in the next section (3). 酸化膜の有無による段差を、アライメントマーク形成用の不純物導入のためのアライメントマークとして利用するものであり、例えば、スクライブ領域等に形成すればよい。 A step due to the presence or absence of the oxide film is intended to be used as an alignment mark for the impurity introduction alignment mark formed, for example, may be formed in the scribe region, and the like.

【0018】(3)上記(2)で形成したアライメントマークを用いて、フォトリソグラフィ及びイオン注入により、貼り合わせ後のアライメントマークとなる領域に、不純物5'を導入する。 [0018] (3) using the alignment mark formed in the above (2), by photolithography and ion implantation, in a region to be the alignment mark after the bonding, introducing impurities 5 '. この不純物は、例えば、リンで、濃度は、5E19/cm 3程度に設定する。 The impurities are, for example, phosphorus concentration is set to about 5E19 / cm 3. また、このときの注入深さは、以下で述べる研磨厚を考慮して設定する。 Furthermore, implantation depth at this time is set in consideration of the polishing thickness described below. ここで、注入深さと研磨厚は、アライメントマーク形成が効率的に達成できるように設定する。 Here, the injection depth and the polishing thickness, the alignment mark formation is set to efficiently achieved.
なお、注入深さの制御精度は、ターゲット深さに対して、±0.1μm程度であり、研磨厚の制御精度は、ターゲット厚さに対して±0.2〜0.3μm程度である。 The control accuracy of the injection depth, the target depth is about ± 0.1 [mu] m, the control accuracy of the polishing thickness is about ± 0.2 to 0.3 [mu] m with respect to the target thickness. 例えば、リンの場合、1500KeVのエネルギーであれば、不純物の注入深さは、1.5μm程度となる。 For example, in the case of phosphorus, if the energy of 1500 keV, implantation depth of impurity becomes about 1.5 [mu] m.

【0019】その後、上記導入不純物4'、5'を、熱処理により所定深さまで拡散させて、不純物拡散層4及びアライメントマーク形成用不純物拡散層5を形成する。 [0019] Thereafter, the impurity introduction 4 ', 5', is diffused to a predetermined depth by heat treatment to form an impurity diffusion layer 4 and the alignment mark forming impurity diffusion layer 5.

【0020】(4)一旦、酸化膜3を除去し、絶縁分離用(SOI形成用)の酸化膜6を成長させる。 [0020] (4) Once the oxide film 3 is removed to grow the oxide film 6 of insulating separating (for SOI formation). ここでの酸化膜厚は、本基板に作り込むデバイスで求められる寄生容量や絶縁耐圧から決定する。 Here oxide thickness in it is determined from the parasitic capacitance and withstand voltage required in a device fabricated in this substrate. 例えば、高速信号処理回路では1μm程度、数百Vの高耐圧デバイスでは1乃至2μm程度が必要となる。 For example, 1 [mu] m approximately in a high-speed signal processing circuit, about 1 to 2μm is required in the high voltage devices hundreds V.

【0021】(5)上記酸化膜付きの素子形成基板1 [0021] (5) the element forming substrate 1 with the oxide film
を、上記不純物拡散層4の形成側を下側として、別途設けられる支持基板2上に接着する。 And the formation side of the impurity diffusion layer 4 as the lower, bonded on the supporting substrate 2 provided separately. ここでの貼り合わせ処理は、例えば、1100℃で、酸素雰囲気で、2時間程度の熱処理である。 Here bonding of the mating process, for example, at 1100 ° C., in an oxygen atmosphere, a heat treatment at about 2 hours.

【0022】(6)上記(5)で得られた貼り合わせ基板の素子形成基板側を、所定量、研磨し、所定厚さのS [0022] (6) above the element formation substrate side of the obtained bonded substrate (5), a predetermined amount, polished, predetermined thickness of the S
i層1'を形成する。 To form the i layer 1 '. ここでの、Si層1'の厚さは、 Here, the thickness of the Si layer 1 ',
以下の工程で、該Si層に作り込むデバイスに求められる性能により決定する。 In the following steps, determining the performance required for devices fabricated in the Si layer. 例えば、5V系アナログ信号処理用であれば、約1.5μm厚である。 For example, if a 5V system analog signal processing is about 1.5μm thick. この研磨により、上記アライメントマーク形成用不純物拡散層5が表面に現れる。 The polishing, the alignment mark forming impurity diffusion layer 5 appear on the surface.

【0023】(7)以下、半導体製造処理工程に入る。 [0023] (7) below, into the semiconductor manufacturing process.
通常の半導体製造工程の第1酸化を終えた段階で、アライメントマーク形成用不純物拡散層5の領域と、他の非注入領域とで、酸化膜7の厚さが異なり、アライメントマーク8が形成される。 At the stage of completion of the first oxidation of the conventional semiconductor fabrication process, in the region of the alignment mark forming impurity diffusion layer 5, and other non-injection region, different thickness of the oxide film 7, the alignment marks 8 is formed that. ここで、注入不純物が上記設定(リン、5E19/cm 3 )のときは、第1酸化の非注入領域での酸化膜厚が、約850Åである場合、注入領域での酸化膜厚は、2000Å程度となる。 Here, implanted impurities is the setting (phosphorus, 5E19 / cm 3) when the when the oxide film thickness at the injection region of the first oxide is about 850 Å, the oxide film thickness at the injection area, 2000 Å the degree. この膜厚差は、アライメントマークとして充分に利用できる程度のものである。 The film thickness difference is of a degree that can be sufficiently utilized as an alignment mark.

【0024】 [0024]

【発明の効果】本発明によれば、以下の効果を奏するものである。 According to the present invention, in which the following effects.

【0025】従来方法では、基板貼り合わせ後の製造工程で用いるアライメントマークは、埋め込み層に直接合わせることはできず、基板(ウエハ)同士を貼り合わせる装置の機械精度に制限されていた。 [0025] In the conventional method, an alignment mark used in the manufacturing process after the bonding substrate can not be matched directly to the buried layer, it was limited to the mechanical accuracy of the apparatus of bonding the substrate (wafer) together. この方法では、例えば、通常の半導体ウエハに備えられているオリエンテーションフラット同士を合わせるだけの間接的なものであるため、貼り合わせ前に形成する埋め込み層と貼り合わせ後の製造工程の位置合わせ精度は、高々0.1mm In this method, for example, for those only indirectly of matching the orientation flat together provided in the normal semiconductor wafer, the alignment accuracy of the manufacturing process after the bonding and buried layer formed before the bonded , at most 0.1mm
(=100μm)程度しか得られない。 (= 100 [mu] m) approximately obtained only. 本発明によれば、埋め込み層に精度よく合わせたアライメントマークを利用できるため、高精度ステッパーの精度(例えば、 According to the present invention, since the availability of an alignment mark to match precisely to the buried layer, a high precision stepper precision (e.g.,
合わせ精度として、0.25μm)を、いかんなく発揮させることができるものであり、貼り合わせ基板による半導体装置の更なる高集積化を達成することができるものである。 As alignment accuracy, a 0.25 [mu] m), are those that can be exhibited Ikan'naku, it is capable of achieving further high integration of a semiconductor device according bonded substrate.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】本発明の一実施形態の半導体装置の製造方法の製造工程図である。 1 is a manufacturing process diagram of the method for manufacturing a semiconductor device according to an embodiment of the present invention.

【図2】従来の半導体装置の製造方法の製造工程図である。 2 is a manufacturing process diagram of a conventional method of manufacturing a semiconductor device.

【符号の説明】 DESCRIPTION OF SYMBOLS

1 素子形成基板 2 支持基板 4 不純物拡散層 5 アライメントマーク形成用不純物拡散層 7 酸化膜 8 アライメントマーク 1 element formation substrate 2 supporting substrate 4 impurity diffusion layer 5 alignment mark forming impurity diffusion layers 7 oxide film 8 alignment marks

Claims (1)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】 素子形成基板の表面に所定の不純物拡散層を形成した後、該素子形成基板を、該素子形成基板の上記拡散層形成側を下側にして、別途設けられる支持基板上に貼り合わせ、その後、素子形成基板を所定厚さ研磨した後、該素子形成基板に所定の素子を作り込む、半導体装置の製造方法に於いて、 上記素子形成基板の所定深さ部分にアライメントマーク形成用不純物拡散層を形成した後、該素子形成基板を上記支持基板上に貼り合わせ、その後、上記アライメントマーク形成用不純物拡散層が表面に現れるまで、上記素子形成基板を研磨した後、該素子形成基板の酸化工程により、アライメントマークを形成し、該アライメントマークを基準にして、上記所定の素子を作り込むことを特徴とする、半導体装置の製造方法。 1. A after forming a predetermined impurity diffusion layers on the surface of the element forming substrate, a the element forming substrate, the diffusion layer forming side of the element forming substrate and the lower, on a support substrate which is separately provided bonding, thereafter, after polishing the element formation substrate predetermined thickness, fabricated a predetermined element in the element forming substrate, in the manufacturing method of the semiconductor device, an alignment mark formed at a predetermined depth portion of the element forming substrate after forming the use impurity diffusion layer, a the element forming substrate laminated on said supporting substrate, and then, until the alignment mark forming impurity diffusion layer appears on the surface, after polishing the device forming substrate, the element formation the oxidation process of the substrate to form an alignment mark, based on the alignment marks, characterized in that to fabricate the predetermined device, a method of manufacturing a semiconductor device.
JP11019396A 1999-01-28 1999-01-28 Manufacture of semiconductor device Granted JP2000223391A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP11019396A JP2000223391A (en) 1999-01-28 1999-01-28 Manufacture of semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP11019396A JP2000223391A (en) 1999-01-28 1999-01-28 Manufacture of semiconductor device

Publications (1)

Publication Number Publication Date
JP2000223391A true JP2000223391A (en) 2000-08-11

Family

ID=11998124

Family Applications (1)

Application Number Title Priority Date Filing Date
JP11019396A Granted JP2000223391A (en) 1999-01-28 1999-01-28 Manufacture of semiconductor device

Country Status (1)

Country Link
JP (1) JP2000223391A (en)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008135708A (en) * 2006-10-06 2008-06-12 Asml Netherlands Bv Joint measurement of joined substrates
WO2013136921A1 (en) * 2012-03-14 2013-09-19 Canon Kabushiki Kaisha Imprint apparatus, mold, imprint method, and method of manufacturing article
CN106653578A (en) * 2016-12-05 2017-05-10 歌尔股份有限公司 Wafer processing method

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008135708A (en) * 2006-10-06 2008-06-12 Asml Netherlands Bv Joint measurement of joined substrates
JP4559461B2 (en) * 2006-10-06 2010-10-06 エーエスエムエル ネザーランズ ビー.ブイ. Bondability measurement of bonded substrates
WO2013136921A1 (en) * 2012-03-14 2013-09-19 Canon Kabushiki Kaisha Imprint apparatus, mold, imprint method, and method of manufacturing article
JP2013191777A (en) * 2012-03-14 2013-09-26 Canon Inc Imprint device, mold, imprint method, and method of manufacturing article
CN104170055A (en) * 2012-03-14 2014-11-26 佳能株式会社 Imprint apparatus, mold, imprint method, and method of manufacturing article
EP2826060A4 (en) * 2012-03-14 2015-08-05 Canon Kk Imprint apparatus, mold, imprint method, and method of manufacturing article
US9921470B2 (en) 2012-03-14 2018-03-20 Canon Kabushiki Kaisha Imprint method for an imprint apparatus which transfers a pattern onto a substrate by using a mold
CN106653578A (en) * 2016-12-05 2017-05-10 歌尔股份有限公司 Wafer processing method

Similar Documents

Publication Publication Date Title
US4601779A (en) Method of producing a thin silicon-on-insulator layer
US5426072A (en) Process of manufacturing a three dimensional integrated circuit from stacked SOI wafers using a temporary silicon substrate
EP0387999B1 (en) Process for forming high-voltage and low-voltage CMOS transistors on a single integrated circuit chip
KR100641209B1 (en) Single-crystal silicon substrate, soi substrate, and display device
US5739591A (en) Semiconductor device with a carrier body on which a substrate with a semiconductor element is fastened by means of a glue layer and on which a pattern of conductor tracks is fastened
EP0166218B1 (en) Silicon-on-insulator transistors
JP2806277B2 (en) Semiconductor device and manufacturing method thereof
JP3513212B2 (en) Manufacturing method of a semiconductor device
US7436027B2 (en) Semiconductor device and fabrication method for the same
JP2684455B2 (en) Method for producing a thin silicon on insulator layer
KR100643746B1 (en) Semiconductor substrate, semiconductor device, and manufacturing methods for them
US4888304A (en) Method of manufacturing an soi-type semiconductor device
US4717686A (en) Method for the simultaneous manufacture of bipolar and complementary MOS transistors on a common silicon substrate
US4789644A (en) Process for fabrication, by means of epitaxial recrystallization, of insulated-gate field-effect transistors with junctions of minimum depth
US6365488B1 (en) Method of manufacturing SOI wafer with buried layer
KR900001266B1 (en) Manufacture of semiconductor device
US4920401A (en) Bipolar transistors
KR100526387B1 (en) Semiconductor wafer and manufacturing method thereof
JP3012673B2 (en) A method of manufacturing a semiconductor device
US4948742A (en) Method of manufacturing a semiconductor device
US5130770A (en) Integrated circuit in silicon on insulator technology comprising a field effect transistor
US7067371B2 (en) Silicon-on-insulator (SOI) integrated circuit (IC) chip with the silicon layers consisting of regions of different thickness
JP3037934B2 (en) Improved Smart Cut process for the manufacture of semiconductor material thin film
JP5188672B2 (en) Manufacturing method of composite substrate
KR910010220B1 (en) Compositive semiconductor crystalline structure

Legal Events

Date Code Title Description
FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080105

Year of fee payment: 7

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090105

Year of fee payment: 8

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090105

Year of fee payment: 8

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100105

Year of fee payment: 9

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110105

Year of fee payment: 10

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110105

Year of fee payment: 10

FPAY Renewal fee payment (prs date is renewal date of database)

Year of fee payment: 11

Free format text: PAYMENT UNTIL: 20120105

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130105

Year of fee payment: 12

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140105

Year of fee payment: 13