JP2000222444A - クロックスキュー低減方法及びクロックスキュー低減方法を記録したコンピュータ読み取り可能な記録媒体 - Google Patents

Abstract

(57)【要約】 【課題】ハードマクロを含むＬＳＩチップのクロックス
キューおよびクロック遅延を低減する。 【解決手段】ハードマクロ２３を含むＬＳＩで、ＬＳＩ
のクロック端子２０からマクロ用クロック端子２４、マ
クロ外のフリップフロップ（ＦＦ）グループ２２ａに対
してクロックツリーを生成した後に、ハードマクロに接
続されるネット２８を切断（ａ図）し、切断点からハー
ドマクロ２３内のクロックバッファ段数分だけＬＳＩの
クロック端子２０の方に遡ったネット２９を検出し、こ
れをマクロ用クロック端子２４と接続して新たなネット
２９ａ（ｂ図）とすることにより、ＬＳＩのクロック端
子２０からマクロ外のＦＦグループ２２ａまでと、マク
ロ内のＦＦグループ２２ｂまでのバッファ段数を等しく
する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、クロックスキュー
低減方法に関し、特にハードマクロ等のクロック信号系
路が定められたマクロを搭載したＬＳＩにおけるクロッ
クスキューを大幅に低減できるクロックスキュー低減方
法及びクロックスキュー低減方法を記録したコンピュー
タ読み取り可能な記録媒体に関する。

【０００２】

【従来の技術】論理ＬＳＩでは、クロック信号に同期し
てＬＳＩ全体を動作させる手法がよく用いられるが、こ
のような場合に外部から供給された基本のクロック信号
に対して、ＬＳＩ内部に散在するフリップフロップ等の
クロック供給対象回路までの配線の抵抗と寄生容量に起
因して遅延が生じ、クロック信号が各フリップフロップ
までの到達タイミングのずれ（以下、これをクロックス
キューという）を発生する。クロックスキューがあると
フリップフロップが誤動作するおそれが生じるため、こ
れを低減することが必要である。

【０００３】特に、論理積、論理和、フリップフロップ
などの基本的なゲート回路を組み合わせて一定の機能を
果たす回路ブロック（以下、これをマクロという）を含
んで構成されるＬＳＩにおいては、通常はマクロ単位で
設計を行うために、マクロ毎にクロック信号の遅延量が
異なってクロックスキューが増大するので、クロックス
キューを低減するためには、複数のマクロ内の又はマク
ロ内外のクロック信号の遅延量が同一になるように調整
する必要がある。

【０００４】特開平９−２６９８４７にはＬＳＩを複数
のマクロで構成し、各マクロ内のクロックバッファをツ
リー状に配置し、各マクロのクロックバッファの縦列接
続段数を同一とし、かつ同じ階層に属する各クロックバ
ッファの入力容量、出力負荷容量、駆動能力を同一にす
ることにより、マクロ間のクロックスキューを低減する
技術を開示している。特開平９−２６９８４７で開示さ
れた技術は、新規に各マクロを設計する場合には有効な
技術ではあるが、既設計であってマクロに含まれる基本
ゲート回路および配線のレイアウトが固定されているハ
ードマクロを含むＬＳＩには適用しがたい。

【０００５】特開平９−３０５２５３には、ハードマク
ロと同一のクロック遅延をもつクロック入力回路を専用
に設けて、ハードマクロ以外の部分の回路には、このク
ロック入力回路からクロック信号を供給することにより
クロックスキューを低減する技術が記載されている。し
かしながら、特開平９−３０５２５３記載の技術におい
ては、ハードマクロ毎に対となるクロック入力回路を準
備しなければならず、また、クロック入力回路の負荷が
大きくなると新たな遅延要素が生じるため、駆動するフ
リップフロップ数などを制限しなければならず、さらに
複数のハードマクロを含むＬＳＩで、それぞれのハード
マクロのクロック遅延時間が異なる場合には、スキュー
が発生しこれを低減できないという問題点がある。

【０００６】また、クロックバッファを、その縦列接続
段数が同一になるようにしてツリー状に挿入し、クロッ
ク信号系路の遅延を調整する技術としてクロック・ツリ
ー・シンセシス（Clock Tree Synthesis：ＣＴＳ）が実
用に供されており、これをハードマクロを含むＬＳＩに
応用してクロックスキューを低減する方法も知られてい
る。このＣＴＳを用いたクロックスキュー低減方法につ
いて、まず第１の従来例として、図７のフロー図および
図８（ａ），（ｂ）の回路データ図を用いてハードマク
ロを含まない基本的な場合について説明したのち、第１
の従来例をハードマクロを含むＬＳＩチップに適用した
場合に発生する問題点について図９の回路データ図を用
いて示し、次に第２の従来例として、第１の従来例をも
とにハードマクロを含むＬＳＩに適用できるように改良
されたクロックスキュー低減方法を、図１０のフロー図
および図１１の回路データ図を用いて説明する。

【０００７】第１の従来例のＬＳＩのクロックスキュー
低減方法では、図７のフロー図で回路データ入力ステッ
プＳ７１でＬＳＩチップの回路データを、例えばＣＲＴ
上でインタラクティブに入力する。図８（ａ）は、回路
データ入力ステップＳ７１で入力した回路データのう
ち、クロック端子からフリップフロップまでのクロック
信号の経路の一部分を示した回路データ図であり、ＬＳ
Ｉのクロック端子２０から入力されるクロック信号は仮
設バッファ２１を介してフリップフロップ８１，８２，
８３に接続されている。仮設バッファ２１の出力端から
フリップフロップ８１のクロック入力端へと至る接続路
は、多数のフリップフロップに分岐していてレイアウト
後に予想される配線長が長いので信号遅延が大となり、
他方、仮設バッファ２１の出力端からフリップフロップ
８３のクロック入力端へと至る接続路は、一個のフリッ
プフロップに接続されるだけなので信号遅延が小となる
ため、図８（ａ）の回路データ図をもとにＬＳＩのレイ
アウト設計を行ったときに、これら両方の接続路を伝わ
るクロック信号の時間差、すなわちクロックスキューが
大となり、フリップフロップ８１とフリップフロップ８
３の動作タイミングにずれが生じて、ＬＳＩの高速動作
が阻害されることになる。これを防止するために、図７
のＣＴＳ処理ステップＳ７２でＣＴＳ処理を行いクロッ
クスキューを低減する。すなわち、ＣＴＳ処理ステップ
Ｓ７２では、図８（ｂ）の回路データ図に示すように、
ＬＳＩの回路データに含まれるフリップフロップ等のク
ロック供給対象回路を、一個のバッファ回路を用いて遅
延時間の誤差が十分小さい範囲内で駆動できる、定めら
れた個数範囲のクロック供給対象回路からなるＦＦグル
ープ２２に再編成したのちに、仮設バッファ２１および
その出力端から各ＦＦグループの入力端へ至るネットを
クロックツリー２６に置換する。ここで、ネットとは端
子間を等電位で接続する結線を表す。

【０００８】クロックツリー２６は、クロックバッファ
２７ａ，２７ｂ，２７ｃがツリー状に接続され、第１階
層目のクロックバッファ２７ａの入力端はＬＳＩのクロ
ック端子２０に接続され、出力端は予め定められた個数
範囲の第２階層目のクロックバッファ２７ｂのそれぞれ
の入力端に接続され、第２階層目のクロックバッファ２
７ｂのそれぞれの出力端は、予め定められた個数範囲の
第３階層目のクロックバッファ２７ｃのそれぞれの入力
端に接続され、第３階層目のクロックバッファ２７ｃの
それぞれの出力端は、ＦＦグループ２２内の複数のフリ
ップフロップ等の回路のクロック入力端に接続されてい
る。図８（ｂ）ではクロックツリー２６のクロックバッ
ファが３階層の例を示したが、ＬＳＩに含まれるフリッ
プフロップ等の回路の個数によってクロックバッファの
階層数は変わり、フリップフロップ等の回路の個数が少
ないときは階層数も少なく、フリップフロップの個数が
多いときは階層数も多くなる。このようにして、クロッ
クツリー２６内の各階層毎に、その階層に含まれるクロ
ックバッファの信号遅延量がほぼ同一になるように調整
されるので、それぞれ別のＦＦグループ２２に含まれる
フリップフロップ８１、フリップフロップ８２、フリッ
プフロップ８３のそれぞれのクロック入力端に到達する
クロック信号のＬＳＩのクロック端子２０からの遅延時
間はほぼ同一となり、クロックスキューが低減される。

【０００９】データ出力ステップＳ７３においては、ク
ロック信号系の回路がＣＴＳ処理により図８（ｂ）の回
路データ図に示されたようにクロック信号系の回路が変
更された回路データを出力する。

【００１０】しかしながら、第１の従来例でＬＳＩチッ
プ内にハードマクロを含む場合には、ＣＴＳ処理におい
てはハードマクロ２３とマクロ外のＦＦグループ２２ａ
とを同一階層とみなすため、ＣＴＳ処理ステップＳ７２
終了時の回路データ図は図９に示すようになる。

【００１１】図９において、ハードマクロ２３のクロッ
ク信号系回路は、ハードマクロ内で独立したクロックツ
リーを構成しており、マクロ用クロック端子２４に入力
端が接続された第１階層目のマクロ内バッファ２５ａ
と、入力端が第１階層目のマクロ内バッファ２５ａの出
力端に接続され、出力端がハードマクロ内のＦＦグルー
プ２２ｂのクロック入力端に接続されている第２階層目
のマクロ内バッファ２５ｂによって、ＦＦグループ２２
ｂに含まれるフリップフロップへのクロック信号のマク
ロ用クロック端子からの遅延時間が略同一になるように
調整されている。ハードマクロ内のＦＦグループ２２ｂ
は、ハードマクロ外のＦＦグループ２２ａと同様に定め
られた個数範囲のフリップフロップ等のクロック入力端
をもつ回路を含んでいる。ハードマクロ２３では、ハー
ドマクロ内のクロックツリーを構成するマクロ内バッフ
ァが２５ａおよび２５ｂの２階層である例を示したが、
ハードマクロ２３に含まれるフリップフロップ等の回路
の増減に対応してマクロ内バッファの階層数が増減する
ことは、ＬＳＩのクロックツリー２６を構成するクロッ
クバッファの階層数の決定のされ方と同様である。

【００１２】図９で示すように、第１の従来例をハード
マクロを含むＬＳＩチップに適用した場合には、ＬＳＩ
のクロック端子２０からクロックバッファ２７ａ，２７
ｂ，２７ｃを経由してハードマクロ２３のマクロ用クロ
ック端子２４を通じて、さらにマクロ内バッファ２５
ａ，２５ｂを経由して最終的にハードマクロ内のＦＦグ
ループ２２ｂに至るクロック信号系路と、ＬＳＩのクロ
ック端子２０からクロックバッファ２７ａ，２７ｂ，２
７ｃを経由してハードマクロ外のＦＦグループ２２ａに
至るクロック信号系路が生じるが、前者のＬＳＩのクロ
ック端子２０からハードマクロ内のＦＦグループ２２ｂ
までの経路に設けられたバッファ段数が５段であるのに
対して、後者のＬＳＩのクロック端子２０からハードマ
クロ外のＦＦグループ２２ａまでの経路に設けられたバ
ッファ段数は３段であるために、ハードマクロ内のＦＦ
グループ２２ｂに供給されるクロック信号とハードマク
ロ外のＦＦグループ２２ａに供給されるクロック信号の
間には大きなスキューが生じてしまうという問題点があ
る。

【００１３】次に第２の従来例として、第１の従来例を
基にハードマクロを含むＬＳＩ向けに改良されたクロッ
クスキュー低減方法について、図１０のフロー図に沿っ
て説明する。回路データ入力ステップＳ１０１およびＣ
ＴＳ処理ステップＳ１０２は、第１の従来例である図７
の回路データ入力ステップＳ７１およびＣＴＳ処理ステ
ップＳ７２と同様であり、ＣＴＳ処理ステップＳ１０２
終了時の回路図データは図９と同一であるが、この第２
の従来例では、クロックスキューを低減するために、マ
クロ内バッファ段数入力ステップＳ１０３とバッファ付
加ステップＳ１０４とが追加される。マクロ内バッファ
段数入力ステップＳ１０３では、マクロ用クロック端子
２４からハードマクロ内のＦＦグループ２２ｂまでのク
ロック信号経路に存在するバッファの縦列接続段数（図
９では２段）を入力し、バッファ付加ステップＳ１０４
では、ハードマクロ外のＦＦグループ２２ａと第３層目
のバッファ２７ｃとの間にマクロ内バッファ段数入力ス
テップＳ１０３で入力された段数分だけ縦列接続された
付加バッファ１００ａ，１００ｂを挿入して、回路デー
タ出力ステップＳ１０５で図１１の回路データ図に示す
バッファ付加済みの回路データを出力する。図１１の回
路データ図では、図９の回路データ図に比較して、付加
バッファ１００ａおよび付加バッファ１００ｂの２段の
バッファがハードマクロ外のＦＦグループ２２ａと第３
層目のクロックバッファ２７ｃとの間に付加されている
ので、ＬＳＩのクロック端子２０からハードマクロ外の
ＦＦグループ２２ａまでの経路に設けられたバッファ縦
列接続段数は、ＬＳＩのクロック端子２０からハードマ
クロ内のＦＦグループ２２ｂまでの経路に設けられたバ
ッファ縦列接続段数と同じく５段となるので、クロック
信号の遅延時間はほぼ同一となり、クロックスキューは
低減される。

【００１４】

【発明が解決しようとする課題】上述した第２の従来例
のクロックスキュー低減方法では、ＬＳＩのクロック端
子からハードマクロ内に含まれるフリップフロップのク
ロック入力端までの経路の信号遅延時間と、ＬＳＩのク
ロック端子からハードマクロに含まれないフリップフロ
ップのクロック入力端までの経路の信号遅延時間とを略
等しくして、ＬＳＩチップ内のクロックスキューを低減
することができるが、その反面、バッファの縦列接続段
数が大きいためにクロック信号の遅延値が大きくなるの
で、このＬＳＩとともに組み込まれて一つのシステムを
構成する他のＬＳＩとの間のクロックスキューが増大し
てしまう欠点があり、またハードマクロ外の全てのクロ
ック経路に対してハードマクロのマクロ内バッファの段
数分の付加バッファが付加されるので、ＬＳＩチップ面
積の増加も生じる。

【００１５】本発明の目的は、ハードマクロを含むＬＳ
Ｉのチップ内部でのクロックスキューを低減するだけで
なく、ＬＳＩチップ内のクロック信号の遅延時間をも低
減でき、同時にＬＳＩチップの面積増加を抑制すること
のできるクロックスキュー低減方法の実現にある。

【００１６】

【課題を解決するための手段】本発明の第１のクロック
スキュー低減方法は、予め内部のクロックスキュー調整
がなされたマクロを含むＬＳＩのクロックスキュー低減
方法において、ＬＳＩ用クロック端子と前記ＬＳＩに含
まれる複数のクロック供給対象回路のクロック入力端お
よび前記マクロのマクロ用クロック端子との間に、遅延
値が略等しくなるように負荷を調整されたクロックバッ
ファ回路が所定の縦列段数で枝状に分岐接続してなるク
ロック信号路を生成する第１の処理と、前記マクロの内
部におけるクロック遅延値に略等しい遅延をもたらす前
記クロックバッファ回路の縦列接続段数値を獲得する第
２の処理と、前記クロックバッファ回路のうち出力端が
第１のクロックネットを介して前記マクロ用クロック端
子に接続された第１のクロックバッファ回路を初段とし
て前記ＬＳＩ用クロック端子へ向かって前記前記縦列接
続段数値分遡って得られる第２のクロックバッファ回路
の入力端に接続される第２のクロックネットを検出して
前記マクロ用クロック端子の接続先を前記第１のクロッ
クネットから前記第２のクロックネットへと変更する第
３の処理とを含むことを特徴とする。

【００１７】前記第２の処理は、前記マクロ用クロック
端子から前記マクロ内部のクロック供給対象回路のクロ
ック入力端までの経路に設けられたマクロ内バッファ回
路の縦列接続段数値を入力してもよく、また、前記マク
ロ用クロック端子から前記マクロ内部のクロック供給対
象回路のクロック入力端までの経路におけるクロック信
号の遅延データ値を入力して前記遅延データ値をクロッ
クバッファ回路の一段あたりの遅延値で除することによ
り前記遅延データ値に略等しい遅延を実現するに要する
前記クロックバッファの等価段数値を算出してもよい。

【００１８】本発明の第２のクロックスキュー低減方法
は、予め内部のクロックスキュー調整がなされたマクロ
を含むＬＳＩのクロックスキュー低減方法において、前
記マクロの内部におけるクロック遅延値と略等しい遅延
に相当するクロックバッファ回路の縦列接続段数である
第１の縦列接続段数値を獲得する第１の処理と、ＬＳＩ
用クロック端子と前記ＬＳＩに含まれる複数のクロック
供給対象回路のクロック入力端および前記マクロのマク
ロ用クロック端子との間に、遅延値が略等しくなるよう
に負荷を調整された複数の前記クロックバッファ回路が
前記第１の縦列接続段数値を超える段数である第２の縦
列接続段数値で枝状に分岐接続してなるクロック信号路
を生成する第２の処理と、前記クロックバッファ回路の
うち出力端が第１のクロックネットを介して前記マクロ
用クロック端子に接続された第１のクロックバッファ回
路を初段として前記ＬＳＩ用クロック端子へ向かって前
記前記縦列接続段数値分遡って得られる第２のクロック
バッファ回路の入力端に接続される第２のクロックネッ
トを検出して前記マクロ用クロック端子の接続先を前記
第１のクロックネットから前記第２のクロックネットへ
と変更する第３の処理とを含むことを特徴とする。

【００１９】前記第１の処理は、前記マクロ用クロック
端子から前記マクロ内部のクロック供給対象回路のクロ
ック入力端までの経路に設けられたマクロ内バッファ回
路の縦列接続段数値を入力してもよく、また、前記マク
ロ用クロック端子から前記マクロ内部のクロック供給対
象回路のクロック入力端までの経路におけるクロック信
号の遅延データ値を入力して前記遅延データ値をクロッ
クバッファ回路の一段あたりの遅延値で除することによ
り前記遅延データ値に略等しい遅延を実現するに要する
前記クロックバッファの等価段数値を算出してもよい。

【００２０】また、本発明の第１のクロックスキュー低
減方法を記録したコンピュータ読み取り可能な記録媒体
は、ＬＳＩのＬＳＩ用クロック端子と前記ＬＳＩに含ま
れる複数のクロック供給対象回路のクロック入力端およ
びマクロのマクロ用クロック端子との間に、遅延値が略
等しくなるように負荷を調整されたクロックバッファ回
路が所定の縦列段数で枝状に分岐接続してなるクロック
信号路を生成する第１のプログラムと、前記マクロの内
部におけるクロック遅延値に略等しい遅延をもたらす前
記クロックバッファ回路の縦列接続段数値を獲得する第
２のプログラムと、前記クロックバッファ回路のうち出
力端が第１のクロックネットを介して前記マクロ用クロ
ック端子に接続された第１のクロックバッファ回路を初
段として前記ＬＳＩ用クロック端子へ向かって前記前記
縦列接続段数値分遡って得られる第２のクロックバッフ
ァ回路の入力端に接続される第２のクロックネットを検
出して前記マクロ用クロック端子の接続先を前記第１の
クロックネットから前記第２のクロックネットへと変更
する第３のプログラムとを備えることを特徴とする。

【００２１】前記第２のプログラムは、前記マクロ用ク
ロック端子から前記マクロ内部のクロック供給対象回路
のクロック入力端までの経路に設けられたマクロ内バッ
ファ回路の縦列接続段数値を入力するプログラムとして
もよく、また、前記マクロ用クロック端子から前記マク
ロ内部のクロック供給対象回路のクロック入力端までの
経路におけるクロック信号の遅延データ値を入力して前
記遅延データ値をクロックバッファ回路の一段あたりの
遅延値で除することにより前記遅延データ値に略等しい
遅延を実現するに要する前記クロックバッファの等価段
数値を算出するプログラムとしてもよい。

【００２２】本発明の第２のクロックスキュー低減方法
を記録したコンピュータ読み取り可能な記録媒体は、Ｌ
ＳＩに含まれるマクロの内部におけるクロック遅延値と
略等しい遅延に相当するクロックバッファ回路の縦列接
続段数である第１の縦列接続段数値を獲得する第１のプ
ログラムと、ＬＳＩ用クロック端子と前記ＬＳＩに含ま
れる各クロック供給対象回路のクロック入力端および前
記マクロのマクロ用クロック端子との間に、遅延値が略
等しくなるように負荷を調整された複数の前記クロック
バッファ回路が前記第１の縦列接続段数値を超える段数
である第２の縦列接続段数値で枝状に分岐接続してなる
クロック信号路を生成する第２のプログラムと、前記ク
ロックバッファ回路のうち出力端が第１のクロックネッ
トを介して前記マクロ用クロック端子に接続された第１
のクロックバッファ回路を初段として前記ＬＳＩ用クロ
ック端子へ向かって前記前記縦列接続段数値分遡って得
られる第２のクロックバッファ回路の入力端に接続され
る第２のクロックネットを検出して前記マクロ用クロッ
ク端子の接続先を前記第１のクロックネットから前記第
２のクロックネットへと変更する第３のプログラムとを
備えることを特徴とする。

【００２３】前記第１のプログラムは、前記マクロ用ク
ロック端子から前記マクロ内部のクロック供給対象回路
のクロック入力端までの経路に設けられたマクロ内バッ
ファ回路の縦列接続段数値を入力するプログラムとして
もよく、また、前記マクロ用クロック端子から前記マク
ロ内部のクロック供給対象回路のクロック入力端までの
経路におけるクロック信号の遅延データ値を入力して前
記遅延データ値をクロックバッファ回路の一段あたりの
遅延値で除することにより前記遅延データ値に略等しい
遅延を実現するに要する前記クロックバッファの等価段
数値を算出するプログラムとしてもよい。

【００２４】

【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して詳細に説明する。図１は、本発明の第
１の実施の形態の回路データ処理のフロー図であり、図
２（ａ），（ｂ）および図３（ａ），（ｂ）は図１のフ
ロー中の回路データの変化を説明するための回路データ
図である。図１のフロー図において、まず回路データ入
力ステップＳ１１でＬＳＩの回路データを入力する。図
２（ａ）は、回路データ入力ステップＳ１１終了時のク
ロック信号系の回路データの一部を示す回路データ図
で、ＬＳＩのクロック端子２０から仮設バッファ２１を
介してハードマクロ２３のマクロ用クロック端子２４と
ハードマクロ２３に含まれないフリップフロップ８０等
のクロック供給対象回路とに接続され、ハードマクロ２
３内のクロック信号系路はマクロ用クロック端子２４か
らハードマクロ２３内のクロックツリーの第１階層目の
マクロ内バッファ２５ａおよび第２階層目のマクロ内バ
ッファ２５ｂを経由してハードマクロ内のＦＦグループ
２２ｂに接続されている。

【００２５】次にＣＴＳ処理ステップＳ１２でＣＴＳ処
理を行う。このＣＴＳ処理ステップＳ１２は第２の従来
例で説明したＣＴＳ処理ステップＳ１０２と同一であ
り、図２（ａ）の仮設バッファ２１を、第１階層目のク
ロックバッファ２７ａ、第２階層目のクロックバッファ
２７ｂおよび第３階層目のクロックバッファ２７ｃがツ
リー状に接続されたクロックツリー２６に置換して、図
２（ｂ）の回路データ図に示す回路を得る。ハードマク
ロ外のＦＦグループ２２ａおよびハードマクロ内のＦＦ
グループ２２ｂは、それぞれに定められた個数範囲のフ
リップフロップ等のクロック入力端をもつ回路で構成さ
れることは、第２の従来例と同様である。

【００２６】次にマクロ内バッファ段数入力ステップＳ
１３で、マクロ用クロック端子２４からハードマクロ内
のＦＦグループ２２ｂまでの経路に設けられたマクロ内
バッファの段数Ｎ１を、ハードマクロの回路データから
抽出して入力する。図２（ｂ）のハードマクロ２３で
は、マクロ内バッファの段数Ｎ１＝２である。

【００２７】次に第１のネット修正ステップＳ１４で、
図３（ａ）の回路データ図に示すようにハードマクロの
クロック端子２４に接続された第１のクロックネット２
８を切り離す。続いて第２のネット修正ステップＳ１５
で、第１のクロックネット２８が出力端に接続されてい
るバッファ２７ｃａを初段として、ＬＳＩのクロック端
子２０に向かって、マクロ内バッファ段数入力ステップ
Ｓ１３で入力されたマクロ内バッファの段数Ｎ１＝２の
段数分だけ遡ったところにあるバッファ２７ｂａの入力
端に接続されている第２のクロックネット２９を検出す
る。続いて第３のネット修正ステップＳ１６で、前のス
テップＳ１５で検出された第２のクロックネット２９に
マクロ用クロック端子２４を接続点として追加して、図
３（ｂ）の回路データ図に示すように新たなクロックネ
ット２９ａとする。クロックネット２９ａは第１階層目
のクロックバッファ２７ａの出力端と、第２階層目のク
ロックバッファ２７ｂの入力端と、ハードマクロ２３の
マクロ用クロック端子２４とを等電位で接続することに
なる。続いて第４のネット修正ステップＳ１７で、第１
のクロックネットの接続先を検査し、バッファ２７ｃａ
の出力端を除いて他に接続先がない場合は、不要になっ
たとみなして第１のクロックネット２８およびバッファ
２７ｃａを削除し、図３（ｂ）のクロックネットの修正
が完了した回路データ図を得る。最後に、回路データ出
力ステップＳ１８でクロックネット修正済み回路データ
を出力する。

【００２８】以上に説明した本発明の第１の実施の形態
においては、クロックネット修正済みの回路データ図で
ある図３（ｂ）で明らかなように、ＬＳＩのクロック端
子２０からハードマクロ内のＦＦグループ２２ｂに至る
クロック信号系路に介在するバッファの段数は、バッフ
ァ２７ａ、マクロ内バッファ２５ａおよびマクロ内バッ
ファ２５ｂの３段と低減でき、ＬＳＩのクロック端子２
０からハードマクロ外のＦＦグループ２２ａに至るクロ
ック信号系路に介在するバッファの段数も、バッファ２
７ａ、バッファ２７ｂおよびバッファ２７ｃの３段と同
一段数となるので、第２の従来例と同様にハードマクロ
内とハードマクロ外とのクロックスキューが低減できる
ことに加えて、第２の従来例のようにバッファを余分に
付加することがなくなり、ＬＳＩチップ内のクロック信
号の遅延を低減できるとともにＬＳＩチップの面積増加
を抑制できる効果がある。

【００２９】ＬＳＩチップが複数のハードマクロを含む
場合でも、ステップＳ１１からステップＳ１３までを全
てのハードマクロを含む回路データに対して一括して実
行した後に、ステップＳ１４からステップＳ１７までを
それぞれのハードマクロに対して繰り返して実行し、結
果をステップＳ１８で出力すればよい。

【００３０】次に、本発明の第２の実施の形態について
図面を参照して説明する。図４は、本発明の第２の実施
の形態のフロー図である。この第２の実施の形態と第１
の実施の形態との相違は、第１図のマクロ内バッファ段
数入力ステップＳ１３に換えて、ハードマクロ内のクロ
ック遅延データ値を入力するマクロ内遅延値入力ステッ
プＳ４３と、マクロ内のクロック遅延に相当するマクロ
外のクロックバッファの段数を計算するバッファ段数算
出ステップＳ４４を導入している点にある。

【００３１】図４のフロー図において、回路データ入力
ステップＳ４１でＬＳＩの回路データを入力し、ＣＴＳ
処理ステップＳ４２でＣＴＳ処理を行うところは図１の
回路データ入力ステップＳ１１、ＣＴＳ処理ステップＳ
１２と同様であり、ＣＴＳ処理ステップＳ４２終了時の
回路データ図は図２（ｂ）と同一となる。

【００３２】次にマクロ内遅延値入力ステップＳ４３
で、図２（ｂ）におけるマクロ用クロック端子２４から
ハードマクロ内のＦＦグループ２２ｂまでのクロック信
号の遅延データ値Ｔｄを、ハードマクロの回路データか
ら抽出して入力する。引き続きバッファ段数算出ステッ
プＳ４４で、前のステップＳ４３で得たクロック信号の
マクロ内遅延データ値Ｔｄをマクロ外のクロックバッフ
ァの一段相当の遅延値Ｔｂ（２７ａ，２７ｂ，２７ｃは
略同一の遅延値Ｔｂをもつ）で除した値（Ｔｄ／Ｔｂ）
を求め、小数点以下四捨五入等の処理を施すことにより
クロック信号のマクロ内遅延データ値に相当するマクロ
外のクロックバッファの段数すなわち等価バッファ段数
Ｎ２を算出する。

【００３３】その後に続く第１のネット修正ステップＳ
４５、第２のネット修正ステップＳ４６、第３のネット
修正ステップＳ４７、第４のネット修正ステップＳ４８
は、それぞれ図１における第１のネット修正ステップＳ
１４、第２のネット修正ステップＳ１５、第３のネット
修正ステップＳ１６、第４のネット修正ステップＳ１７
と同様であり、等価バッファ段数Ｎ２＝２のときを例と
して説明すると、第１のネット修正ステップＳ４５でマ
クロ用クロック端子２４に接続された第１のクロックネ
ット２８の切り離しが完了した段階の回路データ図は図
３（ａ）と同一となり、第２のネット修正ステップＳ４
６で、第１のクロックネット２８に接続されているバッ
ファ２７ｃａを初段としてＬＳＩのクロック端子２０に
向かって２段分遡ったバッファの入力端に接続されてい
る第２のクロックネット２９を検出し、第３のネット修
正ステップＳ４７で、第２のクロックネット２９にマク
ロ用クロック端子２４を接続点として追加して新たなク
ロックネット２９ａとし、第４のネット修正ステップＳ
４８で、不要となった第１のクロックネット２８および
バッファ２７ｃａを削除して図３（ｂ）の回路データ図
を得る。最後に、回路データ出力ステップＳ４９で図３
（ｂ）のクロックネット修正済み回路データを出力す
る。

【００３４】以上に説明した本実施の形態においては、
マクロ内のクロック信号の遅延データ値をもとに等価バ
ッファ段数を算出するので、ハードマクロ内のクロック
バッファ（図２（ｂ）のマクロ内バッファ２５ａ，２５
ｂ）一段相当の遅延時間と、ハードマクロ外のクロック
バッファ（図２（ｂ）のバッファ２７ａ，２７ｂ，２７
ｃ）一段相当の遅延時間とが異なっている場合において
も、ハードマクロ内のＦＦグループへ到達するまでのク
ロック信号の遅延値と、ハードマクロ外のＦＦグループ
へ到達するクロック信号の遅延値とを精度よく合わせる
ことができる利点がある。

【００３５】ＬＳＩチップが複数のハードマクロを含む
場合でも、ステップＳ４１からステップＳ４４までを全
てのハードマクロを含む回路データに対して一括して実
行した後に、ステップＳ４５からステップＳ４８までを
それぞれのハードマクロに対して繰り返して実行し、結
果をステップＳ４９で出力すればよい。

【００３６】次に、本発明の第３の実施の形態について
図面を参照して説明する。図５は、本発明の第３の実施
の形態のフロー図である。この第３の実施の形態と第１
の実施の形態との相違は、第１図のＣＴＳ処理ステップ
Ｓ１２とマクロ内バッファ段数入力ステップＳ１３に換
えて、マクロ内バッファ段数入力ステップＳ５２でクロ
ック内バッファの段数データを先に得てから、ＣＴＳ処
理ステップＳ５３を実行することにより、ハードマクロ
外のクロックツリーを構成するクロックバッファの段数
Ｍが、ハードマクロ内のバッファ段数Ｎ１より大きい段
数となるようにＣＴＳ処理を行う点にある。

【００３７】図５のフロー図において、回路データ入力
ステップＳ５１は第１の実施形態の図１のステップＳ１
１と同様であり、回路データ図は図２（ａ）と同一であ
る。

【００３８】次にマクロ内バッファ段数入力ステップＳ
５２で、ハードマクロ内のクロックバッファ段数Ｎ１を
外部からまたはハードマクロの回路データベースから抽
出して入力し、これに続くＣＴＳ処理ステップＳ５３
で、ハードマクロ外のクロックバッファの段数Ｍが、ハ
ードマクロ内のバッファ段数Ｎ１より大きくなるように
クロックツリーを生成する。ハードマクロ内のバッファ
段数Ｎ１＝２である場合に、マクロ外のクロックバッフ
ァ段数Ｍ＝３としてＣＴＳ処理を行ったときの回路デー
タ図は図２（ｂ）と同一になり、２段のマクロ内バッフ
ァ２５ａ、２５ｂに対して、マクロ外のクロックツリー
２６には３段のクロックバッファ２７ａ，２７ｂ，２７
ｃが生成される。

【００３９】以後のステップは図１と同様で、第１のネ
ット修正ステップＳ５４、第２のネット修正ステップＳ
５５、第３のネット修正ステップＳ５６、第４のネット
修正ステップＳ５７、回路データ出力ステップＳ５８
は、それぞれ図１における第１のネット修正ステップＳ
１４、第２のネット修正ステップＳ１５、第３のネット
修正ステップＳ１６、第４のネット修正ステップＳ１
７、回路データ出力ステップＳ１８と同様であり、第１
のネット修正ステップＳ５４でマクロ用クロック端子２
４に接続された第１のクロックネット２８の切り離しが
完了した段階の回路データ図は図３（ａ）と同一とな
り、第２のネット修正ステップＳ５５で、第１のクロッ
クネット２８に接続されているバッファ２７ｃａを初段
としてＬＳＩのクロック端子２０に向かって２段分遡っ
たバッファの入力端に接続されている第２のクロックネ
ット２９を検出し、第３のネット修正ステップＳ５６
で、第２のクロックネット２９にマクロ用クロック端子
２４を接続点として追加して新たなクロックネット２９
ａとし、第４のネット修正ステップＳ５７で、不要にな
った第１のクロックネット２８およびバッファ２７ｃａ
を削除して図３（ｂ）の回路データ図を得て、回路デー
タ出力ステップＳ５８でクロックネット修正済み回路デ
ータを出力する。

【００４０】通常のＣＴＳで生成するクロックツリーの
バッファ段数よりも、ハードマクロ内のクロック信号経
路のバッファ段数が大きい場合には、第１の実施の形態
である図１のフローでは第２のネット修正ステップＳ１
５が実行不可能でエラーとなるのに対して、本実施の形
態ではそのような場合でも支障なく実行できるという利
点がある。ＣＴＳ処理でクロックツリーのバッファ縦列
接続段数を大きくするには、１個のバッファが駆動する
負荷を小さく制限してＣＴＳを実行するか、または通常
のＣＴＳを実行後にＦＦグループとそれを駆動するバッ
ファの間に付加バッファを必要数挿入すればよい。本実
施例においてＬＳＩチップ内のクロック遅延の低減効果
を最大限に得るために、Ｍ＝Ｎ１＋１すなわちマクロ外
のクロックバッファ段数Ｍがマクロ内のバッファ段数Ｎ
１より１段分だけ多くなるようにＣＴＳ処理することが
一層望ましい。

【００４１】ＬＳＩチップが複数のハードマクロを含む
場合には、ステップＳ５２では最大のマクロ内バッファ
段数をもつハードマクロを抽出してそのバッファ段数を
マクロ内バッファ段数として入力するとして、ステップ
Ｓ５１からステップＳ５３までを全てのハードマクロを
含む回路データに対して一括して実行した後に、ステッ
プＳ５４からステップＳ５７までをそれぞれのハードマ
クロに対して繰り返して実行し、結果をステップＳ５８
で出力すればよい。

【００４２】次に、本発明の第４の実施の形態について
図面を参照して説明する。図６は、本発明の第４の実施
の形態のフロー図である。この第４の実施の形態と第２
の実施の形態との相違は、図４のＣＴＳ処理ステップＳ
４２、マクロ内遅延値入力ステップＳ４３、バッファ段
数算出ステップＳ４４に換えて、先ずマクロ内遅延値入
力ステップＳ６２でマクロ内でのクロック信号の遅延デ
ータ値データを得てから、バッファ段数算出ステップＳ
６３でハードマクロ内のクロック信号の遅延データ値に
相当するマクロ外のクロックバッファ段数である等価バ
ッファ段数Ｎ２を算出し、ＣＴＳ処理ステップＳ６４に
おいてハードマクロ外のクロックツリーを構成するクロ
ックバッファの段数Ｍが、等価バッファ段数Ｎ２より大
きい段数となるようにしてＣＴＳ処理を行う点にある。

【００４３】等価バッファ段数Ｎ２＝２である場合に、
マクロ外のクロックバッファ段数Ｍ＝３としてＣＴＳ処
理を行ったときの回路データ図は図２（ｂ）と同一にな
り、２段のマクロ内バッファ２５ａ、２５ｂに対して、
マクロ外のクロックツリー２６には３段のクロックバッ
ファ２７ａ，２７ｂ，２７ｃが生成される。

【００４４】以後のフローは図４と同様で、第１のネッ
ト修正ステップＳ６５、第２のネット修正ステップＳ６
６、第３のネット修正ステップＳ６７、第４のネット修
正ステップＳ６８、回路データ出力ステップＳ６９は、
それぞれ図４における第１のネット修正ステップＳ４
５、第２のネット修正ステップＳ４６、第３のネット修
正ステップＳ４７、第４のネット修正ステップＳ４８、
回路データ出力ステップＳ４９と同様であり、第１のネ
ット修正ステップＳ６５が完了した段階の回路データ図
は図３（ａ）と同一となり、第２のネット修正ステップ
Ｓ６６で、マクロ用クロック端子２４に接続された第１
のクロックネット２８に接続されているバッファ２７ｃ
ａを初段としてＬＳＩのクロック端子２０に向かって２
段分遡ったバッファの入力端に接続されている第２のク
ロックネット２９を検出し、第３のネット修正ステップ
Ｓ６７で、第２のクロックネット２９にマクロ用クロッ
ク端子２４を接続点として追加して新たなクロックネッ
ト２９ａとし、第４のネット修正ステップＳ６８で、不
要になった第１のクロックネット２８およびバッファ２
７ｃａを削除して図３（ｂ）の回路データ図を得て、回
路データ出力ステップＳ６９でクロックネット修正済み
回路データを出力する。

【００４５】本実施の形態は、ハードマクロ内のクロッ
クバッファの一段相当の遅延値と、ハードマクロ外のク
ロックバッファの一段相当の遅延値が異なっており、且
つ通常のＣＴＳで生成するクロックツリーのバッファ段
数よりもハードマクロ内のクロック遅延データ値から求
める等価バッファ段数が大きいと予想される場合にも、
支障なく実行できる利点がある。本実施例においてＬＳ
Ｉチップ内のクロック遅延の低減効果を最大限に得るた
めに、Ｍ＝Ｎ２＋１すなわちマクロ外のクロックバッフ
ァ段数Ｍが等価バッファ段数Ｎ２より１段分だけ多くな
るようにＣＴＳ処理することが一層望ましい。

【００４６】ＬＳＩチップが複数のハードマクロを含む
場合には、ステップＳ６２では最大のマクロ内遅延デー
タ値をもつハードマクロを抽出してその遅延データ値を
入力するとして、ステップＳ６１からステップＳ６４ま
でを全てのハードマクロを含む回路データに対して一括
して実行した後に、ステップＳ６５からステップＳ６８
までをそれぞれのハードマクロに対して繰り返して実行
し、結果をステップＳ６９で出力すればよい。

【００４７】

【発明の効果】以上に説明したように、ハードマクロを
含むＬＳＩチップの回路データ作成に当たって、本発明
のクロックスキュー低減方法を適用することにより、Ｌ
ＳＩのチップ内部でのクロックスキューを低減できるだ
けでなく、ＬＳＩチップ内のクロック信号の遅延をも低
減でき、同時にＬＳＩチップの面積増加を抑制すること
ができるという効果がある。なお、実施の形態において
はハードマクロ、すなわち回路を構成する素子および配
線のレイアウトが固定されているマクロ、を含むＬＳＩ
を例として説明したが、本発明はハードマクロを含むＬ
ＳＩのみに限定されるものではなく、レイアウトは固定
されていなくとも、ＣＴＳ手法等の適用によりスキュー
調整された回路データを有するソフトマクロを含むＬＳ
Ｉに対しても同一の効果が得られることは明らかであ
る。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態の回路データ処理フ
ロー図である。

【図２】（ａ）は図１のフロー図における回路データ入
力ステップＳ１１終了時のクロック信号系の回路データ
図で、（ｂ）はＣＴＳ処理ステップＳ１２終了時のクロ
ック信号系の回路データ図である。

【図３】（ａ）は図１のフロー図における第１のネット
修正ステップＳ１４終了時のクロック信号系の回路デー
タ図で、（ｂ）は第４のネット修正ステップＳ１７終了
時のクロック信号系の回路データ図である。

【図４】本発明の第２の実施の形態の回路データ処理フ
ロー図である。

【図５】本発明の第３の実施の形態の回路データ処理フ
ロー図である。

【図６】本発明の第４の実施の形態の回路データ処理フ
ロー図である。

【図７】第１の従来例の回路データ処理フロー図であ
る。

【図８】（ａ）は図７のフロー図における回路データ入
力ステップＳ７１終了時のクロック信号系の回路データ
図で、（ｂ）はＣＴＳ処理ステップＳ７２終了時のクロ
ック信号系の回路データ図である。

【図９】図７のフロー図でＬＳＩがハードマクロを含む
場合のＣＴＳ処理ステップＳ７２終了時のクロック信号
系の回路データ図である。

【図１０】第２の従来例の回路図データ処理フロー図で
ある。

【図１１】図１０のフロー図におけるバッファ付加ステ
ップＳ１０４終了時のクロック信号系の回路データ図で
ある。

【符号の説明】

２０ ＬＳＩのクロック端子 ２１ 仮設バッファ ２２，２２ａ，２２ｂ ＦＦグループ ２３ ハードマクロ ２４ マクロ用クロック端子 ２５ａ，２５ｂ マクロ内バッファ ２６ クロックツリー ２７ａ，２７ｂ，２７ｂａ，２７ｃ，２７ｃａ クロ
ックバッファ ２８，２９，２９ａ クロックネット ８０，８１，８２，８３ フリップフロップ １００ａ，１００ｂ 付加バッファ Ｓ１１，Ｓ４１，Ｓ５１，Ｓ６１，Ｓ７１，Ｓ１０１
回路データ入力ステップ Ｓ１２，Ｓ４２，Ｓ５３，Ｓ６４，Ｓ７２，Ｓ１０２
ＣＴＳ処理ステップ Ｓ１３，Ｓ５２，Ｓ１０３ マクロ内バッファ段数入
力ステップ Ｓ１４，Ｓ４５，Ｓ５４，Ｓ６５ 第１のネット修正
ステップ Ｓ１５，Ｓ４６，Ｓ５５，Ｓ６６ 第２のネット修正
ステップ Ｓ１６，Ｓ４７，Ｓ５６，Ｓ６７ 第３のネット修正
ステップ Ｓ１７，Ｓ４８，Ｓ５７，Ｓ６８ 第４のネット修正
ステップ Ｓ１８，Ｓ４９，Ｓ５８，Ｓ６９，Ｓ７３，Ｓ１０５
回路データ出力ステップ Ｓ４３，Ｓ６２ マクロ内遅延値入力ステップ Ｓ４４，Ｓ６３ バッファ段数算出ステップ Ｓ１０４ バッファ付加ステップ

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5B046 AA08 BA04 5B079 CC02 CC14 DD06 DD08 DD13 5F038 BE10 CA17 CD06 CD08 CD09 EZ09 EZ10 EZ20 5F064 AA01 BB01 DD04 DD31 EE54 HH03 HH06 HH07 HH12

Claims (12)

【特許請求の範囲】
1. 【請求項１】 予め内部のクロックスキュー調整がなさ
   れたマクロを含むＬＳＩのクロックスキュー低減方法に
   おいて、ＬＳＩ用クロック端子と前記ＬＳＩに含まれる
   複数のクロック供給対象回路のクロック入力端および前
   記マクロのマクロ用クロック端子との間に、遅延値が略
   等しくなるように負荷を調整されたクロックバッファ回
   路が所定の縦列段数で枝状に分岐接続してなるクロック
   信号路を生成する第１の処理と、前記マクロの内部にお
   けるクロック遅延値に略等しい遅延をもたらす前記クロ
   ックバッファ回路の縦列接続段数値を獲得する第２の処
   理と、前記クロックバッファ回路のうち出力端が第１の
   クロックネットを介して前記マクロ用クロック端子に接
   続された第１のクロックバッファ回路を初段として前記
   ＬＳＩ用クロック端子へ向かって前記前記縦列接続段数
   値分遡って得られる第２のクロックバッファ回路の入力
   端に接続される第２のクロックネットを検出して前記マ
   クロ用クロック端子の接続先を前記第１のクロックネッ
   トから前記第２のクロックネットへと変更する第３の処
   理とを含むことを特徴とするクロックスキュー低減方
   法。
2. 【請求項２】 予め内部のクロックスキュー調整がなさ
   れたマクロを含むＬＳＩのクロックスキュー低減方法に
   おいて、ＬＳＩ用クロック端子と前記ＬＳＩに含まれる
   複数の第１のクロック供給対象回路のクロック入力端お
   よび前記マクロのマクロ用クロック端子との間に、遅延
   値が略等しくなるように負荷を調整されたクロックバッ
   ファ回路が所定の縦列段数で枝状に分岐接続してなるク
   ロック信号路を生成するクロックツリー合成ステップ
   と、前記マクロ用クロック端子から前記マクロ内部の第
   ２のクロック供給対象回路のクロック入力端までの経路
   に設けられたマクロ内バッファ回路の縦列接続段数値を
   入力するマクロ内バッファ段数入力ステップと、前記マ
   クロの外部から前記マクロ用クロック端子に接続する第
   １のクロックネットを切り離す第１のネット修正ステッ
   プと、前記クロックバッファ回路のうち前記第１のクロ
   ックネットに出力端が接続された第１のクロックバッフ
   ァ回路を初段として前記ＬＳＩ用クロック端子へ向かっ
   て前記縦列接続段数値分遡った第２のクロックバッファ
   回路の入力端に接続される第２のクロックネットを抽出
   する第２のネット修正ステップと、前記第２のクロック
   ネットと前記マクロ用クロック端子とを接続する第３の
   ネット修正ステップと、前記第１のクロックネットの接
   続先が前記第１のクロックバッファ回路の出力端だけの
   ときには前記第１のクロックネットと前記第１のクロッ
   クバッファ回路とを削除する第４のネット修正ステップ
   とを含むことを特徴とするクロックスキュー低減方法。
3. 【請求項３】 予め内部のクロックスキュー調整がなさ
   れたマクロを含むＬＳＩのクロックスキュー低減方法に
   おいて、ＬＳＩ用クロック端子と前記ＬＳＩに含まれる
   複数の第１のクロック供給対象回路のクロック入力端お
   よび前記マクロのマクロ用クロック端子との間に、遅延
   値が略等しくなるように負荷を調整されたクロックバッ
   ファ回路が所定の縦列段数で枝状に分岐接続してなるク
   ロック信号路を生成するクロックツリー合成ステップ
   と、前記マクロ用クロック端子から前記マクロ内部の第
   ２のクロック供給対象回路のクロック入力端までの経路
   におけるクロック信号の遅延データ値を入力するマクロ
   内遅延値入力ステップと、前記遅延データ値を前記クロ
   ックバッファ回路の一段あたりの遅延値で除することに
   より前記遅延データ値に略等しい遅延を実現するに要す
   る前記クロックバッファの等価段数値を算出するバッフ
   ァ段数算出ステップと、前記マクロの外部から前記マク
   ロ用クロック端子に接続する第１のクロックネットを切
   り離す第１のネット修正ステップと、前記クロックバッ
   ファ回路のうち前記第１のクロックネットに出力端が接
   続された第１のクロックバッファ回路を初段として前記
   ＬＳＩ用クロック端子へ向かって前記等価段数値分遡っ
   た第２のクロックバッファ回路の入力端に接続される第
   ２のクロックネットを抽出する第２のネット修正ステッ
   プと、前記第２のクロックネットと前記マクロ用クロッ
   ク端子とを接続する第３のネット修正ステップと、前記
   第１のクロックネットの接続先が前記第１のクロックバ
   ッファ回路の出力端だけのときには前記第１のクロック
   ネットと前記第１のクロックバッファ回路とを削除する
   第４のネット修正ステップとを含むことを特徴とするク
   ロックスキュー低減方法。
4. 【請求項４】 予め内部のクロックスキュー調整がなさ
   れたマクロを含むＬＳＩのクロックスキュー低減方法に
   おいて、前記マクロの内部におけるクロック遅延値と略
   等しい遅延に相当するクロックバッファ回路の縦列接続
   段数である第１の縦列接続段数値を獲得する第１の処理
   と、ＬＳＩ用クロック端子と前記ＬＳＩに含まれる複数
   のクロック供給対象回路のクロック入力端および前記マ
   クロのマクロ用クロック端子との間に、遅延値が略等し
   くなるように負荷を調整された複数の前記クロックバッ
   ファ回路が前記第１の縦列接続段数値を超える段数であ
   る第２の縦列接続段数値で枝状に分岐接続してなるクロ
   ック信号路を生成する第２の処理と、前記クロックバッ
   ファ回路のうち出力端が第１のクロックネットを介して
   前記マクロ用クロック端子に接続された第１のクロック
   バッファ回路を初段として前記ＬＳＩ用クロック端子へ
   向かって前記前記縦列接続段数値分遡って得られる第２
   のクロックバッファ回路の入力端に接続される第２のク
   ロックネットを検出して前記マクロ用クロック端子の接
   続先を前記第１のクロックネットから前記第２のクロッ
   クネットへと変更する第３の処理とを含むことを特徴と
   するクロックスキュー低減方法。
5. 【請求項５】 予め内部のクロックスキュー調整がなさ
   れたマクロを含むＬＳＩのクロックスキュー低減方法に
   おいて、前記マクロのマクロ用クロック端子から前記マ
   クロ内部の第１のクロック供給対象回路のクロック入力
   端までの経路に設けられたマクロ内バッファ回路の縦列
   接続段数である第１の縦列接続段数値を入力するマクロ
   内バッファ段数入力ステップと、ＬＳＩ用クロック端子
   と前記ＬＳＩに含まれる複数の第２のクロック供給対象
   回路のクロック入力端および前記マクロ用クロック端子
   との間に、遅延値が略等しくなるように負荷を調整され
   た複数の前記クロックバッファ回路が前記第１の縦列接
   続段数値を超える段数である第２の縦列接続段数値で枝
   状に分岐接続してなるクロック信号路を生成するクロッ
   クツリー合成ステップと、外部から前記マクロ用クロッ
   ク端子に接続する第１のクロックネットを切り離す第１
   のネット修正ステップと、前記クロックバッファ回路の
   うち前記第１のクロックネットに出力端が接続された第
   １のクロックバッファ回路を初段として前記ＬＳＩ用ク
   ロック端子へ向かって前記第１の縦列接続段数値分遡っ
   た第２のクロックバッファ回路の入力端に接続される第
   ２のクロックネットを抽出する第２のネット修正ステッ
   プと、前記第２のクロックネットと前記マクロ用クロッ
   ク端子とを接続する第３のネット修正ステップと、前記
   第１のクロックネットの接続先が前記第１のクロックバ
   ッファ回路の出力端だけのときには前記第１のクロック
   ネットと前記第１のクロックバッファ回路とを削除する
   第４のネット修正ステップとを含むことを特徴とするク
   ロックスキュー低減方法。
6. 【請求項６】 予め内部のクロックスキュー調整がなさ
   れたマクロを含むＬＳＩのクロックスキュー低減方法に
   おいて、前記マクロのマクロ用クロック端子から前記マ
   クロ内部の第１のクロック供給対象回路のクロック入力
   端までの経路におけるクロック信号の遅延データ値を入
   力するマクロ内遅延値入力ステップと、前記遅延データ
   値を遅延値が略等しくなるように負荷を調整されたクロ
   ックバッファ回路の一段の遅延時間で除することにより
   前記遅延データ値に略等しい遅延を実現するに要するク
   ロックバッファの等価段数である第１の縦列接続段数値
   を算出するバッファ段数算出ステップと、ＬＳＩ用クロ
   ック端子と前記ＬＳＩに含まれる複数の第２のクロック
   供給対象回路のクロック入力端および前記マクロ用クロ
   ック端子との間に、複数の前記クロックバッファ回路が
   前記第１の縦列接続段数値を超える段数である第２の縦
   列接続段数値で枝状に分岐接続してなるクロック信号路
   を生成するクロックツリー合成ステップと、外部から前
   記マクロ用クロック端子に接続する第１のクロックネッ
   トを切り離す第１のネット修正ステップと、前記クロッ
   クバッファ回路のうち前記第１のクロックネットに出力
   端が接続された第１のクロックバッファ回路を初段とし
   て前記ＬＳＩ用クロック端子へ向かって前記等価段数値
   分遡った第２のクロックバッファ回路の入力端に接続さ
   れる第２のクロックネットを抽出する第２のネット修正
   ステップと、前記第２のクロックネットと前記マクロ用
   クロック端子とを接続する第３のネット修正ステップ
   と、前記第１のクロックネットの接続先が前記第１のク
   ロックバッファ回路の出力端だけのときには前記第１の
   クロックネットと前記第１のクロックバッファ回路とを
   削除する第４のネット修正ステップとを含むことを特徴
   とするクロックスキュー低減方法。
7. 【請求項７】 ＬＳＩのＬＳＩ用クロック端子と前記Ｌ
   ＳＩに含まれる複数のクロック供給対象回路のクロック
   入力端およびマクロのマクロ用クロック端子との間に、
   遅延値が略等しくなるように負荷を調整されたクロック
   バッファ回路が所定の縦列段数で枝状に分岐接続してな
   るクロック信号路を生成する第１のプログラムと、前記
   マクロの内部におけるクロック遅延値に略等しい遅延を
   もたらす前記クロックバッファ回路の縦列接続段数値を
   獲得する第２のプログラムと、前記クロックバッファ回
   路のうち出力端が第１のクロックネットを介して前記マ
   クロ用クロック端子に接続された第１のクロックバッフ
   ァ回路を初段として前記ＬＳＩ用クロック端子へ向かっ
   て前記前記縦列接続段数値分遡って得られる第２のクロ
   ックバッファ回路の入力端に接続される第２のクロック
   ネットを検出して前記マクロ用クロック端子の接続先を
   前記第１のクロックネットから前記第２のクロックネッ
   トへと変更する第３のプログラムとを備えることを特徴
   とするクロックスキュー低減方法を記録したコンピュー
   タ読み取り可能な記録媒体。
8. 【請求項８】 ＬＳＩのＬＳＩ用クロック端子と前記Ｌ
   ＳＩに含まれる複数の第１のクロック供給対象回路のク
   ロック入力端およびマクロのマクロ用クロック端子との
   間に、遅延値が略等しくなるように負荷を調整されたク
   ロックバッファ回路が所定の縦列段数で枝状に分岐接続
   してなるクロック信号路を生成する第１のプログラム
   と、前記マクロ用クロック端子から前記マクロ内部の第
   ２のクロック供給対象回路のクロック入力端までの経路
   に設けられたマクロ内バッファ回路の縦列接続段数値を
   入力する第２のプログラムと、外部から前記マクロ用ク
   ロック端子に接続する第１のクロックネットを切り離
   し、前記クロックバッファ回路のうち前記第１のクロッ
   クネットに出力端が接続された第１のクロックバッファ
   回路を初段として前記ＬＳＩ用クロック端子へ向かって
   前記縦列接続段数値分遡った第２のクロックバッファ回
   路の入力端に接続される第２のクロックネットを抽出し
   て前記第２のクロックネットと前記マクロ用クロック端
   子とを接続し、前記第１のクロックネットの接続先が前
   記第１のクロックバッファ回路の出力端だけのときには
   前記第１のクロックネットと前記第１のクロックバッフ
   ァ回路とを削除する第３のプログラムとを備えることを
   特徴とするクロックスキュー低減方法を記録したコンピ
   ュータ読み取り可能な記録媒体。
9. 【請求項９】 ＬＳＩのＬＳＩ用クロック端子と前記Ｌ
   ＳＩに含まれる複数の第１のクロック供給対象回路のク
   ロック入力端およびマクロのマクロ用クロック端子との
   間に、遅延値が略等しくなるように負荷を調整されたク
   ロックバッファ回路が所定の縦列段数で枝状に分岐接続
   してなるクロック信号路を生成する第１のプログラム
   と、前記マクロ用クロック端子から前記マクロ内部の第
   ２のクロック供給対象回路のクロック入力端までの経路
   におけるクロック信号の遅延データ値を入力し、前記遅
   延データ値を前記クロックバッファ回路の一段あたりの
   遅延値で除することにより前記遅延データ値に略等しい
   遅延を実現するに要するクロックバッファの等価段数を
   算出する第２のプログラムと、外部から前記マクロ用ク
   ロック端子に接続する第１のクロックネットを切り離
   し、前記クロックバッファ回路のうち前記第１のクロッ
   クネットに出力端が接続された第１のクロックバッファ
   回路を初段として前記ＬＳＩ用クロック端子へ向かって
   前記等価段数値分遡った第２のクロックバッファ回路の
   入力端に接続される第２のクロックネットを抽出して前
   記第２のクロックネットと前記マクロのクロック端子と
   を接続し、前記第１のクロックネットの接続先が前記第
   １のクロックバッファ回路の出力端だけのときには前記
   第１のクロックネットと前記第１のクロックバッファ回
   路とを削除する第３のプログラムとを備えることを特徴
   とするクロックスキュー低減方法を記録したコンピュー
   タ読み取り可能な記録媒体。
10. 【請求項１０】 ＬＳＩに含まれるマクロの内部におけ
    るクロック遅延値と略等しい遅延に相当するクロックバ
    ッファ回路の縦列接続段数である第１の縦列接続段数値
    を獲得する第１のプログラムと、ＬＳＩ用クロック端子
    と前記ＬＳＩに含まれる各クロック供給対象回路のクロ
    ック入力端および前記マクロのマクロ用クロック端子と
    の間に、遅延値が略等しくなるように負荷を調整された
    複数の前記クロックバッファ回路が前記第１の縦列接続
    段数値を超える段数である第２の縦列接続段数値で枝状
    に分岐接続してなるクロック信号路を生成する第２のプ
    ログラムと、前記クロックバッファ回路のうち出力端が
    第１のクロックネットを介して前記マクロ用クロック端
    子に接続された第１のクロックバッファ回路を初段とし
    て前記ＬＳＩ用クロック端子へ向かって前記前記縦列接
    続段数値分遡って得られる第２のクロックバッファ回路
    の入力端に接続される第２のクロックネットを検出して
    前記マクロ用クロック端子の接続先を前記第１のクロッ
    クネットから前記第２のクロックネットへと変更する第
    ３のプログラムとを備えることを特徴とするクロックス
    キュー低減方法を記録したコンピュータ読み取り可能な
    記録媒体。
11. 【請求項１１】 ＬＳＩに含まれるマクロのマクロ用ク
    ロック端子から前記マクロ内部の第１のクロック供給対
    象回路のクロック入力端までの経路に設けられたマクロ
    内バッファ回路の縦列接続段数である第１の縦列接続段
    数値を入力する第１のプログラムと、ＬＳＩ用クロック
    端子と前記ＬＳＩに含まれる複数の第２のクロック供給
    対象回路のクロック入力端および前記マクロ用クロック
    端子との間に、遅延値が略等しくなるように負荷を調整
    されたクロックバッファ回路が前記第１の縦列接続段数
    値を超える段数である第２の縦列接続段数値で枝状に分
    岐接続してなるクロック信号路を生成する第２のプログ
    ラムと、外部から前記マクロ用クロック端子に接続する
    第１のクロックネットを切り離し、前記クロックバッフ
    ァ回路のうち前記第１のクロックネットに出力端が接続
    された第１のクロックバッファ回路を初段として前記Ｌ
    ＳＩ用クロック端子へ向かって前記第１の縦列接続段数
    値分遡った第２のクロックバッファ回路の入力端に接続
    される第２のクロックネットを抽出して前記第２のクロ
    ックネットと前記マクロ用クロック端子とを接続し、前
    記第１のクロックネットの接続先が前記第１のクロック
    バッファ回路の出力端だけのときには前記第１のクロッ
    クネットと前記第１のクロックバッファ回路とを削除す
    る第３のプログラムとを備えることを特徴とするクロッ
    クスキュー低減方法を記録したコンピュータ読み取り可
    能な記録媒体。
12. 【請求項１２】 ＬＳＩに含まれるマクロのマクロ用ク
    ロック端子から前記マクロ内部の第１のクロック供給対
    象回路のクロック入力端までの経路におけるクロック信
    号の遅延データ値を入力し、前記遅延データ値を遅延値
    が略等しくなるように負荷を調整されたクロックバッフ
    ァ回路の一段の遅延時間で除することにより前記遅延デ
    ータ値に略等しい遅延を実現するに要する前記クロック
    バッファの等価段数である第１の縦列接続段数値を算出
    する第１のプログラムと、ＬＳＩ用クロック端子と前記
    ＬＳＩに含まれる複数の第２のクロック供給対象回路の
    クロック入力端および前記マクロ用クロック端子との間
    に、複数の前記クロックバッファ回路が前記第１の縦列
    接続段数値を超える段数である第２の縦列接続段数値で
    枝状に分岐接続してなるクロック信号路を生成する第２
    のプログラムと、外部から前記マクロ用クロック端子に
    接続する第１のクロックネットを切り離し、前記クロッ
    クバッファ回路のうち前記第１のクロックネットに出力
    端が接続された第１のクロックバッファ回路を初段とし
    て前記ＬＳＩ用クロック端子へ向かって前記等価段数値
    分遡った第２のクロックバッファ回路の入力端に接続さ
    れる第２のクロックネットを抽出して前記第２のクロッ
    クネットと前記マクロ用クロック端子とを接続し、前記
    第１のクロックネットの接続先が前記第１のクロックバ
    ッファ回路の出力端だけのときには前記第１のクロック
    ネットと前記第１のクロックバッファ回路とを削除する
    第３のプログラムとを備えることを特徴とするクロック
    スキュー低減方法を記録したコンピュータ読み取り可能
    な記録媒体。