JP2000216119A - Processing method of wafer of high flatness - Google Patents

Processing method of wafer of high flatness

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JP2000216119A
JP2000216119A JP11017633A JP1763399A JP2000216119A JP 2000216119 A JP2000216119 A JP 2000216119A JP 11017633 A JP11017633 A JP 11017633A JP 1763399 A JP1763399 A JP 1763399A JP 2000216119 A JP2000216119 A JP 2000216119A
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Japan
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wafer
wafers
thickness
batch
grinding
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JP11017633A
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Japanese (ja)
Inventor
義浩 ▲高崎▼
Yoshihiro Takasaki
Shuichi Fujino
修一 藤野
Toshiro Kawamoto
敏郎 川本
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Mitsubishi Materials Silicon Corp
Original Assignee
Mitsubishi Materials Silicon Corp
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Publication date
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Abstract

PROBLEM TO BE SOLVED: To enhance wafers in flatness making them uniform in thickness before they are polished by a batch-type polishing device by a method wherein the wafers that are etched after lapping are grouped in batches, ground, and then polished. SOLUTION: After both the front and rear of a wafer are lapped (S103) and then etched (S104). By these processes, defects generated on the surfaces of the wafer in the preceding processes are eliminated. Then, the wafers are grouped in batches of a prescribed number (S107). In succession, the surfaces of the etched wafers are ground (S108) so as to make the wafers uniform in thickness. The wafers of each batch are mounted on a polishing device and polished (S109) at the same time. By this setup, the wafers can be restrained from varying in thickness before they are polished. Therefore, wafers can be much enhanced in flatness.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】この発明は高平坦度ウェーハ
の加工方法、詳しくは半導体ウェーハにラッピング、エ
ッチングを施した後、そのウェーハ表面に研削を施し、
さらに研磨することで、バッチ式研磨機を使用して研磨
される半導体ウェーハの厚さおよび表面形状を揃えて、
ウェーハ生産性の向上および高平坦度が得られる高平坦
度ウェーハの加工方法に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for processing a high flatness wafer, specifically, lapping and etching a semiconductor wafer, and then grinding the wafer surface.
By further polishing, the thickness and surface shape of the semiconductor wafer to be polished using a batch type polishing machine are aligned,
The present invention relates to a method for processing a high flatness wafer capable of improving wafer productivity and obtaining high flatness.

【0002】[0002]

【従来の技術】従来のシリコンウェーハの加工方法を、
図6の従来手段に係るシリコンウェーハの加工方法を示
すフローチャートを参照して説明する。まず、スライス
工程(S601)では、インゴットからシリコンウェー
ハをスライスする。次の面取り工程(S602)では、
このシリコンウェーハの外周部に面取り加工を施す。続
くラッピング工程(S603)においては、ラップ盤に
よりそのシリコンウェーハの表裏両面にラップ加工を施
す。次のエッチング工程(S604)では、ラップドウ
ェーハを所定のエッチング液(混酸、または、アルカリ
+混酸)に浸漬し、そのラップ加工での歪み、面取り工
程での歪みなどを除去する。この場合、通常、片面で2
0μm、両面で40μm程度のエッチングとなる。
2. Description of the Related Art A conventional silicon wafer processing method is described as follows.
This will be described with reference to the flowchart of FIG. 6 showing a conventional method for processing a silicon wafer. First, in a slicing step (S601), a silicon wafer is sliced from an ingot. In the next chamfering step (S602),
The outer peripheral portion of the silicon wafer is chamfered. In the subsequent lapping step (S603), lapping is performed on both the front and back surfaces of the silicon wafer using a lapping machine. In the next etching step (S604), the wrapped wafer is immersed in a predetermined etchant (mixed acid or alkali + mixed acid) to remove distortion in the lapping process, distortion in the chamfering step, and the like. In this case, usually 2
0 μm, and about 40 μm on both sides.

【0003】それから、それぞれのウェーハ厚さを計測
し(S605)、続いて、この計測結果に基づき、厚さ
が小さいものから大きいものへと、または、逆に厚さが
大きいものから小さいものへと順にエッチドウェーハを
並べ替える(S606)。これにより、所定枚数のシリ
コンウェーハを1バッチとしてバッチ組みの編成が行わ
れる。続いて、それぞれのバッチ毎に、1バッチ分のシ
リコンウェーハを、バッチ式の研磨装置の研磨ヘッドに
装着し、ウェーハ表面に鏡面研磨を施す(S607)。
なお、このシリコンウェーハの研磨ヘッドへの装着は、
いったんキャリアプレートの裏面にワックスを介して複
数枚のシリコンウェーハを貼着後、このキャリアプレー
トを研磨ヘッドの下部に着脱可能に装着することで行わ
れる。次に、研磨ヘッドからキャリアプレートを取り外
し、さらにこのプレート裏面からシリコンウェーハを剥
ぎ取る。そして、シリコンウェーハの裏面に付着したワ
ックスなどを除去した後、最終の仕上げ洗浄工程(S6
08)に供される。なお、上記鏡面研磨はワックスレス
で行うこともある。
[0003] Then, the thickness of each wafer is measured (S605). Then, based on the measurement result, the thickness is changed from a small thickness to a large thickness, or conversely, from a large thickness to a small thickness. (S606). As a result, knitting of a batch is performed with a predetermined number of silicon wafers as one batch. Subsequently, for each batch, one batch of silicon wafer is mounted on a polishing head of a batch-type polishing apparatus, and the wafer surface is mirror-polished (S607).
In addition, mounting of this silicon wafer on the polishing head,
Once a plurality of silicon wafers are adhered to the back surface of the carrier plate via wax, the carrier plate is detachably mounted under the polishing head. Next, the carrier plate is removed from the polishing head, and the silicon wafer is peeled off from the back surface of the plate. Then, after removing wax and the like adhered to the back surface of the silicon wafer, a final finish cleaning step (S6)
08). The mirror polishing may be performed without wax.

【0004】前述したように、シリコンウェーハの研磨
には、バッチ式の研磨装置を使って、複数枚を同時に研
磨する方法が知られている。その際、このウェーハをバ
ッチ組み(バッチ構成)する方法として、次のものが知
られている。すなわち、1ロット分のウェーハには厚さ
のばらつきがあり、その分布は正規分布であることが通
例である(図7の1ロット分のシリコンウェーハの厚さ
分布を示すグラフ参照)。従来、この1ロット分のウェ
ーハのバッチ組み(S606)は、前述したように、各
ウェーハのエッチング処理後、ウェーハの厚さを計測し
(S605)、厚さが小さいものから大きいものに、ま
たは、逆に厚さが大きいものから小さいものに、順に並
べ替えることで行われていた。具体的には、1ロットが
ウェーハ150〜250枚で、1バッチ5枚の場合、研
磨ヘッドのキャリアプレートに、最も薄いウェーハから
順にこの5枚のウェーハを装着(チャージ)し、研磨し
ていた。なお、ウェーハ厚さ測定器としては、接触式と
非接触式とがある。接触式の例には、ダイヤルゲージお
よび電子マイクロメータがある。また、非接触式の例に
は、静電容量式およびオプトマイクロメータプローブが
ある。
As described above, a method of polishing a plurality of wafers simultaneously using a batch-type polishing apparatus is known for polishing a silicon wafer. At this time, the following methods are known as a method of batch-assembling (batch configuration) the wafers. That is, the thickness of the wafers in one lot varies, and the distribution is usually a normal distribution (see the graph showing the thickness distribution of the silicon wafer in one lot in FIG. 7). Conventionally, as described above, the batch set of wafers for one lot (S606) measures the thickness of the wafer after the etching processing of each wafer (S605), and changes the thickness from small to large, or On the contrary, it is performed by rearranging in order from a thicker one to a smaller one. Specifically, when one lot has 150 to 250 wafers and one batch has five wafers, the five wafers are mounted (charged) on the carrier plate of the polishing head in order from the thinnest wafer and polished. . In addition, as a wafer thickness measuring device, there are a contact type and a non-contact type. Examples of the contact type include a dial gauge and an electronic micrometer. Examples of the non-contact type include a capacitance type and an optomicrometer probe.

【0005】[0005]

【発明が解決しようとする課題】しかしながら、このよ
うな従来のバッチ組による研磨によれば、図7のグラフ
から分かるように、この1ロット分の多数枚のシリコン
ウェーハを、薄いものから順に5枚ずつバッチ組して研
磨する際、ウェーハ厚さが730μm近くの1回目のチ
ャージ時のウェーハ群と、ウェーハ厚さが750μm近
くの最終チャージ時のウェーハ群とは、1ロット分のウ
ェーハの平均中心厚さである740μm付近のウェーハ
群に比べて、厚さのバラつきが大きい。すなわち、例え
ば中心厚さ付近のチャージ時の1バッチでの(研磨プレ
ート1枚中の)ウェーハ厚さのバラつきが1μm以下で
あるのに対し、最初と最後のチャージ時のウェーハ厚さ
のバラつきが3μm以上になる。
However, according to such a conventional polishing using a batch set, as can be seen from the graph of FIG. When the wafers are batch-assembled and polished, the wafer group at the time of the first charge whose wafer thickness is close to 730 μm and the wafer group at the time of final charge whose wafer thickness is close to 750 μm are the average of the wafers of one lot. The variation in the thickness is larger than that of the wafer group near the center thickness of 740 μm. That is, for example, while the variation of the wafer thickness in one batch (in one polishing plate) at the time of charging near the center thickness is 1 μm or less, the variation of the wafer thickness at the time of the first and last charging is less. 3 μm or more.

【0006】その結果、最初のチャージ時と、最後のチ
ャージ時とに、平坦度が劣るシリコンウェーハが、高い
頻度により発生していた。このため、バッチ研磨時にウ
ェーハの研磨量が増大してしまい、研磨時間が長くなっ
て生産性も低下するという問題点が発生していた。
[0006] As a result, silicon wafers having poor flatness occur frequently at the first charge and at the last charge. For this reason, there has been a problem that the polishing amount of the wafer increases during batch polishing, the polishing time becomes longer, and the productivity decreases.

【0007】[0007]

【発明の目的】この発明は、バッチ式研磨機での研磨前
の半導体ウェーハ群中でのウェーハ厚さのバラつきを抑
えることができ、しかも半導体ウェーハの高平坦度化を
図ることができる高平坦度ウェーハの加工方法を提供す
ることを、その目的としている。また、この発明は、手
間のかかるウェーハ厚さを基準にしたバッチ構成を不要
にすることができ、この結果、ウェーハの生産性を高め
ることができる高平坦度ウェーハの加工方法を提供する
ことを、その目的としている。さらに、この発明は、半
導体ウェーハの表面をあらさずに、高いスループットで
研削することができる高平坦度ウェーハの加工方法を提
供することを、その目的としている。
SUMMARY OF THE INVENTION It is an object of the present invention to provide a semiconductor device having a high flatness which can suppress a variation in the thickness of a semiconductor wafer in a group of semiconductor wafers before polishing by a batch type polishing machine and can achieve a high flatness of the semiconductor wafer. It is an object of the present invention to provide a method of processing a wafer. Further, the present invention provides a method for processing a high flatness wafer, which can eliminate the need for a troublesome batch configuration based on the wafer thickness and, as a result, can increase the productivity of the wafer. , Its purpose. Another object of the present invention is to provide a method for processing a high flatness wafer that can be ground at a high throughput without exposing the surface of the semiconductor wafer.

【0008】[0008]

【課題を解決するための手段】請求項1に記載の発明
は、複数枚の半導体ウェーハをラッピングする工程と、
これらのラップドウェーハをエッチングする工程と、エ
ッチング後、これらの半導体ウェーハの厚さを計測し、
その結果に基づいて、これらの半導体ウェーハを一定枚
数毎の組にバッチ組みする工程と、バッチ組み後、これ
らの半導体ウェーハの表面にウェーハ厚さを揃える研削
を施す工程と、研削後、これらの半導体ウェーハの表面
を各バッチ毎に研磨する工程とを備えた高平坦度ウェー
ハの加工方法である。半導体ウェーハの厚さを計測する
方法は限定されない。例えば、静電容量式ウェーハ厚さ
測定器によりウェーハの厚さを計測する。半導体ウェー
ハの表面が高平坦度であるということは、サイト平坦
度、例えば25mm×25mmの面積をもつサイトで裏
面基準の高さの差(SBIR)において0.4μm以下
であることを意味する。
According to the first aspect of the present invention, a step of lapping a plurality of semiconductor wafers is provided.
The step of etching these wrapped wafers, and after etching, measuring the thickness of these semiconductor wafers,
Based on the result, a step of batch-assembling these semiconductor wafers into a set of a certain number of sheets, a step of performing a grinding process to make the surface of these semiconductor wafers uniform in wafer thickness after the batch-assembling, Polishing the surface of the semiconductor wafer for each batch. The method for measuring the thickness of the semiconductor wafer is not limited. For example, the thickness of a wafer is measured by a capacitance type wafer thickness measuring device. The fact that the surface of the semiconductor wafer has high flatness means that the site flatness, for example, a site having an area of 25 mm × 25 mm is 0.4 μm or less in a height difference (SBIR) based on the back surface.

【0009】また、上記研削にはレジノイドボンド研削
砥石を使用することができる。このレジノイドボンド研
削砥石は、良質の合成樹脂を結合剤としてダイヤモンド
砥粒を結合したものである。レジノイドボンド研削砥石
による研削には、ウェーハ表面があれにくく、しかも非
ダメージ面であるシリコン表面をも研削することが可能
な高番手の研削砥石によることが好ましい。例えば、デ
ィスコ株式会社製の砥粒が#1500(粒径4〜8μ
m)〜#3000(粒径2〜6μm)のレジノイドボン
ド研削砥石が好ましい。研磨前に研削を施すため、研削
後のウェーハの表面は高平坦度となる。さらには、研磨
量が減少することから、高スループットも得られる。こ
の研削でのダメージは、例えば2μm以下とする。ダメ
ージが大きいと、後の表面研磨工程での研磨量が増大す
る。この研磨量が10μmを超えると、比較的高平坦度
の半導体ウェーハでも、ウェーハ表面のGBIR(Gl
obal Back−side Ideal Rang
e)が低下してしまう(図8の半導体ウェーハの表面研
磨量とGBIRとの関係を示すグラフ参照)。すなわ
ち、最初から低平坦度の半導体ウェーハの場合は、ウェ
ーハ表面が研磨されて行くほど、ウェーハのGBIRも
小さくなる。そして、最終的には、研磨量が10μm程
度に達したときの、ある一定値まで平坦度が高まる。こ
れに対して、当初から高平坦度のウェーハの場合には、
研磨量が10μmを超えたあたりから、徐々にGBIR
の悪化が生じ、上記一定値に達するまで平坦度が低下し
てしまうのである。
[0009] A resinoid bonded grinding wheel can be used for the grinding. This resinoid bonded grinding wheel is obtained by bonding diamond abrasive grains using a high quality synthetic resin as a binder. For grinding with a resinoid bonded grinding wheel, it is preferable to use a high-count grinding wheel that can hardly damage the wafer surface and can also grind the silicon surface that is not damaged. For example, abrasives manufactured by Disco Corporation are # 1500 (particle size 4 to 8 μm).
m) to # 3000 (particle size: 2 to 6 μm) are preferred. Since grinding is performed before polishing, the surface of the wafer after grinding has high flatness. Further, a high throughput can be obtained because the polishing amount is reduced. The damage in this grinding is, for example, 2 μm or less. If the damage is large, the polishing amount in the subsequent surface polishing step increases. If the polishing amount exceeds 10 μm, even if the semiconductor wafer has a relatively high flatness, the GBIR (Gl
obal Back-side Ideal Rang
e) decreases (see the graph of FIG. 8 showing the relationship between the surface polishing amount of the semiconductor wafer and GBIR). That is, in the case of a semiconductor wafer having a low flatness from the beginning, the more the surface of the wafer is polished, the smaller the GBIR of the wafer becomes. Finally, the flatness increases to a certain value when the polishing amount reaches about 10 μm. On the other hand, in the case of a wafer with high flatness from the beginning,
From around the polishing amount exceeding 10 μm, GBIR gradually
Is deteriorated, and the flatness is reduced until the above-mentioned constant value is reached.

【0010】バッチ組みの際において、キャリアプレー
トへのウェーハの配置方法は限定されない。通常、1ロ
ット分のウェーハをその厚さ順に並べる。また、1バッ
チの枚数は限定されない。例えば2枚,3枚,4枚,5
枚またはそれ以上でもよい。また、バッチを構成する半
導体ウェーハの枚数は、請求項2に記載の発明のよう
に、1バッチを構成するために必要な枚数でもよいし、
所定数のバッチ(例えば3バッチ)を構成するために必
要な枚数でもよい。このうち、複数バッチの場合は、こ
のバッチ分の全ウェーハを、複数バッチの中で最も薄い
ものを基準としたウェーハ厚さまで一括して研削するの
で、研磨に先駆けて、研磨装置にシリコンウェーハをバ
ッチ組みする際に、同じ厚さのウェーハが複数バッチ分
存在する。これにより、1バッチを組むために選べるシ
リコンウェーハの数が増え、ウェーハ選択の自由度が大
きくなる。さらに、ロットを構成する半導体ウェーハの
枚数は、請求項4のように1ロットを構成するために必
要な枚数でもよいし、複数ロット分の枚数でもよい。な
お、この複数ロットの場合の効果も、前述した複数バッ
チの効果と実質的に同じである。
In batch assembly, the method of arranging wafers on the carrier plate is not limited. Usually, wafers for one lot are arranged in order of their thickness. The number of sheets in one batch is not limited. For example, two, three, four, five
Or more. Further, the number of semiconductor wafers constituting a batch may be the number required to constitute one batch, as in the invention according to claim 2,
The number of batches necessary to constitute a predetermined number of batches (for example, three batches) may be used. Of these batches, in the case of multiple batches, all the wafers in this batch are ground at the same time to the wafer thickness based on the thinnest one in the multiple batches. When batch-assembling, a plurality of batches of wafers having the same thickness exist. As a result, the number of silicon wafers that can be selected to form one batch increases, and the degree of freedom in wafer selection increases. Further, the number of semiconductor wafers constituting a lot may be the number required to constitute one lot as described in claim 4, or may be the number of semiconductor wafers for a plurality of lots. The effect in the case of a plurality of lots is substantially the same as the effect of the plurality of batches described above.

【0011】請求項2に記載の発明は、上記研削工程で
は、1または複数のバッチを構成する複数枚の半導体ウ
ェーハのうちで、最も薄いウェーハを基準にした一定の
ウェーハ厚さまで、その1または複数のバッチの全ウェ
ーハについて研削が施される請求項1に記載の高平坦度
ウェーハの加工方法である。
According to a second aspect of the present invention, in the grinding step, one or a plurality of semiconductor wafers constituting one or a plurality of batches are reduced to a certain wafer thickness based on the thinnest wafer. 2. The method for processing a high flatness wafer according to claim 1, wherein grinding is performed on all wafers in a plurality of batches.

【0012】請求項3に記載の発明は、複数枚の半導体
ウェーハをラッピングする工程と、これらのラップドウ
ェーハをエッチングする工程と、エッチング後、これら
の半導体ウェーハの厚さを計測し、その結果に基づい
て、これらの半導体ウェーハの表面にウェーハ厚さを揃
える研削を施す工程と、研削後、これら複数枚の半導体
ウェーハを一定枚数毎の組にバッチ組みする工程と、こ
れらの半導体ウェーハの表面を各バッチ毎に研磨する工
程とを備えた高平坦度ウェーハの加工方法である。上記
請求項1に記載の発明との違いは、バッチ組み後に研削
するか、研削後にバッチ組みするかである。なお、ここ
でのバッチ組みは、半導体ウェーハの厚さを基準にして
各ウェーハを並べかえてもよいし、並べかえなくてもよ
い。これは、バッチ組みの前にウェーハ表面が研削され
ることで、当該バッチを構成するウェーハ間において
は、厚さのばらつきが小さいと考えられるからである。
According to a third aspect of the present invention, there is provided a process for lapping a plurality of semiconductor wafers, a process for etching these wrapped wafers, and measuring the thickness of these semiconductor wafers after etching. A step of subjecting the surfaces of these semiconductor wafers to grinding to equalize the wafer thickness, a step of batch-assembling the plurality of semiconductor wafers into sets each having a fixed number, and Polishing step for each batch. The difference from the first aspect of the present invention is that grinding is performed after batch assembly or batch assembly after grinding. In this case, in the batch assembly, each wafer may be rearranged based on the thickness of the semiconductor wafer, or may not be rearranged. This is because the wafer surface is ground before the batch assembly, so that it is considered that the variation in the thickness between the wafers constituting the batch is small.

【0013】請求項4に記載の発明は、複数枚の半導体
ウェーハで1ロットを構成し、上記研削工程では、この
1ロットの半導体ウェーハのうちで、最も薄いウェーハ
を基準にした一定のウェーハ厚さまで、そのロットの全
ウェーハについて研削が施される請求項3に記載の高平
坦度ウェーハの加工方法である。1ロットは例えば25
0枚である。1本の単結晶インゴットから切り出される
枚数である。
According to a fourth aspect of the present invention, one lot is constituted by a plurality of semiconductor wafers, and in the grinding step, a fixed wafer thickness based on the thinnest wafer among the one lot of semiconductor wafers. The high flatness wafer processing method according to claim 3, wherein grinding is performed on all wafers of the lot. One lot is for example 25
It is zero. This is the number of pieces cut out from one single crystal ingot.

【0014】請求項5に記載の発明は、上記研削工程で
は、ディスコ株式会社製の研削砥粒が#1500以上の
大きさのレジノイドボンド研削砥石を用いる請求項1〜
請求項4のうちのいずれか1項に記載の高平坦度ウェー
ハの加工方法である。例えばレジノイドボンド研削砥石
としては#1500〜#3000のものである。その場
合のダイヤモンド砥粒またはCBN砥粒の粒径は#15
00で4〜8μm、#3000で2〜6μmである。デ
ィスコ株式会社製のレジノイドボンド研削砥石として、
例えば製品名「IF−01−1−4/6−B−M01」
のレジンボンドの#2000の高番手の研削砥石を用い
ることができる。
According to a fifth aspect of the present invention, in the above-mentioned grinding step, a resinoid bond grinding wheel having a grinding grain of # 1500 or more manufactured by Disco Corporation is used.
A method for processing a high flatness wafer according to claim 4. For example, resinoid bonded grinding wheels are # 1500 to # 3000. In that case, the particle size of the diamond or CBN abrasive is # 15
00 is 4 to 8 μm, and # 3000 is 2 to 6 μm. As a resinoid bond grinding wheel made by Disco Corporation,
For example, product name "IF-01-1-4 / 6-B-M01"
Resin bond # 2000 high-counter grinding wheel can be used.

【0015】[0015]

【作用】この発明によれば、半導体ウェーハの表裏両面
をラッピングした後、これらの半導体ウェーハをエッチ
ングする。これにより、それ以前の工程で生じたウェー
ハ表面の欠陥を除去する。それから、これらのウェーハ
を所定枚数毎にバッチ組みする。そして、このエッチド
ウェーハの表面に研削を施してウェーハの厚さを揃える
(請求項1)。なお、ウェーハ表面を研削後にバッチ組
みしてもよい(請求項3)。次に、各バッチ毎に半導体
ウェーハを研磨装置に装着して同時に研磨する。これに
より、この研磨前の半導体ウェーハ群中でのウェーハ厚
さのバラつきを抑えることができる。よって、バッチ研
磨時におけるウェーハの研磨量を安定的に抑えることが
できる。この結果、各バッチ毎の研磨時間、ひいてはロ
ット単位でのウェーハの研磨時間が短くなり、半導体ウ
ェーハの生産性が高まる。しかも、研削より半導体ウェ
ーハの厚さ(TTV)が1μm以下に揃えられるととも
に表面形状も高精度に揃えられるので、半導体ウェーハ
の高平坦度化も図れる。
According to the present invention, after lapping both the front and back surfaces of the semiconductor wafer, these semiconductor wafers are etched. As a result, defects on the wafer surface generated in the previous process are removed. Then, these wafers are assembled in batches for every predetermined number of wafers. Then, the surface of the etched wafer is ground to make the thickness of the wafer uniform (claim 1). Note that the wafer surface may be batch assembled after grinding (claim 3). Next, the semiconductor wafer is mounted on a polishing apparatus and polished simultaneously for each batch. As a result, it is possible to suppress variations in wafer thickness in the semiconductor wafer group before polishing. Therefore, the amount of wafer polishing during batch polishing can be stably suppressed. As a result, the polishing time for each batch, and consequently the wafer polishing time for each lot, is shortened, and the productivity of semiconductor wafers is increased. In addition, since the thickness (TTV) of the semiconductor wafer is adjusted to 1 μm or less by grinding and the surface shape is also adjusted with high precision, the semiconductor wafer can have high flatness.

【0016】また、請求項4に記載の発明によれば、半
導体ウェーハの表面研削時には、1ロットの半導体ウェ
ーハのうち、最も薄いウェーハを基準とした一定のウェ
ーハ厚さまで、そのロットを構成する全ウェーハについ
て研削する。この結果、手間のかかるウェーハ厚さを基
準としたバッチ構成(例えばウェーハ厚さの薄い順、ま
たは、厚い順に並びかえるなど)を不要にすることがで
きる。よって、ウェーハの生産性を高めることができ
る。なお、もちろんウェーハ厚さ基準のバッチ構成を行
ってもよい。
According to the fourth aspect of the present invention, when the surface of the semiconductor wafer is ground, all of the lots constituting the lot up to a certain wafer thickness based on the thinnest wafer among the semiconductor wafers of one lot. Grind the wafer. As a result, it is possible to obviate the need for a troublesome batch configuration based on the wafer thickness (for example, changing the order of the wafer thickness in the order of decreasing thickness or increasing the thickness of the wafer). Therefore, the productivity of the wafer can be increased. Of course, a batch configuration based on the wafer thickness may be performed.

【0017】さらに、請求項5に記載の発明によれば、
半導体ウェーハの表面の研削は、ディスコ株式会社製の
#1500〜#3000番のレジノイドボンド研削砥石
を用いて行う。この研削砥石は、非ダメージ面であるシ
リコン表面の研削が可能な高番手のレジノイドボンド研
削砥石である。したがって、エッチングされてダメージ
の無いウェーハ表面を、この高番手の研削砥石により、
ダメージを少なく(例えばダメージ深さ2μm程度)、
かつ表面をあらさずに研削することができる。また、電
解ドレス研削に比較して高いスループットで研削するこ
とができる。
Further, according to the invention described in claim 5,
Grinding of the surface of the semiconductor wafer is performed using a resinoid bonded grinding wheel # 1500 to # 3000 manufactured by Disco Corporation. This grinding wheel is a high-count resinoid bonded grinding wheel capable of grinding the silicon surface, which is an undamaged surface. Therefore, the wafer surface that has been etched and has no damage is
Less damage (for example, damage depth of about 2 μm)
And it can grind without revealing the surface. In addition, grinding can be performed at a higher throughput as compared with electrolytic dress grinding.

【0018】[0018]

【発明の実施の形態】以下、この発明の実施例を図面を
参照して説明する。図1は、この発明の第1実施例に係
る高平坦度ウェーハの加工方法を示すフローチャートで
ある。図1に示すように、この第1実施例にあっては、
大略、スライス,面取り,ラッピング,エッチング,洗
浄,ウェーハ厚さの計測,バッチ組み,研削,研磨,洗
浄の各工程を経て、高平坦度のシリコンウェーハが作製
される。以下、各工程を詳細に説明する。
Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 is a flowchart showing a method for processing a high flatness wafer according to the first embodiment of the present invention. As shown in FIG. 1, in the first embodiment,
Generally, a silicon wafer having a high flatness is manufactured through the steps of slicing, chamfering, lapping, etching, cleaning, measuring the thickness of a wafer, batch assembly, grinding, polishing, and cleaning. Hereinafter, each step will be described in detail.

【0019】CZ法により引き上げられたシリコンイン
ゴットは、スライス工程(S101)で、厚さ860μ
m程度の8インチのシリコンウェーハにスライスされ
る。次に、このスライスドウェーハは、面取り工程(S
102)で、その周縁部が面取り用の砥石により所定の
形状に面取りされる。これにより、シリコンウェーハの
周縁部は、所定の丸みを帯びた形状(例えばMOS型の
面取り形状)に成形される。そして、この面取りされた
シリコンウェーハは、ラッピング工程(S103)にお
いてラッピングされる。この工程は、シリコンウェーハ
を互いに平行なラップ定盤間に配置し、その後、このラ
ップ定盤間に、アルミナ砥粒と分散剤と水の混合物であ
るラップ液を流し込む。それから、加圧下で回転・摺り
合わせを行うことにより、このウェーハ両面を機械的に
ラッピングする。この際、シリコンウェーハのラップ量
は、ウェーハの表裏両面を合わせて40〜80μm程度
である。
The silicon ingot pulled up by the CZ method has a thickness of 860 μm in the slicing step (S101).
It is sliced into an 8-inch silicon wafer of about m. Next, this sliced wafer is subjected to a chamfering step (S
At 102), the periphery is chamfered into a predetermined shape by a chamfering grindstone. Thereby, the peripheral portion of the silicon wafer is formed into a predetermined rounded shape (for example, a MOS type chamfered shape). Then, the chamfered silicon wafer is wrapped in a lapping step (S103). In this step, a silicon wafer is placed between lapping plates parallel to each other, and then a lapping liquid, which is a mixture of alumina abrasive grains, a dispersant, and water, is poured between the lapping plates. Then, both sides of the wafer are mechanically wrapped by rotating and sliding under pressure. At this time, the lap amount of the silicon wafer is about 40 to 80 μm including the front and back surfaces of the wafer.

【0020】次いで、このラップドウェーハをエッチン
グする(S104)。具体的には、フッ酸と硝酸とを混
合した混酸液(常温〜50℃)中にシリコンウェーハを
浸漬する。次に、シリコンウェーハをRCA系の洗浄液
によって洗浄する洗浄工程(S105)を行う。そし
て、各シリコンウェーハの厚さを計測する(S10
6)。例えば静電容量式ウェーハ厚さ測定器によりウェ
ーハの厚さを計測する。その後、これらのシリコンウェ
ーハについて、1バッチ5枚で、ウェーハ厚さを基準に
したバッチ組みを行う(S107)。すなわち、厚さの
計測結果に基づいて、厚さが薄いものから厚いものに、
順に各シリコンウェーハを並べ替える。
Next, the wrapped wafer is etched (S104). Specifically, the silicon wafer is immersed in a mixed acid solution (normal temperature to 50 ° C.) in which hydrofluoric acid and nitric acid are mixed. Next, a cleaning step (S105) of cleaning the silicon wafer with an RCA-based cleaning liquid is performed. Then, the thickness of each silicon wafer is measured (S10).
6). For example, the thickness of a wafer is measured by a capacitance type wafer thickness measuring device. Thereafter, a batch assembly of these silicon wafers is performed with five wafers per batch based on the wafer thickness (S107). That is, based on the measurement result of the thickness, from a thin one to a thick one,
The silicon wafers are rearranged in order.

【0021】こうして、5枚ずつの小集合体(バッチ組
み)に分けられた多数枚のシリコンウェーハは、その
後、各バッチにおいて、個々に定められたウェーハ厚さ
に達するまで、当該バッチを構成する5枚のウェーハ表
面を研削する(S108、図2の第1実施例に係るシリ
コンウェーハの厚さ分布を示すグラフも参照)。なお、
ここでいう個々のバッチ組みにおいて定められたウェー
ハ厚さとは、各バッチを構成する5枚のウェーハ中、最
も薄いウェーハを基準にして決定された、ある特定のウ
ェーハ厚さのことである。なお、ここで使用される研削
砥石は、ディスコ株式会社製のレジノイドボンド研削砥
石、製品名「IF−01−1−4/6−B−M01」と
する。この砥石は、#2000という高番手でかつ非ダ
メージ面を加工するために開発された特別な砥石であ
る。この研削装置の製品名は「DFG840シリーズ」
である。そして、この際の研削量は、それぞれ2〜10
μm程度とする。その結果、後工程であるバッチ研磨時
に、その研磨量が略2〜8μmとなる。具体的には、シ
リコンウェーハが厚さ740μmの場合に、10μmく
らい研削する。このように、番手の高い研削砥石を用い
て研削するようにしたので、ウェーハのダメージを少な
く(2μm以下)、かつその表面をあらすことなく、研
削することができる。
A large number of silicon wafers thus divided into small groups (batch sets) of five each make up the batch in each batch until the individually determined wafer thickness is reached. The surfaces of the five wafers are ground (S108, see also the graph showing the thickness distribution of the silicon wafer according to the first embodiment in FIG. 2). In addition,
The wafer thickness defined in each batch set is a specific wafer thickness determined based on the thinnest wafer among the five wafers constituting each batch. The grinding wheel used here is a resinoid bonded grinding wheel manufactured by Disco Corporation, and the product name is “IF-01-1-4 / 6-B-M01”. This grindstone is a special grindstone developed for machining a high-count and undamaged surface of # 2000. The product name of this grinding machine is "DFG840 series"
It is. The grinding amount at this time is 2 to 10 respectively.
It is about μm. As a result, the amount of polishing is about 2 to 8 μm at the time of batch polishing as a post-process. Specifically, when the silicon wafer has a thickness of 740 μm, it is ground to about 10 μm. As described above, since the grinding is performed using the grinding wheel having a higher number, the wafer can be ground with less damage (2 μm or less) and without roughening the surface.

【0022】次に、バッチ組み後のシリコンウェーハ
を、バッチ式の研磨定盤上に、最も薄いウェーハから順
に1バッチ分(5枚)ずつチャージして、研磨する(S
109)。その後、洗浄工程(S110)を行う。具体
的にはRCA系の洗浄とする。このような製造工程を経
ることで、各バッチ中でのウェーハ厚さのバラつきを抑
えることができる。よって、バッチ研磨時におけるウェ
ーハの研磨量を安定的に小さくすることができる。その
結果、各バッチ毎の研磨時間、ひいては1ロットのウェ
ーハの研磨時間が短くなり、半導体ウェーハの生産性が
高まる。しかも、研削によりウェーハ表面の初期形状が
是正されるので、半導体ウェーハの高平坦度化も図れ
る。
Next, the batch-assembled silicon wafers are charged on a batch-type polishing platen in batches (5 wafers) in order from the thinnest wafer and polished (S).
109). Thereafter, a cleaning step (S110) is performed. Specifically, RCA cleaning is performed. Through such a manufacturing process, variation in wafer thickness in each batch can be suppressed. Therefore, the polishing amount of the wafer during batch polishing can be stably reduced. As a result, the polishing time for each batch and, consequently, the polishing time for one lot of wafers are shortened, and the productivity of semiconductor wafers is increased. In addition, since the initial shape of the wafer surface is corrected by the grinding, the semiconductor wafer can have high flatness.

【0023】次に、図3に基づいて、この発明の第2実
施例に係る高平坦度ウェーハの加工方法を説明する。図
3は、この発明の第2実施例に係るシリコンウェーハの
厚さ分布を示すグラフである。図3に示すように、この
第2実施例の高平坦度ウェーハの加工方法は、第1実施
例の研削工程(図1のS108)において、1ロット分
のシリコンウェーハを研削する際、その一部に、6バッ
チ分のシリコンウェーハの中で、最も薄いウェーハを基
準にしたある特定のウェーハ厚さに、6バッチを構成す
る全ウェーハの厚さを揃えるというものである。また、
この図3には、この6バッチ分だけでなく、2バッチ分
のシリコンウェーハと、1バッチ分のシリコンウェーハ
とを、それぞれ一括して同じ厚さまで研削する例も併せ
て示されている。
Next, a method for processing a high flatness wafer according to a second embodiment of the present invention will be described with reference to FIG. FIG. 3 is a graph showing a thickness distribution of a silicon wafer according to the second embodiment of the present invention. As shown in FIG. 3, the method of processing a high flatness wafer according to the second embodiment uses one of the methods for grinding one lot of silicon wafers in the grinding step (S108 in FIG. 1) of the first embodiment. In other words, the thickness of all the wafers constituting the six batches is made uniform to a specific wafer thickness based on the thinnest wafer among the six batches of silicon wafers. Also,
FIG. 3 also shows an example in which not only these six batches but also two batches of silicon wafers and one batch of silicon wafers are collectively ground to the same thickness.

【0024】このように、複数のバッチ分のシリコンウ
ェーハを、そのバッチ分のウェーハの中で、最も薄いウ
ェーハを基準としたウェーハ厚さまで一括して研削する
ので、研磨に先駆けて、研磨ヘッドにシリコンウェーハ
をバッチ組みする際に、同じ厚さのウェーハが複数バッ
チ分存在する。これにより、1バッチを組むために選べ
るシリコンウェーハの数が増え、選択の自由度が大きく
なる。また、この第2実施例では、1バッチ分中、最も
薄いウェーハに合わせた研削を施す場合に比べて、研削
装置の研削量の設定、および、研磨装置の研磨量の設定
が容易になる。なお、第1実施例のものと同一工程に
は、同じステップの符号を付して、その説明を省略す
る。その他の構成、作用、効果は第1実施例と同様であ
る。
As described above, a plurality of batches of silicon wafers are collectively ground to a wafer thickness based on the thinnest wafer among the batches of wafers. When batch-assembling silicon wafers, wafers of the same thickness exist for a plurality of batches. As a result, the number of silicon wafers that can be selected to form one batch increases, and the degree of freedom in selection increases. Further, in the second embodiment, the setting of the grinding amount of the grinding device and the setting of the polishing amount of the polishing device are easier than in the case of performing the grinding according to the thinnest wafer in one batch. Note that the same steps as those in the first embodiment are denoted by the same reference numerals, and description thereof is omitted. Other configurations, operations, and effects are the same as those of the first embodiment.

【0025】次に、図4および図5に基づいて、この発
明の第3実施例の高平坦度ウェーハの加工方法を説明す
る。図4は、この発明の第3実施例に係る高平坦度ウェ
ーハの加工方法を示すフローチャートである。図5は、
第3実施例に係るシリコンウェーハの厚さ分布を示すグ
ラフである。図4に示すように、この第3実施例にあっ
ては、第1実施例中において、研削工程の前に行われ
る、シリコンウェーハの厚さ順の並べ替えを伴ったバッ
チ組み工程(S107)を省き、厚さ計測(S106)
で求められた1ロット分の各ウェーハ厚さの結果に基づ
いて、ウェーハ研削時(S108)に、この1ロット分
のシリコンウェーハのうち、最も薄いウェーハを基準と
したある特定のウェーハ厚さまで、1ロットを構成する
全ウェーハについて研削するようにした例である(図5
のグラフ参照)。
Next, a method for processing a high flatness wafer according to a third embodiment of the present invention will be described with reference to FIGS. FIG. 4 is a flowchart showing a method for processing a high flatness wafer according to the third embodiment of the present invention. FIG.
It is a graph which shows the thickness distribution of the silicon wafer concerning a 3rd example. As shown in FIG. 4, in the third embodiment, in the first embodiment, a batch assembling step (S107) is performed before the grinding step, which involves rearranging the silicon wafers in the order of thickness. And thickness measurement (S106)
Based on the result of each wafer thickness of one lot obtained in the above, at the time of wafer grinding (S108), among the silicon wafers of this one lot, up to a specific wafer thickness based on the thinnest wafer. This is an example in which all the wafers constituting one lot are ground (FIG. 5).
Graph).

【0026】その結果、これまでの手間がかかるウェー
ハ厚さを基準にしたバッチ構成が不要となり、ウェーハ
の生産性を高めることができる。すなわち、この第3実
施例において、ウェーハ研削後にバッチ構成(S108
a)を行う目的は、1ロット分のウェーハを、単にウェ
ーハ5枚を1バッチとするバッチ式の研磨装置に振り分
けるだけの工程であって、第1実施例の場合のように、
ウェーハ厚さ順に並べ替えるのではない。なお、第1実
施例のものと同一工程には、同じステップの符号を付し
て、その説明を省略する。その他の構成、作用、効果は
第1実施例と同様である。
As a result, a batch configuration based on the thickness of the wafer, which is troublesome, is not required, and the productivity of the wafer can be increased. That is, in the third embodiment, the batch configuration after wafer grinding (S108)
The purpose of a) is to sort wafers of one lot into a batch-type polishing apparatus in which only five wafers are regarded as one batch, and as in the case of the first embodiment,
It is not sorted in wafer thickness order. Note that the same steps as those in the first embodiment are denoted by the same reference numerals, and description thereof is omitted. Other configurations, operations, and effects are the same as those of the first embodiment.

【0027】[0027]

【発明の効果】この発明によれば、半導体ウェーハをラ
ッピング後、エッチングし、さらにウェーハ表面に研削
を施してからバッチ組みを行うか、またはバッチ組みを
施してから研削を行い、その後、ウェーハ表面の研磨を
するようにしたので、バッチ式研磨機での研磨前の半導
体ウェーハ群中でのウェーハ厚さのバラつきを抑えるこ
とができる。よって、バッチ研磨時におけるウェーハの
研磨量を安定的に抑えることができる。その結果、各バ
ッチ毎の研磨時間、ひいてはロット的なウェーハの研磨
時間が短くなり、半導体ウェーハの生産性が高まる。し
かも半導体ウェーハの高平坦度化を図ることができる。
According to the present invention, after lapping and etching a semiconductor wafer, the wafer surface is ground and then batch-assembled, or batch-assembled and then ground, and then the wafer surface is ground. Is polished, so that a variation in wafer thickness in a group of semiconductor wafers before polishing by a batch-type polishing machine can be suppressed. Therefore, the amount of wafer polishing during batch polishing can be stably suppressed. As a result, the polishing time for each batch and, consequently, the polishing time for wafers in a lot are reduced, and the productivity of semiconductor wafers is increased. Moreover, high flatness of the semiconductor wafer can be achieved.

【0028】特に、請求項4に記載の発明によれば、半
導体ウェーハの表面研削工程を、1ロットの半導体ウェ
ーハのうち、最も薄いウェーハを基準にした一定のウェ
ーハ厚さまで、そのロットの全ウェーハについて行うよ
うにしたので、手間のかかるウェーハ厚さを基準にした
バッチ構成が不要となり、ウェーハの生産性を高めるこ
とができる。
In particular, according to the invention as set forth in claim 4, the surface grinding step of the semiconductor wafer is performed on all wafers of a lot up to a certain wafer thickness based on the thinnest wafer among the semiconductor wafers of the lot. , The need for a troublesome batch configuration based on the wafer thickness is eliminated, and the productivity of the wafer can be increased.

【0029】また、請求項5に記載の発明によれば、デ
ィスコ株式会社製の#1500〜#3000のレジノイ
ドボンド研削砥石を用い、平坦な半導体ウェーハの表面
を研削したので、ウェーハ表面をあらさずに、高いスル
ープットで研削することができる。
According to the fifth aspect of the present invention, since a flat semiconductor wafer surface is ground using a resinoid bond grinding wheel # 1500 to # 3000 manufactured by Disco Corporation, the wafer surface is not exposed. In addition, grinding can be performed with high throughput.

【図面の簡単な説明】[Brief description of the drawings]

【図1】この発明の第1実施例に係る高平坦度ウェーハ
の加工方法を示すフローチャートである。
FIG. 1 is a flowchart showing a method for processing a high flatness wafer according to a first embodiment of the present invention.

【図2】この発明の第1実施例に係るシリコンウェーハ
の厚さ分布を示すグラフである。
FIG. 2 is a graph showing a thickness distribution of the silicon wafer according to the first embodiment of the present invention.

【図3】この発明の第2実施例に係るシリコンウェーハ
の厚さ分布を示すグラフである。
FIG. 3 is a graph showing a thickness distribution of a silicon wafer according to a second embodiment of the present invention.

【図4】この発明の第3実施例に係る高平坦度ウェーハ
の加工方法を示すフローチャートである。
FIG. 4 is a flowchart showing a method for processing a high flatness wafer according to a third embodiment of the present invention.

【図5】この発明の第3実施例に係るシリコンウェーハ
の厚さ分布を示すグラフである。
FIG. 5 is a graph showing a thickness distribution of a silicon wafer according to a third embodiment of the present invention.

【図6】従来手段に係るシリコンウェーハの加工方法を
示すフローチャートである。
FIG. 6 is a flowchart showing a method of processing a silicon wafer according to a conventional means.

【図7】1ロット分のシリコンウェーハの厚さ分布を示
すグラフである。
FIG. 7 is a graph showing a thickness distribution of one lot of silicon wafers.

【図8】半導体ウェーハの表面研磨量とGBIRとの関
係を示すグラフである。
FIG. 8 is a graph showing a relationship between a surface polishing amount of a semiconductor wafer and GBIR.

Claims (5)

【特許請求の範囲】[Claims] 【請求項1】 複数枚の半導体ウェーハをラッピングす
る工程と、 これらのラップドウェーハをエッチングする工程と、 エッチング後、これらの半導体ウェーハの厚さを計測
し、その結果に基づいて、これらの半導体ウェーハを一
定枚数毎の組にバッチ組みする工程と、 バッチ組み後、これらの半導体ウェーハの表面にウェー
ハ厚さを揃える研削を施す工程と、 研削後、これらの半導体ウェーハの表面を各バッチ毎に
研磨する工程とを備えた高平坦度ウェーハの加工方法。
A step of lapping a plurality of semiconductor wafers; a step of etching these wrapped wafers; measuring a thickness of each of the semiconductor wafers after etching; A process of batch-assembling wafers into sets of a certain number of wafers; a process of performing a batch-assembling process to grind the surfaces of these semiconductor wafers to a uniform wafer thickness; A method of processing a high flatness wafer, comprising: a step of polishing.
【請求項2】 上記研削工程では、1または複数のバッ
チを構成する複数枚の半導体ウェーハのうちで、最も薄
いウェーハを基準にした一定のウェーハ厚さまで、その
1または複数のバッチの全ウェーハについて研削が施さ
れる請求項1に記載の高平坦度ウェーハの加工方法。
2. In the grinding step, among a plurality of semiconductor wafers constituting one or a plurality of batches, all the wafers of the one or more batches up to a certain wafer thickness based on the thinnest wafer are used. The method for processing a high flatness wafer according to claim 1, wherein the grinding is performed.
【請求項3】 複数枚の半導体ウェーハをラッピングす
る工程と、 これらのラップドウェーハをエッチングする工程と、 エッチング後、これらの半導体ウェーハの厚さを計測
し、その結果に基づいて、これらの半導体ウェーハの表
面にウェーハ厚さを揃える研削を施す工程と、 研削後、これら複数枚の半導体ウェーハを一定枚数毎の
組にバッチ組みする工程と、 これらの半導体ウェーハの表面を各バッチ毎に研磨する
工程とを備えた高平坦度ウェーハの加工方法。
3. A step of lapping a plurality of semiconductor wafers; a step of etching these wrapped wafers; measuring the thickness of these semiconductor wafers after etching; A step of performing a grinding process to equalize the wafer thickness on the surface of the wafer, a step of batch-assembling the plurality of semiconductor wafers into a set of a fixed number of wafers after the grinding, and polishing the surface of the semiconductor wafer for each batch And a method for processing a high flatness wafer.
【請求項4】 複数枚の半導体ウェーハで1ロットを構
成し、上記研削工程では、この1ロットの半導体ウェー
ハのうちで、最も薄いウェーハを基準にした一定のウェ
ーハ厚さまで、そのロットの全ウェーハについて研削が
施される請求項3に記載の高平坦度ウェーハの加工方
法。
4. A lot is constituted by a plurality of semiconductor wafers, and in the grinding step, all wafers of the lot up to a certain wafer thickness based on the thinnest wafer among the semiconductor wafers of the lot. 4. The method for processing a high flatness wafer according to claim 3, wherein grinding is performed.
【請求項5】 上記研削工程では、ディスコ株式会社製
の研削砥粒が#1500以上の大きさのレジノイドボン
ド研削砥石を用いる請求項1〜請求項4のうちのいずれ
か1項に記載の高平坦度ウェーハの加工方法。
5. The method according to claim 1, wherein the grinding step uses a resinoid bonded grinding wheel having a grinding grain of # 1500 or more manufactured by Disco Corporation. Processing method for flatness wafer.
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