JP2000164855A - Insulation gate type semiconductor device and its manufacture - Google Patents

Insulation gate type semiconductor device and its manufacture

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JP2000164855A JP10340816A JP34081698A JP2000164855A JP 2000164855 A JP2000164855 A JP 2000164855A JP 10340816 A JP10340816 A JP 10340816A JP 34081698 A JP34081698 A JP 34081698A JP 2000164855 A JP2000164855 A JP 2000164855A
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Toshihiko Ishiyama
Satoshi Matsumoto
Tatsuro Sakai
Toshiaki Yanai
松本  聡
俊彦 石山
利明 谷内
達郎 酒井
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Nippon Telegr & Teleph Corp <Ntt>
日本電信電話株式会社
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    • H01L29/0653Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region

Abstract

PROBLEM TO BE SOLVED: To increase a speed of functioning as a switching element and scarcely accompany a power loss in a semiconductor layer as a drain region by a method wherein an insulation layer is formed so as to extend in an aspect of coming into contact with between a semiconductor substrate and a semiconductor region. SOLUTION: A source electrode layer 8 is coupled to an ohmic at a side counter to a side of a semiconductor substrate 1. Semiconductor regions 4, 5 have previously been formed on a lamination body of a gate insulation layer 6 and a gate electrode layer 7, and an interlayer insulation layer 11 burying a window 10 for facing the semiconductor regions 4, 5 outwardly is formed, and a window 12 for facing the semiconductor regions 4, 5 outwardly is formed in a part of burying the window 10. In this state, the source electrode layer 8 is formed on the interlayer insulation layer 11 so as to couple with the semiconductor regions 4, 5 through the window 12. Furthermore, a drain electrode layer 9 is coupled in an ohmic relation at a side counter to a side of a semiconductor layer 2 in the semiconductor substrate 1. Furthermore, differing from the normal case, an insulation layer 13 is formed within a semiconductor layer 2 in a drain region so as to extend while coming into contact with between the semiconductor substrate 1 and a semiconductor region 3 as a channel forming region.

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【発明の属する技術分野】本発明は、絶縁ゲート型半導体装置及びその製法に関する。 The present invention relates to relates to insulated gate semiconductor device and its manufacturing method.

【0002】 [0002]

【従来の技術】従来、図8を伴って次に述べる絶縁ゲート型半導体装置が提案されている。 Conventionally, described below with to FIG insulated gate semiconductor device has been proposed. すなわち、第1の導電型としてのn型を有し且つ低い比抵抗を有する半導体基板1と、その主面上に形成されているとともに第1の導電型としてのn型を有し且つ半導体基板1に比し高い比抵抗を有するドレイン領域としての半導体層2とを有する。 That, and the semiconductor substrate includes a semiconductor substrate 1 having the n-type and low resistivity has as a first conductivity type, the n-type as a first conductivity type with is formed on the main surface and a semiconductor layer 2 as a drain region having a high resistivity compared to 1. この場合、半導体基板1及び半導体層2は単結晶でなる。 In this case, the semiconductor substrate 1 and the semiconductor layer 2 is formed of a single crystal.

【0003】そして、半導体層2内に、半導体基板1側とは反対側の面側から、第1の導電型とは反対の第2の導電型としてのp型を有する半導体領域3が、チャンネル形成用領域として形成され、一方、その半導体領域3 [0003] Then, the semiconductor layer 2, from the side opposite to the semiconductor substrate 1 side, and the first conductivity type semiconductor region 3 having a p-type as a second conductivity type opposite the channel It is formed as a formation area, while its semiconductor region 3
内に、半導体基板1側とは反対側の面側から、p型を有し且つ半導体領域3に比し低い比抵抗を有する半導体領域4が、電極連結用領域として形成されているとともに、n型を有し且つ低い比抵抗を有する半導体領域5 Within, from the side opposite to the semiconductor substrate 1 side, the semiconductor regions 4 and having a lower resistivity than the semiconductor region 3 has a p-type are in the form as an electrode connecting region, n the semiconductor region 5 and having a low specific resistance has a mold
が、ソース領域として、半導体領域4と連接して形成されている。 But as the source region, it is formed by connecting the semiconductor region 4. なお、図においては、半導体層2内に半導体領域3が2個形成され、且つこれに応じ、それら2個の半導体領域3内にそれぞれ半導体領域4及び5が形成され、また、半導体領域3のそれぞれにおける半導体領域5が2個半導体領域4を挟んでそれと連接するように形成されている、という場合を示している。 In the figure, it is formed the semiconductor region 3 is two in the semiconductor layer 2, and accordingly, their two respective semiconductor regions 4 and 5 in the semiconductor region 3 is formed, also in the semiconductor region 3 It shows a case that the semiconductor region 5 is formed so as to articulate it across the two semiconductor regions 4 in each.

【0004】また、半導体領域3の半導体基板1側とは反対側の面上に、ゲート絶縁層6を介して、ゲート電極層7が形成されている。 Further, on the surface opposite to the semiconductor substrate 1 of the semiconductor region 3 through the gate insulating layer 6, the gate electrode layer 7 is formed. なお、図においては、ゲート絶縁層6が、半導体層2の半導体領域3を形成していない領域上にも連続延長し、且つこれに応じ、そのゲート絶縁層6の延長部上にもゲート電極層7が連続延長している、という場合を示している。 In the figure, the gate insulating layer 6 is also continuously extend over a region not forming a semiconductor region 3 of the semiconductor layer 2, and accordingly, the gate electrode also on the extension of the gate insulating layer 6 It shows a case that the layer 7 is continuous extension.

【0005】さらに、半導体領域4及び5に、半導体基板1側とは反対側において、ソース電極層8が、オーミックに連結されている。 [0005] Further, in the semiconductor regions 4 and 5, the side opposite to the semiconductor substrate 1 side, the source electrode layer 8 is coupled to the ohmic. なお、図においては、ゲート絶縁層6及びゲート電極層7の積層体に半導体領域4及び5を外部に臨ませる窓10を形成し、次に、ゲート絶縁層6及びゲート電極層7の積層体上に、それに形成している窓10を埋めている層間絶縁層11を形成し、次に、その層間絶縁層11に、そのゲート絶縁層6及びゲート電極層7の積層体に形成している窓10を埋めている部において、半導体領域4及び5を外部に臨ませる窓12を形成し、その状態で、ソース電極層8が、層間絶縁層11上に、窓12を通じて半導体領域4及び5に連結して形成されている、という場合を示している。 In the figure, a window 10 for exposing the semiconductor regions 4 and 5 to the outside in the laminate of the gate insulating layer 6 and the gate electrode layer 7 is formed, then, the laminate of the gate insulating layer 6 and the gate electrode layer 7 above, an interlayer insulating layer 11 which fills the window 10 that is formed on it, then, in its interlayer insulating layer 11 are formed in the laminate of the gate insulating layer 6 and the gate electrode layer 7 in part that fills the window 10 to form a window 12 for exposing the semiconductor regions 4 and 5 to the outside, in this state, the source electrode layer 8, on the interlayer insulating layer 11, the semiconductor regions 4 and 5 through the window 12 It shows a case that is formed by connecting the.

【0006】また、半導体基板1に、半導体層2側とは反対側において、ドレイン電極層9が、オーミックに連結されている。 Further, the semiconductor substrate 1, the side opposite to the semiconductor layer 2 side, the drain electrode layer 9 is coupled to the ohmic.

【0007】以上が、従来提案されている絶縁ゲート型半導体装置の構成である。 [0007] The above is the configuration of a conventional proposed insulated gate semiconductor device. このような構成を有する従来の絶縁ゲート型半導体装置によれば、ドレイン電極層9 According to the conventional insulated gate semiconductor device having such a structure, the drain electrode layer 9
及びソース電極層8間に、直流電源を、その正極をドレイン電極層9側として、負荷を通じて接続し、その状態で、ゲート電極層7及びソース電極層8間に、制御電圧を、ゲート電極層7側を正として印加すれば、チャンネル形成用領域としての半導体領域3に、ゲート絶縁層6 And between the source electrode layer 8, a direct current power source, the positive electrode as a drain electrode layer 9 side, and connected through a load, in that state, between the gate electrode layer 7 and the source electrode layer 8, a control voltage, the gate electrode layer by applying a 7-side as a positive, the semiconductor region 3 as a channel forming region, a gate insulating layer 6
を介してゲート電極層7と対向している領域のゲート絶縁層6側において、n型のチャンネル層が形成され、このため、ドレイン電極層9及びソース電極層8間に、n Through the gate insulating layer 6 side of the region opposed to the gate electrode layer 7, n-type channel layer is formed of, Therefore, between the drain electrode layer 9 and the source electrode layer 8, n
型の半導体基板1−ドレイン領域としてのn型の半導体層2−n型のチャンネル層−ソース領域としてのn型の半導体領域5の電流路が形成され、よって、ドレイン電極層9及びソース電極層8間がオン状態になり、このため、直流電源から、負荷に、電力を供給させている状態が得られる。 n-type semiconductor layer 2-n-type channel layer of the type of the semiconductor substrate 1 the drain region - current path of the semiconductor region 5 of n-type as the source region is formed, thus, the drain electrode layer 9 and the source electrode layer 8 while is turned on, and thus, from the DC power supply, a load, a state in which to supply the electric power is obtained.

【0008】また、そのような状態が得られてから、ゲート電極層7及びソース電極層8間に、制御電圧を、ゲート電極層7側を負として印加すれば、いままでチャンネル形成用領域としての半導体領域3に形成されていたn型のチャンネル層がなくなり、このため、いままでドレイン電極層9及びソース電極層8間に形成されていた上述した電流路がなくなり、よって、ドレイン電極層9 Further, since the obtained such a condition, between the gate electrode layer 7 and the source electrode layer 8, a control voltage, by applying a gate electrode layer 7 side as a negative, as a region for channel formation ever the eliminated n-type channel layer of which was formed in the semiconductor region 3, this eliminates the current path described above was formed between the drain electrode layer 9 and the source electrode layer 8 until now, therefore, the drain electrode layer 9
及びソース電極層8間がオフ状態になり、このため、直流電源から、負荷に、電力を供給させていない状態が得られる。 And between the source electrode layer 8 it is turned off, and therefore, from the DC power supply, a load, a state that has not been supplied with electric power obtained.

【0009】以上のことから、図8に示す従来の絶縁ゲート型半導体装置によれば、ドレイン電極層9及びソース電極層8間に、直流電源を、その正極をドレイン電極層9側として、負荷を通じて接続している状態で、ゲート電極層7及びソース電極層8間に、制御電圧を、ゲート電極層7側を正として印加することで、直流電源から負荷に電力を供給させるようにすることができ、また、 [0009] From the foregoing, according to the conventional insulated gate semiconductor device shown in FIG. 8, between the drain electrode layer 9 and the source electrode layer 8, a direct current power source, the positive electrode as a drain electrode layer 9 side, load in a state where connecting and through, between the gate electrode layer 7 and the source electrode layer 8, a control voltage, by applying the gate electrode layer 7 side as a positive, be adapted to supply power to a load from a DC power source can be, also,
その状態から、ゲート電極層7及びソース電極層8間に、制御電圧を、ゲート電極層7側を負として印加することで、直流電源から負荷に電力を供給させないようにすることができ、従って、直流電源と負荷との間のスイッチング素子としての機能を呈する。 From that state, between the gate electrode layer 7 and the source electrode layer 8, a control voltage, by applying the gate electrode layer 7 side as a negative, it is possible to not supply power to the load from the DC power source, thus exhibits a function as a switching element between the DC power supply and the load.

【0010】また、図8に示す従来の絶縁ゲート型半導体装置の場合、p型を有するチャンネル形成用領域としての半導体領域3内に、p型を有し且つ半導体領域3に比し低い比抵抗を有する電極連結用領域としての半導体領域4が形成され、そして、ソース電極層8が、電極連結用領域としての半導体領域4にオーミックに連結しているので、上述したスイッチング素子としての機能を得ているとき、チャンネル形成用領域としての半導体領域3に、ソース電極層8の電位が与えられているので、上述したスイッチング素子としての機能が、安定に得られる。 Further, in the case of the conventional insulated gate semiconductor device shown in FIG. 8, the semiconductor region 3 as the channel forming region with a p-type, low resistivity compared to and the semiconductor region 3 has a p-type are semiconductor regions 4 are formed as an electrode connecting region with and give the source electrode layer 8, so linked to ohmic semiconductor region 4 as an electrode connecting region, a function as a switching element described above when is, the semiconductor region 3 as a channel forming region, since the potential of the source electrode layer 8 is provided, functions as a switching element described above can be stably obtained.

【0011】 [0011]

【発明が解決しようとする課題】図8に示す従来の絶縁ゲート型半導体装置の場合、上述したドレイン電極層9 For the conventional 8 [0008] insulated gate semiconductor device, the drain electrode layer mentioned above 9
及びソース電極層8間のオン状態からオフ状態を得るために、ゲート電極層7及びソース電極層8間に、制御電圧を、ソース電極層8側を負として印加した場合、チャンネル形成用領域としての半導体領域3にいままで形成されていたn型のチャンネル層がなくなり、一方、上述したスイッチング素子としての機能を得ているときに、 And in order to obtain the OFF state from the ON state between the source electrode layer 8, between the gate electrode layer 7 and the source electrode layer 8, a control voltage, when applied to the source electrode layer 8 side as a negative, as the channel forming region eliminates the channel layer of the semiconductor region n-type which has been formed up to now to 3, whereas, when it is obtained a function as a switching element described above,
そのスイッチング素子としての機能を安定に得るために、ソース電極層8が、p型を有するチャンネル形成用領域としての半導体領域3内に形成されている、p型を有し且つ半導体領域3に比し低い比抵抗を有する電極連結用領域としての半導体領域4にオーミックに、連結している。 Ratio in order to obtain the function as the switching element in a stable, the source electrode layer 8 is formed in the semiconductor region 3 as the channel forming region with a p-type, the and the semiconductor region 3 has a p-type ohmic to low specific semiconductor region 4 of the resistance as an electrode connecting region having, are connected.

【0012】このため、ゲート電極層7及びソース電極層8間に、制御電圧を、ソース電極層8側を負として印加した場合、ドレイン電極層9及びソース電極層8間に、それら間に接続している直流電源から、ドレイン領域としてのn型の半導体層2とチャンネル形成用領域としてのp型の半導体領域3との間のpn接合に逆バイアスを与える逆方向電圧が与えられる。 [0012] Therefore, between the gate electrode layer 7 and the source electrode layer 8, a control voltage, when applied to the source electrode layer 8 side as a negative, between the drain electrode layer 9 and the source electrode layer 8, connected between them from to have a DC power source, reverse voltage to provide a reverse bias to the pn junction between the p-type semiconductor region 3 as the n-type semiconductor layer 2 and the channel forming region of the drain region is given.

【0013】そして、この場合、ドレイン領域としての半導体層2とチャンネル形成用領域としての半導体領域3との間のpn接合からドレイン領域としての半導体層2内及びチャンネル形成用領域としての半導体領域3内に拡がっている空乏層が形成され、且つドレイン領域としての半導体層2上にゲート絶縁層6を介してゲート電極層7が配されている構成によって、ゲート絶縁層6側からドレイン領域としての半導体層2内に拡がっている空乏層が形成される。 [0013] In this case, the semiconductor region 3 of the semiconductor layer 2 in and the channel forming region as a drain region from the pn junction between the semiconductor layer 2 and the semiconductor region 3 as the channel forming region as a drain region spread and has a depletion layer is formed within, and by the configuration in which the gate electrode layer 7 through the gate insulating layer 6 on the semiconductor layer 2 as a drain region is disposed, the gate insulating layer 6 side of the drain region depletion layer has spread to the semiconductor layer 2 is formed.

【0014】以上のことから、図8に示す従来の絶縁ゲート型半導体装置の場合、上述したpn接合からドレイン領域としての半導体層2内及びチャンネル形成用領域としての半導体領域3内に拡がっている空乏層と、ゲート絶縁層6側からドレイン領域としての半導体層2内に拡がっている空乏層とによる空乏層が、ドレイン電極層9及びソース電極層8間でみて、それら間に与えられる上述した逆方向電圧以上の電圧の耐圧が得られるのに十分なだけ、拡がっているように、ドレイン領域としての半導体層2及びチャンネル形成用領域としての半導体領域3が、高い比抵抗を有するものとして形成され、それによって、ドレイン電極層9及びソース電極層8間に上述した逆方向電圧が与えられても、上述したドレイン電極層9及びソース [0014] From the above, in the case of the conventional insulated gate semiconductor device shown in FIG. 8, has spread to the semiconductor region 3 of the semiconductor layer 2 in and the channel forming region as a drain region from the pn junction the above and depletion, depletion by a depletion layer has spread into the semiconductor layer 2 as the drain region from the gate insulating layer 6 side, as viewed in between the drain electrode layer 9 and the source electrode layer 8, described above applied between them to the breakdown voltage of the reverse voltage higher than can be obtained enough, as has spread, the semiconductor region 3 of the semiconductor layer 2 and the channel forming region as a drain region, formed as having a high specific resistance It is, thereby, also a reverse voltage is applied as described above between the drain electrode layer 9 and the source electrode layer 8, the drain electrode layer 9 and the source mentioned above 極層8間のオフ状態が確保されている。 Off state between electrode layer 8 is secured.

【0015】従って、図8に示す従来の絶縁ゲート型半導体装置の場合、ドレイン領域としての半導体層2及びチャンネル形成用領域としての半導体領域3が、高い比抵抗を有するものとして形成されている。 [0015] Therefore, in the conventional insulated gate semiconductor device shown in FIG. 8, the semiconductor region 3 of the semiconductor layer 2 and the channel forming region as a drain region, and formed as having a high specific resistance.

【0016】一方、チャンネル形成用領域としての半導体領域3が、上述したオン状態を得ている状態で、n型のチャンネル層を形成し、また、半導体基板1の比抵抗は、それを十分低くすることができることから、上述したオン状態を得ている状態での上述した電流路の抵抗、 [0016] On the other hand, the semiconductor region 3 as a channel forming region, while that obtained in the ON state as described above, to form an n-type channel layer, also, the specific resistance of the semiconductor substrate 1, it sufficiently low since it is possible to, the above-mentioned current path resistance in the state that obtained the oN state described above,
すなわちオン抵抗が、ドレイン領域としての半導体層2 That is the on-resistance, the semiconductor layer 2 as a drain region
の比抵抗によってほとんど決められる。 It is almost determined by the specific resistance of.

【0017】よって、図8に示す従来の絶縁ゲート型半導体装置の場合、上述したオン状態を得ている状態での上述した電流路の抵抗、すなわちオン抵抗が、ドレイン領域としての半導体層2の高い比抵抗の理由で高く、このため、上述したオン状態への応答速度が遅く、また、 [0017] Thus, the conventional insulated gate semiconductor device shown in FIG. 8, above the current path in the resistance in the state that obtained the ON state as described above, that is, on-resistance, the semiconductor layer 2 as a drain region high because of high specific resistance, and therefore, the response speed of the above-mentioned oN state and,
上述したオン状態でのドレイン領域としての半導体層2 The semiconductor layer 2 as a drain region in the above-mentioned ON state
における電力損失が大きい、という欠点を有していた。 Power loss in the large, had the disadvantage.

【0018】よって、本発明は、上述した欠点を有効に回避し得る、新規な絶縁ゲート型半導体装置及びその製法を提案せんとするものである。 [0018] Accordingly, the present invention can effectively avoid the aforementioned disadvantages, it is to St. propose a novel insulated gate semiconductor device and its manufacturing method.

【0019】 [0019]

【課題を解決するための手段】本願第1番目の発明による絶縁ゲート型半導体装置は、(1)第1の導電型を有し且つ低い比抵抗を有する半導体基板と、(2)その主面上に形成され、且つ第1の導電型を有し且つ上記半導体基板に比し高い比抵抗を有する、ドレイン領域としての半導体層とを有し、そして、(3)上記半導体層内に、上記半導体基板側とは反対側の面側から、第1の導電型とは反対の第2の導電型を有する第1の半導体領域が、チャンネル形成用領域として形成され、(4)上記第1の半導体領域内に、上記半導体基板側とは反対側の面側から、第2の導電型を有し且つ当該第1の半導体領域に比し低い比抵抗を有する第2の半導体領域が、電極連結用領域として形成されているとともに、第1の導電型を有する第3の半 Insulated gate semiconductor device according to the present 1st invention SUMMARY OF THE INVENTION includes a semiconductor substrate and having a low specific resistance has (1) a first conductivity type, (2) the main surface formed thereon, and and have a high specific resistance compared to the semiconductor substrate having a first conductivity type, and a semiconductor layer as a drain region, and, in (3) above the semiconductor layer, the from the side opposite to the semiconductor substrate side, the first semiconductor region and the first conductivity type having a second conductivity type opposite is formed as a channel forming region, (4) the first a semiconductor region, from the side opposite to the above-mentioned semiconductor substrate, the second semiconductor region having a lower specific resistance than the and the first semiconductor region having a second conductivity type, electrode connection together they are formed as use region, the third half of the first conductivity type 体領域が、ソース領域として形成され、(5)上記第1の半導体領域の上記半導体基板側とは反対側の主面上に、ゲート絶縁層を介して、ゲート電極層が形成され、(6)上記第2及び第3の半導体領域に、上記半導体基板側とは反対側において、ソース電極層が、オーミックに連結され、(7)上記半導体基板に、上記半導体層側とは反対側において、ドレイン電極層が、オーミックに連結されている。 Body region is formed as a source region, (5) and the semiconductor substrate side of the first semiconductor region on the opposite main surface, through the gate insulating layer, a gate electrode layer is formed, (6 ) in the second and third semiconductor regions, in opposite to the semiconductor substrate side, the source electrode layer is connected to the ohmic, (7) on the semiconductor substrate, the opposite to the semiconductor layer side, drain electrode layer is coupled to the ohmic.

【0020】しかしながら、本発明による絶縁ゲート型半導体装置は、このような構成を有する絶縁ゲート型半導体装置において、上記半導体層内に、絶縁層が、上記半導体基板及び上記第1の半導体領域間にそれらと接した態様で延長して形成されている。 [0020] However, insulated gate semiconductor device according to the present invention, in the insulated gate semiconductor device having such a structure, in the semiconductor layer, the insulating layer is between said semiconductor substrate and said first semiconductor region It is formed to extend in their as contact manner.

【0021】本願第2番目の発明による絶縁ゲート型半導体装置の製法は、(1)第1の導電型を有し且つ低い比抵抗を有する半導体基板を用意する工程と、(2)その半導体基板上に、第1の導電型を有し且つ上記半導体基板に比し高い比抵抗を有する第1の半導体層を形成する工程と、(3)その第1の半導体層に、上記半導体基板側とは反対側の面側から、上記半導体基板に達する溝を形成する工程と、(4)その溝内に、絶縁層を、その上記半導体基板側とは反対側の面が上記第1の半導体層の上記半導体基板側とは反対側の面と同じ高さになるように、形成する工程と、(5)上記第1の半導体層及び上記絶縁層上に、第1の導電型を有し且つ上記半導体基板に比し高い比抵抗を有する第2の半導体層を、上記第1の半導体層及び The method of the present second th invention by an insulated gate semiconductor device includes the steps of: preparing a semiconductor substrate and having a low specific resistance has (1) a first conductivity type, (2) the semiconductor substrate above, forming a first semiconductor layer and having a higher resistivity than in the semiconductor substrate having a first conductivity type, (3) to the first semiconductor layer, and the semiconductor substrate from the opposite side of said forming a semiconductor substrate to reach the groove (4) in its groove, an insulating layer, a semiconductor layer surface opposite the first and the said semiconductor substrate of at the same height as the opposite surface to the above semiconductor substrate, and forming, (5) to said first semiconductor layer and the insulating layer, and having a first conductivity type a second semiconductor layer having a high specific resistance compared to the semiconductor substrate, said first semiconductor layer and 記絶縁層間に連続延長している態様に、上記第1の半導体層でドレイン領域としての第3の半導体層を形成するように、形成する工程と、(6)その第3の半導体層の上記半導体基板側とは反対側の面上に、ゲート絶縁層を形成する工程と、(7)上記第3の半導体層内に、上記絶縁層上において、上記半導体基板側とは反対側の面側から、第1の導電型とは反対の第2 The aspects are continuous extended to serial insulating interlayer so as to form a third semiconductor layer serving as a drain region in the first semiconductor layer, and forming, (6) above the third semiconductor layer on the surface opposite to the semiconductor substrate side, a step of forming a gate insulating layer, (7) to the third semiconductor layer, in the insulating layer, a surface side opposite to the above-mentioned semiconductor substrate from opposite the first conductivity type second
の導電型を有する第1の半導体領域を、チャンネル形成用領域として、上記絶縁層に達する深さに形成する工程と、(8)上記第1の半導体領域内に、上記半導体基板側とは反対側の面側から、第2の導電型を有し且つ当該第1の半導体領域に比し低い比抵抗を有する第2の半導体領域を、電極連結用領域として形成する工程と、 Of the first semiconductor region having a conductivity type as the channel forming region, and forming a depth reaching the insulating layer, (8) to the first semiconductor region opposite to the above semiconductor substrate from the side of the side, forming a second semiconductor region having a lower specific resistance than the and the first semiconductor region having a second conductivity type, an electrode connecting region,
(9)上記第1の半導体領域内に、上記半導体基板側とは反対側の面側から、第1の導電型を有する第3の半導体領域を、ソース領域として形成する工程と、(10) (9) to the first semiconductor region, from the side opposite to the above-mentioned semiconductor substrate, the third semiconductor region having a first conductivity type, and forming a source region, (10)
上記ゲート絶縁層上に、ゲート電極層を形成する工程と、(11)そのゲート電極層及び上記ゲート絶縁層に、それらを通じて、上記第2及び第3の半導体領域を外部に臨ませる第1の窓を形成する工程と、(12)上記ゲート電極層上に、上記第1の窓を埋めて延長している層間絶縁層を形成する工程と、(13)上記層間絶縁層に、上記第1の窓を埋めている部において、上記第2 To the gate insulating layer, forming a gate electrode layer, (11) that the gate electrode layer and the gate insulating layer, through which, first for exposing the second and third semiconductor regions to the outside forming a window (12) above the gate electrode layer, forming an interlayer insulating layer which extends to fill the first window, (13) the interlayer insulating layer, the first in part that fills the window, the second
及び第3の半導体領域を外部に臨ませる第2の窓を形成する工程と、(14)上記層間絶縁層上に、上記第2の窓を通じて、上記第2及び第3の半導体領域とオーミックに連結しているソース電極層を形成する工程と、(1 And forming a second window for exposing the third semiconductor region to the outside, (14) in the interlayer insulating layer, through the second window, to the second and third semiconductor regions and ohmic forming a source electrode layer are connected, (1
5)上記半導体基板の上記第3の半導体層側とは反対側の面上に、上記半導体基板とオーミックに連結しているドレイン電極層を形成する工程とを有する。 5) the above third semiconductor layer side of the semiconductor substrate on the opposite surface, and a step of forming a drain electrode layer which are connected to the semiconductor substrate and ohmic.

【0022】 [0022]

【発明の実施の形態1】次に、図1を伴って、本発明による絶縁ゲート型半導体装置の実施の形態を述べよう。 [Embodiment 1 of the Invention Next, with FIG. 1, we shall describe the embodiment of the insulated gate semiconductor device according to the present invention.
図1において、図8との対応部分には同一符号を付して示し、詳細説明を省略する。 1, the corresponding parts in FIG. 8 are denoted by the same reference numerals, and a detailed description thereof will be omitted.

【0023】図1に示す本発明による絶縁ゲート型半導体装置は、図8に示す従来の絶縁ゲート型半導体装置の場合と同様に、第1の導電型としてのn型を有し且つ低い比抵抗を有する半導体基板1と、その主面上に形成されているとともに第1の導電型としてのn型を有し且つ半導体基板1に比し高い比抵抗を有するドレイン領域としての半導体層2とを有する。 [0023] Figure 1 an insulated gate semiconductor device according to the present invention shown in, as in the case of the conventional insulated gate semiconductor device shown in FIG. 8, and low resistivity has an n-type as the first conductivity type a semiconductor substrate 1 having, a semiconductor layer 2 as a drain region and having a higher resistivity than the semiconductor substrate 1 has an n-type as a first conductivity type with is formed on the main surface a. この場合、半導体基板1 In this case, the semiconductor substrate 1
及び半導体層2は単結晶でなる。 And the semiconductor layer 2 is formed of a single crystal.

【0024】そして、半導体層2内に、図8に示す従来の絶縁ゲート型半導体装置の場合と同様に、半導体基板1側とは反対側の面側から、第1の導電型とは反対の第2の導電型としてのp型を有する半導体領域3が、チャンネル形成用領域として形成され、一方、その半導体領域3内に、半導体基板1側とは反対側の面側から、p型を有し且つ半導体領域3に比し低い比抵抗を有する半導体領域4が、電極連結用領域として形成されているとともに、n型を有し且つ低い比抵抗を有する半導体領域5 [0024] Then, the semiconductor layer 2, as in the conventional insulated gate semiconductor device shown in FIG. 8, from the side opposite to the semiconductor substrate 1 side, opposite to the first conductivity type semiconductor region 3 having a p-type as a second conductivity type, formed as a channel-forming region, whereas, Yes in that the semiconductor region 3, from the side opposite to the semiconductor substrate 1 side, the p-type the semiconductor region 5 having semiconductor regions 4 are in the form as an electrode connecting region, a and low resistivity has a n-type with a to and low resistivity than the semiconductor region 3
が、ソース領域として、半導体領域4と連接して形成されている。 But as the source region, it is formed by connecting the semiconductor region 4.

【0025】また、半導体領域3の半導体基板1側とは反対側の面上に、図8に示す従来の絶縁ゲート型半導体装置の場合と同様に、ゲート絶縁層6を介して、ゲート電極層7が形成されている。 Further, on the surface opposite to the semiconductor substrate 1 of the semiconductor region 3, as in the conventional insulated gate semiconductor device shown in FIG. 8, with the gate insulating layer 6, a gate electrode layer 7 is formed.

【0026】さらに、半導体領域4及び5に、図8に示す従来の絶縁ゲート型半導体装置の場合と同様に、半導体基板1側とは反対側において、ソース電極層8が、オーミックに連結されている。 Furthermore, the semiconductor regions 4 and 5, as in the conventional insulated gate semiconductor device shown in FIG. 8, the side opposite to the semiconductor substrate 1 side, the source electrode layer 8, is connected to the ohmic there. なお、図においては、図8 Incidentally, in the figure, 8
に示す従来の絶縁ゲート型半導体装置の場合と同様に、 As with the conventional insulated gate semiconductor device shown in,
ゲート絶縁層6及びゲート電極層7の積層体上に、それに予め形成されている半導体領域4及び5を外部に臨ませる窓10を埋めている層間絶縁層11が形成され、その窓10を埋めている部に、半導体領域4及び5を外部に臨ませる窓12が形成されている状態で、ソース電極層8が、層間絶縁層11上に、窓12を通じて半導体領域4及び5に連結して形成されている。 The gate insulating layer 6 and the gate electrode layer 7 on the laminate, interlayer insulating layer 11 which fills the window 10 for exposing the semiconductor regions 4 and 5 are previously formed on the outside is formed, filling the window 10 to and are part, with the window 12 for exposing the semiconductor regions 4 and 5 to the outside is formed, the source electrode layer 8, on the interlayer insulating layer 11, coupled to the semiconductor regions 4 and 5 through the window 12 It is formed.

【0027】また、半導体基板1に、図8に示す従来の絶縁ゲート型半導体装置の場合と同様に、半導体層2側とは反対側において、ドレイン電極層9が、オーミックに連結されている。 Further, the semiconductor substrate 1, as in the conventional insulated gate semiconductor device shown in FIG. 8, the side opposite to the semiconductor layer 2 side, the drain electrode layer 9 is coupled to the ohmic.

【0028】さらに、図8に示す従来の絶縁ゲート型半導体装置の場合とは異なり、ドレイン領域としての半導体層2内に、絶縁層13が、半導体基板1及びチャンネル形成用領域としての半導体領域3間にそれらと接して延長して形成されている。 Furthermore, unlike in the conventional insulated gate semiconductor device shown in FIG. 8, the semiconductor layer 2 as a drain region, an insulating layer 13, semiconductor region 3 of the semiconductor substrate 1 and the channel forming region It is formed to extend in contact with them during.

【0029】以上が、本発明による絶縁ゲート型半導体装置の実施の形態の構成である。 The above is the configuration of the embodiment of the insulated gate semiconductor device according to the present invention. このような構成を有する本発明による絶縁ゲート型半導体装置は、ドレイン領域としての半導体層2内に、絶縁層13が、半導体基板1及びチャンネル形成用領域としての半導体領域3間にそれらと接して延長して形成されていることを除いて、 Such an insulated gate semiconductor device according to the invention having the configuration, the semiconductor layer 2 as a drain region, an insulating layer 13, in contact with them between the semiconductor region 3 of the semiconductor substrate 1 and the channel forming region except that it is formed to extend,
図8に示す従来の絶縁ゲート型半導体装置と同様の構成を有する。 It has the same configuration as the conventional insulated gate semiconductor device shown in FIG.

【0030】このため、図1に示す本発明による絶縁ゲート型半導体装置によれば、図8に示す従来の絶縁ゲート型半導体装置の場合と同様に、ドレイン電極層9及びソース電極層8間に、直流電源を、その正極をドレイン電極層9側として、負荷を通じて接続し、その状態で、 [0030] Therefore, according to the insulated gate semiconductor device according to the invention shown in FIG. 1, as in the conventional insulated gate semiconductor device shown in FIG. 8, between the drain electrode layer 9 and the source electrode layer 8 a DC power source, the positive electrode as a drain electrode layer 9 side, and connected through a load, in that state,
ゲート電極層7及びソース電極層8間に、制御電圧を、 Between the gate electrode layer 7 and the source electrode layer 8, a control voltage,
ゲート電極層7側を正として印加すれば、チャンネル形成用領域としての半導体領域3に、ゲート絶縁層6を介してゲート電極層7と対向している領域のゲート絶縁層6側において、n型のチャンネル層が形成され、このため、ドレイン電極層9及びソース電極層8間に、n型の半導体基板1−ドレイン領域としてのn型の半導体層2 By applying a gate electrode layer 7 side as a positive, the semiconductor region 3 as a channel forming region, the gate insulating layer 6 side of the region opposed to the gate electrode layer 7 through the gate insulating layer 6, n-type channel layer is formed of, Therefore, between the drain electrode layer 9 and the source electrode layer 8, n-type semiconductor layer as an n-type semiconductor substrate 1 the drain region 2
−n型のチャンネル層−ソース領域としてのn型の半導体領域5の電流路が形成され、よって、ドレイン電極層9及びソース電極層8間がオン状態になり、このため、 -n-type channel layer of - a current path of the semiconductor region 5 of n-type as the source region is formed, thus, between the drain electrode layer 9 and the source electrode layer 8 is turned on, and thus,
直流電源から、負荷に、電力を供給させている状態が得られる。 From the DC power supply, a load, a state in which to supply the electric power is obtained.

【0031】また、そのような状態が得られてから、ゲート電極層7及びソース電極層8間に、制御電圧を、ゲート電極層7側を負として印加すれば、いままでチャンネル形成用領域としての半導体領域3に形成されていたn型のチャンネル層がなくなり、このため、いままでドレイン電極層9及びソース電極層8間に形成されていた上述した電流路がなくなり、よって、ドレイン電極層9 Further, since the obtained such a condition, between the gate electrode layer 7 and the source electrode layer 8, a control voltage, by applying a gate electrode layer 7 side as a negative, as a region for channel formation ever the eliminated n-type channel layer of which was formed in the semiconductor region 3, this eliminates the current path described above was formed between the drain electrode layer 9 and the source electrode layer 8 until now, therefore, the drain electrode layer 9
及びソース電極層8間がオフ状態になり、このため、直流電源から、負荷に、電力を供給させていない状態が得られる。 And between the source electrode layer 8 it is turned off, and therefore, from the DC power supply, a load, a state that has not been supplied with electric power obtained.

【0032】以上のことから、図1に示す本発明による絶縁ゲート型半導体装置によれば、図8に示す従来の絶縁ゲート型半導体装置の場合と同様に、ドレイン電極層9及びソース電極層8間に、直流電源を、その正極をドレイン電極層9側として、負荷を通じて接続している状態で、ゲート電極層7及びソース電極層8間に、制御電圧を、ゲート電極層7側を正として印加することで、直流電源から負荷に電力を供給させるようにすることができ、また、その状態から、ゲート電極層7及びソース電極層8間に、制御電圧を、ゲート電極層7側を負として印加することで、直流電源から負荷に電力を供給させないようにすることができ、従って、直流電源と負荷との間のスイッチング素子としての機能を呈する。 [0032] From the foregoing, according to the insulated gate semiconductor device according to the invention shown in FIG. 1, as in the conventional insulated gate semiconductor device shown in FIG. 8, the drain electrode layer 9 and the source electrode layer 8 during the DC power source, the positive electrode as a drain electrode layer 9 side, while connected through the load, between the gate electrode layer 7 and the source electrode layer 8, a control voltage, the gate electrode layer 7 side as a positive by applying to, it can be adapted to supply power to the load from the DC power supply, also the negative from that state, between the gate electrode layer 7 and the source electrode layer 8, a control voltage, the gate electrode layer 7 side by applying as can be so as not to supply power to the load from the DC power source, therefore, it exhibits a function as a switching element between the DC power supply and the load.

【0033】また、図1に示す本発明による絶縁ゲート型半導体装置の場合も、図8に示す従来の絶縁ゲート型半導体装置の場合と同様に、p型を有するチャンネル形成用領域としての半導体領域3内に、p型を有し且つ半導体領域3に比し低い比抵抗を有する電極連結用領域としての半導体領域4が形成され、そして、ソース電極層8が、電極連結用領域としての半導体領域4にオーミックに連結してので、上述したスイッチング素子としての機能を得ているとき、チャンネル形成用領域としての半導体領域3に、ソース電極層8の電位が与えられており、よって、上述したスイッチング素子としての機能が、安定に得られる。 Further, even when the insulated gate semiconductor device according to the invention shown in FIG. 1, as in the conventional insulated gate semiconductor device shown in FIG. 8, the semiconductor region serving as a channel forming region with a p-type in the 3, the semiconductor region 4 is formed as an electrode connecting region and having a lower resistivity than the semiconductor region 3 has a p-type, and the source electrode layer 8, the semiconductor region as an electrode connecting region 4 than linked to ohmic, switching when obtaining the function as a switching element described above, the semiconductor region 3 as a channel formation area, is given a potential of the source electrode layer 8, thus, the above-mentioned functions as an element is obtained stably.

【0034】さらに、図1に示す本発明による絶縁ゲート型半導体装置の場合も、図8に示す従来の絶縁ゲート型半導体装置の場合と同様に、上述したドレイン電極層9及びソース電極層8間のオン状態からオフ状態を得るために、ゲート電極層7及びソース電極層8間に、制御電圧を、ソース電極層8側を負として印加した場合、チャンネル形成用領域としての半導体領域3にいままで形成されていたn型のチャンネル層がなくなり、一方、上述したスイッチング素子としての機能を得ているときに、そのスイッチング素子としての機能が安定に得られるために、ソース電極層8が、p型を有するチャンネル形成用領域としての半導体領域3内に形成されている、 Furthermore, even if the insulated gate semiconductor device according to the invention shown in FIG. 1, as in the conventional insulated gate semiconductor device shown in FIG. 8, between the drain electrode layer 9 and the source electrode layer 8 described above of the order from the oN state to obtain an off state, between the gate electrode layer 7 and the source electrode layer 8, a control voltage, when applied to the source electrode layer 8 side as a negative, now in the semiconductor region 3 as a channel forming region there is no n-type channel layer that has been formed up, whereas, when it is obtained a function as a switching element described above, in order to obtain stably functions as a switching element, a source electrode layer 8, p is formed in the semiconductor region 3 as the channel forming region with a mold,
p型を有し且つ半導体領域3に比し低い比抵抗を有する電極連結用領域としての半導体領域4に、オーミックに連結している。 The semiconductor region 4 as an electrode connecting region and having a lower resistivity than the semiconductor region 3 has a p-type, are connected to the ohmic.

【0035】このため、図8に示す従来の絶縁ゲート型半導体装置の場合と同様に、ゲート電極層7及びソース電極層8間に、制御電圧を、ソース電極層8側を負として印加した場合、ドレイン電極層9及びソース電極層8 [0035] Therefore, as in the conventional insulated gate semiconductor device shown in FIG. 8, between the gate electrode layer 7 and the source electrode layer 8, when the control voltage was applied to the source electrode layer 8 side as a negative , the drain electrode layer 9 and the source electrode layer 8
間に、それら間に接続している直流電源から、ドレイン領域としてのn型の半導体層2とチャンネル形成用領域としてのp型の半導体領域3との間のpn接合に逆バイアスを与える逆方向電圧が与えられる。 During reverse give a DC power source connected between them, the reverse bias to the pn junction between the p-type semiconductor region 3 as the n-type semiconductor layer 2 and the channel forming region of the drain region a voltage is applied.

【0036】そして、この場合、図8に示す従来の絶縁ゲート型半導体装置の場合と同様に、ドレイン領域としての半導体層2とチャンネル形成用領域としての半導体領域3との間のpn接合からドレイン領域としての半導体層2内及びチャンネル形成用領域としての半導体領域3内に拡がっている空乏層が形成され、且つドレイン領域としての半導体層2上にゲート絶縁層6を介してゲート電極層7が配されている構成によって、ゲート絶縁層6側からドレイン領域としての半導体層2内に拡がっている空乏層が形成される。 [0036] Then, the drain from the pn junction between this case, as in the conventional insulated gate semiconductor device shown in FIG. 8, a semiconductor layer 2 and the semiconductor region 3 as the channel forming region as a drain region depletion layer has spread to the semiconductor region 3 of the semiconductor layer 2 in and the channel forming region as a region is formed, and the gate electrode layer 7 through the gate insulating layer 6 on the semiconductor layer 2 as a drain region the configuration is arranged, a depletion layer that has spread into the semiconductor layer 2 as the drain region from the gate insulating layer 6 side is formed.

【0037】また、図1に示す本発明による絶縁ゲート型半導体装置の場合、ドレイン領域としてのn型の半導体層2内に、絶縁層13が、半導体基板1及びチャンネル形成用領域としてのp型の半導体領域3間にそれらと接して延長して形成されているので、上述したように、 Further, when the insulated gate semiconductor device according to the invention shown in FIG. 1, the n-type semiconductor layer 2 serving as a drain region, an insulating layer 13, p-type as the semiconductor substrate 1 and the channel forming region since between the semiconductor region 3 is formed to extend in contact with them, as described above,
ドレイン電極層9及びソース電極層8間にドレイン領域としてのn型の半導体層2とチャンネル形成用領域としてのp型の半導体領域3との間のpn接合に逆バイアスを与える逆方向電圧が与えられるとき、図8に示す従来の絶縁ゲート型半導体装置の場合と同様に形成される、 Applied reverse voltage to provide a reverse bias to the pn junction between the drain electrode layer 9 and the p-type semiconductor region 3 as the n-type semiconductor layer 2 and the channel forming region of the drain region between the source electrode layer 8 when it is, it is formed as in the conventional insulated gate semiconductor device shown in FIG. 8,
上述したpn接合からドレイン領域としての半導体層2 The semiconductor layer 2 serving as the drain region from the pn junction the above
及びチャンネル形成用領域としての半導体領域3内に拡がっている空乏層と、図8に示す従来の絶縁ゲート型半導体装置の場合と同様に形成される、ゲート絶縁層6側からドレイン領域としての半導体層2内に拡がっている空乏層との2つの空乏層との外、ドレイン領域としてのn型の半導体層2内に形成されている絶縁層13側からも、ドレイン領域としての半導体層2内に拡がっている空乏層が形成される。 And a depletion layer has spread to the semiconductor region 3 as the channel forming regions are formed as in the conventional insulated gate semiconductor device shown in FIG. 8, a semiconductor as the drain region from the gate insulating layer 6 side outside the two depletion of the depletion layer has spread in the layer 2, from n-type insulating layer 13 side formed in the semiconductor layer 2 as a drain region, the semiconductor layer 2 as a drain region and that the depletion layer spread is formed.

【0038】以上のことから、図1に示す本発明による絶縁ゲート型半導体装置の場合、図8に示す従来の絶縁ゲート型半導体装置の場合と同様に形成される、上述したpn接合からドレイン領域としての半導体層2及びチャンネル形成用領域としての半導体領域3内に拡がっている空乏層と、図8に示す従来の絶縁ゲート型半導体装置の場合と同様に形成される、ゲート絶縁層6側からドレイン領域としての半導体層2内に拡がっている空乏層と、図1に示す本発明による絶縁ゲート型半導体装置の場合に形成される、上述した絶縁層13側からドレイン領域としての半導体層2内に拡がっている空乏層とによる空乏層が、ドレイン電極層9及びソース電極層8間でみて、それら間に与えられる上述した逆方向電圧以上の電圧の耐圧が得ら [0038] From the above, when the insulated gate semiconductor device according to the invention shown in FIG. 1, is formed as in the conventional insulated gate semiconductor device shown in FIG. 8, the drain region from the pn junction the above a depletion layer has spread to the semiconductor region 3 of the semiconductor layer 2 and the channel forming region as formed as in the conventional insulated gate semiconductor device shown in FIG. 8, the gate insulating layer 6 side a depletion layer has spread into the semiconductor layer 2 as a drain region, is formed in the case of an insulated gate semiconductor device according to the invention shown in FIG. 1, the semiconductor layer 2 as a drain region of the insulating layer 13 side as described above is that depletion by a depletion layer spread, viewed between the drain electrode layer 9 and the source electrode layer 8, the breakdown voltage of the reverse voltage higher than the above given between them to give al るのに十分なだけ、拡がっているように、ドレイン領域としての半導体層2及びチャンネル形成用領域としての半導体領域3が、高い比抵抗を有するものとして形成され、それによって、上述したように、ドレイン電極層9及びソース電極層8間に上述した逆方向電圧が与えられても、上述したドレイン電極層9 Enough to that, as has spread, the semiconductor region 3 of the semiconductor layer 2 and the channel forming region as a drain region, is formed as having a high specific resistance, whereby, as described above, even reverse voltage is applied as described above between the drain electrode layer 9 and the source electrode layer 8, the drain electrode layer mentioned above 9
及びソース電極層8間のオフ状態が確保されている。 And off-state between the source electrode layer 8 is secured.

【0039】従って、図1に示す本発明による絶縁ゲート型半導体装置の場合も、図8に示す従来の絶縁ゲート型半導体装置の場合と同様に、ドレイン領域としての半導体層2及びチャンネル形成用領域としての半導体半導体領域3が、高い比抵抗を有するものとして形成されている。 [0039] Therefore, as in the case, the semiconductor layer 2 and the channel forming region as a drain region of the case, the conventional insulated gate semiconductor device shown in FIG. 8 of the insulated gate semiconductor device according to the invention shown in FIG. 1 semiconductor semiconductor region 3 as is formed as having a high specific resistance.

【0040】一方、図1に示す本発明による絶縁ゲート型半導体装置の場合も、図8に示す従来の絶縁ゲート型半導体装置の場合と同様に、チャンネル形成用領域としての半導体領域3が、上述したオン状態を得ている状態で、n型のチャンネル層を形成し、また、半導体基板1 On the other hand, in the case of an insulated gate semiconductor device according to the invention shown in FIG. 1, as in the conventional insulated gate semiconductor device shown in FIG. 8, the semiconductor region 3 as a channel forming region, above in a state where the are getting on state, to form an n-type channel layer, also, the semiconductor substrate 1
の比抵抗は、それを十分低くすることができることから、上述したオン状態を得ている状態での上述した電流路の抵抗、すなわちオン抵抗が、ドレイン領域としての半導体層2の比抵抗によってほとんど決められる。 Specific resistance of, since it is possible to make it sufficiently low, the above-mentioned current path resistance in the state that obtained the ON state as described above, that is, on-resistance, little by specific resistance of the semiconductor layer 2 as a drain region It is determined.

【0041】ところで、図1に示す本発明による絶縁ゲート型半導体装置の場合における、ドレイン電極層9及びソース電極層8間でみて、それら間に与えられる上述した逆方向電圧以上の電圧の耐圧が得られるのに十分なだけ拡がっている空乏層は、図8に示す従来の絶縁ゲート型半導体装置の場合と同様に形成される、上述したp By the way, in the case of an insulated gate semiconductor device according to the invention shown in FIG. 1, as viewed between the drain electrode layer 9 and the source electrode layer 8, the breakdown voltage of the reverse voltage higher than the above-described applied between them depletion layer to be obtained has spread enough is formed as in the conventional insulated gate semiconductor device shown in FIG. 8, p the above
n接合からドレイン領域としての半導体層2及びチャンネル形成用領域としての半導体領域3内に拡がっている空乏層と、図8に示す従来の絶縁ゲート型半導体装置の場合と同様に形成される、ゲート絶縁層6側からドレイン領域としての半導体層2内に拡がっている空乏層と、 A depletion layer has spread to the semiconductor layer 2 and the semiconductor region 3 as the channel forming region as a drain region of n junction is formed as in the conventional insulated gate semiconductor device shown in FIG. 8, the gate a depletion layer has spread from the insulating layer 6 side to the semiconductor layer 2 as a drain region,
図1に示す本発明による絶縁ゲート型半導体装置の場合に形成される、上述した絶縁層13側からドレイン領域としての半導体層2内に拡がっている空乏層とによる空乏層とによる空乏層であるので、そのドレイン領域としての半導体層2内への拡がりが、上述した逆方向電圧以上の電圧の同じ値で、図8に示す従来の絶縁ゲート型半導体装置の場合に比し大きい。 Formed when the insulated gate semiconductor device according to the invention shown in FIG. 1, is the depletion by a depletion layer due to a depletion layer has spread from the above insulating layer 13 in the semiconductor layer 2 as a drain region since, it spreads into the semiconductor layer 2 as the drain region, the same value of the reverse voltage higher than the above, greater than in the case of a conventional insulated gate semiconductor device shown in FIG.

【0042】このため、上述において、ドレイン領域としての半導体層2が高い比抵抗を有しているとした、その比抵抗を、上述した空乏層の拡がりが図8に示す従来の絶縁ゲート型半導体装置の場合に比し大きい分、図8 [0042] Therefore, in the above, and that the semiconductor layer 2 as a drain region and has a high specific resistance, the specific resistance, the conventional insulated gate semiconductor spread of a depletion layer described above is shown in FIG. 8 min, greater than in the case of the apparatus FIG. 8
に示す従来の絶縁ゲート型半導体装置の場合に比し低くすることができる。 It can be lowered compared with the case of the conventional insulated gate semiconductor device shown in.

【0043】よって、図1に示す本発明による絶縁ゲート型半導体装置によれば、上述したオン状態での上述した電流路の抵抗、すなわちオン抵抗を、図8に示す従来の絶縁ゲート型半導体装置の場合に比し低くすることができ、このため、上述したオン状態への応答速度を、図8に示す従来の絶縁ゲート型半導体装置の場合に比し速く得ることができ、また、上述したオン状態でのドレイン領域としての半導体層2における電力損失をほとんど伴わせないか、伴わせるとしても無視し得る程度にしか伴わせないようにすることができる。 [0043] Thus, according to the insulated gate semiconductor device according to the invention shown in FIG. 1, the resistance of the above-mentioned current path in the on state as described above, i.e., the ON resistance, the conventional insulated gate semiconductor device shown in FIG. 8 It can be lowered compared with the case of, Therefore, the response speed of the above-mentioned oN state can be obtained faster than in the case of a conventional insulated gate semiconductor device shown in FIG. 8, also described above do not almost no power loss in the semiconductor layer 2 as a drain region in the oN state, it is possible to not only accompanied negligible as to involve.

【0044】 [0044]

【発明の実施の形態2】次に、図2〜図6を伴って、本発明による絶縁ゲート型半導体装置の製法の実施の形態を、図1に示す本発明による絶縁ゲート型半導体装置を製造する場合の実施の形態で述べよう。 [Second Embodiment of the Invention Next, with the Figures 2-6, manufacture of embodiments of the process of the insulated gate semiconductor device according to the present invention, an insulated gate semiconductor device according to the invention shown in FIG. 1 Let Describe in the embodiment of the case to be. 図2〜図6において、図1との対応部分には同一符号を付し、詳細説明を省略する。 In Figures 2-6, the same reference numerals are given to the corresponding parts of FIG. 1, detailed description thereof is omitted.

【0045】図2〜図6に示す本発明による絶縁ゲート型半導体装置の製法は、次に述べる順次の工程をとって、図1に示す本発明による絶縁ゲート型半導体装置を製造する。 [0045] Preparation of 2 to insulated gate semiconductor device according to the invention shown in Figure 6, takes the sequential steps described below, to produce an insulated gate semiconductor device according to the invention shown in FIG.

【0046】すなわち、第1の導電型としてのn型を有し且つ低い比抵抗を有する半導体基板1を用意する(図2A)。 [0046] That is, a semiconductor substrate 1 and having a low specific resistance has a n-type as a first conductivity type (Figure 2A).

【0047】そして、その半導体基板1上に、n型を有し且つ半導体基板1に比し高い比抵抗を有する第1の半導体層2aを形成する(図2B)。 [0047] Then, on the semiconductor substrate 1, to form a first semiconductor layer 2a and having a high specific resistance than the semiconductor substrate 1 has an n-type (Fig. 2B).

【0048】次に、第1の半導体層2aに、半導体基板1側とは反対側の面側から、半導体基板1に達する溝2 Next, the first semiconductor layer 2a, from the side opposite to the semiconductor substrate 1 side, reaching the semiconductor substrate 1 grooves 2
1を形成する(図3C) To form a 1 (Fig. 3C)

【0049】次に、その溝21内に、絶縁層13を、その半導体基板1側とは反対側の面が第1の半導体層2a Next, the groove 21, the insulating layer 13, the surface opposite to its semiconductor substrate 1 side first semiconductor layer 2a
の半導体基板1側とは反対側の面と同じ高さになるように、形成する(図3D)。 The semiconductor substrate 1 side so as to be the same height as the opposite surface, is formed (FIG. 3D). この場合、絶縁層13は、実際上、第1の半導体層2a上に、絶縁層13になる絶縁層を溝21を埋めて、上表面がほぼ平らになる厚さに堆積形成し、次で、その半導体層に対しその上表面からエッチング処理を第1の半導体層2aの上面が現れるまで行うことによって形成することができる。 In this case, the insulating layer 13 is effectively on the first semiconductor layer 2a, an insulating layer formed on the insulating layer 13 filling the groove 21, formed by deposition to a thickness that the upper surface is substantially flat, with the following it can be formed by performing from its top surface to its semiconductor layer to appear etching process the upper surface of the first semiconductor layer 2a.

【0050】次に、第1の半導体層2a及び絶縁層13 Next, the first semiconductor layer 2a and the insulating layer 13
上に、n型を有し且つ半導体基板1に比し高い比抵抗を有する第2の半導体層2bを、第1の半導体層2a及び絶縁層13間に連続延長している態様に、第1の半導体層2aでドレイン領域としての第3の半導体層2を形成するように、形成する(図3E)。 Above, the second semiconductor layer 2b and having a high specific resistance than the semiconductor substrate 1 has an n-type, the embodiment is continuous extending between the first semiconductor layer 2a and the insulating layer 13, the first third to form the semiconductor layer 2 in the semiconductor layer 2a serving as the drain region is formed (Fig. 3E). この場合、第1の半導体層2aは、実際上、第1の半導体層2a及び絶縁層13上に、第1の半導体層2aになる半導体層を堆積形成し、次にその半導体層を、それに対する熱処理によって、単結晶化し、次にその単結晶化された半導体層内にn型不純物(例えば燐)を導入することによって形成することができる。 In this case, the first semiconductor layer 2a is effectively on the first semiconductor layer 2a and the insulating layer 13, a semiconductor layer formed on the first semiconductor layer 2a is deposited, then the semiconductor layer, it by heat treatment of the can single-crystallized, then formed by introducing n-type impurities (e.g., phosphorus) in the single crystal semiconductor layer. なお、図3Eにおいては、第2の半導体層2bが、第1の半導体層2aとの間に界面を形成して形成されているように示されているが、実際上、第2 In the FIG. 3E, the second semiconductor layer 2b is illustrated as being formed by forming an interface between the first semiconductor layer 2a, in practice, the second
の半導体層2bは、第1の半導体層2aとの間で界面を形成せずに形成される。 Semiconductor layer 2b is formed without forming an interface between the first semiconductor layer 2a. 従って、爾後の図では、第1及び第2の半導体層2a及び2bの構成が第3の半導体層2であるとして示す。 Thus, in the figure of the subsequent shows a configuration of the first and second semiconductor layers 2a and 2b is the third semiconductor layer 2.

【0051】次に、第3の半導体層2の半導体基板1側とは反対側の面上に、ゲート絶縁層6を形成する(図4 Next, the third semiconductor layer 2 of the semiconductor substrate 1 side on the opposite surface, a gate insulating layer 6 (FIG. 4
F)。 F).

【0052】次に、第3の半導体層2内に、絶縁層13 Next, the third semiconductor layer 2, the insulating layer 13
上において、半導体基板1側とは反対側の面側から、第1の導電型としてのn型とは反対の第2の導電型としてのp型を有する第1の半導体領域3を、チャンネル形成用領域として、絶縁層13に達する深さに形成する(図4G)。 In the above, from the opposite side surface side of the semiconductor substrate 1 side, and the n-type as a first conductivity type first semiconductor region 3 having a p-type as a second conductivity type opposite the channel formation as use area, to a depth reaching the insulating layer 13 (FIG. 4G). この場合、第1の半導体領域3は、実際上、p In this case, the first semiconductor region 3 is, in effect, p
型不純物(例えばボロン)のイオンを、第3の半導体層2内に、ゲート絶縁層6を通じて打ち込み、次で熱処理を施すことによって形成することができる。 The ion type impurity (e.g., boron), the third semiconductor layer 2, implanted through the gate insulating layer 6 can be formed by heat treatment in the following.

【0053】次に、第1の半導体領域3内に、半導体基板1側とは反対側の面側から、p型を有し且つ第1の半導体領域3に比し低い比抵抗を有する第2の半導体領域4を、電極連結用領域として形成する(図4H)。 Next, the first semiconductor region 3, from the side opposite to the semiconductor substrate 1 side, a has a lower specific resistance than the and the first semiconductor region 3 has a p-type 2 the semiconductor region 4 is formed as an electrode connecting region (Figure 4H). この場合、第2の半導体領域4は、実際上、p型不純物(例えばボロン)のイオンを、第1の半導体領域3内に、ゲート絶縁層6を通じて打ち込み、次に熱処理を施すことによって形成することができる。 In this case, the second semiconductor region 4 is, in effect, the ions of the p-type impurity (e.g., boron), the first semiconductor region 3, the implantation through the gate insulating layer 6, and then formed by a heat treatment be able to.

【0054】次に、第1の半導体領域3内に、半導体基板1側とは反対側の面側から、n型を有する第3の半導体領域5を、ソース領域として形成する(図5I)。 Next, the first semiconductor region 3, the semiconductor substrate 1 side from the side opposite to the third semiconductor region 5 having an n-type, are formed as a source region (Fig. 5I). この場合、第3の半導体領域5は、実際上、n型不純物(例えば燐)のイオンを、第1の半導体領域3内に、ゲート絶縁層6を通じて打ち込み、次に熱処理を施すことによって形成することができる。 In this case, the third semiconductor region 5 is, in effect, the ions of the n-type impurity (e.g. phosphorus), the first semiconductor region 3, the implantation through the gate insulating layer 6, and then formed by a heat treatment be able to.

【0055】次に、ゲート絶縁層6上に、ゲート電極層7を形成する(図5J)。 Next, on the gate insulating layer 6, to form a gate electrode layer 7 (FIG. 5 J). この場合、ゲート電極層7 In this case, the gate electrode layer 7
は、実際上、導電性を与える不純物を導入している多結晶半導体層でなるものとして形成することができる。 May be formed as practically becomes a polycrystalline semiconductor layer that introducing impurities to provide conductivity.

【0056】次に、ゲート電極層7及びゲート絶縁層6 Next, the gate electrode layer 7 and the gate insulating layer 6
に、それらを通じて、第2及び第3の半導体領域4及び5を外部に臨ませる第1の窓10を、フォトリソグラフィ法によって形成する(図5K)。 , They through the first window 10 for exposing the second and third semiconductor regions 4 and 5 to the outside, is formed by photolithography (Fig. 5K).

【0057】次に、ゲート電極層7上に、それとゲート絶縁層6とにそれを通じて形成された第1の窓10を埋めて延長している層間絶縁層11を形成する(図6 Next, on the gate electrode layer 7, therewith to form an interlayer insulating layer 11 which is extended to fill the first window 10 formed therethrough in a gate insulating layer 6 (FIG. 6
L)。 L).

【0058】次に、層間絶縁層11に、ゲート電極層7 Next, the interlayer insulating layer 11, a gate electrode layer 7
及びゲート絶縁層6にそれに通じて形成された第1の窓10を埋めている部において、第2及び第3の半導体領域4及び5を外部に臨ませる第2の窓12を形成する(図6M)。 And in part that fills the first window 10 formed through it to the gate insulating layer 6, to form a second window 12 for exposing the semiconductor regions 4 and 5 of the second and third to the outside (FIG. 6M).

【0059】次に、層間絶縁層11上に、それに形成された第2の窓12を通じて、第2及び第3の半導体領域4及び5とオーミックに連結しているソース電極層8を形成する(図7N)。 Next, on the interlayer insulating layer 11, through the second window 12 formed therein, to form the second and third semiconductor regions 4 and 5 and the source electrode layer 8 which is connected to the ohmic ( Figure 7N).

【0060】次に、半導体基板1の第3の半導体層2側とは反対側の面上に、半導体基板1とオーミックに連結しているドレイン電極層9を形成する(図7N)。 Next, the third semiconductor layer 2 side of the semiconductor substrate 1 on the opposite surface, forming a drain electrode layer 9 that is connected to the semiconductor substrate 1 and the ohmic (Figure 7N).

【0061】以上が、本発明による絶縁ゲート型半導体装置の製法の実施の形態である。 [0061] The above is the embodiment of the process of the insulated gate semiconductor device according to the present invention. このような本発明による絶縁ゲート型半導体装置の製法によれば、上述したところから明らかなように、図1に示す本発明による絶縁ゲート型半導体装置を、容易に製造することができる。 According to manufacturing method of such an insulated gate semiconductor device according to the present invention, as is clear from the above, the insulated gate semiconductor device according to the invention shown in FIG. 1, can be easily produced.

【0062】なお、上述においては、本発明による絶縁ゲート型半導体装置、及びその製法のそれぞれにおいて、1つの実施の形態を示したに留まり、例えば、上述した本発明による絶縁ゲート型半導体装置の製法の実施の形態において、半導体基板1と連結しているドレイン電極層9を、ゲート絶縁層6上にゲート電極層7を形成して後、ゲート電極層7及びゲート絶縁層6にそれを通じて第1の窓10を形成する工程の前において、または、ゲート電極層7上に層間絶縁層11を形成して後、 [0062] In the above, the insulated gate semiconductor device according to the present invention, and in each of their preparation, stays showed one embodiment, for example, preparation of an insulated gate semiconductor device according to the present invention described above in embodiments, the drain electrode layer 9 that is connected to the semiconductor substrate 1, after forming a gate electrode layer 7 is formed on the gate insulating layer 6, through which the gate electrode layer 7 and the gate insulating layer 6 first before the step of forming the window 10, or, after forming the interlayer insulating layer 11 on the gate electrode layer 7,
層間絶縁層11に第2の窓12を形成する工程前において、形成することもでき、その他、本発明の精神を脱することなしに種々の変型、変更をなし得るであろう。 Before the step of forming an interlayer insulating layer 11 to the second window 12, it can be formed, that other various modifications without disengaging the spirit of the present invention will be made the changes.

【0063】 [0063]

【発明の効果】本発明による絶縁ゲート型半導体装置によれば、ドレイン領域としての半導体層の比抵抗を低くすることができ、このため、スイッチング素子としての機能を高速に得ることができ、また、ドレイン領域としての半導体層において電力損失をほとんど伴わせないようにすることができる。 According to the insulated gate semiconductor device according to the present invention, it is possible to lower the specific resistance of the semiconductor layer as a drain region, this makes it possible to obtain a function as a switching element at high speed, also , it is possible to not almost no power loss in the semiconductor layer as a drain region.

【0064】また、本発明による絶縁ゲート型半導体装置の製法によれば、そのような優れた作用・効果の得られる絶縁ゲート型半導体装置を、容易に製造することができる。 [0064] Further, according to the manufacturing method of an insulated gate semiconductor device according to the present invention, such excellent insulation gate type semiconductor device capable of obtaining operations and effects can be easily manufactured.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】本発明による絶縁ゲート型半導体装置の実施の形態を示す略線的断面図である。 1 is a schematic cross sectional view showing an embodiment of an insulated gate semiconductor device according to the present invention.

【図2】本発明による絶縁ゲート型半導体装置の製法の実施の形態を示す、順次の工程における略線的断面図である。 Figure 2 shows an embodiment of a method of an insulated gate semiconductor device according to the present invention, is a schematic cross sectional view of sequential steps.

【図3】本発明による絶縁ゲート型半導体装置の製法の実施の形態を示す、図2に示す順次の工程に続く略線的断面図である。 Figure 3 shows an embodiment of a method of an insulated gate semiconductor device according to the present invention, it is Ryakusen sectional view following the sequential steps shown in FIG.

【図4】本発明による絶縁ゲート型半導体装置の製法の実施の形態を示す、図3に示す順次の工程に続く略線的断面図である。 Figure 4 shows an embodiment of a method of an insulated gate semiconductor device according to the present invention, it is Ryakusen sectional view following the sequential steps shown in FIG.

【図5】本発明による絶縁ゲート型半導体装置の製法の実施の形態を示す、図4に示す順次の工程に続く略線的断面図である。 Figure 5 shows an embodiment of a method of an insulated gate semiconductor device according to the present invention, it is Ryakusen sectional view following the sequential steps shown in FIG.

【図6】本発明による絶縁ゲート型半導体装置の製法の実施の形態を示す、図5に示す順次の工程に続く略線的断面図である。 Figure 6 shows an embodiment of a method of an insulated gate semiconductor device according to the present invention, it is Ryakusen sectional view following the sequential steps shown in FIG.

【図7】本発明による絶縁ゲート型半導体装置の製法の実施の形態を示す、図6に示す順次の工程に続く略線的断面図である。 Figure 7 shows an embodiment of a method of an insulated gate semiconductor device according to the present invention, it is Ryakusen sectional view following the sequential steps shown in FIG.

【図8】従来の絶縁ゲート型半導体装置を示す略線的断面図である。 8 is a schematic cross sectional view showing the conventional insulated gate semiconductor device.

【符号の説明】 DESCRIPTION OF SYMBOLS

1 半導体基板 2 半導体層 3、4、5 半導体領域 6 ゲート絶縁層 7 ゲート電極層 8 ソース電極層 9 ドレイン電極層 10 窓 11 層間絶縁層 12 窓 13 絶縁層 1 semiconductor substrate 2 the semiconductor layer 3, 4, 5 the semiconductor region 6 the gate insulating layer 7 gate electrode layer 8 source electrode layer 9 drain electrode layer 10 a window 11 interlayer insulating layer 12 a window 13 insulating layer

フロントページの続き (72)発明者 酒井 達郎 東京都新宿区西新宿3丁目19番2号 日本 電信電話株式会社内 (72)発明者 谷内 利明 東京都新宿区西新宿3丁目19番2号 日本 電信電話株式会社内 Of the front page Continued (72) inventor Tatsuo Sakai, Shinjuku-ku, Tokyo Nishi 3-chome 19th No. 2 Nippon Telegraph and Telephone Corporation within (72) inventor Toshiaki Yachi Tokyo Nishi-Shinjuku, Shinjuku-ku, 3-chome 19th No. 2 Nippon Telegraph the telephone Company

Claims (2)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】第1の導電型を有し且つ低い比抵抗を有する半導体基板と、 その主面上に形成され、且つ第1の導電型を有し且つ上記半導体基板に比し高い比抵抗を有する、ドレイン領域としての半導体層とを有し、 上記半導体層内に、上記半導体基板側とは反対側の面側から、第1の導電型とは反対の第2の導電型を有する第1の半導体領域が、チャンネル形成用領域として形成され、 上記第1の半導体領域内に、上記半導体基板側とは反対側の面側から、第2の導電型を有し且つ当該第1の半導体領域に比し低い比抵抗を有する第2の半導体領域が、 And 1. A semiconductor substrate and having a low specific resistance has a first conductivity type, formed on its main surface, and the first has a conductivity type and a high specific resistance compared to the semiconductor substrate having, and a semiconductor layer as a drain region, in the semiconductor layer, from the side opposite to the above-mentioned semiconductor substrate, the second and the first conductivity type having a second conductivity type opposite 1 semiconductor region is formed as a channel forming region, said first semiconductor region, from the side opposite to the above-mentioned semiconductor substrate, and the first semiconductor having a second conductivity type a second semiconductor region having a lower specific resistance than the region,
    電極連結用領域として形成されているとともに、第1の導電型を有する第3の半導体領域が、ソース領域として形成され、 上記第1の半導体領域の上記半導体基板側とは反対側の主面上に、ゲート絶縁層を介して、ゲート電極層が形成され、 上記第2及び第3の半導体領域に、上記半導体基板側とは反対側において、ソース電極層が、オーミックに連結され、 上記半導体基板に、上記半導体層側とは反対側において、ドレイン電極層が、オーミックに連結されている絶縁ゲート型半導体装置において、 上記半導体層内に、絶縁層が、上記半導体基板及び上記第1の半導体領域間にそれらと接した態様で延長して形成されていることを特徴とする縦形絶縁ゲート半導体装置。 Together it is formed as an electrode connecting region, a third semiconductor region having a first conductivity type, formed as a source region, the opposite side of the main surface and the semiconductor substrate side of the first semiconductor region to, via the gate insulating layer, a gate electrode layer is formed, and the second and third semiconductor regions, and the semiconductor substrate side in the opposite side, the source electrode layer is connected to the ohmic, the semiconductor substrate , in opposite to the semiconductor layer side, the drain electrode layer, the insulated gate semiconductor device which is connected to the ohmic and the semiconductor layer, an insulating layer, the semiconductor substrate and the first semiconductor region vertical insulated gate semiconductor device characterized by being formed extending in a manner in contact with them during.
  2. 【請求項2】第1の導電型を有し且つ低い比抵抗を有する半導体基板を用意する工程と、 上記半導体基板上に、第1の導電型を有し且つ上記半導体基板に比し高い比抵抗を有する第1の半導体層を形成する工程と、 上記第1の半導体層に、上記半導体基板側とは反対側の面側から、上記半導体基板に達する溝を形成する工程と、 上記溝内に、絶縁層を、その上記半導体基板側とは反対側の面が上記第1の半導体層の上記半導体基板側とは反対側の面と同じ高さになるように、形成する工程と、 上記第1の半導体層及び上記絶縁層上に、第1の導電型を有し且つ上記半導体基板に比し高い比抵抗を有する第2の半導体層を、上記第1の半導体層及び上記絶縁層間に連続延長している態様に、上記第1の半導体層でドレイン領域としての第3の 2. A process for preparing a semiconductor substrate and having a low specific resistance has a first conductivity type, on the semiconductor substrate, a high specific compared to and the semiconductor substrate having a first conductivity type forming a first semiconductor layer having a resistance, to the first semiconductor layer, from the side opposite to the above-mentioned semiconductor substrate, forming a trench reaching the semiconductor substrate, said groove in the insulating layer, and the process and its the semiconductor substrate side as the surface on the opposite side is flush with the opposite surface to the above semiconductor substrate of the first semiconductor layer, to form, the the first semiconductor layer and the insulating layer, the second semiconductor layer and having a higher resistivity than in the semiconductor substrate having a first conductivity type, in said first semiconductor layer and the insulating interlayer the aspects are continuous extension, the third as a drain region in the first semiconductor layer 半導体層を形成するように、形成する工程と、 上記第3の半導体層の上記半導体基板側とは反対側の面上に、ゲート絶縁層を形成する工程と、 上記第3の半導体層内に、上記絶縁層上において、上記半導体基板側とは反対側の面側から、第1の導電型とは反対の第2の導電型を有する第1の半導体領域を、チャンネル形成用領域として、上記絶縁層に達する深さに形成する工程と、 上記第1の半導体領域内に、上記半導体基板側とは反対側の面側から、第2の導電型を有し且つ当該第1の半導体領域に比し低い比抵抗を有する第2の半導体領域を、 So as to form a semiconductor layer, and forming, on the opposite side of the surface and the semiconductor substrate side of the third semiconductor layer, forming a gate insulating layer, to the third semiconductor layer in the insulating layer, from the side opposite to the above-mentioned semiconductor substrate, the first semiconductor region and the first conductivity type having a second conductivity type opposite, as a channel forming region, the forming a depth reaching the insulating layer, to the first semiconductor region, from the side opposite to the above-mentioned semiconductor substrate, the and the first semiconductor region having a second conductivity type a second semiconductor region having a lower specific resistance than,
    電極連結用領域として形成する工程と、 上記第1の半導体領域内に、上記半導体基板側とは反対側の面側から、第1の導電型を有する第3の半導体領域を、ソース領域として形成する工程と、 上記ゲート絶縁層上に、ゲート電極層を形成する工程と、 上記ゲート電極層及び上記ゲート絶縁層に、それらを通じて、上記第2及び第3の半導体領域を外部に臨ませる第1の窓を形成する工程と、 上記ゲート電極層上に、上記第1の窓を埋めて延長している層間絶縁層を形成する工程と、 上記層間絶縁層に、上記第1の窓を埋めている部において、上記第2及び第3の半導体領域を外部に臨ませる第2の窓を形成する工程と、 上記層間絶縁層上に、上記第2の窓を通じて、上記第2 Forming an electrode connecting region, to the first semiconductor region formed from the surface side opposite to the above-mentioned semiconductor substrate, the third semiconductor region having a first conductivity type, a source region a step of, on the gate insulating layer, forming a gate electrode layer, to the gate electrode layer and the gate insulating layer, through which, first for exposing the second and third semiconductor regions to the outside forming a window, to the gate electrode layer, forming an interlayer insulating layer which extends to fill the first window, in the interlayer insulating layer, filling said first window in are parts, forming a second window for exposing the second and third semiconductor regions to the outside, in the interlayer insulating layer, through the second window, the second
    及び第3の半導体領域とオーミックに連結しているソース電極層を形成する工程と、 上記半導体基板の上記第3の半導体層側とは反対側の面上に、上記半導体基板とオーミックに連結しているドレイン電極層を形成する工程とを有することを特徴とする絶縁ゲート型半導体装置の製法。 And forming a third source electrode layer that is connected to the semiconductor region and the ohmic of, on the surface opposite to the aforementioned third semiconductor layer side of the semiconductor substrate, and connected to the semiconductor substrate in ohmic preparation of an insulated gate semiconductor device characterized by a step of forming a drain electrode layer are.
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