JP2000150676A - Non-volatile semiconductor memory and its manufacture - Google Patents

Non-volatile semiconductor memory and its manufacture

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Abstract

PROBLEM TO BE SOLVED: To reduce a cell area and voltage applied to a cell at each operation by improving writing efficiency and erasing efficiency.
SOLUTION: In this method for manufacture, a gate insulating film 12 is formed on a semiconductor substrate 11, a conductive film 13 is further formed on the gate insulating film 12, semiconductor areas 14 and 15 are formed in self-matching manner against the semiconductor substrate 11 so as to face side walls of the conductive film 13, conductor side wall parts 16 are additionally formed on the side walls of the conductive film 13 so as to protrude from the upper surface thereof and further to overlap with the semiconductor areas 14 and 15, a gate insulating film 17 is so formed as to coat the conductive film 13 and the conductor side wall parts 16, and a conductive film 18 is further formed thereon. The conductive film 13 and the conductor side wall parts 16 are treated as a floating gate FG of a memory cell 10, and the conductive film 18 is treated as a control gate CG thereof.
COPYRIGHT: (C)2000,JPO

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【発明の属する技術分野】本発明は、半導体記憶装置に係り、より詳細には、フローティングゲートとコントロールゲートが積層された二重ゲート構造をもつメモリセルを有する不揮発性半導体記憶装置、例えば消去及びプログラム可能な読み出し専用メモリ(EPROM)、電気的に消去及びプログラム可能な読み出し専用メモリ(EEPROM)、EEPROMの一種である一括消去が可能なフラッシュ・メモリ等、及びその製造方法に関する。 BACKGROUND OF THE INVENTION The present invention relates to a semiconductor memory device, and more particularly, a nonvolatile semiconductor memory device having a memory cell having a double gate structure in which a floating gate and a control gate are stacked, for example, erase and programmable read-only memory (EPROM), electrically erasable and programmable read-only memory (EEPROM), which is one type collective erasing flash memory or the like capable of EEPROM, and a manufacturing method thereof.

【0002】 [0002]

【従来の技術】図1は従来技術に係るフラッシュ・メモリにおけるメモリセルの作製工程を概略的に示したものである。 BACKGROUND OF THE INVENTION FIG 1 shows a manufacturing process of a memory cell in a flash memory according to the prior art schematically.

【0003】先ず、最初の工程(図1(a)参照)では、半導体(例えばp型シリコン)の基板1上に素子分離用の絶縁膜2として酸化膜を例えば熱酸化法により4 [0003] First, in the first step (see FIG. 1 (a)), a semiconductor (e.g., p-type silicon) oxide film, for example, a thermal oxidation method as an insulating film 2 for element isolation on the substrate 1 of 4
00nm〜800nm程度形成し、更に第1のゲート絶縁膜となるべき酸化膜3を熱酸化法により10nm程度形成した後、全面にフローティングゲートとなるべき多結晶シリコン膜4を130nm程度形成し、不純物として例えばリン(P)等を多結晶シリコン膜4に注入する。 It formed about 00Nm~800nm, further after 10nm approximately is formed by the first thermal oxidation an oxide film 3 to be a gate insulating film, a polycrystalline silicon film 4 to be a floating gate formed about 130nm over the entire surface, the impurity and to be injected for example, phosphorus (P) or the like in the polycrystalline silicon film 4. 次に、第2のゲート絶縁膜となるべき酸化膜5を熱酸化法により20nm程度形成した後、全面にコントロールゲートとなるべき多結晶シリコン膜6を150nm Next, after the oxide film 5 to become the second gate insulating film is formed 20nm about by thermal oxidation, the polycrystalline silicon film 6 to be a control gate on the entire surface 150nm
程度形成し、不純物として例えばリン(P)等を多結晶シリコン膜6に注入する。 And extent formed, implanted as for example phosphorus (P) in the polycrystalline silicon film 6 impurities.

【0004】次の工程(図1(b)参照)では、フォトリソグラフィ技術を用いてコントロールゲートのレジストパターニング(レジストの塗布)を行い、このレジストをマスクにして多結晶シリコン膜6、酸化膜5、多結晶シリコン膜4及び酸化膜3をエッチングした後、当該レジストを除去する。 [0004] In the next step (see FIG. 1 (b)), is performed using the resist patterning of the control gate (resist coating) by photolithography, the polysilicon film 6 using the resist as a mask, the oxide film 5 after the polycrystalline silicon film 4 and the oxide film 3 is etched to remove the resist. これによって、図示のように半導体基板1上に順次第1のゲート絶縁膜3G、フローティングゲート4G、第2のゲート絶縁膜5G及びコントロールゲート6Gが積層されたスタック構造が完成する。 Thus, the gate insulating film 3G order soon 1 on the semiconductor substrate 1 as shown, the floating gate 4G, a stacked structure in which the second gate insulating film 5G, and a control gate 6G are stacked is completed.

【0005】次の工程(図1(c)参照)では、フォトリソグラフィ技術を用いて、ソース領域を高耐圧にするために半導体基板1と逆導電型の不純物であるリン(P)等を低濃度で注入してn型拡散層7を形成し、更に半導体基板1と逆導電型の不純物である砒素(As) [0005] In the next step (see FIG. 1 (c)), by using a photolithography technique, the phosphorus (P) or the like which are impurities of the semiconductor substrate 1 and the opposite conductivity type to the source region to the high-voltage low the n-type diffusion layer 7 is formed by implanting a concentration, a further impurity in the semiconductor substrate 1 and the opposite conductivity type arsenic (as)
等を高濃度で注入してn型拡散層(ソース領域)8S及びn型拡散層(ドレイン領域)8Dを形成する。 To form a high concentration injected into the n-type diffusion layer (source region) 8S and n-type diffusion layer (drain region) 8D like. 次に、 next,
全面に化学気相成長(CVD)法により絶縁膜として酸化膜を200nm程度成長させた後、異方性のドライエッチングを施してスタック構造(3G,4G,5G,6 After the entire surface of the oxide film is grown approximately 200nm as an insulating film by a chemical vapor deposition (CVD) method, a stacked structure is subjected to anisotropic dry etching (3G, 4G, 5G, 6
G)の側壁に側壁絶縁膜9を形成する。 Forming a sidewall insulating film 9 on the side wall of G).

【0006】最後の工程(図1(d)参照)では、CV [0006] In the final step (see Fig. 1 (d)), CV
D法により層間絶縁膜LSを形成した後、ソース領域8 After forming an interlayer insulating film LS by Method D, a source region 8
S、ドレイン領域8D及びコントロールゲート6Gにそれぞれ到達するコンタクトホールを形成し、各コンタクトホールを充填するように電極配線WS、WD及びWG S, respectively to form a reach contact hole to the drain region 8D and the control gate 6G, electrode wiring WS so as to fill the respective contact holes, WD and WG
をそれぞれ形成してメモリセル構造を完成する。 The respectively formed to complete the memory cell structure.

【0007】このようにして作製されたメモリセルを有する不揮発性半導体記憶装置(フラッシュ・メモリ)において、プログラム動作(書き込み動作)及び消去動作は以下のように行われる。 [0007] In this way, the non-volatile semiconductor memory device having a fabricated memory cell (flash memory), a program operation (write operation) and the erasing operation is carried out as follows. 先ず、書き込み時には、コントロールゲートとドレイン領域の間に正電界が生じるよう電圧を印加し、これによってドレイン領域からホット・エレクトロン(熱電子)を発生させ、この電子をフローティングゲートに注入することで情報の書き込みを行う。 First, at the time of writing, the information by applying a voltage so that the positive electric field is generated between the control gate and the drain region, thereby to generate hot electrons (hot electrons) from the drain region, to inject the electrons into the floating gate writes. 他方、消去時には、コントロールゲートとソース領域の間に負電界が生じるよう電圧を印加し、フローティングゲートからF−N(Fowler-Nordheim) トンネル電流により酸化膜(第1のゲート絶縁膜)を通してソース領域に電子を引き抜くことで情報の消去を行う。 On the other hand, at the time of erasing, by applying a voltage to a negative electric field is generated between the control gate and the source region, the source region through the floating gate F-N (Fowler-Nordheim) tunneling current by an oxide film (first gate insulating film) erasing of information by extracting electrons to.

【0008】 [0008]

【発明が解決しようとする課題】上述したように、不揮発性半導体記憶装置の書き込み動作及び消去動作は、それぞれフローティングゲートへの電子の注入及びフローティングゲートからの電子の引き抜きによって行われるため、各動作特性はフローティングゲートにかかる電圧によって左右される。 [SUMMARY OF THE INVENTION] As described above, the write operation and the erasing operation of the nonvolatile semiconductor memory device, since each performed by drawing electrons from the electron injection and the floating gate to the floating gate, the operation characteristic depends voltage applied to the floating gate. この動作特性を左右するフローティングゲート電圧について、二重ゲート構造をもつメモリセルの概念的な構成を示す図2を参照しながら説明する。 For influencing the floating gate voltage the operating characteristics will be described with reference to FIG. 2 showing a conceptual configuration of a memory cell having a double gate structure.

【0009】図2に示すように、フローティングゲートと基板の間の静電容量をC1、フローティングゲートとコントロールゲートの間の静電容量をC2、フローティングゲートとドレイン領域の間の静電容量をC3、フローティングゲートとソース領域の間の静電容量をC4、 [0009] As shown in FIG. 2, C1 and the capacitance between the floating gate and the substrate, the capacitance between the floating gate and the control gate C2, the capacitance between the floating gate and the drain region C3 , floating gate and the capacitance between the source region C4,
ドレイン電圧をV D 、ソース電圧をV S 、コントロールゲート電圧をV CG 、フローティングゲート電圧をV FG The drain voltage V D, source voltage V S, V CG of the control gate voltage, the floating gate voltage V FG,
フローティングゲートとソース領域がオーバーラップしている部分の領域(面積)をS、消去時にフローティングゲートとソース領域の間の酸化膜(第1のゲート絶縁膜)にかかる電界をE OX 、消去時にフローティングゲートからソース領域に流れるF−Nトンネル電流をI FNとすると、書き込み時のフローティングゲート電圧(V Floating region of the portion where the floating gate and the source region overlap (area) S, an electric field applied to the oxide film between the floating gate and the source region (first gate insulating film) E OX, during the erase during the erase When an FN tunneling current flowing from the gate to the source region and I FN, the floating gate voltage at the time of writing (V
FG(W)とする)、消去時のフローティングゲート電圧(V FG(E)とする)及びF−Nトンネル電流I FNは、それぞれ以下の式(1)、(2)及び(3)で表される。 Table with FG (W) to be), the floating gate voltage and (V FG (E)) and FN tunneling current I FN of erasing, each of the following formula (1), (2) and (3) It is.

【0010】 V FG(W) ={C2/(C1+C2+C3+C4)}V CG +{C3/(C1+C2+C3+C4)}V D ………(1) V FG(E) ={C2/(C1+C2+C3+C4)}V CG +{C4/(C1+C2+C3+C4)}V S ………(2) I FN =A FN・S・E OX 2・exp(B FN /E OX ) …………………(3) ここに、式(3)におけるA FN及びB FNは定数を表している。 [0010] V FG (W) = {C2 / (C1 + C2 + C3 + C4)} V CG + {C3 / (C1 + C2 + C3 + C4)} V D ......... (1) V FG (E) = {C2 / (C1 + C2 + C3 + C4)} V CG + {C4 / (C1 + C2 + C3 + C4)} V S ......... (2) I FN = a FN · S · E OX 2 · exp (B FN / E OX) ..................... (3) here, the formula ( a FN and B FN in 3) represents a constant.

【0011】式(1)から、コントロールゲート電圧V [0011] The formulas (1), the control gate voltage V
CGとドレイン電圧V Dが一定であるとすると、静電容量C2,C3が大きければ大きいほど書き込み時のフローティングゲート電圧V FG(W)は大きくなる。 If CG and the drain voltage V D is constant, the capacitance C2, the time of writing as C3 is larger the floating gate voltage V FG (W) increases. この書き込み時のフローティングゲート電圧V FG(W)は、大きければ大きいほどフローティングゲートに注入される電子の量が多くなって書き込み時間を短縮できるので、大きい方が好ましい。 Floating gate voltage V FG at the time of write (W), so can reduce the larger the amount of electrons injected into the floating gate becomes most write time is greater, the greater are preferred. このためには、静電容量C2,C3を大きくする必要がある。 For this purpose, it is necessary to increase the capacitance C2, C3.

【0012】同様にして、式(2)から、コントロールゲート電圧V CGとソース電圧V Sが一定であるとすると、静電容量C2が大きければ大きいほど消去時のフローティングゲート電圧V FG(E)は大きくなる。 [0012] Similarly, equation (2), the control gate voltage V CG and the source voltage V S is constant, the floating gate voltage V FG (E) at the time of erasing the greater the electrostatic capacitance C2 It increases. この消去時のフローティングゲート電圧V FG(E)は、大きければ大きいほどフローティングゲートから引き抜かれる電子の量が多くなって消去時間を短縮できるので、大きい方が好ましい。 This erasing of the floating gate voltage V FG (E) can shorten the erase time increasingly amount of electrons extracted from the floating gate the larger, the larger is preferable. このためには、静電容量C2を大きくする必要がある。 For this purpose, it is necessary to increase the capacitance C2.

【0013】また、式(3)から、第1のゲート絶縁膜にかかる電界E OXが一定であるとすると、フローティングゲートとソース領域のオーバーラップ部分の面積Sが大きければ大きいほどF−Nトンネル電流I FNが増大して消去時間の短縮を図ることができるので、オーバーラップ部分の面積Sは大きい方が好ましい。 Further, from equation (3), the electric field E OX of the first gate insulating film is constant, larger the F-N tunneling larger the area S of the overlap portion of the floating gate and the source region since the current I FN can be shortened by increasing the erase time, the area S of the overlap portion is larger the better.

【0014】図2から理解されるように、静電容量C2 [0014] As can be understood from FIG. 2, the capacitance C2
は、フローティングゲートとコントロールゲートの対向面積の大きさに比例し、第2のゲート絶縁膜の厚さに反比例する。 Is proportional to the magnitude of the facing area between the floating gate and the control gate, is inversely proportional to the thickness of the second gate insulating film. また、静電容量C3は、フローティングゲートとドレイン領域がオーバーラップしている部分の面積に比例し、第1のゲート絶縁膜の厚さに反比例する。 Moreover, the capacitance C3 is floating gate and the drain region is proportional to the area which overlaps, and inversely proportional to the thickness of the first gate insulating film. また、F−Nトンネル電流I FNは、フローティングゲートとソース領域がオーバーラップしている部分の面積(S)に比例する。 Furthermore, FN tunneling current I FN is proportional to the area of the portion where the floating gate and the source region overlap (S).

【0015】従って、各静電容量C2,C3及びF−N [0015] Accordingly, the capacitances C2, C3 and F-N
トンネル電流I FNを大きくするためには、各ゲート絶縁膜を薄くするか、或いはフローティングゲートのドレイン/ソース領域に対するオーバーラップ部分の面積又はコントロールゲートとの対向面積を大きくする必要がある。 To increase the tunneling current I FN, either thin the gate insulating film, or it is necessary to increase the facing area between the area or the control gate of the overlap portion with respect to the drain / source region of the floating gate. この場合、各ゲート絶縁膜を薄くする方法は、その絶縁性を確保する観点からその厚さを薄くする程度にも限界があるため、むしろフローティングゲートとドレイン/ソース領域のオーバーラップ部分の面積等を大きくする方法が有効である。 In this case, a method of thinning the respective gate insulating films, because there is a limit to the extent to thin its thickness from the viewpoint of securing the insulating properties, but rather the area of ​​the overlap portion of the floating gate and the drain / source regions, and the like methods for increasing is valid.

【0016】これに関して、上述した従来技術(図1参照)では、フローティングゲート4Gの側壁に側壁絶縁膜9が形成されていたため、フローティングゲート4G [0016] In this regard, in the prior art described above (see FIG. 1), since the sidewall insulating film 9 is formed in the sidewall of the floating gate 4G, the floating gate 4G
に対して半導体基板1に自己整合的に形成されたソース領域8S及びドレイン領域8Dに対しフローティングゲート4Gがオーバーラップする部分の面積は、それほど大きくなかった。 The area of ​​a portion where the floating gate 4G overlap to self-formed source region 8S and the drain region 8D in the semiconductor substrate 1, was not so large relative. つまり、静電容量C3の大きさ及びフローティングゲートとソース領域のオーバーラップ部分の面積Sの大きさは、必ずしも十分ではなく、むしろ小さかった。 In other words, the size of the area S of the size and the floating gate and the overlapped portion of the source region of the capacitance C3 is not always sufficient, it was rather small.

【0017】静電容量C2,C3の大きさが小さいと、 [0017] When the magnitude of the capacitance C2, C3 is small,
式(1)から、同じ電圧V CG ,V Dに対して書き込み時のフローティングゲート電圧V FG(W)は相対的に低下する。 From equation (1), the same voltage V CG, a floating gate voltage at the time of writing to V D V FG (W) is relatively decreased. その結果、フローティングゲートへの電子の注入効率(すなわち書き込み効率)が低下し、書き込みに要する時間が長くなるといった問題が生じる。 As a result, the injection efficiency of electrons into the floating gate (i.e. writing efficiency) is lowered, a problem time is longer required for writing occurs.

【0018】他方、静電容量C2の大きさが小さく、フローティングゲートとソース領域のオーバーラップ部分の面積(S)がそれほど大きくないと、式(2)及び(3)から、同じ電圧V CG ,V Sに対して消去時のフローティングゲート電圧V FG(E)は相対的に低下し、また、F−Nトンネル電流I FNも相対的に減少する。 [0018] On the other hand, small size of the capacitance C2, the floating gate and the area of the overlapping portion of the source region (S) is not so large, the equation (2) and (3), the same voltage V CG, V S floating gate voltage V FG during erase respect (E) is relatively decreased, also, FN tunneling current I FN also relatively reduced. その結果、F−Nトンネル電流I FNによるフローティングゲートからソース領域への電子の引き抜き効率(すなわち消去効率)が低下し、消去に要する時間が長くなるといった問題が生じる。 As a result, electrons are extracted efficiency from the floating gate to the source region (ie erasing efficiency) is lowered by the FN tunnel current I FN, problem time required becomes longer erase occurs.

【0019】また、上述した従来技術では、フローティングゲートとコントロールゲートの間の静電容量C2を増やそうとすると、両者間の対向面積を大きくしなければならない。 Further, in the prior art described above, when trying to increase the capacitance C2 between the floating gate and the control gate, it is necessary to increase the facing area between them. これは、個々のメモリセルの面積の増大につながり、ひいては集積度の低下につながるので、改善の余地がある。 This leads to an increase in the area of ​​each memory cell, the thus leads to a reduction of the degree of integration, there is room for improvement.

【0020】さらに、上述した従来技術では、各静電容量C2,C3の大きさ及びフローティングゲートとソース領域のオーバーラップ部分の面積(S)の大きさが十分ではないため、書き込み効率及び消去効率の向上のために各々のフローティングゲート電圧V FG(W) ,V Furthermore, since in the prior art described above, is not sufficient size of the area (S) of the size and the floating gate and the overlapped portion of the source region of each of the electrostatic capacitance C2, C3, the write efficiency and erasing efficiency each of the floating gate voltage V FG (W) for the improvement, V
FG(E)を大きくしようとすると、メモリセルにかかる電圧V CG ,V D ,V Sを大きくしなければならない。 If you try to increase the FG (E), it is necessary to increase the voltage V CG applied to the memory cell, V D, the V S. これは、不揮発性半導体記憶装置の消費電力の増大につながるので、好ましくない。 Since this leads to an increase in the power consumption of the nonvolatile semiconductor memory device, which is not preferable.

【0021】本発明は、上述した従来技術における課題に鑑み創作されたもので、書き込み効率及び消去効率を向上させると共に、セル面積の縮小化及び各動作時のセルにかかる電圧の低減化を図ることができる不揮発性半導体記憶装置及びその製造方法を提供することを目的とする。 [0021] The present invention has been created in view of the problems of the prior art described above, improves the writing efficiency and erasing efficiency, achieve a reduction of the voltage applied to the reduction and cell during the operation of the cell area and an object thereof is to provide a nonvolatile semiconductor memory device and a manufacturing method thereof capable.

【0022】 [0022]

【課題を解決するための手段】図3は本発明に係る不揮発性半導体記憶装置の原理構成を示す。 Means for Solving the Problems] FIG. 3 shows the principle configuration of a nonvolatile semiconductor memory device according to the present invention.

【0023】図3に示すように、本発明に係る不揮発性半導体記憶装置は、フローティングゲートとコントロールゲートが積層された二重ゲート構造をもつメモリセル10を有することを前提とし、メモリセル10が、一導電型の半導体基板11と、半導体基板11上に形成された第1のゲート絶縁膜12と、第1のゲート絶縁膜12 As shown in FIG. 3, the non-volatile semiconductor memory device according to the present invention, assume that a memory cell 10 having a double gate structure in which a floating gate and a control gate are stacked, the memory cell 10 , a semiconductor substrate 11 of one conductivity type, a first gate insulating film 12 formed on the semiconductor substrate 11, a first gate insulating film 12
上に形成され、フローティングゲートFGの一部分を構成する第1の導電膜13と、第1の導電膜13の側壁に対して半導体基板11に自己整合的にそれぞれ形成された、半導体基板11と逆導電型の第1及び第2の半導体領域14,15と、第1の導電膜13の上面から突出するようにその側壁に付加的に且つ第1,第2の半導体領域14,15とオーバーラップするように形成され、フローティングゲートFGの残りの部分を構成する導電体側壁部16と、第1の導電膜13及び導電体側壁部16 Formed thereon, the first conductive film 13 constituting a portion of the floating gate FG, respectively self-aligned manner are formed on the semiconductor substrate 11 to the side walls of the first conductive film 13, the semiconductor substrate 11 and the opposite the first and second semiconductor regions 14 and 15 of the conductivity type, additionally and first, overlap the second semiconductor regions 14 and 15 in the side wall thereof so as to protrude from the upper surface of the first conductive film 13 is formed to a conductor side wall portion 16 which constitutes the remainder of the floating gate FG, the first conductive film 13 and the conductor side wall portion 16
を覆うように形成された第2のゲート絶縁膜17と、第2のゲート絶縁膜17上に形成され、コントロールゲートCGを構成する第2の導電膜18とを有することを特徴とする。 A second gate insulating film 17 formed so as to cover the, is formed on the second gate insulating film 17, and having a second conductive film 18 constituting the control gate CG.

【0024】本発明に係る不揮発性半導体記憶装置のメモリセル10の構成によれば、フローティングゲートF According to the configuration of the memory cell 10 of the non-volatile semiconductor memory device according to the present invention, the floating gate F
G(第1の導電膜13及び導電体側壁部16)とコントロールゲートCG(第2の導電膜18)の間に導電体側壁部16の形状に依存した段差が形成されるので、フローティングゲートFGとコントロールゲートCGの対向面積は相対的に増大し、この部分の静電容量(図2の静電容量C2)は増大する。 G since level difference depending on the shape of the conductor side wall portion 16 between the (first conductive film 13 and the conductor side wall portion 16) and the control gate CG (the second conductive film 18) is formed, the floating gate FG an opposing area of ​​the control gate CG is relatively increased, the capacitance of this portion (the capacitance C2 of FIG. 2) is increased. また、本来のフローティングゲートの部分(第1の導電膜13)の側壁に付加的なフローティングゲートとして機能する導電体側壁部16が設けられているので、第1の導電膜13の側壁に対して半導体基板11に自己整合的に形成された第1,第2の半導体領域14,15に対しフローティングゲートFG Further, since the conductor side wall portion 16 which functions as an additional floating gate on the side wall portions of the original floating gate (first conductive film 13) is provided, to the side walls of the first conductive film 13 first, floating gate FG to the second semiconductor regions 14 and 15 are self-aligned manner on the semiconductor substrate 11
がオーバーラップする部分の面積S1,S2は相対的に増大し、当該部分の静電容量(図2の静電容量C3)も増大する。 There part of the area S1, S2 overlap is relatively increased, the electrostatic capacity of the portion (the capacitance C3 in FIG. 2) also increases.

【0025】従って、上述した式(1)から理解されるように、静電容量C2及びC3の増大により、同じV CG [0025] Thus, as understood from equation (1) described above, by increasing the capacitance C2 and C3, the same V CG
及びV Dに対して書き込み時にフローティングゲートにかかる実効的な電圧V FG(W)は大きくなり、その結果、 And V D effective voltage V FG (W) according to the floating gate during writing to increases, as a result,
フローティングゲートに注入される電子の量は多くなり(書き込み効率の向上)、それに応じて書き込み時間が短縮され、メモリ素子の書き込み特性が向上する。 The amount of electrons injected into the floating gate increases (increase in write efficiency), it is shortened programming time accordingly, the write characteristics of the memory element is improved.

【0026】また、上述した式(2)及び(3)から理解されるように、静電容量C2の増大及びフローティングゲートFGとソース領域(第1の半導体領域14)のオーバーラップ部分の面積S2(図2のSで示す部分) Further, equation (2) described above and as understood from (3), the overlapping portion of the area S2 of the increase and the floating gate FG and the source region of the capacitance C2 (first semiconductor region 14) (indicated by S in FIG. 2)
の増大により、同じV CG及びV Sに対して消去時にフローティングゲートにかかる実効的な電圧V FG(E)は大きくなり、またF−Nトンネル電流I FNも増大し、その結果、フローティングゲートからソース領域(第1の半導体領域14)へ引き抜かれる電子の量は多くなり(消去効率の向上)、それに応じて消去時間が短縮され、メモリ素子の消去特性が向上する。 The increase, at the time of erasing the same V CG and V S according to the floating gate effective voltage V FG (E) increases, and also increases the FN tunnel current I FN, as a result, from the floating gate the amount of electrons are pulled to the source region (first semiconductor region 14) increases (increased erase efficiency), it is shortened erasing time accordingly, erase characteristics of the memory element is improved.

【0027】また、本発明に係るメモリセル10の構成によれば、フローティングゲートFGの断面的な形状を工夫する(図3の例では凹形状とする)ことで、セルの面積を増やすことなく、フローティングゲートFGとコントロールゲートCGの対向面積を相対的に増大させて当該部分の静電容量C2を大きくすることができる。 Further, according to the configuration of the memory cell 10 according to the present invention, to devise a sectional shape of the floating gate FG (in the example of FIG. 3 is a concave shape) that is, without increasing the area of ​​the cell , floating gate FG and the opposing area of ​​the control gate CG is relatively increased it is possible to increase the electrostatic capacity C2 of the portion. 言い換えると、同じ静電容量C2に対しては、個々のメモリセルの面積を縮小することが可能となる。 In other words, for the same capacitance C2, it is possible to reduce the area of ​​the individual memory cells.

【0028】さらに、各静電容量C2,C3の増大により、同じV CG及びV Dに対して書き込み時のフローティングゲート電圧V FG(W)を大きくし、同じV CG及びV S Furthermore, the increase of the respective capacitances C2, C3, increasing the floating gate voltage V FG (W) at the time of writing the same V CG and V D, the same V CG and V S
に対して消去時のフローティングゲート電圧V FG(E)を大きくすることができる。 It is possible to increase the floating gate voltage V FG (E) at the time of cancellation on. つまり、同じフローティングゲート電圧V FG(W) ,V FG(E)に対しては、メモリセルの各部にかかる電圧(V CG ,V D ,V S )を低減することが可能となる。 That is, the same floating gate voltage V FG (W), for the V FG (E), the voltage applied to each part of the memory cell (V CG, V D, V S) it is possible to reduce the.

【0029】また、本発明の他の形態によれば、上述した不揮発性半導体記憶装置の製造方法が提供される。 [0029] According to another aspect of the present invention, the production method of the above-mentioned non-volatile semiconductor memory device is provided. この製造方法は、フローティングゲートとコントロールゲートが積層された二重ゲート構造をもつメモリセルを作製する工程を含み、このメモリセルを作製する工程は、 This manufacturing method includes the step of floating gate and a control gate to produce a memory cell having a double gate structure are stacked, the step of fabricating the memory cell,
一導電型の半導体基板上に順次第1のゲート絶縁膜、第1の導電膜及び絶縁膜を形成する工程と、前記第1の導電膜の側壁に対して前記半導体基板に自己整合的にそれぞれ該半導体基板と逆導電型の第1及び第2の半導体領域を形成する工程と、前記第1の導電膜の側壁及び前記絶縁膜の側壁に導電体側壁部を形成する工程と、前記絶縁膜を除去する工程と、前記第1の導電膜及び前記導電体側壁部に不純物を注入して前記フローティングゲートを形成する工程と、前記フローティングゲートを覆うように順次第2のゲート絶縁膜及び第2の導電膜を形成する工程と、前記第2の導電膜に不純物を注入した後、該第2の導電膜上に最終的なフローティングゲートの形状に応じたマスクを形成する工程と、前記マスクに沿って前記第2の誘電体 One conductivity type semiconductor substrate in the order as soon as the first gate insulating film, forming a first conductive film and the insulating film, respectively self-aligned manner on the semiconductor substrate with respect to a sidewall of the first conductive film the forming the first and second semiconductor regions of the semiconductor substrate and the opposite conductivity type, and forming a conductive side wall on the side wall and the side wall of the insulating layer of the first conductive film, the insulating film removing step and said first conductive film and the conductor forming the floating gate by implanting impurities into the side wall portion, said gate insulating order soon 2 so as to cover the floating gate layer and the second of forming a conductive film, after implanting impurity into the second conductive film, forming a mask corresponding to the shape of the final floating gate on the second conductive film, the mask along said second dielectric 、前記第2のゲート絶縁膜、前記導電体側壁部及び前記第1のゲート絶縁膜を除去して前記最終的なフローティングゲート及び前記コントロールゲートを形成する工程とを含むことを特徴とする。 The second gate insulating film, characterized in that by removing the conductor side wall portion and the first gate insulating film and forming the final floating gate and the control gate.

【0030】 [0030]

【発明の実施の形態】図4は本発明の第1実施形態に係るフラッシュ・メモリにおけるメモリセルの構成を断面図の形で概略的に示したものである。 DESCRIPTION OF THE PREFERRED EMBODIMENTS FIG. 4 are those of the structure of a memory cell in a flash memory according to the first embodiment of the present invention shown schematically in the form of a cross-sectional view.

【0031】図4において、21は半導体基板、22は素子分離用の絶縁膜、23Gは第1のゲート絶縁膜、2 [0031] In FIG. 4, 21 denotes a semiconductor substrate, an insulating film for element isolation 22, 23G first gate insulating film, 2
7はソース領域を高耐圧にするための低濃度拡散層、2 Low-concentration diffusion layer for the source region to a high breakdown voltage 7, 2
8Sはソース領域を構成する高濃度拡散層、28Dはドレイン領域を構成する高濃度拡散層、FGは全体的に凹形状をなして形成されたフローティングゲート、30G The high concentration diffusion layer 8S is constituting the source region, 28D high concentration diffusion layer constituting a drain region, a floating gate FG is formed at an overall concave shape, 30G
は第2のゲート絶縁膜、31Gはコントロールゲート、 The second gate insulating film, 31G control gate,
32は酸化膜、33は層間絶縁膜、34Sはソース領域28Sにコンタクトされた電極配線、34Dはドレイン領域28Dにコンタクトされた電極配線、34Gはコントロールゲート31Gにコンタクトされた電極配線を示す。 32 oxide film, 33 is an interlayer insulating film, 34S electrode is contact with the source region 28S wire, 34D is the electrode wiring which is in contact with the drain region 28D, 34G show the electrode wiring which is contact to the control gate 31G.

【0032】本実施形態に係るメモリセルの構成上の特徴は、フローティングゲートFGがその両端部において上方向に突出している部分(以下の記載において「側壁部」という。)を有し、この側壁部の形状に依存してフローティングゲートFGの表面に段差が形成されると共に、各側壁部がソース領域28S及びドレイン領域28 The structural feature of the memory cell of this embodiment has a portion (hereinafter described as "side wall".) To the floating gate FG is protruded upward at both ends, the sidewall depending on the shape of the section on the surface of the floating gate FG with a step is formed, each side wall has a source region 28S and the drain region 28
Dにそれぞれオーバーラップしていることである。 Each D is to overlap.

【0033】次に、第1実施形態に係るメモリセルを作製する方法について図5及び図6を参照しながら説明する。 Next, with reference to FIGS. 5 and 6 will be described a method of making a memory cell according to the first embodiment.

【0034】先ず、最初の工程(図5(a)参照)では、熱酸化法又はCVD法により、半導体基板21(本実施形態ではp型シリコン基板)上に素子分離用の絶縁膜22として酸化膜を400nm〜800nm程度形成し、更に第1のゲート絶縁膜23Gとなるべき酸化膜2 [0034] First, oxidation in the first step (see FIG. 5 (a)), by thermal oxidation or CVD, as the insulating film 22 for element isolation on a (p-type silicon substrate in the present embodiment) semiconductor substrate 21 film was formed to a thickness of about 400 nm to 800 nm, the oxide film 2 to be a further first gate insulating film 23G
3を10nm程度形成する。 3 to 10nm about formation. 次に、全面にフローティングゲートFGの一部となるべき多結晶シリコン膜24を例えば130nm程度形成し、更にその上に絶縁膜25 Then, the entire surface floating gate FG portion and a polycrystalline silicon film 24 for example, is formed about 130nm should be of a further insulating film 25 thereon
としてシリコン酸化膜(SiO 2 )又はシリコン窒化膜(Si 34 )を150nm程度形成した後、フォトリソグラフィ技術を用いて絶縁膜25及び多結晶シリコン膜24のレジストパターニング(レジスト26の塗布) Silicon oxide film as after the (SiO 2) or silicon nitride (Si 3 N 4) is formed about 150 nm, (application of resist 26) resist patterning of the insulating film 25 and the polycrystalline silicon film 24 by photolithography
を行う。 I do. 次に、レジスト26をマスクにして絶縁膜25 Next, the insulating film 25 using the resist 26 as a mask
及び多結晶シリコン膜24をエッチングした後、レジスト26を剥離除去する。 And after the polycrystalline silicon film 24 is etched to separate and remove the resist 26. ここに、エッチングされた後の多結晶シリコン膜24は、フローティングゲートFGの一部分24G(図5(b)参照)を構成する。 Here, the polycrystalline silicon film 24 after being etched, constitute the floating gate FG of a portion 24G (see Figure 5 (b)).

【0035】次の工程(図5(b)参照)では、フォトリソグラフィ技術を用いて多結晶シリコン膜24Gの側壁に対し半導体基板21に自己整合的にそれぞれ半導体基板21と逆導電型(本実施形態ではn型)の3つの半導体領域27,28S及び28Dを形成する。 The next step in (see FIG. 5 (b)), using a photolithographic technique polycrystalline silicon film 24G respectively self-aligned manner in the semiconductor substrate 21 to the side wall of the semiconductor substrate 21 and the opposite conductivity type (present in the embodiment forms three semiconductor regions 27,28S and 28D of n-type). 具体的には、側壁の一方の側にn型不純物であるリン(P)等を低濃度のドーズ量で且つ相対的に大きい加速エネルギーで注入して低濃度拡散層27を形成した後、側壁の両側にそれぞれn型不純物である砒素(As)等を高濃度のドーズ量で且つ相対的に小さい加速エネルギーで注入して高濃度拡散層28S及び28Dを形成する。 Specifically, after forming a low-concentration diffusion layer 27 to and injected at relatively large acceleration energy at low concentrations of a dose of phosphorus (P) or the like as an n-type impurity on one side of the side wall, the side walls arsenic (as) as an n-type impurity on both sides, such as by injecting with and relatively small acceleration energy with a dose of high concentration to form a high-concentration diffusion layers 28S and 28D. これら高濃度拡散層28S及び28Dはそれぞれソース領域及びドレイン領域を構成し、他方、低濃度拡散層27はソース領域28Sを高耐圧にするために設けられている。 These high-concentration diffusion layers 28S and 28D constitute the source and drain regions, respectively, while the low concentration diffusion layer 27 is provided to the source region 28S in a high breakdown voltage.

【0036】次の工程(図5(c)参照)では、全面に多結晶シリコン膜を100nm〜300nmの範囲で(本実施形態では150nm〜200nm程度)形成した後、この多結晶シリコン膜に異方性のドライエッチングを施して多結晶シリコン膜24G及び絶縁膜25の側壁に多結晶シリコン側壁部29を形成する。 [0036] In the next step (see FIG. 5 (c)), after forming (150 nm to 200 nm approximately in the present embodiment) a polycrystalline silicon film in the range of 100nm~300nm the entire surface, different to the polycrystalline silicon film on the side wall of the subjected to anisotropic dry etching the polysilicon film 24G, and the insulating film 25 to form a polycrystalline silicon side wall 29. この多結晶シリコン側壁部29は、フローティングゲートFGの残りの部分を構成する。 The polycrystalline silicon side wall 29 constitute the remainder of the floating gate FG.

【0037】次の工程(図5(d)参照)では、ウエットエッチングにより絶縁膜25を除去した後、不純物としてリン(P)等を多結晶シリコン膜24G及び多結晶シリコン側壁部29に注入する。 [0037] In the next step (see FIG. 5 (d)), after removing the insulating film 25 by wet etching, implanting phosphorus (P) or the like in the polycrystalline silicon film 24G and the polycrystalline silicon side wall 29 as an impurity . この不純物が注入された多結晶シリコン膜24G及び多結晶シリコン側壁部2 Polycrystalline silicon film 24G and the polycrystalline silicon side wall 2 which the impurity has been injected
9は、合わさってフローティングゲートFGを構成する。 9 constitutes the floating gate FG combine.

【0038】次の工程(図6(a)参照)では、フローティングゲートFGを覆うように第2のゲート絶縁膜3 The next step (see FIG. 6 (a)), the second gate insulating film 3 so as to cover the floating gate FG
0Gとなるべき酸化膜30を例えば950℃以下の熱酸化法又はCVD法により20nm程度形成する。 To 20nm approximately formed by the oxide film 30 to be a 0G example 950 ° C. or less of the thermal oxidation method or the CVD method. なお、 It should be noted that,
この酸化膜30に代えて、酸化膜と窒化膜が交互に形成された構造をもつ積層膜を用いてもよい。 Instead of the oxide film 30 may be a multilayer film having an oxide film and a nitride film are alternately formed structure.

【0039】次の工程(図6(b)参照)では、全面にコントロールゲート31Gとなるべき多結晶シリコン膜31を150nm程度形成し、この多結晶シリコン膜3 [0039] In the next step (see FIG. 6 (b)), formed on the entire surface of about 150nm polycrystalline silicon film 31 to be a control gate 31G, the polysilicon film 3
1に不純物としてリン(P)等を注入した後、フォトリソグラフィ技術を用いて最終的なフローティングゲートFGの形状に応じたレジストパターニング(レジスト3 After implanting phosphorus (P) or the like as impurities in 1, resist patterning according to the shape of the final floating gate FG by photolithography (resist 3
2の塗布)を行う。 Perform two of the application). なお、多結晶シリコン膜31に代えて、多結晶シリコン膜と金属もしくは金属反応層との積層構造を用いてもよい。 Instead of the polycrystalline silicon film 31 may be a multilayer structure of a polycrystalline silicon film and a metal or metal reaction layer.

【0040】次の工程(図6(c)参照)では、前の工程で塗布したレジスト32をマスクにして多結晶シリコン膜31、酸化膜30、多結晶シリコン側壁部(フローティングゲートFGの両端部)及び第1のゲート絶縁膜23Gをエッチングした後、レジスト32を剥離除去する。 [0040] In the next step (see FIG. 6 (c)), both end portions of the front of the resist 32 coated with the mask in step polycrystalline silicon film 31, oxide film 30, the polycrystalline silicon side wall portion (floating gate FG ) and after etching the first gate insulating film 23G, the resist 32 is the peel removed. これによって、最終的なメモリセルの二重ゲート構造、すなわち、第1のゲート絶縁膜23Gの上に凹形状をなして形成されたフローティングゲートFGとその上に第2のゲート絶縁膜30Gを介して形成されたコントロールゲート31Gが積層された二重ゲート構造が完成する。 Thus, the dual gate structure of a final memory cell, i.e., through the second gate insulating film 30G on the floating gate FG that is formed without a concave on the first gate insulating film 23G double-gate structure in which control gate 31G formed are stacked Te is completed.

【0041】最後の工程(図6(d)参照)では、CV [0041] In the final step (see Fig. 6 (d)), CV
D法により酸化膜32を200nm程度成長させ、更に層間絶縁膜33を形成した後、ソース領域28S、ドレイン領域28D及びコントロールゲート31Gにそれぞれ到達するコンタクトホールを形成し、各コンタクトホールを充填するように例えばアルミニウム(Al)の電極配線34S、34D及び34Gをそれぞれ形成して、 Method D an oxide film 32 is grown approximately 200nm by, as further after forming an interlayer insulating film 33, which forms a contact hole reaching to the source region 28S, drain region 28D and the control gate 31G, to fill the respective contact holes for example aluminum (Al) electrode wire 34S, formed 34D and 34G, respectively,
第1実施形態が意図するフラッシュ・メモリのセル構造を完成する。 To complete the cell structure of a flash memory to which the first embodiment is intended.

【0042】以上説明したように第1実施形態によれば、フローティングゲートFG(多結晶シリコン膜24 [0042] According to the first embodiment as described above, the floating gate FG (polycrystalline silicon film 24
G及び多結晶シリコン側壁部29)の表面に多結晶シリコン側壁部29の形状に依存した段差が形成されているので、フローティングゲートFGとコントロールゲート31Gの対向面積は相対的に増大し、これによって両者間の静電容量(図2の静電容量C2)は増大する。 Since G and the step that depends on the shape of the polycrystalline silicon side wall 29 on the surface of the polycrystalline silicon side wall 29) are formed, facing area of ​​the floating gate FG and the control gate 31G is relatively increased, whereby capacitance therebetween (the capacitance of the FIG. 2 C2) increases. また、フローティングゲートFGの両端部における多結晶シリコン側壁部29がソース領域28S及びドレイン領域28Dにそれぞれオーバーラップするよう設けられているので、この多結晶シリコン側壁部29の領域分だけフローティングゲートFGが各ソース/ドレイン領域とオーバーラップする部分の面積は増大し、これによって、フローティングゲートFGとドレイン領域の間の静電容量(図2の静電容量C3)も増大する。 Further, since the polycrystalline silicon side wall 29 at both end portions of the floating gate FG is provided so as to overlap to the source region 28S and drain region 28D, the floating gate FG by the space of the polycrystalline silicon side wall 29 the area of ​​each source / drain region overlapping portions is increased, thereby, the capacitance between the floating gate FG and the drain region (the capacitance C3 in FIG. 2) also increases.

【0043】このように、各静電容量C2,C3の増大及びオーバーラップ部分の面積(図2のSで示す部分) [0043] Thus, (indicated by S in FIG. 2) the area of ​​the increase and overlap portions of each of the electrostatic capacitance C2, C3
の増大により、前述の式(1),(2)及び(3)から理解されるように、書き込み時においてはフローティングゲート電圧V FG(W)が上昇し、それによってフローティングゲートに注入される電子の量が多くなり(書き込み効率の向上)、書き込み時間が短縮されるという効果が得られ、他方、消去時においてはフローティングゲート電圧V FG(E)が上昇し、またF−Nトンネル電流I FN The increase, the above equations (1), (2) and as seen from (3), the floating gate voltage V FG (W) is increased at the time of writing, electrons are thereby injected into the floating gate amount is increased (improvement in write efficiency), the effect is obtained that the write time is reduced, while the floating gate voltage V FG (E) rises at the time of erasing and FN tunneling current I FN
も増大し、それによってフローティングゲートからソース領域へ引き抜かれる電子の量が多くなり(消去効率の向上)、消去時間が短縮されるという効果が得られる。 Also increases, whereby the amount of electrons extracted from the floating gate to the source region is increased (improvement in erasing efficiency), the effect is obtained that the erase time can be reduced.

【0044】また、本実施形態に係るメモリセルの構成によれば、フローティングゲートFGの断面的な形状を凹形状とすることで、セルの面積を増やすことなく、フローティングゲートFGとコントロールゲート31Gの間の静電容量C2を大きくすることができる。 [0044] Further, according to the configuration of a memory cell according to the present embodiment, by setting the cross-sectional shape of the floating gate FG and concave shape, without increasing the area of ​​the cell, the floating gate FG and the control gate 31G it is possible to increase the capacitance C2 between. 言い換えると、同じ静電容量C2に対しては、メモリセルの面積を縮小することが可能となる。 In other words, for the same capacitance C2, it is possible to reduce the area of ​​the memory cell. これは、フラッシュ・メモリ全体で見た場合に個々のメモリセルの集積度の向上に寄与する。 This contributes to increased density of the individual memory cells when viewed in the entire flash memory.

【0045】さらに、各静電容量C2及びC3の増大により、同じコントロールゲート電圧V CG 、ドレイン電圧V D及びソース電圧V Sに対して書き込み時及び消去時のフローティングゲート電圧V FG(W) ,V FG(E)を大きくすることができる。 [0045] Further, the increase of the respective capacitances C2 and C3, the same control gate voltage V CG, drain voltage V D and the floating gate voltage V FG at the time of writing the source voltage V S and erasing (W), V FG (E) can be increased. 言い換えると、同じフローティングゲート電圧V FG(W) ,V FG(E)に対しては、メモリセルの各部にかかる電圧(V CG ,V D ,V S )を低減することが可能となる。 In other words, for the same floating gate voltage V FG (W), V FG (E), the voltage applied to each part of the memory cell (V CG, V D, V S) it is possible to reduce the. これは、フラッシュ・メモリ全体で見た場合にその消費電力の低減に寄与する。 This contributes to a reduction in its power consumption when viewed across the flash memory.

【0046】図7は本発明の第2実施形態に係るフラッシュ・メモリにおけるメモリセルの構成を断面図の形で概略的に示したものである。 [0046] FIG. 7 shows schematically the structure of a memory cell in a flash memory according to a second embodiment of the present invention in the form of a cross-sectional view.

【0047】この第2実施形態に係るメモリセルの構成上の特徴は、フローティングゲートFGの一部分を構成する多結晶シリコン膜の側壁に形成されるべき多結晶シリコン側壁部(フローティングゲートFGの両端部において上方向に突出している部分)の頂上部分が丸められて形成されていることである。 [0047] Both ends of the second feature structure on the memory cell according to the embodiment, the polycrystalline silicon side wall portions to be formed on the sidewalls of the polycrystalline silicon film constituting a portion of the floating gate FG (floating gate FG it is that the top portion of the part) that protrudes upward is formed rounded at. 他の構成については、第1実施形態(図4参照)の場合と同じであるので、その説明は省略する。 Other constitutions are the same as in the first embodiment (see FIG. 4), description thereof will be omitted.

【0048】次に、第2実施形態に係るメモリセルを作製する方法について図8を参照しながら説明する。 Next, referring to FIG. 8 while explaining a method of fabricating a memory cell according to the second embodiment. 但し、第2実施形態のメモリセルの作製工程は、その一部の工程を除いて、第1実施形態の場合と実質上同じである。 However, a manufacturing process of memory cells of the second embodiment, except for a part of the process is substantially the same as in the first embodiment. よって、記載の簡単化のため、第1実施形態の場合と異なる一部の工程についてのみ説明する。 Therefore, for simplicity of description, only the case will be described different part of the process of the first embodiment.

【0049】先ず、図8(a)に示す工程では、図5 [0049] First, in the step shown in FIG. 8 (a), FIG. 5
(a)〜図5(c)に示した工程と同様の工程を経た後、ウエットエッチングにより絶縁膜25(図5(c) (A) after passing through the same steps as the steps shown in to FIG. 5 (c), insulated by wet etching film 25 (FIG. 5 (c)
参照)を除去する。 To remove the reference). この際、フローティングゲートFG In this case, the floating gate FG
の一部を構成する多結晶シリコン側壁部29の頂上部分は尖っているため、セルの動作時にこの尖っている部分に電界が集中することでその絶縁破壊が生じるおそれがある。 Since the top portion of the polycrystalline silicon side wall 29 which constitutes a part of are sharp, there is a fear that the dielectric breakdown caused by the electric field during operation of the cell portion in which the sharp is concentrated.

【0050】次の工程(図8(b)参照)では、かかる不都合を解消するために、多結晶シリコン側壁部29の頂上部分を丸める処理を行っている。 [0050] In the next step (see FIG. 8 (b)), in order to solve such an inconvenience, and performs a process of rounding the top portion of the polycrystalline silicon side wall 29. これは、多結晶シリコン膜24Gと共に多結晶シリコン側壁部29を例えば950℃以上で熱酸化すること(熱酸化膜40)で実現され得る。 This may be achieved by thermal oxidation at a polycrystalline silicon side wall 29 for example 950 ° C. or higher with polycrystalline silicon film 24G (thermal oxide film 40). この多結晶シリコン側壁部29の頂上部分を丸めた後、その熱酸化膜40をエッチングにより除去し、更に不純物としてリン(P)等を多結晶シリコン膜24G及び多結晶シリコン側壁部29に注入する。 After rounding the top portion of the polycrystalline silicon side wall 29, the thermal oxide film 40 is removed by etching, further implanting phosphorus (P) or the like in the polycrystalline silicon film 24G and the polycrystalline silicon side wall 29 as an impurity . 第1 First
実施形態と同様、不純物が注入された多結晶シリコン膜24G及び多結晶シリコン側壁部29は、合わさってフローティングゲートFGを構成する。 Similar to the embodiment, the polycrystalline silicon film 24G and the polycrystalline silicon side wall 29 in which impurities are injected, constituting the floating gate FG combine.

【0051】次の工程(図8(c)参照)では、丸め処理が施された多結晶シリコン側壁部29及び多結晶シリコン膜24Gを覆うように第2のゲート絶縁膜30Gとなるべき酸化膜30を例えば950℃以下の熱酸化法又はCVD法により20nm程度形成する。 The next step (FIG. 8 (c) refer), so as to cover the polycrystalline silicon side wall 29 and the polycrystalline silicon film 24G that rounding subjected second gate insulating film 30G become to oxide film to 20nm approximately formed by the 30 example 950 ° C. or less of the thermal oxidation method or the CVD method. この後の処理は、図6(b)〜図6(d)に示した工程と同様に行われる。 The subsequent processing is carried out in the same manner as in the step shown in FIG. 6 (b) ~ FIG 6 (d).

【0052】このように第2実施形態によれば、上述した第1実施形態で得られる効果に加えて、フローティングゲートFGの尖っている部分(多結晶シリコン側壁部29の頂上部分)が丸められていることにより、当該部分に電界が集中するのを防いで絶縁破壊の発生を回避することができるという利点が得られる。 [0052] According to the second embodiment, in addition to the effects obtained in the first embodiment described above, a portion which pointed floating gate FG (top portion of the polysilicon side wall 29) are rounded by and advantage that the electric field in this portion can be avoided occurrence of dielectric breakdown is prevented from concentrating is obtained.

【0053】図9は本発明の第3実施形態に係るフラッシュ・メモリにおけるメモリセルの構成を断面図の形で概略的に示したものである。 [0053] FIG. 9 shows a schematic structure of a memory cell in a flash memory according to a third embodiment of the present invention in the form of a cross-sectional view.

【0054】この第3実施形態に係るメモリセルは、構成上は第1実施形態(図4参照)に係るメモリセルと殆ど同じであり、その特徴は、セル作製プロセスにおいてフローティングゲートFGの一部分を構成する多結晶シリコン膜の側壁に形成されるべき多結晶シリコン側壁部(フローティングゲートFGの両端部において上方向に突出している部分)の厚さを第1実施形態の場合と比べて厚く形成したことである。 [0054] Memory cell according to the third embodiment, on the configuration is almost same as the memory cell according to the first embodiment (see FIG. 4), its features, a portion of the floating gate FG in the cell manufacturing process to form a thick thickness of the polycrystalline silicon side wall portions to be formed on the sidewalls of the polycrystalline silicon film constituting (part projecting upward at both ends of the floating gate FG) than in the first embodiment it is. このプロセス上の差異により、図9に示されるようにその側壁部の頂上部分の「尖り」が、図4の場合と比べて緩やかに形成されている。 The differences in this process, the "pointed" in the top portion of the side wall as shown in FIG. 9, and is gradually formed as compared with the case of FIG.

【0055】次に、第3実施形態に係るメモリセルを作製する方法について図10を参照しながら説明する。 Next, referring to FIG. 10 while explaining a method of fabricating a memory cell according to the third embodiment. 但し、第3実施形態のメモリセルの作製工程は、その一部の工程を除いて、第1実施形態の場合と実質上同じである。 However, a manufacturing process of memory cells of the third embodiment, except for a part of the process is substantially the same as in the first embodiment. よって、記載の簡単化のため、第1実施形態の場合と異なる一部の工程についてのみ説明する。 Therefore, for simplicity of description, only the case will be described different part of the process of the first embodiment.

【0056】先ず、図10(a)に示す工程では、図5 [0056] First, in the step shown in FIG. 10 (a), FIG. 5
(a)及び図5(b)に示した工程と同様の工程を経た後、全面に多結晶シリコン膜を第1実施形態の場合(1 (A) and after going through the same steps as the steps shown in FIG. 5 (b), when the entire surface of the polycrystalline silicon film of the first embodiment (1
50nm〜200nm)よりも厚めに(200nm以上)形成し、更に異方性のドライエッチングを施して多結晶シリコン膜24G及び絶縁膜25の側壁に多結晶シリコン側壁部29aを厚めに形成する。 50 nm to 200 nm) thick to (200 nm or more than) formed, further a polycrystalline silicon side wall portion 29a thicker on the sidewalls of performing anisotropic dry etching the polysilicon film 24G and the insulating film 25.

【0057】次の工程(図10(b)参照)では、ウエットエッチングにより絶縁膜25を除去した後、不純物としてリン(P)等を多結晶シリコン膜24G及び多結晶シリコン側壁部29aに注入する。 [0057] In the next step (see FIG. 10 (b)), after removing the insulating film 25 by wet etching, implanting phosphorus (P) or the like in the polycrystalline silicon film 24G and the polycrystalline silicon side wall portion 29a as an impurity . 第1実施形態と同様、不純物が注入された多結晶シリコン膜24G及び多結晶シリコン側壁部29aは、合わさってフローティングゲートFGを構成する。 Similarly to the first embodiment, the polycrystalline silicon film 24G and the polycrystalline silicon side wall portion 29a doped with impurities constitutes the floating gate FG combine.

【0058】次の工程(図10(c)参照)では、先ず、フローティングゲートFGを覆うように第2のゲート絶縁膜30Gとなるべき酸化膜30を例えば950℃ [0058] In the next step (see FIG. 10 (c)), firstly, the oxide film 30 to become the second gate insulating film 30G for example 950 ° C. so as to cover the floating gate FG
以下の熱酸化法又はCVD法により20nm程度形成し、次に、全面にコントロールゲート31Gとなるべき多結晶シリコン膜31を150nm程度形成し、この多結晶シリコン膜31に不純物としてリン(P)等を注入する。 To 20nm approximately formed by the following thermal oxidation or CVD, then, a polycrystalline silicon film 31 to be a control gate 31G on the entire surface to form about 150 nm, phosphor (P) or the like as an impurity in the polycrystalline silicon film 31 to inject. 更に、フォトリソグラフィ技術を用いて最終的なフローティングゲートFGの形状に応じたレジストパターニング(レジスト32の塗布)を行う。 Furthermore, the resist patterning (application of resist 32) corresponding to the shape of the final floating gate FG by using a photolithography technique. この後の処理は、図6(c)及び図6(d)に示した工程と同様に行われる。 The subsequent processing is carried out in the same manner as in the step shown in FIG. 6 (c) and FIG. 6 (d).

【0059】このように第3実施形態によれば、上述した第1実施形態で得られる効果に加えて、多結晶シリコン側壁部29aが厚めに形成されていることにより、後の工程で多結晶シリコン膜31(コントロールゲート) [0059] According to the third embodiment, in addition to the effects obtained in the first embodiment described above, by polycrystalline silicon side wall portion 29a is formed thicker polycrystalline in a later step silicon film 31 (control gate)
のエッチング時に用いるマスクとしてのレジスト32とフローティングゲートFGとの位置合わせのマージンM Margin M of alignment between the resist 32 and the floating gate FG as a mask used in etching of
1,M2(図10(c)参照)を十分に確保することができるという利点が得られる。 1, M2 advantage (see FIG. 10 (c)) can be sufficiently ensured is obtained.

【0060】この位置合わせのマージンが十分に確保されていると、マスクの位置が僅かにずれている場合でも、マスクに沿ってエッチングを行った時に多結晶シリコン膜31(コントロールゲート)、酸化膜30(第2 [0060] When the margins of the alignment is sufficiently secured, even when the position of the mask is slightly deviated, the polycrystalline silicon film 31 when etching was performed along the mask (control gate), oxide film 30 (the second
のゲート絶縁膜)、多結晶シリコン側壁部29a(フローティングゲート)及び第1のゲート絶縁膜23Gの4 The gate insulating film), a polycrystalline silicon side wall portions 29a (floating gate) and 4 of the first gate insulating film 23G
つの部分がエッチングされ得るので、そのコントロールゲートがソース領域28S及びドレイン領域28Dから絶縁された正常なセル構造が形成される。 Since One portion may be etched, a normal cell structures that control gate is insulated from the source region 28S and drain region 28D are formed.

【0061】しかし、もしマージンが十分に確保されていない(つまり、多結晶シリコン側壁部の厚さが小さ過ぎる)とすると、マスクの位置が僅かにずれた場合、マスクに沿ってエッチングを行った時に多結晶シリコン膜(コントロールゲート)の部分のみがエッチングされてしまう可能性があり、この場合、そのコントロールゲートがソース/ドレイン領域に直接接触してしまい、メモリトランジスタとして役に立たないセル構造が形成されてしまうといった不都合が生じる。 [0061] However, if the margin is not sufficient (i.e., the thickness of the polycrystalline silicon side wall is too small) When, if the position of the mask is slightly shifted, etching is performed along the mask sometimes only a portion of the polycrystalline silicon film (control gate) there is a possibility that the etching, in this case, would be in direct contact its control gate to the source / drain regions, the cell structure useless as a memory transistor is formed disadvantage would occur. 第3実施形態は、かかる不都合に対処するよう意図したものである。 The third embodiment is intended to cope with such an inconvenience.

【0062】上述した各実施形態では、半導体基板上でメモリセルが形成される部分の基板表面は平坦であるものとして説明したが、基板表面の形状はこれに限定されず、例えば段差部分等を有していてもよい。 [0062] In each of the embodiments described above, the substrate surface of a portion which memory cells are formed on a semiconductor substrate has been described as being flat, the shape of the substrate surface is not limited to this, for example, a stepped portion or the like it may have. 図11にその一例が示される。 An example is shown in Figure 11.

【0063】図11は本発明の第4実施形態に係るフラッシュ・メモリにおけるメモリセルの主要部の構成を断面図の形で概略的に示したものである。 [0063] Figure 11 shows schematically the structure of a main part of a memory cell in a flash memory according to the fourth embodiment of the present invention in the form of a cross-sectional view.

【0064】この第4実施形態に係るメモリセルの構成上の特徴は、図示のように、半導体基板21上でフローティングゲートFGが形成される部分に対応する領域においてゲート長方向に段差部分(図中、SPで示す波線で囲まれた部分)が形成されていることである。 [0064] The fourth structural feature of the memory cell according to the embodiment, as shown, the step portion (Figure in the gate length direction in the region corresponding to the portion where the floating gate FG is formed on the semiconductor substrate 21 in the portion surrounded by a broken line indicated by SP) is that is formed. この段差部分SPは、好適には、ドレイン領域を構成する高濃度拡散層28Dの近傍に形成されている。 The step portion SP is preferably formed in the vicinity of the high-concentration diffusion layer 28D which constitute the drain region. また、27D In addition, 27D
はドレイン領域28Dよりも低い不純物濃度を有する拡散層を示す。 Denotes a diffusion layer having a lower impurity concentration than the drain region 28D. この拡散層27Dは、ドレイン領域を延在させる形で高濃度拡散層28Dに置き換えてもよいが、 The diffusion layer 27D in the form of extending the drain region may be replaced by a high-concentration diffusion layers 28D, but
このためにチャネル長が短くなってパンチスルーが生じる可能性が高くなるので、好適には低濃度で形成することが望ましい。 Since the channel length for this is a possibility that punch-through occurs it becomes higher becomes shorter, preferably it is desirable to form at low concentrations. 他の構成については、第1実施形態(図4参照)の場合と同じであるので、その説明は省略する。 Other constitutions are the same as in the first embodiment (see FIG. 4), description thereof will be omitted.

【0065】この第4実施形態に係るメモリセルの作製工程は、その一部の工程を除いて、第1実施形態の場合と実質上同じである。 [0065] manufacturing process of memory cells according to the fourth embodiment, except a part of the process is substantially the same as in the first embodiment. 第1実施形態の場合と異なる一部の工程は、以下のように行われる。 Some of the steps different from the case of the first embodiment is performed as follows.

【0066】先ず、半導体基板21(p型シリコン基板)上に例えば熱酸化法により素子分離用の絶縁膜として酸化膜を400nm〜800nm程度形成した後、ドレイン領域側に段差部分SPを形成するためにフォトリソグラフィ技術を用いて半導体基板21のレジストパターニング(レジストの塗布)を行い、このレジストをマスクにして半導体基板21を部分的に50nm程度エッチングする。 [0066] First, after forming about 400nm~800nm ​​oxide film as an insulating film for element isolation by on a semiconductor substrate 21 (p-type silicon substrate), for example, a thermal oxidation method, to form a step portion SP in the drain region side perform resist patterning of the semiconductor substrate 21 (resist coating), partially 50nm approximately etching the semiconductor substrate 21 using the resist as a mask by photolithography on. 次いで、このレジストを残したまま、n型不純物である砒素(As)等を低濃度のドーズ量で注入して段差部分SPの側壁部及び底部に低濃度拡散層27 Then, the resist leaving a side wall portion of the step portion SP arsenic (As) or the like as an n-type impurity is implanted at a dose of low density and bottom low concentration diffusion layer 27
Dを形成する。 To form a D. そして、上記レジストを除去する。 Then, to remove the resist. この後、第1のゲート絶縁膜23Gを10nm程度形成し、 Thereafter, the first gate insulating film 23G is formed about 10 nm,
以降、第1実施形態の場合と同じ工程を経て、第4実施形態が意図するフラッシュ・メモリのセル構造を完成する。 Thereafter, through the same process as in the first embodiment, to complete the cell structure of the flash memory fourth embodiment it is intended.

【0067】第4実施形態に係るセル構造によれば、上述した第1実施形態で得られる効果に加えて、従来の水平方向のチャネルに垂直方向のチャネルが付加的に形成されることにより、ドレイン領域28DからフローティングゲートFGへの電子の注入を効果的に行うことができるという利点が得られる。 [0067] According to the cell structure of the fourth embodiment, in addition to the effects obtained in the first embodiment described above, by the conventional horizontal channel channel vertical is additionally formed, it can be advantageously carried out from the drain region 28D of the injection of electrons into the floating gate FG effectively obtained. つまり、垂直方向のチャネルが形成される時にコントロールゲートCGからのゲート電界は水平方向の電界を発生し、これによって電子の移動が加速され、フローティングゲートFGに注入される電子の量が多くなるからである。 That generates a gate electric field of the horizontal electric field from the control gate CG when the vertical direction of the channel is formed, which move the electrons are accelerated by, since the amount of electrons injected into the floating gate FG increases it is. これは、書き込み効率の向上に大いに寄与する。 This greatly contributes to the improvement of the writing efficiency.

【0068】なお、上述した各実施形態では、p型の半導体基板にn型の半導体領域(ソース/ドレイン領域) [0068] In the embodiments described above, n-type semiconductor region in the p-type semiconductor substrate (the source / drain region)
を形成した場合について説明したが、これは、それぞれ逆導電型にしてもよいことはもちろんである。 It has been described as being formed of, this is able to be the opposite conductivity type, respectively, of course. この場合、使用される不純物の種類や濃度等をその導電型に応じて適宜選定する必要があることは、当業者にとって明らかであろう。 In this case, it is necessary to select appropriately according to the type and concentration of impurities to be used, such as its conductivity type will be apparent to those skilled in the art.

【0069】 [0069]

【発明の効果】以上説明したように本発明によれば、フローティングゲートの表面に段差が形成されるようにその断面形状を工夫し、またフローティングゲートの一部分をソース/ドレイン領域とオーバーラップさせることにより、フローティングゲートとコントロールゲートの間の静電容量及びフローティングゲートとドレイン領域との間の静電容量を増大させて書き込み時及び消去時の各フローティングゲート電圧を大きくすることができ、 According to the present invention as described in the foregoing, devised sectional shape as step on the surface of the floating gate is formed, also be a portion of the floating gate is the source / drain regions overlap Accordingly, it is possible to increase the capacitance and the floating gate and the floating gate voltage at the time and erasing writing increases the capacitance between the drain region between the floating gate and a control gate,
またフローティングゲートとソース領域間のF−Nトンネル電流を増大することができるため、これによって書き込み効率及び消去効率を共に向上させることが可能となる。 Further, it is possible to increase the F-N tunnel current between the floating gate and the source region, whereby it is possible to improve both the write efficiency and erasing efficiency.

【0070】また、フローティングゲートの断面形状を工夫することで、セルの面積を増やすことなく各静電容量を大きくすることができるので、同じ静電容量に対してはセル面積を縮小することが可能となる。 [0070] Also, by devising the cross-sectional shape of the floating gate, it is possible to increase the respective capacitance without increasing the area of ​​the cell, is possible to reduce the cell area for the same capacitance It can become. さらに、同じフローティングゲート電圧に対しては、各動作時のセルにかかる電圧を低減することが可能となる。 Furthermore, for the same floating gate voltage, it is possible to reduce the voltage across the cell during each operation.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】従来技術に係るフラッシュ・メモリにおけるメモリセルの作製工程を示す断面図である。 1 is a cross-sectional view showing a manufacturing process of a memory cell in a flash memory according to the prior art.

【図2】二重ゲート構造をもつメモリセルの概念的な構成図である。 2 is a conceptual block diagram of a memory cell having a double gate structure.

【図3】本発明に係る不揮発性半導体記憶装置の原理を説明するための図である。 Is a diagram for explaining the principle of the non-volatile semiconductor memory device according to the present invention; FIG.

【図4】本発明の第1実施形態に係るフラッシュ・メモリにおけるメモリセルの構成を概略的に示す断面図である。 The configuration of a memory cell in a flash memory according to the first embodiment of the present invention; FIG is a cross-sectional view schematically showing.

【図5】第1実施形態に係るメモリセルの作製工程を示す断面図(その1)である。 5 is a cross-sectional view showing a manufacturing process of memory cells according to the first embodiment (Part 1).

【図6】第1実施形態に係るメモリセルの作製工程を示す断面図(その2)である。 6 is a sectional view showing a manufacturing process of memory cells according to the first embodiment (Part 2).

【図7】本発明の第2実施形態に係るフラッシュ・メモリにおけるメモリセルの構成を概略的に示す断面図である。 7 is a cross-sectional view schematically showing a configuration of a memory cell in the flash memory according to the second embodiment of the present invention.

【図8】第2実施形態に係るメモリセルの作製工程の一部を示す断面図である。 8 is a sectional view showing a part of a manufacturing process of memory cells according to the second embodiment.

【図9】本発明の第3実施形態に係るフラッシュ・メモリにおけるメモリセルの構成を概略的に示す断面図である。 9 is a cross-sectional view schematically showing a configuration of a memory cell in a flash memory according to a third embodiment of the present invention.

【図10】第3実施形態に係るメモリセルの作製工程の一部を示す断面図である。 10 is a cross-sectional view showing a part of a manufacturing process of memory cells according to the third embodiment.

【図11】本発明の第4実施形態に係るフラッシュ・メモリにおけるメモリセルの主要部の構成を概略的に示す断面図である。 11 is a cross-sectional view schematically showing a configuration of a main part of a memory cell in a flash memory according to the fourth embodiment of the present invention.

【符号の説明】 DESCRIPTION OF SYMBOLS

10…メモリセル 11…半導体基板 12…第1のゲート絶縁膜 13…第1の導電膜 14,15…半導体領域 16…導電体側壁部 17…第2のゲート絶縁膜 18…第2の導電膜 CG…コントロールゲート FG…フローティングゲート S1,S2…フローティングゲートと半導体領域がオーバーラップする部分 10 ... memory cells 11 ... semiconductor substrate 12: first gate insulating film 13 ... first conductive films 14 and 15 ... semiconductor region 16 ... conductor sidewall portion 17 ... second gate insulating film 18 ... second conductive film portions CG ... control gate FG ... floating gates S1, S2 ... floating gate and the semiconductor region overlap

───────────────────────────────────────────────────── フロントページの続き Fターム(参考) 4M104 BB01 BB02 CC01 GG16 HH20 5F001 AA21 AA25 AA33 AA43 AB08 AB09 AC02 AC06 AD12 AD18 AE02 AE08 AG02 AG07 AG10 AG12 AG21 AG29 5F083 EP14 EP15 EP23 EP27 EP54 ER02 ER09 ER14 ER16 ER22 GA09 GA19 GA22 JA02 JA32 JA36 ────────────────────────────────────────────────── ─── front page of continued F-term (reference) 4M104 BB01 BB02 CC01 GG16 HH20 5F001 AA21 AA25 AA33 AA43 AB08 AB09 AC02 AC06 AD12 AD18 AE02 AE08 AG02 AG07 AG10 AG12 AG21 AG29 5F083 EP14 EP15 EP23 EP27 EP54 ER02 ER09 ER14 ER16 ER22 GA09 GA19 GA22 JA02 JA32 JA36

Claims (20)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】 フローティングゲートとコントロールゲートが積層された二重ゲート構造をもつメモリセルを有する不揮発性半導体記憶装置において、前記メモリセルが、 一導電型の半導体基板と、 該半導体基板上に形成された第1のゲート絶縁膜と、 該第1のゲート絶縁膜上に形成され、前記フローティングゲートの一部分を構成する第1の導電膜と、 該第1の導電膜の側壁に対して前記半導体基板に自己整合的にそれぞれ形成された、該半導体基板と逆導電型の第1及び第2の半導体領域と、 前記第1の導電膜の上面から突出するように前記側壁に付加的に且つ前記第1及び第2の半導体領域とオーバーラップするように形成され、前記フローティングゲートの残りの部分を構成する導電体側壁部と、 前記第1の導電膜及び前記導電体 1. A nonvolatile semiconductor memory device having a memory cell having a double gate structure in which a floating gate and a control gate are stacked, the memory cell comprises a semiconductor substrate of one conductivity type, formed on said semiconductor substrate a first gate insulating film, is formed on the first gate insulating film, a first conductive film constituting a portion of the floating gate, the semiconductor to the side wall of the first conductive film substrate respectively self-aligned manner formed, the semiconductor substrate and the opposite conductivity type first and second semiconductor regions of the additionally and the side wall so as to protrude from the upper surface of the first conductive film wherein is formed so as to overlap with the first and second semiconductor regions, and the conductor side wall portion constituting the remaining portion of the floating gate, the first conductive film and the conductor 側壁部を覆うように形成された第2のゲート絶縁膜と、 該第2のゲート絶縁膜上に形成され、前記コントロールゲートを構成する第2の導電膜とを有することを特徴とする不揮発性半導体記憶装置。 A second gate insulating film formed to cover the side wall portion, is formed on the second gate insulating film, a non-volatile, characterized in that a second conductive film constituting the control gate the semiconductor memory device.
  2. 【請求項2】 請求項1に記載の不揮発性半導体記憶装置において、前記メモリセルは、前記第1の半導体領域の下部に形成され且つ該第1の半導体領域よりも低い不純物濃度を有する第3の半導体領域を更に有することを特徴とする不揮発性半導体記憶装置。 2. A nonvolatile semiconductor memory device according to claim 1, wherein the memory cell includes third having the first impurity concentration lower than formed in the lower and first semiconductor region of the semiconductor region the nonvolatile semiconductor memory device characterized by further comprising a semiconductor region of.
  3. 【請求項3】 請求項1又は2に記載の不揮発性半導体記憶装置において、前記第1の導電膜及び前記導電体側壁部は全体的に凹形状をなして形成されていることを特徴とする不揮発性半導体記憶装置。 3. A nonvolatile semiconductor memory device according to claim 1 or 2, characterized in that said that first the conductive film and the conductive side wall is formed at an overall concave shape nonvolatile semiconductor memory device.
  4. 【請求項4】 請求項3に記載の不揮発性半導体記憶装置において、前記導電体側壁部の頂上部分は丸められて形成されていることを特徴とする不揮発性半導体記憶装置。 In the nonvolatile semiconductor memory device according to claim 3, non-volatile semiconductor memory device characterized by top portion of the conductor sidewall portions are formed rounded.
  5. 【請求項5】 請求項3に記載の不揮発性半導体記憶装置において、前記導電体側壁部の厚さは100nm〜3 In the nonvolatile semiconductor memory device according to 5. The method of claim 3, the thickness of the conductor sidewall portions 100nm~3
    00nmの範囲で選定されることを特徴とする不揮発性半導体記憶装置。 Nonvolatile semiconductor memory device characterized in that it is selected in the range of nm.
  6. 【請求項6】 請求項3に記載の不揮発性半導体記憶装置において、前記導電体側壁部の厚さは200nm以上に選定されることを特徴とする不揮発性半導体記憶装置。 6. The nonvolatile semiconductor memory device according to claim 3, the thickness of the conductor sidewall portions nonvolatile semiconductor memory device characterized in that it is selected more than 200 nm.
  7. 【請求項7】 請求項1に記載の不揮発性半導体記憶装置において、前記第1の導電膜及び前記導電体側壁部はそれぞれ多結晶シリコン膜により形成され、前記第2の導電膜は多結晶シリコン膜により形成されているか又は多結晶シリコン膜と金属もしくは金属反応層との積層構造を有していることを特徴とする不揮発性半導体記憶装置。 7. The nonvolatile semiconductor memory device according to claim 1, wherein the first conductive film and the conductive side wall are each formed by a polycrystalline silicon film, said second conductive film is a polycrystalline silicon nonvolatile semiconductor memory device characterized in that it has a laminated structure with or are formed or polycrystalline silicon film and a metal or metal reaction layer by layer.
  8. 【請求項8】 請求項1に記載の不揮発性半導体記憶装置において、前記第1のゲート絶縁膜は酸化膜により形成され、前記第2のゲート絶縁膜は酸化膜により形成されているか又は酸化膜と窒化膜が交互に積層された構造を有していることを特徴とする不揮発性半導体記憶装置。 8. The nonvolatile semiconductor memory device according to claim 1, wherein the first gate insulating film is formed by an oxide film, the second or gate insulating film is formed by oxide film or oxide film the nonvolatile semiconductor memory device characterized by nitride film has a laminated structure alternately with.
  9. 【請求項9】 請求項1から8のいずれか一項に記載の不揮発性半導体記憶装置において、前記半導体基板は、 9. The nonvolatile semiconductor memory device according to any one of claims 1 to 8, wherein the semiconductor substrate,
    該半導体基板上で前記第1の導電膜が形成される部分に対応する領域においてゲート長方向に段差部分を有することを特徴とする不揮発性半導体記憶装置。 The nonvolatile semiconductor memory device characterized by having a step portion in the gate length direction in the region corresponding to the portion where the first conductive film on the semiconductor substrate is formed.
  10. 【請求項10】 請求項9に記載の不揮発性半導体記憶装置において、前記段差部分は、ドレイン領域を構成する前記第2の半導体領域の近傍に形成されていることを特徴とする不揮発性半導体記憶装置。 10. The nonvolatile semiconductor memory device according to claim 9, wherein the step portion is a non-volatile semiconductor memory characterized in that it is formed in the vicinity of the second semiconductor region constituting a drain region apparatus.
  11. 【請求項11】 フローティングゲートとコントロールゲートが積層された二重ゲート構造をもつメモリセルを作製する工程を含む不揮発性半導体記憶装置の製造方法において、前記メモリセルを作製する工程が、 一導電型の半導体基板上に順次第1のゲート絶縁膜、第1の導電膜及び絶縁膜を形成する工程と、 前記第1の導電膜の側壁に対して前記半導体基板に自己整合的にそれぞれ該半導体基板と逆導電型の第1及び第2の半導体領域を形成する工程と、 前記第1の導電膜の側壁及び前記絶縁膜の側壁に導電体側壁部を形成する工程と、 前記絶縁膜を除去する工程と、 前記第1の導電膜及び前記導電体側壁部に不純物を注入して前記フローティングゲートを形成する工程と、 前記フローティングゲートを覆うように順次第2のゲート絶 11. A method of manufacturing a nonvolatile semiconductor memory device including the step of floating gate and a control gate to produce a memory cell having a double gate structure are stacked, the step of producing the memory cell, one conductivity type order soon first gate insulating film on a semiconductor substrate, a first forming the conductive film and the insulating film conductive, the first conductive film self-alignment manner, respectively the semiconductor substrate to the semiconductor substrate to the side walls of the removing a step of forming first and second semiconductor regions of the opposite conductivity type, and forming a conductive side wall on the side wall and the side wall of the insulating layer of the first conductive film, the insulating film and step and said the step of impurity implantation to form the floating gate to the first conductive film and the conductive side wall, the order as soon as the second gate insulating so as to cover the floating gate 縁膜及び第2の導電膜を形成する工程と、 前記第2の導電膜に不純物を注入した後、該第2の導電膜上に最終的なフローティングゲートの形状に応じたマスクを形成する工程と、 前記マスクに沿って前記第2の導電膜、前記第2のゲート絶縁膜、前記導電体側壁部及び前記第1のゲート絶縁膜を除去して前記最終的なフローティングゲート及び前記コントロールゲートを形成する工程とを含むことを特徴とする不揮発性半導体記憶装置の製造方法。 Forming an edge film and the second conductive film, the step of forming the second after implanting impurity into the conductive film, a mask corresponding to the shape of the final floating gate on the second conductive film If the along the mask second conductive film, the second gate insulating film, is removed the conductive side wall portion and the first gate insulating film the final floating gate and said control gate method of manufacturing a nonvolatile semiconductor memory device which comprises a step of forming.
  12. 【請求項12】 請求項11に記載の不揮発性半導体記憶装置の製造方法において、前記第1及び第2の半導体領域を形成する工程の前に、前記第1の半導体領域よりも低い不純物濃度を有する第3の半導体領域を前記第1 12. A method of manufacturing a nonvolatile semiconductor memory device according to claim 11, before the step of forming the first and second semiconductor regions, an impurity concentration lower than said first semiconductor region It said third semiconductor region having first
    の半導体領域の下部に形成する工程を含むことを特徴とする不揮発性半導体記憶装置の製造方法。 Method of manufacturing a nonvolatile semiconductor memory device which comprises a step of forming the bottom of the semiconductor region.
  13. 【請求項13】 請求項12に記載の不揮発性半導体記憶装置の製造方法において、前記フローティングゲートを形成する工程の後に、前記導電体側壁部の頂上部分を丸める処理を行う工程を含むことを特徴とする不揮発性半導体記憶装置の製造方法。 13. The method of manufacturing a nonvolatile semiconductor memory device according to claim 12, after the step of forming the floating gate, characterized in that it comprises the step of performing a process of rounding the top portion of the conductor side wall method of manufacturing a nonvolatile semiconductor memory device according to.
  14. 【請求項14】 請求項13に記載の不揮発性半導体記憶装置の製造方法において、前記導電体側壁部の頂上部分を丸める処理は、前記導電体側壁部を所定温度で熱酸化することにより行われることを特徴とする不揮発性半導体記憶装置の製造方法。 14. The method of manufacturing a nonvolatile semiconductor memory device according to claim 13, the process of rounding the top portion of the conductor side wall is performed by thermally oxidizing the conductive side wall at a predetermined temperature method of manufacturing a nonvolatile semiconductor memory device, characterized in that.
  15. 【請求項15】 請求項14に記載の不揮発性半導体記憶装置の製造方法において、前記所定温度は950℃以上に設定されることを特徴とする不揮発性半導体記憶装置の製造方法。 15. A method of manufacturing a nonvolatile semiconductor memory device according to claim 14, wherein the predetermined temperature is a method of manufacturing a nonvolatile semiconductor memory device characterized in that it is set to at least 950 ° C..
  16. 【請求項16】 請求項12に記載の不揮発性半導体記憶装置の製造方法において、前記導電体側壁部を100 16. The method of manufacturing a nonvolatile semiconductor memory device according to claim 12, the conductor side wall 100
    nm〜300nmの範囲の厚さで形成することを特徴とする不揮発性半導体記憶装置の製造方法。 Method of manufacturing a nonvolatile semiconductor memory device, characterized by a thickness ranging from Nm~300nm.
  17. 【請求項17】 請求項12に記載の不揮発性半導体記憶装置の製造方法において、前記導電体側壁部を200 17. The method of manufacturing a nonvolatile semiconductor memory device according to claim 12, the conductor side wall 200
    nm以上の厚さで形成することを特徴とする不揮発性半導体記憶装置の製造方法。 Method of manufacturing a nonvolatile semiconductor memory device characterized by forming in the above nm thick.
  18. 【請求項18】 請求項11に記載の不揮発性半導体記憶装置の製造方法において、前記第1の導電膜及び前記導電体側壁部をそれぞれ多結晶シリコン膜で形成し、前記第2の導電膜を多結晶シリコン膜で形成するか又は多結晶シリコン膜と金属もしくは金属反応層との積層構造で形成することを特徴とする不揮発性半導体記憶装置の製造方法。 18. The method of manufacturing a nonvolatile semiconductor memory device according to claim 11, the first conductive film and the conductive side wall is formed at each polycrystalline silicon film, the second conductive film method of manufacturing a nonvolatile semiconductor memory device characterized by a stacked structure of a polycrystalline silicon film in either forms or polycrystalline silicon film and a metal or metal reaction layer.
  19. 【請求項19】 請求項11に記載の不揮発性半導体記憶装置の製造方法において、前記第1のゲート絶縁膜を酸化膜で形成し、前記第2のゲート絶縁膜を酸化膜で形成するか又は酸化膜と窒化膜を交互に形成してなる積層構造で形成することを特徴とする不揮発性半導体記憶装置の製造方法。 19. The method of manufacturing a nonvolatile semiconductor memory device according to claim 11, said first gate insulating film is formed by oxide film, or forming the second gate insulating film an oxide film or method of manufacturing a nonvolatile semiconductor memory device, and forming a laminated structure obtained by forming an oxide film and a nitride film alternately.
  20. 【請求項20】 請求項11に記載の不揮発性半導体記憶装置の製造方法において、前記第1のゲート絶縁膜を形成する工程の前に、前記半導体基板上で前記第1の導電膜が形成されるべき部分に対応する領域においてゲート長方向に段差部分を形成する工程を含むことを特徴とする不揮発性半導体記憶装置の製造方法。 20. A method of manufacturing a nonvolatile semiconductor memory device according to claim 11, before the step of forming the first gate insulating film, the first conductive film on said semiconductor substrate is formed method of manufacturing a nonvolatile semiconductor memory device characterized by the area corresponding to Rubeki portion includes forming a stepped portion in the gate length direction.
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