JP2000115152A - 同期クロック生成装置及び方法 - Google Patents
同期クロック生成装置及び方法Info
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- JP2000115152A JP2000115152A JP10282244A JP28224498A JP2000115152A JP 2000115152 A JP2000115152 A JP 2000115152A JP 10282244 A JP10282244 A JP 10282244A JP 28224498 A JP28224498 A JP 28224498A JP 2000115152 A JP2000115152 A JP 2000115152A
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- Manipulation Of Pulses (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【課題】 同期クロック生成装置の電源投入時において
受信信号のパルスが検出できない不具合を回避する。 【解決手段】 本発明は、受信信号を入力し、所定のし
きい値を基準としてビット値を判定して元の信号ビット
列を再生するビット判定手段２２と、上記ビット列から
受信ディジタル信号のピーク位置を検出しタイミング信
号を出力するビットパターン検出手段２３と、上記ビッ
ト列を入力し所定のクロックで動作するＤＰＬＬ回路２
４と、上記タイミング信号又はＤＰＬＬ回路２４からの
クロック信号を選択的にＤＰＬＬ回路２４のクロックと
して与えるセレクタ２９と、電源投入後の経過時間を計
測するタイマ２７と、タイマ２７が所定時間を計測する
までの間、ビット判定手段２２が一方のビット値を連続
して出力するようそのしきい値を設定すると共にＤＰＬ
Ｌ回路２４から出力されるクロック信号がＤＰＬＬ回路
２４に与えられるようセレクタ２９を制御する制御手段
３０を備える。
受信信号のパルスが検出できない不具合を回避する。 【解決手段】 本発明は、受信信号を入力し、所定のし
きい値を基準としてビット値を判定して元の信号ビット
列を再生するビット判定手段２２と、上記ビット列から
受信ディジタル信号のピーク位置を検出しタイミング信
号を出力するビットパターン検出手段２３と、上記ビッ
ト列を入力し所定のクロックで動作するＤＰＬＬ回路２
４と、上記タイミング信号又はＤＰＬＬ回路２４からの
クロック信号を選択的にＤＰＬＬ回路２４のクロックと
して与えるセレクタ２９と、電源投入後の経過時間を計
測するタイマ２７と、タイマ２７が所定時間を計測する
までの間、ビット判定手段２２が一方のビット値を連続
して出力するようそのしきい値を設定すると共にＤＰＬ
Ｌ回路２４から出力されるクロック信号がＤＰＬＬ回路
２４に与えられるようセレクタ２９を制御する制御手段
３０を備える。
Description
【０００１】
【発明の属する技術分野】本発明は、波形変形した受信
ディジタル信号のビット列から同期確立のためのクロッ
クを生成するディジタルＰＬＬ回路を備えた同期クロッ
ク生成装置及び方法に関する。
ディジタル信号のビット列から同期確立のためのクロッ
クを生成するディジタルＰＬＬ回路を備えた同期クロッ
ク生成装置及び方法に関する。
【０００２】
【従来の技術】有線ディジタル通信における線路等化を
実現するため、波形変形した受信ディジタル信号のビッ
ト列から同期確立のためのクロックを生成する必要が生
じる。このような場合、従来からディジタルＰＬＬ（Ph
ase Lock Loop）回路を備えた同期クロック生成装置が
用いられている。
実現するため、波形変形した受信ディジタル信号のビッ
ト列から同期確立のためのクロックを生成する必要が生
じる。このような場合、従来からディジタルＰＬＬ（Ph
ase Lock Loop）回路を備えた同期クロック生成装置が
用いられている。
【０００３】図２は、従来の同期クロック生成装置のブ
ロック図である。図に示すように、従来の同期クロック
生成装置１０は、波形変形した受信ディジタル信号から
雑音を除去する適応ディジタルフィルタ１１と、適応デ
ィジタルフィルタ１１の出力からビット値を判定して元
の受信ディジタル信号のビット列を再生出力するビット
判定部１２と、ビット判定部１２により出力されたビッ
ト列から受信ディジタル信号のピーク位置を検出するビ
ットパターン検出部１３と、ビット判定部１２からのビ
ット列を入力し、ビットパターン検出部１３から出力さ
れるタイミング信号をクロックとして動作するディジタ
ルＰＬＬ回路１４を備える。
ロック図である。図に示すように、従来の同期クロック
生成装置１０は、波形変形した受信ディジタル信号から
雑音を除去する適応ディジタルフィルタ１１と、適応デ
ィジタルフィルタ１１の出力からビット値を判定して元
の受信ディジタル信号のビット列を再生出力するビット
判定部１２と、ビット判定部１２により出力されたビッ
ト列から受信ディジタル信号のピーク位置を検出するビ
ットパターン検出部１３と、ビット判定部１２からのビ
ット列を入力し、ビットパターン検出部１３から出力さ
れるタイミング信号をクロックとして動作するディジタ
ルＰＬＬ回路１４を備える。
【０００４】ディジタルＰＬＬ回路１４が出力するクロ
ックは、受信ディジタル信号を読み出す上記適応ディジ
タルフィルタ１１及びビット判定部１２に与えられてい
る。このクロックの周期と受信ディジタル信号の周期と
の間に位相差が生じると、ディジタルＰＬＬ回路１４
は、その位相差を打ち消す方向に出力するクロック周波
数をコントロールし、受信ディジタル信号から得られる
クロック周期に追随させる。
ックは、受信ディジタル信号を読み出す上記適応ディジ
タルフィルタ１１及びビット判定部１２に与えられてい
る。このクロックの周期と受信ディジタル信号の周期と
の間に位相差が生じると、ディジタルＰＬＬ回路１４
は、その位相差を打ち消す方向に出力するクロック周波
数をコントロールし、受信ディジタル信号から得られる
クロック周期に追随させる。
【０００５】
【発明が解決しようとする課題】しかしながら、上記従
来の同期クロック生成装置においては、その回路規模を
小さくするために、上記適応ディジタルフィルタ１１及
びビット判定部１２を動作させる起動クロックをディジ
タルＰＬＬ回路１４の出力、すなわち受信信号の速度と
同じ周波数としているため、装置の電源投入時に受信信
号のパルスを検出できず、装置が適正に起動しないとい
った問題がある。
来の同期クロック生成装置においては、その回路規模を
小さくするために、上記適応ディジタルフィルタ１１及
びビット判定部１２を動作させる起動クロックをディジ
タルＰＬＬ回路１４の出力、すなわち受信信号の速度と
同じ周波数としているため、装置の電源投入時に受信信
号のパルスを検出できず、装置が適正に起動しないとい
った問題がある。
【０００６】すなわち、図３（Ａ）に示すように、読み
出しの動作クロックにおける立ち上がり（図におけるＰ
点）が、受信ディジタル信号のパルス位置と対応した位
置にある場合には、ビット判定部１２においてそのパル
ス位置の前後の位置に対し、ビット”０１０”が出力さ
れ、ビットパターン検出部１３でこれが検出され、ディ
ジタルＰＬＬ回路１４が周期追随動作を開始する。
出しの動作クロックにおける立ち上がり（図におけるＰ
点）が、受信ディジタル信号のパルス位置と対応した位
置にある場合には、ビット判定部１２においてそのパル
ス位置の前後の位置に対し、ビット”０１０”が出力さ
れ、ビットパターン検出部１３でこれが検出され、ディ
ジタルＰＬＬ回路１４が周期追随動作を開始する。
【０００７】しかしながら、図３（Ｂ）に示すように、
読み出しの動作クロックにおける立ち上がりが、受信デ
ィジタル信号のパルス位置の範囲（図におけるＷ）にな
く、その前後にある場合には、ビット判定部１２で
は、”０”ビットが連続して出力され続けることにな
る。その結果、ビットパターン検出部１３からの出力信
号が得られなくなり、ディジタルＰＬＬ回路１４が周期
追随動作を開始しないという問題があった。
読み出しの動作クロックにおける立ち上がりが、受信デ
ィジタル信号のパルス位置の範囲（図におけるＷ）にな
く、その前後にある場合には、ビット判定部１２で
は、”０”ビットが連続して出力され続けることにな
る。その結果、ビットパターン検出部１３からの出力信
号が得られなくなり、ディジタルＰＬＬ回路１４が周期
追随動作を開始しないという問題があった。
【０００８】従って本発明の目的は、装置の電源投入時
において受信ディジタル信号のパルスが検出できないと
いう不具合を回避することによって、ディジタルＰＬＬ
回路が適正に起動できるようにすることにある。
において受信ディジタル信号のパルスが検出できないと
いう不具合を回避することによって、ディジタルＰＬＬ
回路が適正に起動できるようにすることにある。
【０００９】
【課題を解決するための手段】上記目的を達成するため
本発明は、波形変形した受信ディジタル信号のビット列
から同期確立のためのクロックを生成する同期クロック
生成装置において、波形変形した受信ディジタル信号を
入力し、所定のしきい値を基準としてビット値を判定し
て元の受信ディジタル信号のビット列を再生出力するビ
ット判定手段と、上記ビット判定手段により出力された
ビット列から受信ディジタル信号のピーク位置を検出
し、該検出のタイミング信号を出力するビットパターン
検出手段と、上記ビット判定手段からのビット列を入力
し、所定のクロックで動作するディジタルＰＬＬ回路
と、上記ビットパターン検出手段からのタイミング信号
又は上記ディジタルＰＬＬ回路から出力されるクロック
信号を、選択的に上記ディジタルＰＬＬ回路の動作クロ
ック信号として与えるセレクタと、電源投入後の経過時
間を計測するタイマと、上記タイマが電源投入後から所
定時間を計測するまでの間、上記ビット判定手段が一方
のビット値を連続して出力するようそのしきい値を設定
すると共に、上記ディジタルＰＬＬ回路から出力される
クロック信号が上記ディジタルＰＬＬ回路に与えられる
ように上記セレクタを制御する制御手段とを備えて構成
される。
本発明は、波形変形した受信ディジタル信号のビット列
から同期確立のためのクロックを生成する同期クロック
生成装置において、波形変形した受信ディジタル信号を
入力し、所定のしきい値を基準としてビット値を判定し
て元の受信ディジタル信号のビット列を再生出力するビ
ット判定手段と、上記ビット判定手段により出力された
ビット列から受信ディジタル信号のピーク位置を検出
し、該検出のタイミング信号を出力するビットパターン
検出手段と、上記ビット判定手段からのビット列を入力
し、所定のクロックで動作するディジタルＰＬＬ回路
と、上記ビットパターン検出手段からのタイミング信号
又は上記ディジタルＰＬＬ回路から出力されるクロック
信号を、選択的に上記ディジタルＰＬＬ回路の動作クロ
ック信号として与えるセレクタと、電源投入後の経過時
間を計測するタイマと、上記タイマが電源投入後から所
定時間を計測するまでの間、上記ビット判定手段が一方
のビット値を連続して出力するようそのしきい値を設定
すると共に、上記ディジタルＰＬＬ回路から出力される
クロック信号が上記ディジタルＰＬＬ回路に与えられる
ように上記セレクタを制御する制御手段とを備えて構成
される。
【００１０】また、本発明は、上記ディジタルＰＬＬ回
路が、上記ビット判定手段からのビット列を入力し、所
定のクロックで動作するランダムウォークフィルタと、
上記ランダムウォークフィルタからの選択信号に応じて
異なるクロックを出力する分周回路とを備えたことを特
徴とする。
路が、上記ビット判定手段からのビット列を入力し、所
定のクロックで動作するランダムウォークフィルタと、
上記ランダムウォークフィルタからの選択信号に応じて
異なるクロックを出力する分周回路とを備えたことを特
徴とする。
【００１１】更に、本発明は、波形変形した受信ディジ
タル信号を入力し、上記ビット判定手段に信号を出力す
る適応ディジタルフィルタを備えることが好ましい。
タル信号を入力し、上記ビット判定手段に信号を出力す
る適応ディジタルフィルタを備えることが好ましい。
【００１２】また、本発明は、波形変形した受信ディジ
タル信号のビット列から同期確立のためのクロックを生
成するディジタルＰＬＬ回路を備えた同期クロック生成
方法に関する。本発明の同期クロック生成方法は、電源
投入後の所定時間の間、上記ディジタルＰＬＬ回路を所
定のクロックで起動させ、その入力信号として一方のビ
ット列を連続して与えることを特徴とする。
タル信号のビット列から同期確立のためのクロックを生
成するディジタルＰＬＬ回路を備えた同期クロック生成
方法に関する。本発明の同期クロック生成方法は、電源
投入後の所定時間の間、上記ディジタルＰＬＬ回路を所
定のクロックで起動させ、その入力信号として一方のビ
ット列を連続して与えることを特徴とする。
【００１３】
【発明の実施の形態】以下、図示した一実施形態に基い
て本発明を詳細に説明する。図１は、本発明の一実施形
態に係る同期クロック生成装置のブロック図である。図
に示すように、同期クロック生成装置２０は、図２に示
した従来の同期クロック生成装置１０と同様に、適応デ
ィジタルフィルタ２１、ビット判定部２２、ビットパタ
ーン検出部２３及びディジタルＰＬＬ回路２４を備え
る。
て本発明を詳細に説明する。図１は、本発明の一実施形
態に係る同期クロック生成装置のブロック図である。図
に示すように、同期クロック生成装置２０は、図２に示
した従来の同期クロック生成装置１０と同様に、適応デ
ィジタルフィルタ２１、ビット判定部２２、ビットパタ
ーン検出部２３及びディジタルＰＬＬ回路２４を備え
る。
【００１４】上記ビット判定部２２は、適応ディジタル
フィルタ２１から出力される波形変形した受信ディジタ
ル信号を入力し、所定のしきい値を基準としてビット値
を判定して元の受信ディジタル信号のビット列を再生出
力する。受信信号のピークを”1.0”とした場合、上記
ビット判定部２２に設定されるしきい値は、通常動作時
において”0.5”にセットされる。従って、ビット判定
部２２に与えられるクロックの立ち上がりが、図３
（Ｂ）におけるＷの範囲内にある場合、該パルスが検出
され、ビット判定部２２から”１”が出力され、またＷ
の範囲外にある場合には、”０”が出力される。なお、
上記適応ディジタルフィルタ２１及びビット判定部２２
は、ディジタルＰＬＬ回路２４が出力するクロック信号
により起動される。
フィルタ２１から出力される波形変形した受信ディジタ
ル信号を入力し、所定のしきい値を基準としてビット値
を判定して元の受信ディジタル信号のビット列を再生出
力する。受信信号のピークを”1.0”とした場合、上記
ビット判定部２２に設定されるしきい値は、通常動作時
において”0.5”にセットされる。従って、ビット判定
部２２に与えられるクロックの立ち上がりが、図３
（Ｂ）におけるＷの範囲内にある場合、該パルスが検出
され、ビット判定部２２から”１”が出力され、またＷ
の範囲外にある場合には、”０”が出力される。なお、
上記適応ディジタルフィルタ２１及びビット判定部２２
は、ディジタルＰＬＬ回路２４が出力するクロック信号
により起動される。
【００１５】ビットパターン検出部２３は、ビット判定
部２２より出力されたビット列から受信ディジタル信号
のピーク位置を検出し、該検出のタイミングでパルス信
号（以下、タイミング信号という）を出力する。すなわ
ち、ビットパターン検出部２３は、ビット判定部２２か
ら出力されたビット列の中から”０１０”のビットパタ
ーンを検出し、これをもって受信ディジタル信号のピー
ク位置と判断する。
部２２より出力されたビット列から受信ディジタル信号
のピーク位置を検出し、該検出のタイミングでパルス信
号（以下、タイミング信号という）を出力する。すなわ
ち、ビットパターン検出部２３は、ビット判定部２２か
ら出力されたビット列の中から”０１０”のビットパタ
ーンを検出し、これをもって受信ディジタル信号のピー
ク位置と判断する。
【００１６】ディジタルＰＬＬ回路２４は、ランダムウ
ォークフィルタ２５及び47/48/49の分周比を有する分周
回路２６を備えて構成される。ランダムウォークフィル
タ２５は、通常時においてビットパターン検出部２３か
ら出力されるタイミング信号を動作クロックとして起動
されるもので、上記ビット判定部２２からの信号を入力
して、分周回路２６にその分周比の選択信号を出力す
る。ランダムウォークフィルタ２５は、９段（０〜８）
のカウンタを内部に備えており、入力信号の種類に応じ
て該カウンタをアップ又はダウンする。すなわち、入力
信号が”１”の場合、カウンタは１つアップされ、入力
信号が”０”の場合、カウンタは１つダウンされる。初
期状態でこのカウンタは中央の４に設定され、カウンタ
値が０又は８に達した場合に”ダウン”又は”アップ”
の選択信号を出力し、初期状態に戻る。例えば、初期状
態においてランダムウォークフィルタ２５に、連続し
て”０”が４回入力されると、カウンタは”０”に達
し、”ダウン”の選択信号を出力した後、”４”に設定
される。
ォークフィルタ２５及び47/48/49の分周比を有する分周
回路２６を備えて構成される。ランダムウォークフィル
タ２５は、通常時においてビットパターン検出部２３か
ら出力されるタイミング信号を動作クロックとして起動
されるもので、上記ビット判定部２２からの信号を入力
して、分周回路２６にその分周比の選択信号を出力す
る。ランダムウォークフィルタ２５は、９段（０〜８）
のカウンタを内部に備えており、入力信号の種類に応じ
て該カウンタをアップ又はダウンする。すなわち、入力
信号が”１”の場合、カウンタは１つアップされ、入力
信号が”０”の場合、カウンタは１つダウンされる。初
期状態でこのカウンタは中央の４に設定され、カウンタ
値が０又は８に達した場合に”ダウン”又は”アップ”
の選択信号を出力し、初期状態に戻る。例えば、初期状
態においてランダムウォークフィルタ２５に、連続し
て”０”が４回入力されると、カウンタは”０”に達
し、”ダウン”の選択信号を出力した後、”４”に設定
される。
【００１７】分周回路２６は、15.36MHzのクロックを４
７、４８又は４９で分周して、327KHz、320KHz又は314K
Hzの動作クロック周波数の信号を出力する。分周回路２
６によって生成されるクロック信号は、上記ランダムウ
ォークフィルタ２５の”アップ”又は”ダウン”の選択
信号によって、選択され出力される。例えば、分周回路
２６より320KHzのクロック信号が出力されているとき
に、ランダムウォークフィルタ２５より”アップ”の選
択信号が出力されると、分周回路２６は、現在の出力ク
ロックよりも低い周波数、すなわち314KHzのクロック信
号を出力し、”ダウン”の選択信号が出力されると、現
在の出力クロックよりも高い周波数、すなわち327KHzの
クロック信号を出力する。
７、４８又は４９で分周して、327KHz、320KHz又は314K
Hzの動作クロック周波数の信号を出力する。分周回路２
６によって生成されるクロック信号は、上記ランダムウ
ォークフィルタ２５の”アップ”又は”ダウン”の選択
信号によって、選択され出力される。例えば、分周回路
２６より320KHzのクロック信号が出力されているとき
に、ランダムウォークフィルタ２５より”アップ”の選
択信号が出力されると、分周回路２６は、現在の出力ク
ロックよりも低い周波数、すなわち314KHzのクロック信
号を出力し、”ダウン”の選択信号が出力されると、現
在の出力クロックよりも高い周波数、すなわち327KHzの
クロック信号を出力する。
【００１８】同期クロック生成装置２０は、更に、タイ
マ２７、しきい値設定部２８、セレクタ２９及びこれら
を制御する制御部３０を備える。タイマ２７は、装置の
電源が投入されてからの経過時間を計測するもので、電
源投入から設定された所定時間が経過した時点で制御部
３０に信号を出力する。この実施形態においては、タイ
マ２７は、電源投入から20ms経過した時点で信号を出力
するように設定されている。しきい値設定部２８は、制
御部３０からの制御信号に従って、ビット判定部２２の
しきい値を設定するものである。通常の動作時において
は、しきい値設定部２８によってビット判定部２２のし
きい値は、”0.5”に設定される。しかしながら、電源
投入から最初の20msまでは、しきい値設定部２８によっ
てビット判定部２２のしきい値は、”1.0”に設定され
る。すなわち、電源投入時においてしきい値設定部２８
にはそのしきい値として”1.0”が設定されており、電
源投入から20msが経過してタイマ２７が制御部３０に信
号を出力すると、制御部３０はこれに応じて、しきい値
設定部２８で設定するビット判定部２２のしきい値を”
0.5”にする。
マ２７、しきい値設定部２８、セレクタ２９及びこれら
を制御する制御部３０を備える。タイマ２７は、装置の
電源が投入されてからの経過時間を計測するもので、電
源投入から設定された所定時間が経過した時点で制御部
３０に信号を出力する。この実施形態においては、タイ
マ２７は、電源投入から20ms経過した時点で信号を出力
するように設定されている。しきい値設定部２８は、制
御部３０からの制御信号に従って、ビット判定部２２の
しきい値を設定するものである。通常の動作時において
は、しきい値設定部２８によってビット判定部２２のし
きい値は、”0.5”に設定される。しかしながら、電源
投入から最初の20msまでは、しきい値設定部２８によっ
てビット判定部２２のしきい値は、”1.0”に設定され
る。すなわち、電源投入時においてしきい値設定部２８
にはそのしきい値として”1.0”が設定されており、電
源投入から20msが経過してタイマ２７が制御部３０に信
号を出力すると、制御部３０はこれに応じて、しきい値
設定部２８で設定するビット判定部２２のしきい値を”
0.5”にする。
【００１９】セレクタ２９は、ビットパターン検出部２
３からの信号又はディジタルＰＬＬ回路２４からの信号
の何れかを、選択的にランダムウォークフィルタ２５の
動作クロック信号として出力するものである。電源投入
時の初期状態において、セレクタ２９はディジタルＰＬ
Ｌ回路２４からのクロック信号を選択して出力してい
る。セレクタ２９による信号の切り替えのタイミング
は、上記タイマ２７からの信号に応じた制御部３０から
の制御信号の出力タイミングによって決定される。すな
わち、電源投入から最初の20msまでは、ディジタルＰＬ
Ｌ回路２４からの信号がランダムウォークフィルタ２５
のクロック信号として与えられ、20ms経過時点でセレク
タ２９が切り替えられ、ビットパターン検出部２３から
の信号がランダムウォークフィルタ２５のクロック信号
として与えられる。
３からの信号又はディジタルＰＬＬ回路２４からの信号
の何れかを、選択的にランダムウォークフィルタ２５の
動作クロック信号として出力するものである。電源投入
時の初期状態において、セレクタ２９はディジタルＰＬ
Ｌ回路２４からのクロック信号を選択して出力してい
る。セレクタ２９による信号の切り替えのタイミング
は、上記タイマ２７からの信号に応じた制御部３０から
の制御信号の出力タイミングによって決定される。すな
わち、電源投入から最初の20msまでは、ディジタルＰＬ
Ｌ回路２４からの信号がランダムウォークフィルタ２５
のクロック信号として与えられ、20ms経過時点でセレク
タ２９が切り替えられ、ビットパターン検出部２３から
の信号がランダムウォークフィルタ２５のクロック信号
として与えられる。
【００２０】次に、上記同期クロック生成装置２０の動
作について説明する。装置の電源投入時の初期設定にお
いて、ビット判定部２２には、しきい値設定部２８で設
定された”1.0”がそのしきい値として与えられ、ま
た、ランダムウォークフィルタ２５のクロック信号とし
て、ディジタルＰＬＬ回路２４の初期出力である320KHz
の信号が与えられる。最初の20msの間、同期クロック生
成装置２０は、上記設定で動作される。すなわち、適応
ディジタルフィルタ２１を通ってビット判定部２２に入
力される受信ディジタル信号は、ここでビット判定され
る。しかしながら、ビット判定部２２におけるしきい値
は、”1.0”に設定されているため、ビット判定部２２
の出力は、常に”０”となる。すなわち、仮に受信信号
のパルス部分にクロック信号の立ち上がりが一致して
も、しきい値が信号のピーク値である”1.0”に設定さ
れているため、検出される値は常にそれよりも低くな
り、その結果、ビット判定部２２の出力は”０”とな
る。
作について説明する。装置の電源投入時の初期設定にお
いて、ビット判定部２２には、しきい値設定部２８で設
定された”1.0”がそのしきい値として与えられ、ま
た、ランダムウォークフィルタ２５のクロック信号とし
て、ディジタルＰＬＬ回路２４の初期出力である320KHz
の信号が与えられる。最初の20msの間、同期クロック生
成装置２０は、上記設定で動作される。すなわち、適応
ディジタルフィルタ２１を通ってビット判定部２２に入
力される受信ディジタル信号は、ここでビット判定され
る。しかしながら、ビット判定部２２におけるしきい値
は、”1.0”に設定されているため、ビット判定部２２
の出力は、常に”０”となる。すなわち、仮に受信信号
のパルス部分にクロック信号の立ち上がりが一致して
も、しきい値が信号のピーク値である”1.0”に設定さ
れているため、検出される値は常にそれよりも低くな
り、その結果、ビット判定部２２の出力は”０”とな
る。
【００２１】ビット判定部２２の”０”が連続する出力
は、ランダムウォークフィルタ２５に与えられる。ラン
ダムウォークフィルタ２５は、セレクタ２９で選択され
ているディジタルＰＬＬ回路２４の出力、すなわち320K
Hzのクロック信号で起動され、上記ビット判定部２２か
らの入力に応じた信号を分周回路２６に出力する。ここ
で、ランダムウォークフィルタ２５には、”０”が連続
して入力されるので、そのカウンタは、カウントダウン
し続けることとなる。そのため、ランダムウォークフィ
ルタ２５の出力は常に”ダウン”となり、分周回路２６
に定期的に与えられる。これによって分周回路２６は、
327KHzのクロック信号を出力し続ける。よって、適応デ
ィジタルフィルタ２１及びビット判定部２２の読み出し
クロック信号は327KHzとなり、受信ディジタル信号との
間の位相が常時変化されるものとなる。
は、ランダムウォークフィルタ２５に与えられる。ラン
ダムウォークフィルタ２５は、セレクタ２９で選択され
ているディジタルＰＬＬ回路２４の出力、すなわち320K
Hzのクロック信号で起動され、上記ビット判定部２２か
らの入力に応じた信号を分周回路２６に出力する。ここ
で、ランダムウォークフィルタ２５には、”０”が連続
して入力されるので、そのカウンタは、カウントダウン
し続けることとなる。そのため、ランダムウォークフィ
ルタ２５の出力は常に”ダウン”となり、分周回路２６
に定期的に与えられる。これによって分周回路２６は、
327KHzのクロック信号を出力し続ける。よって、適応デ
ィジタルフィルタ２１及びビット判定部２２の読み出し
クロック信号は327KHzとなり、受信ディジタル信号との
間の位相が常時変化されるものとなる。
【００２２】この状態で、電源の起動から20msが経過す
ると、タイマ２７が作動し、これに従って制御部３０は
しきい値設定部２８及びセレクタ２９に信号を出力す
る。この信号を受けて、しきい値設定部２８はビット判
定部２２のしきい値を、通常動作時の”0.5”に設定す
る。また、同じタイミングで、セレクタ２９が切り替え
られ、ランダムウォークフィルタ２５の動作クロックと
して、ビットパターン検出部２３の出力が選択される。
ると、タイマ２７が作動し、これに従って制御部３０は
しきい値設定部２８及びセレクタ２９に信号を出力す
る。この信号を受けて、しきい値設定部２８はビット判
定部２２のしきい値を、通常動作時の”0.5”に設定す
る。また、同じタイミングで、セレクタ２９が切り替え
られ、ランダムウォークフィルタ２５の動作クロックと
して、ビットパターン検出部２３の出力が選択される。
【００２３】ここで、受信ディジタル信号と、適応ディ
ジタルフィルタ２１及びビット判定部２２の読み出しク
ロック信号との間の位相は変化しているので、上記20ms
経過後のあるタイミングで、読み出しクロック信号の立
ち上がりが受信ディジタル信号のパルス位置に一致する
こととなる。一旦、クロック信号の立ち上がりがパルス
位置に一致すると、ディジタルＰＬＬ回路２４は、これ
に追随し、その位相のずれに従って適宜出力クロックを
調整する。
ジタルフィルタ２１及びビット判定部２２の読み出しク
ロック信号との間の位相は変化しているので、上記20ms
経過後のあるタイミングで、読み出しクロック信号の立
ち上がりが受信ディジタル信号のパルス位置に一致する
こととなる。一旦、クロック信号の立ち上がりがパルス
位置に一致すると、ディジタルＰＬＬ回路２４は、これ
に追随し、その位相のずれに従って適宜出力クロックを
調整する。
【００２４】以上、本発明の一実施形態を図面に沿って
説明した。しかしながら本発明は上記実施形態に示した
事項に限定されず、特許請求の範囲の記載に基いてその
変更、改良等が可能であることは明らかである。例え
ば、上記実施形態においては、タイマで計測される所定
時間を20msとしたが、本発明はこれに限定されない。ま
た、しきい値のことなるビット判定部を複数用意し、上
記所定時間の前後でこれを選択的に用いるように本発明
を構成することもできる。
説明した。しかしながら本発明は上記実施形態に示した
事項に限定されず、特許請求の範囲の記載に基いてその
変更、改良等が可能であることは明らかである。例え
ば、上記実施形態においては、タイマで計測される所定
時間を20msとしたが、本発明はこれに限定されない。ま
た、しきい値のことなるビット判定部を複数用意し、上
記所定時間の前後でこれを選択的に用いるように本発明
を構成することもできる。
【００２５】
【発明の効果】以上の如く本発明によれば、装置の電源
投入時において受信ディジタル信号のパルスが検出でき
ないという不具合が回避され、よってディジタルＰＬＬ
回路の適正な起動を保障することができる。
投入時において受信ディジタル信号のパルスが検出でき
ないという不具合が回避され、よってディジタルＰＬＬ
回路の適正な起動を保障することができる。
【図１】本発明の一実施形態に係る同期クロック生成装
置のブロック図である。
置のブロック図である。
【図２】従来の同期クロック生成装置のブロック図であ
る。
る。
【図３】読み出しの動作クロックにおける立ち上がり
と、受信ディジタル信号のパルス位置との位相関係を示
す図である。
と、受信ディジタル信号のパルス位置との位相関係を示
す図である。
【符号の説明】 ２０ 同期クロック生成装置 ２１ 適応ディジタルフィルタ ２２ ビット判定部 ２３ ビットパターン検出部 ２４ ディジタルＰＬＬ回路 ２５ ランダムウォークフィルタ ２６ 分周回路 ２７ タイマ ２８ しきい値設定部 ２９ セレクタ ３０ 制御部
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5J023 DA02 DB01 DC05 5J039 HH18 KK10 KK23 KK27 KK29 KK33 MM11 5J106 AA05 BB01 CC46 CC53 DD09 DD19 DD23 GG14 JJ07 KK28 KK29 5K047 AA01 GG08 JJ07 MM33 MM46 MM55 MM56
Claims (4)
- 【請求項１】 波形変形した受信ディジタル信号のビッ
ト列から同期確立のためのクロックを生成する同期クロ
ック生成装置において、 波形変形した受信ディジタル信号を入力し、所定のしき
い値を基準としてビット値を判定して元の受信ディジタ
ル信号のビット列を再生出力するビット判定手段と、 上記ビット判定手段により出力されたビット列から受信
ディジタル信号のピーク位置を検出し、該検出のタイミ
ング信号を出力するビットパターン検出手段と、 上記ビット判定手段からのビット列を入力し、所定のク
ロックで動作するディジタルＰＬＬ回路と、 上記ビットパターン検出手段からのタイミング信号又は
上記ディジタルＰＬＬ回路から出力されるクロック信号
を、選択的に上記ディジタルＰＬＬ回路の動作クロック
信号として与えるセレクタと、 電源投入後の経過時間を計測するタイマと、 上記タイマが電源投入後から所定時間を計測するまでの
間、上記ビット判定手段が一方のビット値を連続して出
力するようそのしきい値を設定すると共に、上記ディジ
タルＰＬＬ回路から出力されるクロック信号が上記ディ
ジタルＰＬＬ回路に与えられるように上記セレクタを制
御する制御手段と、を備えることを特徴とする同期クロ
ック生成装置。 - 【請求項２】 上記ディジタルＰＬＬ回路が、 上記ビット判定手段からのビット列を入力し、所定のク
ロックで動作するランダムウォークフィルタと、 上記ランダムウォークフィルタからの選択信号に応じて
異なるクロックを出力する分周回路と、を備えたことを
特徴とする請求項１記載の同期クロック生成装置。 - 【請求項３】 波形変形した受信ディジタル信号を入力
し、上記ビット判定手段に信号を出力する適応ディジタ
ルフィルタを更に備えたことを特徴とする請求項１又は
２記載の同期クロック生成装置。 - 【請求項４】 波形変形した受信ディジタル信号のビッ
ト列から同期確立のためのクロックを生成するディジタ
ルＰＬＬ回路を備えた同期クロック生成方法において、 電源投入後の所定時間の間、上記ディジタルＰＬＬ回路
を所定のクロックで起動させ、その入力信号として一方
のビット列を連続して与えることを特徴とする同期クロ
ック生成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10282244A JP2000115152A (ja) | 1998-10-05 | 1998-10-05 | 同期クロック生成装置及び方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10282244A JP2000115152A (ja) | 1998-10-05 | 1998-10-05 | 同期クロック生成装置及び方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000115152A true JP2000115152A (ja) | 2000-04-21 |
Family
ID=17649938
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10282244A Pending JP2000115152A (ja) | 1998-10-05 | 1998-10-05 | 同期クロック生成装置及び方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000115152A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5798620B2 (ja) * | 2011-04-26 | 2015-10-21 | 測位衛星技術株式会社 | ナビゲーション信号送信機、ならびにナビゲーション信号生成方法 |
| US9641113B2 (en) | 2014-02-28 | 2017-05-02 | General Electric Company | System and method for controlling a power generation system based on PLL errors |
-
1998
- 1998-10-05 JP JP10282244A patent/JP2000115152A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5798620B2 (ja) * | 2011-04-26 | 2015-10-21 | 測位衛星技術株式会社 | ナビゲーション信号送信機、ならびにナビゲーション信号生成方法 |
| US9590802B2 (en) | 2011-04-26 | 2017-03-07 | Gnss Technologies Inc. | Navigation signal transmitter and method for generating navigation signal |
| US9641113B2 (en) | 2014-02-28 | 2017-05-02 | General Electric Company | System and method for controlling a power generation system based on PLL errors |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20050719 |