JP2000113699A - Semiconductor integrated circuit device - Google Patents

Semiconductor integrated circuit device

Info

Publication number
JP2000113699A
JP2000113699A JP28484798A JP28484798A JP2000113699A JP 2000113699 A JP2000113699 A JP 2000113699A JP 28484798 A JP28484798 A JP 28484798A JP 28484798 A JP28484798 A JP 28484798A JP 2000113699 A JP2000113699 A JP 2000113699A
Authority
JP
Grant status
Application
Patent type
Prior art keywords
bank
memory
signal
semiconductor integrated
integrated circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP28484798A
Other languages
Japanese (ja)
Inventor
Tsugio Takahashi
継雄 高橋
Original Assignee
Hitachi Ltd
株式会社日立製作所
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date

Links

Abstract

PROBLEM TO BE SOLVED: To obtain a semiconductor integrated circuit device whose relief efficiency can be enhanced by a method wherein a memory bank which cannot be relieved is replaced by a memory bank all bits of which are operated. SOLUTION: A bank which cannot be relieved in a memory array 2 is replaced by a normal bank B0 by using changeover control circuits 3 which are installed at respective banks B0 to B7. Only a TURE (a first signal) side (BA3) in a bank most-significant address is set so as to be operated. For sample, a changeover circuit 3b for a defective bank B0 turns off all switches, a bank B4 which is changed over to the bank B0 sets a storage circuit 3a in such a way that a bank address signal BA0 is turned on.

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【発明の属する技術分野】本発明は、メモリの救済技術に関し、特に、シンクロナスDRAM(Dynamic BACKGROUND OF THE INVENTION The present invention relates to a relief technology of memory, in particular, synchronous DRAM (Dynamic
Random Access Memory等のバンク構成を有するメモリにおける不良バンク救済に適用して有効な技術に関するものである。 It applied to the defective bank relief in a memory having a bank configuration, such as Random Access Memory a technique effectively.

【0002】 [0002]

【従来の技術】本発明者が検討したところによれば、シンクロナスDRAMなどの半導体集積回路装置には、各々のメモリバンクにおいて、メモリ配列中に欠陥の行または列あるいはメモリセルが存在する場合、欠陥部分に相当するアドレス信号が入ったときに代わりにスペアの行や列を選択する欠陥救済回路が設けられている。 According to was examined BACKGROUND ART The present inventors, in the semiconductor integrated circuit device, such as a synchronous DRAM, in each of the memory banks, if a row or column or memory cell defects in the memory array is present , defect relief circuit for selecting a spare row or column is provided in place upon entry address signal corresponding to the defective portion.

【0003】なお、この種の半導体集積回路装置について詳しく述べてある例としては、1994年11月5 [0003] As an example that is described in detail on this type of semiconductor integrated circuit devices, November 1994 5
日、株式会社培風館発行、伊藤清男(著)、「アドバンストエレクトロニクスI−9 超LSIメモリ」P34 Day, issued Baifukan Co., Kiyoo Ito (Author), "Advanced Electronics I-9 ultra-LSI memory" P34
4〜P347があり、この文献には、シンクロナスDR There is 4~P347, in this document, synchronous DR
AMにおける回路構成が記載されている。 Circuit configuration in AM is described.

【0004】 [0004]

【発明が解決しようとする課題】ところが、上記のような半導体集積回路装置における欠陥救済技術では、次のような問題点があることが本発明者により見い出された。 [SUMMARY OF THE INVENTION However, in the defect relief technique in a semiconductor integrated circuit device as described above, that there are the following problems have been found by the present inventors.

【0005】近年のメモリ大容量化ならびに高集積化に伴い、救済すべき欠陥が増加する傾向にあるが、半導体チップの小面積化などから救済セット数を増加させることが困難となっている。 [0005] Along with recent memory capacity and high integration, there is a tendency that the defect to be relieved is increased, it has become difficult to increase the number of repair set etc. small area of ​​the semiconductor chip.

【0006】たとえば、1Gビットレベルの多バンク構成をとるメモリでは、充分な救済セット数を搭載することができない恐れがあり、それら救済できないバンクを有するメモリは製品とならず、歩留まりが大幅に低下してしまうという問題がある。 [0006] For example, in the memory taking the multi-bank configuration of the 1G bit level, it may not be able to mount a number sufficient repair set, memory having a bank can not they repair does not become product yield greatly reduced there is a problem that to become.

【0007】また、それら救済できないバンクを有するメモリの対策として、I/Oパーシャルやバンク内のロー系最上位アドレスを無視するメモリ容量が半分のパーシャル方式などがある。 [0007] In addition, as a measure of the memory that have them can not be repaired bank, memory capacity to ignore the low-based top-level address in the I / O partial or bank there and half of the partial system.

【0008】しかし、I/Oパーシャルは、モジュール実装時に動作する半導体チップ数が多く、電流が大きくなってしまうという問題がある。 However, I / O partials, number of semiconductor chips that operate at the module mounting a number, there is a problem that current is increased. また、メモリ容量半分のパーシャル方式では、同一バンク中の最上位アドレスで分けられる領域に同時に不良が存在すると不良品となってしまうという問題、および2チップのモジュール実装によって正規容量を達成しようとした場合には、動作電流が2倍になってしまうという問題がある。 Further, in the partial mode half the memory capacity, the same bank in a problem that becomes at the same time a defect in a region divided by the highest address is present defective, and attempts to achieve a normal capacity by 2 chip module implementation case, there is a problem that the operating current becomes doubled.

【0009】本発明の目的は、救済できないメモリバンクと全ビット動作のメモリバンクとを置き換えることにより、救済効率を大幅に向上することのできる半導体集積回路装置を提供することにある。 An object of the present invention, by replacing the memory bank can not be repaired and the memory bank of the total bit operation is to provide a semiconductor integrated circuit device which can greatly improve the relief efficiency.

【0010】本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。 The above and other objects and novel features of the present invention will become apparent from the description of this specification and the accompanying drawings.

【0011】 [0011]

【課題を解決するための手段】本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、 Among the inventions disclosed in the present application Means for Solving the Problems] To briefly explain the summary of typical,
以下のとおりである。 It is as follows.

【0012】すなわち、本発明の半導体集積回路装置は、所定のビット毎に分割された複数のメモリバンクにおいて、救済できないメモリバンクと全ビット動作するメモリバンクとを置き換え、複数のメモリバンクのうち、半数のメモリバンクを救済する切り換え制御手段を備えたものである。 Namely, the semiconductor integrated circuit device of the present invention, a plurality of memory banks divided into predetermined bits, replacing a memory bank that all bits operation and the memory bank can not be repaired, among the plurality of memory banks, those having a switching control means for repairing a half of the memory bank.

【0013】また、本発明の半導体集積回路装置は、前記切り換え制御手段が、予め設定されたデータの格納を行い、そのデータを切り換え制御信号として出力する切り換え制御部と、当該切り換え制御部から出力された切り換え制御信号に基づいてバンクセレクトから出力されるバンクアドレス信号を、予め設定された全ビット動作するメモリバンクに出力する切り換え部とよりなるものである。 Further, the semiconductor integrated circuit device of the present invention, the switching control means performs the storage of preset data, a switching control unit for outputting a control signal switching the data, output from the switching control unit It has been a bank address signal outputted from the bank select on the basis of the switching control signal, in which the more the switching unit for outputting to the memory bank to all bit operation is preset.

【0014】それにより、半分のメモリ容量の製品として用いることができる。 [0014] Thus, it is possible to use as a product of the half of the memory capacity.

【0015】さらに、本発明の半導体集積回路装置は、 Furthermore, the semiconductor integrated circuit device of the present invention,
バンク最上位アドレスの相補信号である第1の信号および第2の信号をモニタし、第1信号または第2の信号のいずれか一方が入力された場合に、切り換え制御手段により救済された半数のメモリバンクを動作させるバンクイネーブル制御手段を設けたものである。 Monitoring the first signal and the second signal bank which is a complementary signal of the highest address, when one of the first signal or the second signal is inputted, half rescued by the switching control means is provided with a bank enable control means for operating the memory bank.

【0016】また、本発明の半導体集積回路装置は、2 Further, the semiconductor integrated circuit device of the present invention, 2
つの救済された半数のメモリバンクによって正規のメモリ容量を構成し、第1の信号または第2の信号に基づいて前記バンクイネーブル制御手段が、2つの救済された半数のメモリバンクのうち、いずれか一方の半数のメモリバンクを選択的に動作させることを特徴とする半導体集積回路装置。 One of the configured memory capacity normalized by rescued half of the memory bank, the bank enable control unit based on the first signal or the second signal, one of the two rescued half of the memory bank, or the semiconductor integrated circuit device for causing the memory banks of one half selectively operated.

【0017】それらにより、正規のメモリ容量品として使用することができ、かつ動作電流の増加を抑えることができる。 [0017] Due to their, can be used as a regular memory products, and it is possible to suppress an increase in operating current.

【0018】さらに、本発明の半導体集積回路装置は、 Furthermore, the semiconductor integrated circuit device of the present invention,
前記半数のメモリバンクだけにビット線プリチャージ電位の供給するプリチャージ電位供給手段を備えたものである。 Those having a pre-charge voltage supply means for supplying a bit line precharge potential only to the memory bank of the half.

【0019】それにより、不良メモリバンクにおける電流リークなどを防止することができ、プリチャージ電位を安定して供給することができる。 [0019] Thus, it is possible to prevent a current leakage in the defective memory banks, it is possible to stably supply the precharge potential.

【0020】また、本発明の半導体集積回路装置は、前記切り換え制御手段によって切り換えられたメモリバンクのバンク切り換え情報を所定の外部入出力端子に出力するバンク情報モニタ手段を設けたものである。 Further, the semiconductor integrated circuit device of the present invention, is provided with a bank information monitor means for outputting a bank switching information of the memory bank that is switched by the switching control means to a predetermined external input.

【0021】それにより、メモリバンクの切り換えを行っている場合でも、不良解析や信頼性評価などを容易に行うことができる。 [0021] Thus, even if you are performing the switching of the memory bank, such as failure analysis and reliability evaluation can be carried out easily.

【0022】以上のことにより、救済できないメモリバンクを有する半導体チップであっても、製品化することができるので、半導体集積回路装置の歩留まりを大幅に向上することができる。 [0022] By the above, it is a semiconductor chip having a memory bank can not be repaired, it is possible to market, it is possible to greatly improve the yield of the semiconductor integrated circuit device.

【0023】 [0023]

【発明の実施の形態】以下、本発明の実施の形態を図面に基づいて詳細に説明する。 BEST MODE FOR CARRYING OUT THE INVENTION Hereinafter, will be described in detail with reference to embodiments of the present invention with reference to the drawings.

【0024】(実施の形態1)図1は、本発明の実施の形態1によるメモリの接続状態の説明図、図2は、本発明の実施の形態1によるメモリのブロック図、図3は、 FIG. 1 (Embodiment 1) is a diagram depicting the connection state of the memory according to a first embodiment of the present invention, FIG. 2 is a block diagram of a memory according to a first embodiment of the present invention, FIG. 3,
本発明の実施の形態1によるメモリに設けられた切り換え制御回路の説明図、図4は、本発明の実施の形態1によるメモリに設けられたバンクセレクトの回路図、図5、図6は、本発明の実施の形態1による切り換え制御回路により切り換えられるバンクの説明図、図7は、本発明の実施の形態1によるメモリにおけるタイミングチャートである。 Illustration of the switching control circuit provided in the memory according to a first embodiment of the present invention, FIG. 4 is a circuit diagram of the bank selection provided in the memory according to the first embodiment of the present invention, FIGS. 5, 6, illustration of the bank that is switched by the switching control circuit according to a first embodiment of the present invention, FIG. 7 is a timing chart in the memory according to the first embodiment of the present invention.

【0025】本実施の形態1において、シンクロナスD [0025] In the first embodiment, synchronous D
RAMであるメモリ(半導体集積回路装置)1は、図1 Memory (semiconductor integrated circuit device) 1 is a RAM is 1
に示すように、2つの半導体チップCH1,CH2によって構成されている。 As shown in, it is constituted by two semiconductor chips CH1, CH2.

【0026】これら半導体チップCH1,CH2に設けられたメモリアレイ2,2aには、記憶の最小単位であるメモリセルが規則正しくアレイ状に並べられたメモリアレイ2,2aが2つ設けられている。 [0026] The memory array 2,2a provided in these semiconductor chips CH1, CH2, memory array 2,2a of the memory cell is the minimum unit of storage are arranged in regularly array are provided two. これらメモリアレイ2,2aは、それぞれが8つのバンク(メモリバンク)B0〜B7が設けられた8バンク構成となっている。 These memory arrays 2,2a has a respective eight banks (memory banks) B0-B7 of 8 bank configuration provided.

【0027】さらに、半導体チップCH1,CH2には、外部から入力されるクロック信号CLK、クロック信号を受け付ける許可信号であるクロックイネーブル信号CKE、チップの選択を行うチップセレクト信号/C Furthermore, the semiconductor chip CH1, CH2, the chip select signal / C to perform the clock signal CLK inputted from the outside, the clock enable signal CKE is a permission signal receiving a clock signal, a selection of chips
S、ロー方向のアドレスを適当なタイミングで読み込むための制御信号であるローアドレスストローブ信号/R S, row address strobe the row address direction is a control signal for reading at an appropriate timing signal / R
AS、カラム方向のアドレスを適当なタイミングで読み込むための制御信号であるカラムアドレスストローブ信号/CAS、書き込み許可信号であるライトイネーブル信号/WE、アドレス信号Ai、ならびにバンクアドレス信号BAiなどの外部から入力される各種信号が共通に入出力されるように接続されている。 AS, it is a control signal for reading the address in the column direction at an appropriate timing column address strobe signal / CAS, a write enable signal / WE is a write enable signal input from the outside such as an address signal Ai, and bank address signals BAi various signals are connected so as to be common output.

【0028】メモリ1では、メモリアレイ2,2aのいずれにおいても、救済不可能なバンクが置き換えられてそれぞれ4バンク構成となっており、2つのメモリアレイ2a,2bの合計により8バンク構成となっている。 [0028] In the memory 1, in any of the memory array 2,2a also has a respective 4-bank configuration is replaced unrescuable bank, two memory arrays 2a, a 8 bank configuration by the sum of 2b ing.

【0029】また、メモリ1は、一般的な回路構成からなり、図2に示すように、それぞれの半導体チップCH Further, memory 1 consists of a general circuit configuration, as shown in FIG. 2, the semiconductor chips CH
1,CH2に、切り換え制御回路(切り換え制御手段) To 1, CH2, switching control circuit (switching control means)
3、バンクセレクト(バンクイネーブル制御手段)4、 3, the bank select (bank enable control means) 4,
ローデコーダ6、ローコントロール7、カラムデコーダ8、カラムコントロール9、ロー/カラムアドレスバッファ10、アドレス入力バッファ11、バンクアドレス入力バッファ12、クロック入力バッファ13、内部クロック発生回路14、センスアンプ、カラムアドレスカウンタ、コントロール回路、入力バッファ、ならびに出力バッファなどが設けられている。 Row decoder 6, row control 7, the column decoder 8, a column control 9, row / column address buffer 10, an address input buffer 11, a bank address input buffer 12, a clock input buffer 13, an internal clock generating circuit 14, a sense amplifier, a column address counter, a control circuit, an input buffer and an output buffer are provided.

【0030】切り換え制御回路3は、バンクセレクト4 The switching control circuit 3, the bank select 4
から出力されるバンクアドレス信号BA0〜BA7を予め設定されたバンクに切り換えて出力する。 Switching to a preset bank bank address signal BA0~BA7 outputted from outputs. バンクセレクト4は、バンクアドレス入力バッファ12を介して外部から入力されるバンクアドレスをデコードしてバンクアドレス信号BA0〜BA7を出力する。 Bank select 4 outputs a bank address signal BA0~BA7 decodes the bank address input from the outside through the bank address input buffer 12.

【0031】ローデコーダ6は、メモリアレイ2(図1)の内、ロー(行)方向のワード線を選択し、ローコントロール7は、該ローデコーダなどのタイミング制御を行う。 The row decoder 6, of the memory array 2 (FIG. 1) to select the row (row) direction of the word lines, row control 7 performs timing control, such as the row decoder. カラムデコーダ8は、カラム(列)方向のビット線の選択を行い、カラムコントロール9は、該カラムデコーダのタイミング制御を行う。 Column decoder 8, and selects the column (row) direction of the bit line, the column control 9 controls the timing of the column decoder. また、これらローデコーダ6、ローコントロール7、カラムデコーダ8、およびカラムコントロール9は、メモリアレイ2領域に設けられている。 These row decoders 6, a low control 7, the column decoder 8 and the column control 9, are provided in the memory array 2 area.

【0032】ロー/カラムアドレスバッファ10は、入力されたロー/カラム方向のアドレス信号に基づいて、 The row / column address buffer 10, based on the input row / column direction address signal,
それぞれの内部アドレス信号を発生させ、ローデコーダ6、カラムデコーダ8にそれぞれ出力する。 To generate respective internal address signal, the row decoder 6 and outputs to the column decoder 8.

【0033】コントロール回路には、前述したクロック信号CLK、クロックイネーブル信号CKE、チップセレクト信号/CS、ローアドレスストローブ信号/RA [0033] The control circuit, the clock signal CLK described above, the clock enable signal CKE, chip select signal / CS, a row address strobe signal / RA
S、カラムアドレスストローブ信号/CAS、ライトイネーブル信号/WE、アドレス信号Ai、ならびにバンクアドレス信号BAiなどの入力信号やコマンド用信号が入力端子を介して入力され、各種の制御信号ならびにコマンド用信号がデコードされた制御信号を出力する。 S, column address strobe signal / CAS, a write enable signal / WE, a address signal Ai, and an input signal or command signal, such as a bank address signal BAi is input through the input terminal, various control signals and command signals of and it outputs the decoded control signal.

【0034】また、コントロール回路には、前述したクロック信号CLKに同期した信号を生成し、メモリ1の動作の基本となるクロック信号として供給を行う内部クロック発生回路14が設けられており、この内部クロック発生回路14によって生成されたクロック信号が内部クロックバスを介して供給されている。 Further, the control circuit generates a signal synchronized with the clock signal CLK described above, and an internal clock generating circuit 14 for supplying a clock signal to the basic operation of the memory 1 is provided, the internal clock signal generated by the clock generation circuit 14 is supplied via an internal clock bus.

【0035】センスアンプは、ローデコーダ6で選択されたワード線で活性化されるビット線データの増幅を行う。 The sense amplifier amplifies the bit line data which is activated by the selected word line by row decoder 6. カラムアドレスカウンタは、カラムアドレスバッファから入力されたアドレス信号に基づいてバーストモードのアドレスを発生する。 Column address counter generates an address of the burst mode based on the address signal input from the column address buffer.

【0036】アドレス入力バッファは、入力されたアドレス信号を所定のタイミングによって取り込む。 The address input buffer takes in an input address signal with a predetermined timing. 入力バッファは、入力データを所定のタイミングによって取り込み、出力バッファは、出力データを一時的に保管する。 Input buffer input data capture with a predetermined timing, the output buffer temporarily stores the output data. リフレッシュカウンタは、リフレッシュ動作のカウントを行う。 Refresh counter performs a count of the refresh operation.

【0037】また、メモリアレイ2(,2a)のバンクB0〜B7には、図3に示すように、切り換え制御回路3がそれぞれ接続されている。 Further, the memory array 2 (, 2a) to the bank B0~B7 of, as shown in FIG. 3, the switching control circuit 3 are connected. この切り換え制御回路3 The switching control circuit 3
は、記憶回路(切り換え制御部)3aと切り換え回路(切り換え部)3bとから構成されている。 It is composed of a memory circuit (switching control unit) 3a and the switching circuit (switching unit) 3b.

【0038】記憶回路3aは、予め設定されたデータの格納を行い、そのデータを切り換え制御信号として出力する。 The memory circuit 3a performs the storage of data that is set in advance, and outputs as a control signal switching the data. この記憶回路3aは、たとえば、ヒューズや半導体メモリなどから構成されている。 The memory circuit 3a, for example, and a like fuses or a semiconductor memory.

【0039】また、切り換え回路3bは、8つ(バンクB0〜B7と同じ数)のスイッチ回路から構成されている。 Further, the switching circuit 3b, and a switch circuit 8 (the same number as the bank B0-B7). この切り換え回路3bにおける各々のスイッチは、 Each of the switches in the switching circuit 3b,
該スイッチに設けられた制御端子に入力される切り換え制御信号に基づいてバンク制御信号の切り換えを行う。 For switching bank control signal based on the switching control signal inputted to a control terminal provided to the switch.

【0040】記憶回路3aは、切り換え回路3bにおける各々のスイッチに設けられた制御端子と接続されており、この切り換え制御信号に基づいてスイッチがON/ The memory circuit 3a is connected to a control terminal provided in each of the switches in the switching circuit 3b, a switch based on the switching control signal ON /
OFFする。 It turned OFF. 各々のスイッチの一方の接続部には、それぞれのバンクB0〜B7に接続され、他方の接続部にはバンクセレクト4が接続されている。 The one connection portion of each of the switches, is connected to each of the banks B0-B7, bank select 4 is connected to the other connection portion.

【0041】バンクセレクト4は、図4に示すように、 The bank select 4, as shown in FIG. 4,
否定論理和回路NR1〜NR8および否定論理積回路N NOR gate NR1~NR8 and NAND circuit N
D1〜ND8からなる論理回路の組合せによって構成されている。 It is constituted by a combination of logic circuits composed of D1~ND8.

【0042】否定論理和回路NR1〜NR8の一方の入力部には、バンクアドレス入力バッファを介してバンクアドレス信号PBS0〜PBS7がそれぞれ入力されており、否定論理和回路NR1〜NR8の他方の入力部には、バンクセレクト4に設けられた選択信号制御部から出力されるチップの動作バンク選択を行う選択信号SC [0042] One input of the NOR circuit NR1~NR8 the bank address input and the bank address signal PBS0~PBS7 via buffer is inputted, the other input of the NOR circuit NR1~NR8 the selection signal SC for performing the operations bank select chips output from the selection signal control unit provided to bank select 4
H1,SCH2が入力されるように接続されている。 H1, SCH2 are connected as input.

【0043】選択信号制御部は、たとえば、ヒューズなどにより構成され、これらヒューズを任意に切断することにより、選択信号SCH1,SCH2の信号レベル(Hi信号、Lo信号)の設置を行う。 The selection signal control unit, for example, is configured of a fuse, by arbitrarily cutting these fuses, performs installation of the signal level of the selection signal SCH1, SCH2 (Hi signal, Lo signal).

【0044】また、否定論理和回路NR1〜NR8の出力部には、否定論理積回路ND1〜ND8の他方の入力部が接続されており、否定論理積回路ND1〜ND8の一方の接続部には、バンクアクティブコマンドBCが入力されるように接続されている。 [0044] Further, the output of the NOR circuit NR1~NR8, NAND circuits other input is connected to ND1~ND8, the one connection portion of the NAND circuit ND1~ND8 is are connected to a bank active command BC is input. そして、否定論理積回路ND1〜ND8の出力部から出力される信号が、バンクセレクト信号BS0〜BS7となる。 The signal output from the output of NAND circuit ND1~ND8 becomes the bank select signals BS0 to BS7.

【0045】次に、本実施の形態の作用について、図1 Next, the operation of this embodiment, FIG. 1
〜図7を用いて説明する。 It will be described with reference to to 7.

【0046】たとえば、図5に示すように、メモリアレイ2のバンクB0〜B7のうち、バンクB1〜B4が救済できないバンクである場合、それぞれのバンクB0〜 [0046] For example, as shown in FIG. 5, of the bank B0~B7 memory array 2, when the bank B1~B4 is bank can not be repaired, each bank B0~
B7に設けられた切り換え制御回路3(図3)によってバンクB4を正常なバンクB0と置き換え、バンク最上位アドレスのTURE(第1の信号)側(BA3)のみが動作するように設定する。 Replacing bank B4 to normal bank B0 by the switching control circuit 3 provided (FIG. 3) to B7, is set as the bank most significant address TURE (first signal) side only (BA3) is operated.

【0047】また、メモリアレイ2aにおいては、図6 [0047] In the memory array 2a, FIG. 6
に示すように、バンクB0〜B7のうち、バンクB3〜 As shown in, out of the bank B0~B7, bank B3~
B5が救済できないバンクである場合、それぞのバンクB0〜B7に設けられた切り換え制御回路3(図3)によってバンクB3を正常なバンクB7と置き換えて、最上位バンクアドレスのBAR(第2の信号)側(/BA If B5 is a bank it can not be repaired by replacing a bank B3 by the switching control circuit 3 respectively provided on the bank B0-B7 (3) a normal bank B7, the uppermost bank address BAR (second signal) side (/ BA
3)のみが動作するように設定する。 3) only to set to work.

【0048】これらバンクの置き換えは、それぞれのバンクB0〜B7に設けられた切り換え制御回路3の記憶回路3aに切り換え制御信号の設定を行う。 [0048] The replacement of these banks, and sets the switching control signal to the memory circuit 3a of the switching control circuit 3 provided in the respective banks B0-B7. メモリアレイ2におけるバンクB0とバンクB4とを置き換えるには、バンクB0を動作させないように、バンクB0の切り換え回路3bのスイッチがB4とつながるように記憶回路3aの設定を行う。 To replace the banks B0 and the bank B4 of the memory array 2, so as not to operate the bank B0, the switch switching circuit 3b of the bank B0 is to set the memory circuit 3a so as to be connected with B4. または、全てのスイッチがOF Or, all switches OF
Fとなるようにし、バンクB4の入力を非動作となるようにスイッチを電源固定とする方法でもよい。 Made to be F, the switch may be a method of a power supply fixed to a non-operation input bank B4.

【0049】また、バンクB4に設けられた切り換え制御回路3の切り換え回路3bにおけるバンクアドレス信号BA0が入力されるスイッチのみがONするように記憶回路3aの設定を行う。 [0049] Also, the setting of the memory circuit 3a so that only switch bank address signals BA0 in switching circuit 3b of the switching control circuit 3 provided in the bank B4 is input is turned ON.

【0050】このスイッチがONとなることにより、バンクB0をセレクトする信号、すなわち、バンクセレクト4からバンクアドレス信号BA0が出力された場合に、バンクB4が選択されることになり、バンクB0とバンクB4とが置き換えられたことになる。 [0050] By this switch is ON, the signal for selecting the bank B0, that is, when the bank address signals BA0 is outputted from the bank select 4, will be the bank B4 is selected, banks B0 and the bank so that the B4 and has been replaced.

【0051】上記設定により、4バンク構成のシンクロナスDRAMとすることができ、たとえば、8バンク構成で1Gビットのメモリ容量であれば、それぞれの半導体チップCH1,CH2が4バンク構成となり512M [0051] By the above setting, it is possible to synchronous DRAM 4-bank configuration, for example, if the memory capacity of 1G bit 8 bank configuration, 512M becomes the semiconductor chips CH1, CH2 is 4-bank configuration
ビット×2のメモリ容量として動作させることができる。 It can be operated as a memory capacity of the bit × 2.

【0052】また、バンクセレクト4において、たとえば、選択信号SCH1をHi信号(電源電圧V CC )、選択信号SCH2をLo信号(基準電位V SS )とすることによって、半導体チップCH1ではバンクB0〜B3が動作せず、半導体チップCH2においては、バンクB4 [0052] Further, in the bank select 4, for example, Hi signal (power supply voltage V CC) a selection signal SCH1, by a Lo signal (reference potential V SS) a selection signal SCH2, in the semiconductor chip CH1 bank B0~B3 There does not work, in the semiconductor chip CH2, the bank B4
〜B7が動作しないようにすることができる。 ~B7 can to ensure that does not work.

【0053】さらに、これら2つの半導体チップCH [0053] Furthermore, these two semiconductor chips CH
1,CH2によって構成されたメモリ1におけるリフレッシュ制御は、通常のリフレッシュと同様にオールバンクアクティブによるリフレッシュ動作でよい。 1, the refresh control in memory 1 constructed by CH2 can be a refresh operation according to the normal refresh as well as all bank active.

【0054】図7にメモリ1におけるタイミングチャートを示す。 [0054] FIG. 7 shows a timing chart in the memory 1. 図7においては、上方から下方にかけてクロック信号CLK、バンクアクティブコマンドBCおよびバンク最上位アドレスBA3における信号タイミングを示している。 7 shows a signal timing in the clock signal CLK, a bank active command BC and the bank most significant address BA3 from above to bottom.

【0055】バンクセレクト4は、バンク最上位アドレスBA3におけるTUREおよびBARをモニタし、たとえば、バンク最上位アドレスBA3のBAR側が選択された場合に半導体チップCH2がイネーブル状態となる。 [0055] Bank Select 4 monitors the TURE and BAR in the bank highest address BA3, for example, semiconductor chips CH2 is enabled when the BAR side bank highest address BA3 is selected.

【0056】実際には、内部クロック発生回路14やロー/カラムアドレスバッファ10などがバンク最上位アドレスBA3に関係なく動作することになるが、本実施の形態の場合には、動作電流の大部分を占めているアレイ系、カラム系は余分に動作することがないので電流増加も殆ど生じない。 [0056] In practice, such internal clock generating circuit 14 and the row / column address buffer 10 is to operate regardless of the bank highest address BA3, in the case of this embodiment, most of the operating current array system occupying a column system is hardly even current increases since no work extra.

【0057】それにより、本実施の形態1においては、 [0057] In Thereby, the first embodiment,
救済できないバンクを有したメモリであっても正規のメモリ容量品として使用することができ、かつバンクセレクト4により、バンク最上位アドレスのTURE、BA It is a memory having a can not be repaired bank can be used as a regular memory products, and the bank select 4, a bank of highest address TURE, BA
Rによって一方の半導体チップのみを動作させるので動作電流の増加を抑えることができる。 Since operating only one of the semiconductor chip by R it is possible to suppress an increase in operating current.

【0058】(実施の形態2)図8は、本発明の実施の形態2によるメモリに設けられた切り換え制御回路およびI/Oバッファの説明図、図9は、本発明の実施の形態2によるI/Oバッファの回路図である。 [0058] (Embodiment 2) FIG. 8 is a diagram depicting the switching control circuit and I / O buffer provided by the embodiment 2 in the memory of the present invention, FIG. 9, according to the second embodiment of the present invention it is a circuit diagram of the I / O buffer.

【0059】本実施の形態2においては、メモリ1に、 [0059] In this second embodiment, the memory 1,
図8に示すように、切り換え制御回路3によって切り換えられたバンク情報を所定のI/Oピンから出力できるI/OバッファBF0〜BF7が設けられている。 As shown in FIG. 8, I / O buffers BF0~BF7 capable of outputting bank information switched by the switching control circuit 3 from the predetermined I / O pins are provided.

【0060】これらI/OバッファBF0〜BF7には、テストモードコントロール回路Tおよびバンクアドレス信号BA0〜BA7が入力されるように接続されている。 [0060] These I / O buffers BF0~BF7, are connected to the test mode control circuit T and bank address signals BA0~BA7 inputted.

【0061】I/OバッファBF0(〜BF7)は、図9に示すように、否定論理積回路ND9〜ND11ならびにインバータIv1,Iv2によって構成されている。 [0061] I / O buffers BF0 (~BF7), as shown in FIG. 9, it is constituted by NAND circuits ND9~ND11 and inverters Iv1, Iv2. 否定論理積回路ND9の一方の入力部には、I/O One input of the NAND circuit ND9, I / O
データであるインターナルデータが入力され、他方の入力部には、インバータIv1の出力部が接続されている。 Internal data are data that are input to the other input unit, the output of the inverter Iv1 is connected.

【0062】インバータIv1の入力部ならびに否定論理積回路ND10の一方の入力部には、テストモードコントロール回路Tから出力されるテスト信号TESTが入力されるように接続され、他方の入力部には、バンクアドレス信号BAiが入力されるように接続されている。 [0062] One input of the input unit and NAND circuit ND10 of the inverter Iv1 is connected to the test signal TEST output from the test-mode control circuit T is input to the other input unit, bank address signal BAi is connected as input.

【0063】否定論理積回路ND9,ND10の出力部は、否定論理積回路ND11の一方の入力部、他方の入力部がそれぞれ接続されている。 [0063] The output of the NAND circuit ND9, ND10, one input of the NAND circuit ND11, the other input portion are connected. 否定論理積回路ND1 NAND circuit ND1
1の出力部は、インバータIv2の入力部が接続されている。 1 of the output section, the input section of the inverter Iv2 is connected.

【0064】メモリ1のテスト時には、テストモードコントロール回路Tのテスト信号TESTがHi信号となるので、インターナルデータがHi信号、Lo信号のいずれかに変化してもバンクアドレス信号BAiにより出力結果が変わることになる。 [0064] during the test of the memory 1, since the test signal TEST of the test mode control circuit T is Hi signal, internal data Hi signal, then the output is the bank address signal BAi be varied in any of Lo signal It will vary.

【0065】たとえば、バンクB0がバンクB4に救済されている場合、バンクアドレス信号BA0を入力すると、I/OバッファBF4に'0'が出力され、その他のI/OバッファBF0〜BF3,BF5〜BF7には、'1'が出力される。 [0065] For example, if the bank B0 is relieved to the bank B4, by entering the bank address signals BA0, the I / O buffer BF4 @ '0' is output, the other I / O buffers BF0~BF3, BF5~ the BF7, '1' is output.

【0066】また、バンクアドレス信号BA4を入力すると、I/OバッファBF0に'0'が出力され、その他のI/OバファBF1〜BF7には、'1'が出力されることになる。 [0066] Further, by entering the bank address signal BA4, outputs '0' to the I / O buffers BF0, Other I / O Buffers BF1~BF7, so that '1' is output.

【0067】よって、本実施の形態2によれば、I/O [0067] Thus, according to the second embodiment, I / O
バッファBF0〜BF7によって、任意にバンク情報を所定のI/Oピンに出力できるので、不良解析や信頼性評価などを容易に行うことができる。 The buffer BF0~BF7, since optionally can output bank information to a predetermined I / O pins, can be easily performed and failure analysis or reliability evaluation.

【0068】(実施の形態3)図10は、本発明の実施の形態3によるメモリに設けられた切り換え制御回路ならびに縮約回路の説明図、図11は、本発明の実施の形態3による縮約回路の回路図である。 [0068] FIG. 10 (third embodiment), illustration of the switching control circuit and contraction circuit provided in the memory according to a third embodiment of the present invention, FIG. 11 is reduced according to a third embodiment of the present invention is a circuit diagram about the circuit.

【0069】本実施の形態3においては、メモリ(半導体集積回路装置)1に、図10に示すように、切り換え制御回路3によって切り換えられたバンク情報を所定のI/Oピンから出力できるI/OバッファBF8〜BF [0069] In the third embodiment, the memory (semiconductor integrated circuit device) 1, as shown in FIG. 10, it outputs a bank information switched by the switching control circuit 3 from the predetermined I / O pins I / O buffer BF8~BF
10ならびに縮約回路15が設けられている。 10 and contraction circuit 15 is provided.

【0070】縮約回路15には、バンクアドレス信号B [0070] The contraction circuit 15, bank address signal B
A0〜BA7が入力されるように接続されており、縮約回路15から出力される3つの縮約信号TBAk,TB A0~BA7 is connected as input, three of the reduced signal TBAk output from contracting circuit 15, TB
Kj,TBKiがI/OバッファBF8〜BF10にそれぞれ入力されるように接続されている。 Kj, TBKi are connected so as to be input to the I / O buffer BF8~BF10. また、I/O In addition, I / O
バッファBF8〜BF10は、テストモードコントロール回路Tが接続されている。 Buffer BF8~BF10, the test mode control circuit T is connected.

【0071】縮約回路15は、図11に示すように、インバータIv3〜Iv9ならびに否定論理積回路ND1 [0071] contraction circuit 15, as shown in FIG. 11, an inverter Iv3~Iv9 and NAND circuit ND1
2〜ND14から構成されている。 And a 2~ND14. インバータIv3〜 Inverter Iv3~
Iv9の入力部には、バンクアドレス信号BA0〜BA The input section of Iv9, bank address signal BA0~BA
7がそれぞれ入力されている。 7 are input, respectively.

【0072】否定論理積回路ND12〜ND14は、4 [0072] NAND circuit ND12~ND14 is, 4
入力となっており、インバータIv3の出力部が否定論理積回路ND12〜ND14の入力部とそれぞれ接続されている。 It has become an input, an output of the inverter Iv3 is respectively input of NAND circuit ND12~ND14 connection.

【0073】インバータIv4の出力部が否定論理積回路ND13,ND14の入力部とそれぞれ接続され、インバータIv5の出力部が否定論理積回路ND12,N [0073] The output of the inverter Iv4 are respectively inputs of the NAND circuit ND13, ND14 connected, negative output portion of the inverter Iv5 logical product circuit ND12, N
D14の入力部とそれぞれ接続されている。 They are respectively connected to inputs of the D14.

【0074】また、インバータIv6の出力部が否定論理積回路ND12,ND13の入力部とそれぞれ接続され、インバータIv7の出力部が否定論理積回路ND1 [0074] The output unit of the inverter Iv6 are respectively inputs of the NAND circuit ND12, ND13 connected, negative output portion of the inverter Iv7 logical product circuit ND1
2の入力部とそれぞれ接続されている。 They are respectively connected to the second input unit.

【0075】さらに、インバータIv8の出力部が否定論理積回路ND13の入力部とそれぞれ接続され、インバータIv9の出力部が否定論理積回路ND14の入力部とそれぞれ接続されている。 [0075] Further, the output portion of the inverter Iv8 are respectively inputs of the NAND circuit ND13 connected, the output of inverter Iv9 are respectively inputs of the NAND circuit ND14 connected.

【0076】そして、否定論理積回路ND12〜ND1 [0076] Then, NAND circuit ND12~ND1
4からは、前述した縮約信号TBAk,TBKj,TB From 4, contraction signal TBAk described above, TBKj, TB
KiがそれぞれI/OバッファBF8〜BF10にそれぞれ入力される。 Ki is input to the I / O buffer BF8~BF10 respectively.

【0077】I/OバッファBF8〜BF10は、図9 [0077] I / O buffer BF8~BF10, as shown in FIG. 9
に示す前記実施の形態2と同様であり、否定論理積回路ND9〜ND11ならびにインバータIv1,Iv2によって構成されている。 Is similar to the second embodiment shown in, is constituted by a NAND circuit ND9~ND11 and inverters Iv1, Iv2. 否定論理積回路ND10の他方の入力部に縮約信号が入力される。 Contraction signal is input to the other input of the NAND circuit ND10.

【0078】たとえば、バンクB0がバンクB4により救済されている場合、バンクアドレス信号BA4を入力すると、すべてのI/OバッファBF8〜BF10には'0'が出力される。 [0078] For example, if the bank B0 is relieved by the bank B4, by entering the bank address signal BA4, for all I / O buffers BF8~BF10 output is '0'.

【0079】また、バンクアドレス信号BA0を入力すると、I/OバッファBF8に'φ'が出力され、I/ [0079] Further, by entering the bank address signals BA0, is output 'phi' to the I / O buffer BF8, I /
OバファB9には'0'、I/OバファB10には、' O Buffers The B9 '0', the I / O Buffers B10, '
1'が出力されることになる。 So that the 1 'is output.

【0080】よって、本実施の形態3では、縮約回路1 [0080] Thus, in the third embodiment, contraction circuit 1
5によってバンク情報を3つのI/OバッファBF8〜 3 bank information of five I / O buffer BF8~
BF10により出力できるので、4ビット以下の少ないI/Oピンによって構成されるメモリであっても、容易にバンク情報を出力することができる。 Since it outputs the BF10, it is a memory composed of 4 bits or less small I / O pins can be easily output bank information.

【0081】(実施の形態4)図12は、本発明の実施の形態4によるメモリに設けられた切り換え制御回路により切り換えられるバンクの説明図である。 [0081] (Embodiment 4) FIG. 12 is an explanatory view of the bank is switched by the switching control circuit provided in the memory according to a fourth embodiment of the present invention.

【0082】本実施の形態4においては、メモリ(半導体集積回路装置)1が、バンクB0〜B7の8バンク構成のメモリアレイ2のうち、4バンクの救済を行い、4 In [0082] this embodiment 4, the memory (semiconductor integrated circuit device) 1, of the memory array 2 of 8 bank configuration banks B0-B7, carried relief 4 banks, 4
バンク構成のシンクロナスDRAMとしている。 It is a synchronous DRAM of the bank configuration.

【0083】たとえば、8バンク構成で1Gビットのメモリ容量であれば、4バンク構成とすることによって5 [0083] For example, if the memory capacity of 1G bit 8 bank configuration, 5 by a 4-bank configuration
12Mビットのメモリ容量として動作させることができる。 It can be operated as a memory capacity of 12M bits. それぞれのバンクB0〜B7には、前記実施の形態1〜3と同様に、記憶回路3aと切り換え回路3bとからなる切り換え制御回路3(図3)が設けられており、 Each bank B0-B7, similarly to the first to third embodiments, switching control circuit 3 comprising a memory circuit 3a and the switching circuit 3b is (FIG. 3) is provided,
この切り換え制御回路3によってバンクの置き換えを行う。 Performing replacement of the bank by the switching control circuit 3.

【0084】たとえば、図12に示すように、バンクB [0084] For example, as shown in FIG. 12, the bank B
0,B3,B7(網掛けで示したバンク)が救済不可のバンクとする。 0, B3, B7 (bank indicated by the shaded) is the unrepairable of the bank. この場合、不良のバンクB0をバンクB In this case, the bank B the bank B0 of failure
4(ハッチングで示した部分)、同じく不良のバンクB 4 (the portion indicated by hatching), similarly defective bank B
3をバンクB6(ハッチングで示した部分)によって置き換え、バンク制御アドレスの最上位で決まる半分のバンク群(ここでは、バンクB0〜B3)を救済する。 3 replaced by a bank B6 (the portion indicated by hatching), half of the bank group determined by the top of the bank control address (in this case, bank B0-B3) relieving. なお、図12におけるハッチングは、置き換えが行われるバンクを示したものであり、断面を示すものではない。 Incidentally, hatching in FIG. 12, which replaces showed bank performed, does not indicate a section.

【0085】これらバンクの置き換えは、それぞれのバンクB0〜B7に設けられた切り換え制御回路3の記憶回路3aに切り換え制御信号の設定を行う。 [0085] The replacement of these banks, and sets the switching control signal to the memory circuit 3a of the switching control circuit 3 provided in the respective banks B0-B7. バンクB0 Bank B0
とバンクB4とを置き換えるには、バンクB0を動作させないように、バンクB0の切り換え回路3bのスイッチがすべてOFFとなるように記憶回路3aの設定を行い、バンクへの入力信号をスイッチを介し非動作となるように電源固定とする。 And to replace the bank B4 so as not to operate the bank B0, to set the memory circuit 3a so that all switches in the switching circuit 3b of the bank B0 is OFF, non-through switch input signal to the bank a power source secured so as to operate. または、バンクB0に設けられた切り換え制御回路3の切り換え回路3におけるバンクアドレス信号BA4が入力されるスイッチのみがONするように記憶回路3aの設定を行う。 Or, to set the memory circuit 3a so that only switch bank address signal BA4 in the switching circuit 3 of the switching control circuit 3 provided in the bank B0 is input is turned ON.

【0086】また、バンクB4に設けられた切り換え制御回路3の切り換え回路3bにおけるバンクアドレス信号BA0が入力されるスイッチのみがONするように記憶回路3aの設定を行う。 [0086] Also, the setting of the memory circuit 3a so that only switch bank address signals BA0 in switching circuit 3b of the switching control circuit 3 provided in the bank B4 is input is turned ON.

【0087】このスイッチがONとなることにより、バンクB0をセレクトする信号、すなわち、バンクセレクト4からバンクアドレス信号BA0が出力された場合に、バンクB4が選択されることになり、バンクB0とバンクB4とが置き換えられたことになる。 [0087] By this switch is ON, the signal for selecting the bank B0, that is, when the bank address signals BA0 is outputted from the bank select 4, will be the bank B4 is selected, banks B0 and the bank so that the B4 and has been replaced.

【0088】同様に、それぞれのバンクに設けられた切り換え制御回路3の記憶回路3aを設定することにより、4バンク構成のシンクロナスDRAMとすることができ、たとえば、8バンク構成で1Gビットのメモリ容量であれば、4バンク構成とすることによって512M [0088] Similarly, by setting the memory circuit 3a of the switching control circuit 3 provided in each bank can be a synchronous DRAM 4-bank configuration, for example, the 1G bit 8 bank configuration memory if capacity, 512M by a 4-bank configuration
ビットのメモリ容量として動作させることができる。 It can be operated as a memory capacity of the bit.

【0089】ここで、バンク制御アドレスの最上位で決まる半分のバンク群を救済しているが、これは、システムとして動作または他の評価などを行う場合に、バンク最上位アドレスのみを'DON'T CARE'にするだけで簡単に半分の容量の半分のバンク数を有するメモリとして用いることができ、使用する場合に不良バンクのアドレスの記憶ならびにチェックを不要にすることができるからである。 [0089] Here, although relief half of bank groups determined by the top of the bank control address, which, when performing such operations or other evaluation as a system, only the bank most significant address 'DON' can be used as a memory having a number of half banks simply half the volume simply by T CARE ', because the storage and checking of the address of the defective bank when used can be dispensed with.

【0090】それにより、本実施の形態4においては、 [0090] In Thereby, the fourth embodiment,
切り換え制御回路3によって4つの全ビット動作するバンク構成とすることにより、半分のメモリ容量の製品として用いることができる。 With bank configuration operating all four bits by the switching control circuit 3, it can be used as a product of the half of the memory capacity.

【0091】以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。 [0091] In the foregoing, the invention made by the inventors has been concretely described based on the embodiments of the invention, the present invention is not limited to the above embodiments, various ways without departing from the scope of the invention it is needless to say that the possible changes.

【0092】たとえば、前記実施の形態1〜4においては、バンクB0〜B7のそれぞれに切り換え制御回路3 [0092] For example, in the first to fourth embodiments, the control circuit 3 is switched to the respective banks B0~B7
を設けたが、図13に示すように、切り換え回路3bがON/OFFだけでなく、接続先を記憶回路3aによって任意に切り換えられるスイッチ構成としてもよい。 Although provided, as shown in FIG. 13, not switching circuit 3b is ON / OFF by, or as a switch configured to be switched arbitrarily by the memory circuit 3a the connection destination. ここでは、くわしく述べないが切り換え回路3bのスイッチ構成は、MOSトランジスタのON/OFFを使ったスイッチでもよく、論理合成の切り換え回路でもよい。 Here, the switch arrangement of the not described in detail but the switching circuit 3b may be a switch using the ON / OFF of the MOS transistor may be a switching circuit of the logic synthesis.

【0093】これにより、バンクB0〜B7に対して1 [0093] As a result, the bank B0~B7 1
つの切り換え制御回路3だけでよいので、回路構成を簡単にすることができ、かつ半導体チップのレイアウト面積を小さくできる。 It is only One switching control circuit 3, it is possible to simplify the circuit configuration, and can reduce the layout area of ​​a semiconductor chip.

【0094】また、本実施の形態1〜4では、8バンク構成で説明したが2バンク以上の構成で用いられることはいうまでもない。 [0094] Further, in the fourth embodiment, it goes without saying that used in construction was although more than two banks described 8 bank configuration.

【0095】さらに、前記実施の形態1〜4における切り換え制御回路3が設けられたメモリ1に、ビット線プリチャージ電位の供給制御を行うプリチャージ供給制御回路(プリチャージ電位供給手段)16を設けてもよい。 [0095] Further, the memory 1 is switching control circuit 3 provided in the first to fourth embodiments, the pre-charge supply control circuit (precharge potential supply means) 16 for controlling the supply of the bit line precharge potential provided it may be.

【0096】この場合、プリチャージ供給制御回路16 [0096] In this case, the pre-charge supply control circuit 16
は、図14、図15に示すように、記憶回路16aおよび該記憶回路16aの制御信号に基づいてON/OFF Is 14, as shown in FIG. 15, ON / OFF based on the control signal of the memory circuit 16a and the storage circuit 16a
が行われるスイッチである切り換え回路16bによって構成されている。 Is constituted by the switching circuit 16b is switched to be performed.

【0097】メモリ1におけるバンクB0〜B7には、 [0097] The bank B0~B7 in memory 1,
それぞれ切り換え回路16bのスイッチの一方の接続部が接続されており、他方の接続部には、ビット線プリチャージ電位発生回路17が接続されている。 Each is connected to one connection of the switch of the switching circuit 16b, to the other connection portion, the bit line precharge potential generation circuit 17 is connected.

【0098】そして、不良バンクのスイッチをOFFすることにより、該不良バンクへのプリチャージ電位の供給を停止させることにより、不良バンクのリーク電流を防止することができるので、ビット線プリチャージ電位を安定して供給でき、かつ消費電流を低減することができる。 [0098] Then, by turning OFF the defective bank switch, by stopping the supply of the precharge potential to the defective bank, it is possible to prevent the leakage current of the faulty bank bit line precharge potential it can be stably supplied, and it is possible to reduce current consumption.

【0099】 [0099]

【発明の効果】本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、 Among the inventions disclosed in the present application, according to the present invention will be briefly described effects obtained by typical,
以下のとおりである。 It is as follows.

【0100】(1)本発明によれば、切り換え制御手段が救済できないメモリバンクと全ビット動作するメモリバンクとを置き換えることにより、半分のメモリ容量の製品として用いることができる。 [0100] (1) According to the present invention, by replacing the memory bank switching control means operates all bits and memory banks can not be repaired, can be used as a product of the half of the memory capacity.

【0101】(2)また、本発明では、バンクイネーブル手段により、2つの救済された半数のメモリバンクを用いて正規のメモリ容量品として使用することができ、 [0102] The (2), in the present invention, the bank enable means, can be used as a regular memory article with two rescued half of the memory bank,
かつ動作電流の増加を抑えることができる。 And it is possible to suppress an increase in operating current.

【0102】(3)さらに、本発明においては、全ビット動作する半数のメモリバンクだけにビット線プリチャージ電位の供給するプリチャージ電位供給手段により、 [0102] (3) Further, in the present invention, the pre-charge voltage supply means for supplying only the bit line precharge potential memory bank half operating all the bits,
不良メモリバンクにおける電流リークなどを防止することができ、プリチャージ電位を安定して供給することができる。 Defects such as current leakage in the memory banks can be prevented, it is possible to stably supply the precharge potential.

【0103】(4)また、本発明によれば、バンク情報モニタ手段により、切り換えられたメモリバンクのバンク切り換え情報を所定の外部入出力端子に出力するので、不良解析や信頼性評価などを容易に行うことができる。 [0103] (4) Further, according to the present invention, the bank information monitoring means, since outputs the bank switching information switched memory banks in a predetermined external input and output terminals, facilitate such failure analysis and reliability evaluation it can be carried out in.

【0104】(5)また、本発明では、上記(1)〜 [0104] The (5), in the present invention, the above (1) to
(4)により、救済できないメモリバンクを有する半導体チップあっても製品化することができるので、半導体集積回路装置の歩留まりを大幅に向上することができる。 (4), it is possible to commercialize even semiconductor chip having a memory bank can not be repaired, it is possible to greatly improve the yield of the semiconductor integrated circuit device.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】本発明の実施の形態1によるメモリの接続状態の説明図である。 FIG. 1 is an explanatory view of the connection state of the memory according to the first embodiment of the present invention.

【図2】本発明の実施の形態1によるメモリのブロック図である。 2 is a block diagram of a memory according to a first embodiment of the present invention.

【図3】本発明の実施の形態1によるメモリに設けられた切り換え制御回路の説明図である。 3 is an explanatory view of a switching control circuit provided in the memory according to a first embodiment of the present invention.

【図4】本発明の実施の形態1によるメモリに設けられたバンクセレクトの回路図である。 4 is a circuit diagram of the bank selection provided in the memory according to the first embodiment of the present invention.

【図5】本発明の実施の形態1による切り換え制御回路により切り換えられる一方の半導体チップにおけるバンクの説明図である。 5 is an explanatory diagram of a bank in one semiconductor chip which is switched by the switching control circuit according to a first embodiment of the present invention.

【図6】本発明の実施の形態1による切り換え制御回路により切り換えられる他方の半導体チップにおけるバンクの説明図である。 6 is an explanatory view of the banks in the other semiconductor chip which is switched by the switching control circuit according to a first embodiment of the present invention.

【図7】本発明の実施の形態1によるメモリにおけるタイミングチャートである。 7 is a timing chart in the memory according to the first embodiment of the present invention.

【図8】本発明の実施の形態2によるメモリに設けられた切り換え制御回路およびI/Oバッファの説明図である。 8 is an explanatory diagram of the switching control circuit and I / O buffer provided in the memory according to a second embodiment of the present invention.

【図9】本発明の実施の形態2によるI/Oバッファの回路図である。 9 is a circuit diagram of the I / O buffer according to a second embodiment of the present invention.

【図10】本発明の実施の形態3によるメモリに設けられた切り換え制御回路ならびに縮約回路の説明図である。 10 is an explanatory view of a switching control circuit and contraction circuit provided in the memory according to a third embodiment of the present invention.

【図11】本発明の実施の形態3による縮約回路の回路図である。 11 is a circuit diagram of the reduced circuit according to a third embodiment of the present invention.

【図12】本発明の実施の形態4によるメモリに設けられた切り換え制御回路により切り換えられるバンクの説明図である。 12 is an explanatory view of the bank is switched by the switching control circuit provided in the memory according to a fourth embodiment of the present invention.

【図13】本発明の他の実施の形態によるメモリに設けられた切り換え制御回路の説明図である。 13 is an explanatory diagram of the switching control circuit provided in the memory according to another embodiment of the present invention.

【図14】本発明の他の実施の形態によるメモリに設けられたプリチャージ供給制御回路の説明図である。 14 is an explanatory diagram of a precharge supply control circuit provided in the memory according to another embodiment of the present invention.

【図15】本発明のその他の実施の形態によるメモリに設けられたプリチャージ供給制御回路の説明図である。 15 is an explanatory diagram of a precharge supply control circuit provided in the memory according to another embodiment of the present invention.

【符号の説明】 DESCRIPTION OF SYMBOLS

1 メモリ(半導体集積回路装置) 2,2a メモリアレイ 3 切り換え制御回路(切り換え制御手段) 3a 記憶回路(切り換え制御部) 3b 切り換え回路(切り換え部) 4 バンクセレクト(バンクイネーブル制御手段) 5 バンクアドレス入力バッファ 6 ローデコーダ 7 ローコントロール 8 カラムデコーダ 9 カラムコントロール 10 ロー/カラムアドレスバッファ 11 アドレス入力バッファ 12 バンクアドレス入力バッファ 13 クロック入力バッファ 14 内部クロック発生回路 15 縮約回路 16 プリチャージ供給制御回路(プリチャージ電位供給手段) 16a 記憶回路 16b 切り換え回路 17 ビット線プリチャージ電位発生回路 CH1,CH2 半導体チップ T テストモードコントロール回路 BF0〜BF10 I/ 1 memory (semiconductor integrated circuit device) 2, 2a memory array 3 switching control circuit (switching control means) 3a storage circuit (switching control unit) 3b switching circuit (switching unit) 4 bank select (BANK enable control means) 5 bank address input buffer 6 row decoder 7 low control 8 column decoder 9 column controls 10 row / column address buffer 11 the address input buffer 12 bank address input buffer 13 clock input buffer 14 internal clock generating circuit 15 contraction circuit 16 precharge supply control circuit (precharge potential supply means) 16a storage circuit 16b the switching circuit 17 a bit line precharge potential generation circuit CH1, CH2 semiconductor chip T test mode control circuit BF0~BF10 I / バッファ B0〜B7 バンク(メモリバンク) NR1〜NR8 否定論理和回路 ND1〜ND8 否定論理積回路 ND9〜ND11 否定論理積回路 Iv1〜Iv9 インバータ ND12〜ND14 否定論理積回路 Buffer B0~B7 banks (memory banks) NR1~NR8 NOR circuit ND1~ND8 NAND circuit ND9~ND11 NAND circuit Iv1~Iv9 inverter ND12~ND14 NAND circuit

Claims (6)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】 所定のビット毎に分割された複数のメモリバンクが設けられた半導体集積回路装置において、救済できないメモリバンクと全ビット動作するメモリバンクとを置き換え、前記複数のメモリバンクのうち、半数のメモリバンクを救済する切り換え制御手段を備えたことを特徴とする半導体集積回路装置。 1. A semiconductor integrated circuit device in which a plurality of memory banks divided into each predetermined bit is provided, replacing the memory bank that all bits operation and the memory bank can not be repaired, the plurality of memory banks, the semiconductor integrated circuit device characterized by comprising a switching control means for repairing a half of the memory bank.
  2. 【請求項2】 請求項1記載の半導体集積回路装置において、前記切り換え制御手段が、予め設定されたデータの格納を行い、そのデータを切り換え制御信号として出力する切り換え制御部と、前記切り換え制御部から出力された切り換え制御信号に基づいてバンクセレクトから出力されるバンクアドレス信号を、予め設定された全ビット動作する前記メモリバンクに出力する切り換え部とよりなることを特徴とする半導体集積回路装置。 In the semiconductor integrated circuit device as claimed in claim 1, claim 1, wherein said switching control means performs the storage of preset data, a switching control unit for outputting a control signal switching the data, the switching control unit the semiconductor integrated circuit device characterized by a bank address signal outputted from the bank select, the more the switching unit to be output to the memory bank that all bits operation set in advance based on the output switching control signal from the.
  3. 【請求項3】 請求項1または2記載の半導体集積回路装置において、バンク最上位アドレスの相補信号である第1の信号および第2の信号をモニタし、第1信号または第2の信号のいずれか一方が入力された場合に、前記切り換え制御手段により救済された前記半数のメモリバンクを動作させるバンクイネーブル制御手段を設けたことを特徴とする半導体集積回路装置。 3. A semiconductor integrated circuit device according to claim 1 or 2, wherein monitoring the first signal and the second signal which is a complementary signal of the bank highest address, either the first signal or second signal or if one has been entered, the semiconductor integrated circuit device which is characterized by providing a bank enable control means for operating the memory bank of the half rescued by the switching control means.
  4. 【請求項4】 請求項3記載の半導体集積回路装置において、2つの救済された前記半数のメモリバンクによって正規のメモリ容量を構成し、第1の信号または第2の信号に基づいて前記バンクイネーブル制御手段が、前記2つの救済された半数のメモリバンクのうち、いずれか一方の前記半数のメモリバンクを選択的に動作させることを特徴とする半導体集積回路装置。 4. The semiconductor integrated circuit device according to claim 3, constitute a memory capacity of the normal by two rescued the half of the memory bank, the bank enable based on the first signal or the second signal control means, one of the two rescued half of the memory bank, a semiconductor integrated circuit device characterized by selectively operating the memory bank of one of the half.
  5. 【請求項5】 請求項1〜4のいずれか1項に記載の半導体集積回路装置において、前記半数のメモリバンクだけにビット線プリチャージ電位の供給するプリチャージ電位供給手段を備えたことを特徴とする半導体集積回路装置。 5. The semiconductor integrated circuit device according to claim 1, further comprising a precharge potential supply means for supplying only the bit line precharge potential memory bank of the half the semiconductor integrated circuit device according to.
  6. 【請求項6】 請求項1〜5のいずれか1項に記載の半導体集積回路装置において、前記切り換え制御手段によって切り換えられた前記メモリバンクのバンク切り換え情報を所定の外部入出力端子に出力するバンク情報モニタ手段を設けたことを特徴とする半導体集積回路装置。 6. The semiconductor integrated circuit device according to any one of claims 1 to 5, the bank that outputs bank switching information of the memory bank is switched by the switching control means to a predetermined external input the semiconductor integrated circuit device which is characterized by providing information monitoring means.
JP28484798A 1998-10-07 1998-10-07 Semiconductor integrated circuit device Pending JP2000113699A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP28484798A JP2000113699A (en) 1998-10-07 1998-10-07 Semiconductor integrated circuit device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP28484798A JP2000113699A (en) 1998-10-07 1998-10-07 Semiconductor integrated circuit device

Publications (1)

Publication Number Publication Date
JP2000113699A true true JP2000113699A (en) 2000-04-21

Family

ID=17683806

Family Applications (1)

Application Number Title Priority Date Filing Date
JP28484798A Pending JP2000113699A (en) 1998-10-07 1998-10-07 Semiconductor integrated circuit device

Country Status (1)

Country Link
JP (1) JP2000113699A (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7304907B2 (en) 2000-04-28 2007-12-04 Fujitsu Limited Memory circuit with automatic precharge function, and integrated circuit device with automatic internal command function

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7304907B2 (en) 2000-04-28 2007-12-04 Fujitsu Limited Memory circuit with automatic precharge function, and integrated circuit device with automatic internal command function
US7345942B2 (en) 2000-04-28 2008-03-18 Fujitsu Limited Memory circuit with automatic refresh function
US7349280B2 (en) 2000-04-28 2008-03-25 Fujitsu Limited Memory circuit with automatic precharge function, and integrated circuit device with automatic internal command function

Similar Documents

Publication Publication Date Title
US6873566B2 (en) Semiconductor memory device
US5835424A (en) Semiconductor memory
US7043672B2 (en) Layout for a semiconductor memory device having redundant elements
US6084807A (en) Memory device with global redundancy
US5742554A (en) Volatile memory device and method of refreshing same
US5781483A (en) Device and method for repairing a memory array by storing each bit in multiple memory cells in the array
US5822257A (en) Semiconductor memory device capable of relieving fixed-failure memory cells and refresh-failure memory cells
US5732029A (en) Method and circuit for testing memory cells in semiconductor memory device
US6518595B2 (en) Semiconductor memory device for reducing power consumption during refresh
US6154864A (en) Read only memory embedded in a dynamic random access memory
US6240039B1 (en) Semiconductor memory device and driving signal generator therefor
US5999480A (en) Dynamic random-access memory having a hierarchical data path
US5652725A (en) Semiconductor memory device having a redundant row and a redundant column which can be accessed prior to substitution
US7054178B1 (en) Datapath architecture for high area efficiency
US6507532B1 (en) Semiconductor memory device having row-related circuit operating at high speed
US6178126B1 (en) Memory and system configuration for programming a redundancy address in an electric system
US6400621B2 (en) Semiconductor memory device and method of checking same for defect
US6205069B1 (en) Semiconductor memory device with fast input/output line precharge scheme and method of precharging input/output lines thereof
US5970003A (en) Semiconductor memory device
US5251178A (en) Low-power integrated circuit memory
US5029330A (en) Semiconductor memory device
US6944074B2 (en) Semiconductor memory device and method of operating the same
US6310807B1 (en) Semiconductor integrated circuit device including tester circuit for defective memory cell replacement
US7095669B2 (en) Refresh for dynamic cells with weak retention
US5691946A (en) Row redundancy block architecture