JP2000039937A - Computer system and its power-saving control method - Google Patents

Computer system and its power-saving control method

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JP2000039937A
JP2000039937A JP10206637A JP20663798A JP2000039937A JP 2000039937 A JP2000039937 A JP 2000039937A JP 10206637 A JP10206637 A JP 10206637A JP 20663798 A JP20663798 A JP 20663798A JP 2000039937 A JP2000039937 A JP 2000039937A
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sleep state
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JP10206637A
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Mayumi Maeda
Koji Nakamura
浩二 中村
真弓 前田
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Toshiba Corp
株式会社東芝
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    • Y02D10/00Energy efficient computing
    • Y02D10/10Reducing energy consumption at the single machine level, e.g. processors, personal computers, peripherals or power supply
    • Y02D10/12Reducing energy consumption at the single machine level, e.g. processors, personal computers, peripherals or power supply acting upon the main processing unit

Abstract

PROBLEM TO BE SOLVED: To prolong a battery-driven operation time by saving the electric power sufficiently while minimizing the degradation of system performance. SOLUTION: When a wake-up event is generated while a CPU 11 is held in a sleep state, the operation speed of the CPU 11 is not put immediately back to the operation speed before the CPU enters the sleep state, but increased gradually by steps from a low level to a specific high level at specific time intervals under the throttling control of a CPU throttling control circuit 152. Consequently, the power consumption of the CPU is reducible as compared with a case wherein the operation speed of the CPU 11 is put directly back to the operation speed before the CPU enters the sleep state and the battery- driven operation time can be prolonged.

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【発明の属する技術分野】本発明はバッテリ駆動可能なパーソナルコンピュータなどのコンピュータシステムに関し、特にそのパワーセーブのための機能を持つコンピュータシステムに関する。 Relates to a computer system such as the present invention is a battery drivable personal computers BACKGROUND OF THE INVENTION, in particular to a computer system having a function for the power saving.

【0002】 [0002]

【従来の技術】近年、携行が容易でバッテリにより動作可能なラップトップタイプまたはノートブックタイプのパーソナルコンピュータ(PC)が種々開発されている。 In recent years, carry easily operable laptop type or notebook by the battery book type of personal computer (PC) have been developed. この種のPCに於いては、CPUの高性能化が進められており、これによってユーザは快適な使用環境を容易に手にすることが可能になってきている。 In this type of PC is high performance advanced the CPU, whereby the user has become possible to easily get a comfortable environment.

【0003】ところが、CPUの高性能化に伴い、CP [0003] However, due to the high performance of the CPU, CP
Uの消費電力も大きくなり、これによりPC全体の電力消費量の増大およびバッテリ動作時間の低下などの問題が生じている。 Power consumption of the U is also increased, thereby problems such as an increase and decrease in battery life of the power consumption of the entire PC occurs.

【0004】そこで、最近では、各種のパワーマネージメント技術が開発され始めている。 [0004] Therefore, in recent years, a variety of power management technology has begun to be developed. PCで用いられている代表的なパワーマネージメント技術には、LCDの輝度制御、HDDの自動モータオフ、およびCPUスリープ制御などがある。 Representative power management techniques used by PC, the brightness control of LCD, automatic HDD motor-off, and a CPU sleep control, and the like.

【0005】しかし、このような従来のパワーマネージメントは、パワーセーブ機能(LCDの輝度制御、HD However, such a conventional power management, the power saving function (brightness control of LCD, HD
Dの自動モータオフ、CPUスリープ制御など)を、使用するか、使用しないかをユーザ設定などによって予め固定的に決めて行うものであった。 D automatic motor-off, the CPU sleep control, etc.), or used, were those performed predetermined fixedly, such as by whether or not to use the user configuration.

【0006】これは、パワーセーブとシステム性能とのバランスを取る上での悩みの種であり、システムとしての性能の障害となるものであった。 [0006] This is the bane of in terms of a balance between the power saving and system performance, was made of an obstacle to the performance of the system. つまり、パワーセーブ機能を高めるためには、代わりにシステムの性能を常に(バッテリー残量やシステムの稼働状況等に関係なく)低く抑えることを容認しなくてはならず、逆に、システム性能を高く保つと、今度は、パワーセーブ機能をある程度諦めなくてはならなかった。 In other words, in order to increase the power save function, (regardless of the remaining battery capacity and system of operation status, etc.) the performance of the system is always in place without having to tolerate that kept low not, on the contrary, the system performance and maintained at a high level, in turn, I had to some extent give up the power saving function.

【0007】また、従来の典型的なCPUスリープ制御では、アイドル時にCPUステートを低消費電力のスリープ状態に移行し、割り込みなどのウェイクイベントの発生時にCPUステートを基の状態に復帰させるという制御が行われる。 [0007] In the conventional typical CPU sleep control, shifts the CPU state to the low power sleep state when idle, interrupt control that restores the CPU state to the state based on the occurrence of a wake events such as It takes place. この場合、ウェイクイベントが一旦発生すると、CPUはすぐにスリープ状態移行前の性能に復帰される。 In this case, when the wake-event once occurs, CPU is immediately returned to the performance of the pre-sleep state migration. このため、たとえばユーザによってキーボードやマウス操作が一度行われただけで、CPUは、最大性能あるいはそれに近い予め決められた性能に復帰されてしまい、そしてその性能は再びアイドルが検出されるまで維持される。 Thus, for example, only the keyboard and mouse operation is performed once by the user, CPU can cause is returned to the maximum performance or predetermined performance close to it, and its performance is maintained until the detected idle again that. したがって、特にシステム稼働率が比較的低い場合においては、多くの無駄な電力が消費されることになる。 Thus, in particular the system uptime when relatively low, so that many useless power is consumed.

【0008】また、スリープ状態として使用されるCP [0008] In addition, CP, which is used as a sleep state
Uステートについても常に固定的に決められていた。 It was always fixedly determined also for the U state. すなわち、ACPI(Advanced Configu In other words, ACPI (Advanced Configu
ration and Power Manageme ration and Power Manageme
nt InterfaceSpecificatio nt InterfaceSpecificatio
n)仕様では、CPUパワーステートとして、通常の動作状態として使用されるC0ステートの他に、スリープ状態として使用可能なC1〜C3の3つのステートが定義されている。 The n) specification, as the CPU power state, in addition to the C0 state to be used as a normal operating condition, the three states of the available C1~C3 is defined as a sleep state. これらパワーステートC1〜C3は、C These power state C1~C3 is, C
0ステートへの復帰までのレイテンシおよびスリープの深さが異なっており、C1、C2、C3の順で消費電力は小さくなり、C0ステートへの復帰までのレイテンシはC1、C2、C3の順で大きくなる。 0 is returned to the latency and sleep depth of the state is different, C1, C2, power consumption in the order of C3 is reduced, the latency to return to C0 state is larger in the order of C1, C2, C3 Become.

【0009】しかし、従来では、ACPI−OSのない環境下では、スリープ状態としてC1〜C3の中のどのステートを使用するかは、システムによって予め固定的に規定されており、システムの動作状態などに応じて使用するパワーステートを動的に切り替えるという制御は行われてない。 [0009] However, conventionally, in an environment with no ACPI-OS, or the Print state in C1~C3 as a sleep state, the predefined fixed by the system, such as the operating state of the system control is not performed that dynamically switches power state for use in accordance with the. このため、適切なCPUパワーステートを選択することができず、より深いスリープ状態に移行可能な場合であっても浅いスリープしか利用できないなどの問題があった。 For this reason, it is not possible to select the appropriate CPU power states, there has been a problem, such as not only available shallow sleep even in a case that can be migrated to the deeper sleep state.

【0010】 [0010]

【発明が解決しようとする課題】上述のように、従来では、パワーセーブを行うためにはシステムの性能を固定的に低下させる必要があり、その為、システム性能とパワーセーブとをバランス良く両立させることは困難であった。 As described above [0005] In the past, in order to perform the power saving needs to reduce the performance of the system in a fixed manner, both Therefore, good balance and system performance and power saving it has been difficult to be. 特に、CPUスリープ制御においては、ウェイクイベントの発生に応答してCPU性能がすぐにスリープ状態移行前の高性能の状態に復帰されてしまい、無駄な電力が消費されることがあった。 In particular, in the CPU sleep control, will be restored to the high performance state prior to CPU performance immediately shifts sleep response to the occurrence of a wake event, was sometimes useless power is consumed. さらに、アイドル時に移行させるCPUスリープ状態の深さも常に固定されており、十分なパワーセーブを実現することは困難であった。 Further, the depth of the CPU sleep state to shift to the idle also been always fixed, it is difficult to achieve sufficient power saving.

【0011】本発明はこのような点に鑑みてなされたものであり、システム性能の低下を最小限に抑えつつ十分なパワーセーブを実現できるようにし、バッテリによる動作時間を大幅に延長することが可能なコンピュータシステムおよびそのパワーセーブ制御方法を提供することを目的とする。 [0011] The present invention has been made in view of such a point, that while minimizing the degradation of system performance to be able to achieve a sufficient power saving, greatly prolong the battery operating time and to provide a computer system capable and power saving control method thereof.

【0012】 [0012]

【課題を解決するための手段】上述の課題を解決するため、本発明は、バッテリ駆動可能なコンピュータシステムにおいて、前記コンピュータシステムのアイドル時に、前記コンピュータシステムを、動作状態からスリープ状態に移行させるスリープ手段と、所定のウェイクアップイベントの発生に応答して前記コンピュータシステムが前記スリープ状態から前記動作状態に復帰したとき、前記コンピュータシステムの処理速度を低レベルから所定の高レベルにまで段階的に上昇させる処理速度制御手段とを具備することを特徴とする。 Means for Solving the Problems] To solve the problems described above, the present invention provides a sleep in battery-powered computer system capable, when the idle of the computer system, that the computer system to transition from the operating state to the sleep state when means, said computer system in response to occurrence of a predetermined wake-up event has returned to the operating state from the sleep state, stepwise increase the processing speed of the computer system to a low level to a predetermined high level characterized by comprising a processing speed control means for.

【0013】前記スリープ手段としては、前記コンピュータシステムのCPUを、命令実行可能な動作状態から、命令実行が停止される低消費電力のスリープ状態に移行させるCPUスリープ手段を使用することが好ましい。 [0013] As said sleep means, the CPU of the computer system, the instructions executable operating conditions, it is preferable to use a CPU sleep means for shifting to a sleep state of low power consumption instruction execution is stopped. また、前記処理速度制御手段としては、前記CPU Further, as the processing speed control means, said CPU
が前記スリープ状態から前記動作状態に復帰したとき、 When but was returned to the operating state from the sleep state,
前記CPUの動作速度を低レベルから所定の高レベルにまで所定の時間間隔で段階的に上昇させるCPU速度制御手段を使用することが好ましい。 It is preferred to use a CPU speed control means for stepwise increases at predetermined time intervals until the operating speed of the CPU to a predetermined high level from a low level.

【0014】このコンピュータシステムにおいては、例えばCPUがスリープ状態に維持されている状態でウェイクアップイベントが発生したとき、CPUの動作速度はすぐにスリープ状態移行前の動作速度に復帰されるのではなく、段階的に低レベルから所定の高レベルにまで上昇される。 [0014] In this computer system, for example, when the CPU wake-up event occurs while being maintained in a sleep state, the operating speed of the CPU, rather than being returned immediately to the operating speed before the sleep state shift It is raised stepwise from a low level to a predetermined high level. これにより、システムの処理速度は、段階的に上昇され、処理速度をすぐにスリープ状態移行前の処理速度に復帰させる場合に比し、電力消費を少なくすることが可能となる。 Thus, the processing speed of the system is stepwise increased, the processing speed immediately compared to the case of returning to the processing speed of the pre-sleep transition, it is possible to reduce the power consumption. また、動作状態への復帰タイミング自体の遅れはない。 In addition, the delay in the return timing itself to the operating state is not. したがって、スリープ状態の期間中にたとえばユーザによってキーボードやマウスの操作が行われた場合でも、即座にそれに対応する処理を実行することができる。 Therefore, it is possible to execute even when the keyboard or mouse has been performed by for example the user during the sleep state, the real corresponding to the process. また、ある一定期間後にはシステム処理性能は基の性能に復帰される。 Moreover, after a certain period of time the system performance is restored to the performance of the group. このため、過大なC For this reason, excessive C
PU負荷を伴う処理などが突然要求されない限りは、ユーザによる体感速度が低下されるといった不具合は一切生じない。 As long as such process involving PU load is not suddenly demand will not occur at all inconvenience sensible speed by the user is reduced. よって、システム性能の低下を最小限に抑えつつ十分なパワーセーブを実現することができ、バッテリによる動作時間を大幅に延長することが可能となる。 Thus, while minimizing the degradation of system performance can be achieved sufficient power saving, it is possible to greatly prolong the battery operating time.

【0015】また、本発明は、前記CPUがスリープ状態に維持されているアイドル期間と前記CPUが動作状態に維持されているウェイク期間との比率に基づいて前記コンピュータシステムの稼働率が所定のしきい値以下であるか否かを検出する稼働率検出手段をさらに具備し、前記CPU速度制御手段による前記段階的な動作速度制御処理は、前記コンピュータシステムの稼働率が所定のしきい値以下であることが検出されたときにその実行が許可されることを特徴とする。 Further, the present invention provides dental operation rate of a given said computer system based on the ratio of the wake period of the idle period in which the CPU is maintained in the sleep state, the CPU is maintained in the operating state further comprising the operation rate detection means for detecting whether a less threshold, the stepwise operation speed control processing by the CPU speed control means, operation rate of the computer system is equal to or smaller than a predetermined threshold value there is characterized by its the execution is permitted when it is detected.

【0016】これにより、システム稼働率が比較的低い場合にのみ前述の段階的な動作速度制御処理を実行できるようになり、システム性能とパワーセーブとのバランスをより良好に保つことが可能となる。 [0016] Thus, only when the system utilization rate is relatively low to be able to perform a gradual operation speed control process described above, it is possible to maintain the balance between system performance and power saving better .

【0017】また、前記CPU速度制御手段は、所定のレジスタに設定されたデューティ制御情報に基づいて、 Further, the CPU speed controlling means, based on a duty control information set in a predetermined register,
前記CPUのクロックを制御するためのストップクロック信号のデューティ比を複数段階に可変設定して前記C Said variably setting the duty ratio of the stop clock signal for controlling the clock of the CPU in a plurality of stages C
PUに供給するCPUスロットリング制御手段と、前記デューティ制御情報の更新要求を示す割り込み信号を所定の時間間隔で前記CPUに発生する手段と、前記CP A CPU throttling control means for supplying to the PU, and means for generating said CPU interrupt signal indicating a request for updating the duty control information at a predetermined time interval, the CP
Uの動作速度が低レベルから所定の高レベルにまで段階的に上昇されるように、前記割り込み信号の発生の度に前記デューティ制御情報を更新する手段とから構成することが好ましい。 As the operating speed of the U is incrementally increased from a low level to a predetermined high level, it is preferably made of a means for updating the duty control information every time the generation of the interrupt signal.

【0018】このようにCPUへのハードウェア割り込み信号を利用して、動作状態におけるCPUの性能を段階的に上昇させることにより、実行中のOSやアプリケーションに影響を与えることなく、CPU性能を効率よく段階的に上昇させることが可能となる。 [0018] Using a hardware interrupt signal to the way CPU, by increasing the performance of the CPU stepwise in the operating state, without affecting the OS and applications running efficiency CPU Performance it is possible to better stepwise increased.

【0019】また、CPUが、第1のスリープ状態と、 [0019] In addition, CPU is, a first sleep state,
この第1のスリープ状態よりも低消費電力の第2のスリープ状態とを有する場合には、前記CPUスリープ手段は、前記コンピュータシステムの状態が、前記第2のスリープ状態への移行が許可される所定の条件を満足しているか否かを判別する手段と、前記条件が満足されているとき前記CPUを前記第2のスリープ状態に移行させ、前記条件が満足されないとき前記CPUを前記第1 If it has a second low power sleep state than the first sleep state, the CPU sleep means, the state of the computer system, migration is permitted to the second sleep state and means for determining whether or not a predetermined condition is satisfied, the CPU when the condition is satisfied is shifted to the second sleep state, wherein said CPU when said condition is not satisfied first
のスリープ状態に移行させる手段とを含む含むことを特徴とする。 Characterized in that it comprises and means for shifting to the sleep state of the.

【0020】このようにコンピュータシステムの状態に応じて移行すべきスリープ状態を選択することにより、 [0020] By selecting the sleep state should be shifted in accordance with the state of the thus computer systems,
より適切なスリープ状態を選択できるようになる。 It becomes possible to select a more appropriate sleep. さらに、前記第1のスリープ状態は、前記CPUはキャッシュの整合性を維持することが可能な状態であり、前記第2のスリープ状態は、前記CPUはキャッシュの整合性を維持することが不可能な状態である場合においては、 Furthermore, the first sleep state, the CPU is in a state capable of maintaining the integrity of the cache, the second sleep state, the CPU is unable to maintain the integrity of cache in the case of the state,
前記コンピュータシステムにおいて前記CPU以外の他のデバイスがバスマスタ動作しているか否かを、前記第2のスリープ状態への移行が許可される所定の条件として利用することができる。 Whether other devices other than the CPU in the computer system is operating the bus master, the transition to the second sleep state can be used as a predetermined condition is allowed. このように、バスマスタ動作しているデバイスが存在しないことを条件に第2のスリープ状態に移行することにより、バスマスタ動作しているデバイスによる主メモリの書き換えによって主メモリとCPUキャッシュの不整合が生じるといった問題の発生を防止することが出来る。 Thus, by moving the second sleep state on condition that there is no device that is bus master operation, resulting inconsistencies main memory and CPU cache by rewriting of the main memory by the device that the bus master operation it is possible to prevent the occurrence of problems such as.

【0021】 [0021]

【発明の実施の形態】以下、図面を参照して本発明の実施形態を説明する。 BEST MODE FOR CARRYING OUT THE INVENTION Hereinafter, an embodiment of the present invention with reference to the drawings. 図1には、本発明の一実施例に係わるコンピュータシステムの構成が示されている。 FIG. 1 shows a configuration of a computer system according to an embodiment of the present invention is shown. このコンピュータシステムはバッテリ駆動可能なノートブックタイプのパーソナルコンピュータ(PC)であり、AC The computer system is a battery that can be driven notebook type of personal computer (PC), AC
アダプタ181を介して外部電源が供給されている場合にはその外部電源によって動作すると共に、バッテリ1 Via an adapter 181 when the external power is supplied together with the works by the external power source, the battery 1
82の充電が行われる。 82 charging is carried out. 一方、モバイル環境で使用される場合など、PC本体にACアダプタ181が接続されてない状態においては、PCはバッテリ182からの電源によって動作する。 On the other hand, such as when used in a mobile environment, in a state where the AC adapter 181 is not connected to the PC, PC is operated by power from the battery 182.

【0022】このPC本体には、図示のように、プロセッサバス1、PCIバス2、ISAバス3、CPU1 [0022] The PC main body, as shown, processor bus 1, PCI bus 2, ISA bus 3, CPU 1
1、ホスト−PCIブリッジ12、主メモリ13、表示コントローラ14、PCI−ISAブリッジ15、I/ 1, the host -PCI bridge 12, main memory 13, display controller 14, PCI-ISA bridge 15, I /
Oコントローラ16、BIOS−ROM17、電源コントローラ18、およびLCD輝度制御ロジック19などが設けられている。 O controller 16, BIOS-ROM 17, such as power controller 18 and the LCD brightness control logic 19, is provided.

【0023】CPU11としては、例えば、米インテル社により製造販売されているマイクロプロセッサ“Pe [0023] Examples of the CPU11, for example, a microprocessor manufactured and sold by Intel "Pe
ntium”などが使用される。CPU11はPLL回路を内蔵しており、このPLL回路は外部クロックCL .CPU11 the Ntium "or the like is used incorporates a PLL circuit, the PLL circuit is external clock CL
Kに基づいてその外部クロックCLKと同一またはそれよりも高速の内部クロックCLK2を生成する。 Its external clock CLK and the same or better also generates a high speed internal clock CLK2 on the basis of the K. このC The C
PU11は、ストップクロック信号STPCLK#によってそのクロック状態が制御されるように構成されてあり、ストップクロック信号STPCLK#によって、3 PU11 is Yes is configured such that the clock status by a stop clock signal STPCLK # is controlled by the stop clock signal STPCLK #, 3
つのクロックステート、つまり、ノーマルステート(N One of the clock state, in other words, the normal state (N
ormal State)、ストップグラントステート(Stop Grant State)、およびストップクロックステート(STOP Clock Stat ormal State), the stop grant state (Stop Grant State), and a stop clock state (STOP Clock Stat
e)を有している。 It has an e).

【0024】ノーマルステートはCPU11の通常の動作ステートであり、命令はこのノーマルステートにおいて実行される。 [0024] The normal state is a normal operating state of the CPU11, the instruction is executed in the normal state. このノーマルステートは電力消費の最も多いステートであり、その消費電流は〜700mA程度である。 The normal state is the most common state of power consumption, the current consumption is about ~700mA.

【0025】最も電力消費の少ないのはストップクロックステートであり、その消費電流は〜30μA程度である。 [0025] is the smallest of the stop clock state of power consumption, the current consumption is about ~30μA. このストップクロックステートにおいては、命令の実行が停止されるだけでなく、外部クロックCLKおよび内部クロックCLK2も停止されている。 In the stop clock state, not only the execution of instructions is stopped, it is also stopped external clock CLK and the internal clock CLK2.

【0026】ストップグラントステートは、ノーマルステートとストップクロックステートの中間の動作ステートであり、その消費電流は20〜55mA程度と比較的少ない。 [0026] The stop grant state is an intermediate of the operational state of the normal state and the stop clock state, the current consumption is relatively small, about 20~55mA. ストップグラントステートにおいては、命令は実行されない。 In the stop grant state, the instruction is not executed. また、外部クロックCLKおよび内部クロックCLK2は共にランニング状態であるが、CPU Although the external clock CLK and the internal clock CLK2 are both running state, CPU
内部ロジック(CPUコア)への内部クロックCLK2 Internal clock CLK2 to the internal logic (CPU core)
の供給は禁止される。 Supply is prohibited. このストップグラントステートは外部クロックCLKの停止可能なステートであり、このストップグラントステートにおいて外部クロックCLK The stop grant state is stoppable state of the external clock CLK, the external clock CLK in this stop grant state
を停止すると、CPU11はストップグラントステートからストップクロックステートに移行する。 A When you stop, CPU11 proceeds from the stop grant state to stop clock state.

【0027】ノーマルステートとストップグラントステート間の遷移は、ストップクロック(STPCLK#) [0027] The transition between the normal state and the stop grant state, stop the clock (STPCLK #)
信号によって高速に行うことができる。 It can be performed at high speed by the signal. すなわち、ノーマルステートにおいてCPU11に供給されるSTPC That, STPC supplied to CPU11 in the normal state
LK#信号がイネーブルつまりアクティブステートに設定されると、CPU11は、現在実行中の命令が完了後、次の命令を実行すること無く、内部のパイプラインをすべて空にしてから、ストップグラントサイクルを実行して、ノーマルステートからストップグラントステートに移行する。 When LK # signal is enabled, i.e. active state, CPU 11 after the currently executing instruction is completed without executing the next instruction, after all internal pipeline empty, the stop grant cycle running, the transition from the normal state to stop grant state. 一方、ストップグラントステートにおいてSTPCLK#信号がディスエーブルつまりインアクティブステートに設定されると、CPU11は、ストップグラントステートからノーマルステートに移行し、次の命令の実行を再開する。 On the other hand, when STPCLK # signal is set to disabled, i.e. inactive state in the stop grant state, CPU 11 transfers from the stop grant state to the normal state, and resumes execution of the next instruction.

【0028】また、ストップグラントステートからストップクロックステートへの移行は、外部クロックCLK [0028] In addition, the transition from the stop grant state to the stop clock state, the external clock CLK
を停止することによって瞬時に行われる。 It performed instantaneously by stopping the. ストップクロックステートにおいてCPU11への外部クロックCL External clock CL to the CPU11 in the stop clock state
Kの供給が再開されると、1ms後にCPU11はストップグラントステートに移行する。 When the K supply is resumed, CPU11 proceeds to stop grant state after 1ms. このようにストップクロックステートからの復帰には時間がかかる問題がある。 In this way to return from the stop clock state there is a problem that takes time.

【0029】以上のように、ストップグラントステートは、ノーマルステートに比べ非常にローパワーであり、 [0029] As described above, the stop grant state is a very low power compared to the normal state,
且つSTPCLK#信号によってノーマルステート、つまり命令実行状態に高速に復帰できるという特徴を持っている。 Has the characteristic that and STPCLK # normal state by the signal, i.e. can return fast to the instruction execution state.

【0030】このため、本システムでは、CPU動作速度を多段階で制御するCPUスロットリング制御機能を、STPCLK#信号によって、ストップグラントステートとノーマルステートとを周期的に切り替えることによって実現している。 [0030] Therefore, in this system, the CPU throttling control function for controlling the CPU operation speed in multiple stages, the STPCLK # signal and the stop grant state and normal state realized by switching periodically. この場合、ストップグラントステートとノーマルステートとのデューティ比によって、 In this case, the duty ratio of the stop grant state and normal state,
CPU性能が決定される。 CPU performance is determined.

【0031】また、CPU11とホスト−PCIブリッジ12の機能により、CPU11はACPI仕様で定義された前述の4つのCPUパワーステートC0〜C3を有している。 Further, by the function of the CPU 11 and the host -PCI bridge 12, CPU 11 has four CPU power state C0~C3 the aforementioned defined by the ACPI specification.

【0032】パワーステートC0は、命令実行のための通常の動作状態(ウェイク状態)として使用されるステートである。 The power state C0 is a state to be used as a normal operating state for the instruction execution (awake). CPU動作速度を多段階で制御するCPU A CPU for controlling the CPU operation speed in multiple stages
スロットリング制御機能は、このパワーステートC0内で実行される。 Throttling control functions are performed within the power state C0.

【0033】パワーステートC1〜C3は、アイドル時にCPU11をスリープ状態に設定するために利用されるステートであり、C0ステートへの復帰までのレイテンシおよびスリープの深さが互いに異なっている。 The power state C1~C3 is a state that is used to set the CPU11 to sleep when idle, latency and sleep depth of up to return to the C0 state are different from each other. C
1、C2、C3の順で消費電力は小さくなり、C0ステートへの復帰までのレイテンシはC1、C2、C3の順で大きくなる。 1, C2, C3 power consumption in the order of smaller, latency to return to C0 state is increased in the order of C1, C2, C3. C1、C2、C3では、命令は実行されない。 In C1, C2, C3, instruction is not executed.

【0034】C2ではバススヌープ動作によってキャッシュの整合性が維持されるが、C3ではスヌープ動作は何ら実行されず、キャッシュの整合性は維持されない。 [0034] Although the consistency of the cache by a bus snoop operation in C2 is maintained, C3 in the snoop operation is not performed at all, cache consistency is not maintained.
ACPI仕様で規定されているCPUパワーステートC CPU power state C, which is defined by the ACPI specification
0〜C3とグローバルシステムステートG0〜G2との関係は図5の通りである。 Relationship between 0~C3 and global system state G0~G2 is as FIG.

【0035】G0はシステムが動作している状態(つまりシステムの電源が入っており、ソフトウェアが実行中の状態)であり、このG0ステートの中でCPU11のパワーステートC0〜C3は動的に変化される。 [0035] G0 is (is powered in other words the system, the software state of running) while the system is operating a power state C0~C3 the CPU11 in the G0 state dynamically changes It is.

【0036】本実施形態では、OSによってシステムアイドルが検出された時にCPU11を移行すべきCPU [0036] In the present embodiment, CPU should migrate CPU11 when the system idle is detected by the OS
スリープステートとして、C2およびC3が選択的に利用される。 As a sleep state, C2 and C3 are selectively used.

【0037】C0からC2への移行には、ホスト−PC [0037] The transition from C0 to C2, host -PC
Iブリッジ12のP_LVL2レジスタ122が用いられる。 P_LVL2 register 122 of the I-bridge 12 is used. つまり、CPU11によるP_LVL2レジスタ122のリードによって、C0からC2へのパワーステートの切替が引き起こされる。 In other words, the P_LVL2 register 122 of the read by CPU 11, is caused to switch the power state from C0 to C2. C2内で、ハードウェア割り込み(IRQ)やCPUリセットなどのウェイクイベントが発生すると、CPUパワーステートは自動的にC2からC0に復帰する。 In the C2, the wake events such as hardware interrupts (IRQ) and CPU reset occurs, CPU power state automatically returns from C2 to C0.

【0038】C0からC3への移行には、ホスト−PC [0038] The transition from C0 to C3, host -PC
Iブリッジ12のP_LVL3レジスタ123が用いられる。 P_LVL3 register 123 of the I-bridge 12 is used. つまり、CPU11によるP_LVL3レジスタ123のリードによって、C0からC3へのパワーステートの切替が引き起こされる。 In other words, the P_LVL3 register 123 of the read by CPU 11, is caused to switch the power state from C0 to C3. また、C0からC3への移行の際には、ARB_DISレジスタ124に“1” At the time of transition from C0 to C3 are the ARB_DIS register 124 to "1"
がセットされ、PCIアービタ121によるPCIバス2のバスアービトレーション動作がディスエーブルされる。 There is set, the bus arbitration operation of the PCI bus 2 by PCI arbiter 121 is disabled. これにより、あらたなバスアクセス要求は許可されない。 As a result, the new bus access request is not permitted. C3内で、ハードウェア割り込みやCPUリセットなどのウェイクイベントが発生すると、CPUパワーステートは自動的にC3からC0に復帰する。 In the C3, and wake events such as hardware interrupts and CPU reset occurs, CPU power states automatically returns to the C0 from C3.

【0039】G1はシステム全体のスリープステートであり、G1ステートには、消費電力の異なるシステムステートS1〜Sが定義されている。 [0039] G1 is a sleep state of the entire system, the G1 state, different system state S1~S is defined power consumption. 本システムでは、G In this system, G
1は主にサスペンドやハイバネーション時のシステムステートとして利用されている。 1 is mainly used as a state of the system at the time of the suspend and hibernation.

【0040】G2はオフ状態、つまり全てのソフトウェアの実行は終了し、システムの電源が切られている状態である。 [0040] G2 is a state in which the off state, that is, execution of all software ends, the system is turned off. さらに、図1のCPU11は、次のようなシステム管理機能を備えている。 Furthermore, CPU 11 of FIG. 1 includes a system management functions as follows.

【0041】すなわち、CPU11は、アプリケーションプログラムやOSなどのプログラムを実行するためのリアルモード、プロテクトモード、仮想86モードの他、システム管理モード(SMM;System Ma [0041] That is, CPU 11 is real mode, protected mode for executing programs such as application programs and OS, virtual 8086 mode other system management mode (SMM; System Ma
nagement mode)と称されるシステム管理または電力管理専用のシステム管理プログラムを実行するための動作モードを有している。 It has an operating mode for performing system management or power management dedicated system management program called nagement mode).

【0042】リアルモードは、最大で1Mバイトのメモリ空間をアクセスできるモードであり、セグメントレジスタで表されるベースアドレスからのオフセット値で物理アドレスが決定される。 The real mode is a mode that can access the memory space of 1M bytes at maximum, the physical address offset from the base address represented by a segment register is determined. プロテクトモードは1タスク当たり最大4Gバイトのメモリ空間をアクセスできるモードであり、ディスクプリタテーブルと称されるアドレスマッピングテーブルを用いてリニアアドレスが決定される。 Protected mode is a mode that can access the memory space of up to 4G bytes per task, linear address using called address mapping table with the disk pre-data table is determined. このリニアアドレスレスは、ページングによって最終的に物理アドレスに変換される。 The linear address-less is finally converted into physical addresses by the paging. 仮想86モードは、リアルモードで動作するように構成されたプログラムをプロテクトモードで動作させるためのモードであり、リアルモードのプログラムはプロテクトモードにおける1つのタスクとして扱われる。 Virtual 8086 mode is a mode for operating the program that is configured to operate in real mode in protected mode, the program of the real mode is treated as one task in the protected mode.

【0043】システム管理モード(SMM)は疑似リアルモードであり、このモードでは、ディスクプリタテーブルは参照されず、ページングも実行されない。 The system management mode (SMM) is a pseudo-real mode, in this mode, disk pre-data table is not referenced, paging not executed. システム管理割込み(SMI;System Management Inter System management interrupt (SMI; System Management Inter
rupt)がCPU11に発行された時、CPU11の動作モードは、リアルモード、プロテクトモード、または仮想86モードから、SMMにスイッチされる。 When rupt) is issued to the CPU11, the operation mode of the CPU11, the real mode, from protected mode or virtual 86 mode, is switched to the SMM. SMMでは、システム管理またはパワーセーブ制御専用のシステム管理プログラムが実行される。 In SMM, system management or power save control dedicated system management program is executed.

【0044】SMIはマスク不能割込みNMIの一種であるが、通常のNMIやマスク可能割込みINTRよりも優先度の高い、最優先度の割り込みである。 The SMI is a kind of non-maskable interrupt NMI, but higher priority than the normal NMI or maskable interrupt INTR, an interrupt of the highest priority. このSM The SM
Iを発行することによって、システム管理プログラムとして用意された種々のSMIサービスルーチンを、実行中のアプリケーションプログラムやOS環境に依存せずに起動することができる。 By issuing I, it can activate various SMI service routine is provided as a system management program, without depending on the application programs and OS environment running. このコンピュータシステムにおいては、前述のCPUパワーステートの切り替えなどのためにこのSMIを利用している。 In this computer system, we utilize the SMI for such switching of the aforementioned CPU power state.

【0045】主メモリ13は、オペレーティングシステム、処理対象のアプリケーションプログラム、およびアプリケーションプログラムによって作成されたユーザデータ等を格納する。 The main memory 13 stores an operating system, for storing user data and the like created by an application program, and an application program to be processed. CPU11がSMMに移行する時には、CPUステータス、つまりSMIが発生された時のCPU11のレジスタ等が、主メモリ13の所定のアドレス空間にマッピングされたSMRAMにスタック形式でセーブされる。 When CPU11 is shifted to the SMM, CPU status, i.e. a register or the like of the CPU11 when an SMI is generated is saved in the stack form in SMRAM mapped to a predetermined address space of the main memory 13. このSMRAMには、BIOS−RO The SMRAM, BIOS-RO
M17のシステム管理プログラムを呼び出すための命令が格納されている。 Instructions for calling the M17 system management program is stored. この命令は、CPU11がSMMに入った時に最初に実行される命令であり、この命令実行によってシステム管理プログラムに制御が移る。 This instruction, CPU 11 is the first instruction executed when entering the SMM, the control system management program by the instruction execution proceeds.

【0046】表示コントローラ14は、画像メモリ(V [0046] The display controller 14, the image memory (V
RAM)141に描画された表示データを本PC本体に設けられたLCD142および外部CRT143の一方に、あるいは双方に表示する。 RAM) the display data drawn in one of the LCD142 and external CRT143 provided to the PC main body 141, or to display both. この表示コントローラ1 The display controller 1
4はPCIバス2のバスマスタとして動作するすることができる。 4 can operate as a bus master of the PCI bus 2. LCD142の輝度は、LCD142のバックライトの輝度を制御するLCD輝度制御ロジック19 Brightness of LCD142 is, LCD brightness control logic 19 for controlling the brightness of the backlight of LCD142
によって制御される。 It is controlled by.

【0047】PCI−ISAブリッジ15は、PCIバス2とISAバス3とをつなぐブリッジであり、PCI The PCI-ISA bridge 15 is a bridge that connects the PCI bus 2 and the ISA bus 3, PCI
バス2のバスマスタとして動作することができる。 It can operate as a bus master of the bus 2. このPCI−ISAブリッジ15には、SMI発生回路15 This PCI-ISA bridge 15, SMI generation circuitry 15
1、CPUスロットリング制御回路152、DMAコントローラ(DMAC)153などが設けられている。 Such as 1, CPU throttling control circuit 152, DMA controller (DMAC) 153 is provided.

【0048】SMI発生回路151はCPU11にSM The SMI generation circuit 151 SM to CPU11
I信号を発生する。 To generate an I signal. SMI信号の発生要因には、ソフトウェアSMI、I/OトラップSMI、電源スイッチ操作などがある。 The cause of SMI signal, software SMI, I / O trap SMI, and the like power switch operation. ソフトウェアSMIは、ソフトウェアによってアクセス可能なダウンカウンタなどを利用して発生される。 Software SMI is generated by using, for example, accessible down counter by software. つまり、ソフトウェアがSMI信号発生までの時間に相当する値をSMI発生回路151内のダウンカウンタにセットすると、タイムアウト時にSMI信号が発生される。 In other words, the software by setting a value corresponding to the time until the SMI signal generator to the down counter in SMI generation circuitry 151, SMI signal is generated at the time of timeout. I/OトラップSMIは、予め決められたI/Oアドレスを用いてINまたはOUT命令を実行することによって引き起こされる。 I / O trap SMI is caused by performing the IN or OUT instruction using a predetermined I / O address.

【0049】CPUスロットリング制御回路152は、 The CPU throttling control circuit 152,
ストックロック信号STPCLK#を用いて前述のCP The above-mentioned CP using the stock lock signal STPCLK #
Uスロットリング制御を実行するためのものであり、P It is intended to perform a U throttling control, P
CI−ISAブリッジ15内のレジスタにセットされた制御情報に基づいて、CPU11の性能をその最大性能値に対して所定の割合に設定する。 Based on the control information set in the register in the CI-ISA bridge 15, it is set to a predetermined ratio with respect to the maximum performance value the performance of the CPU 11. このCPUスロットリング制御回路152の具体的な構成は図2を参照して後述する。 Specific configuration of the CPU throttling control circuit 152 will be described later with reference to FIG.

【0050】DMAコントローラ(DMAC)153 [0050] DMA controller (DMAC) 153
は、バスマスタ機能を持たないデバイスと主メモリ13 It is primarily a device that does not have a bus master function memory 13
間のDMA転送を実行するものであり、複数のDMAチャネルを有している。 It is intended to perform a DMA transfer between, and has a plurality of DMA channels.

【0051】I/Oコントローラ16は、HDD162 [0051] I / O controller 16, HDD162
などのIDEデバイスを制御するためのバスマスタID Bus master ID for controlling an IDE device such as a
Eコントローラ161を内蔵している。 It has a built-in E controller 161. バスマスタID Bus master ID
Eコントローラ161は、HDD162と主メモリ13 E controller 161, main memory 13 and the HDD162
との間のデータ転送のためにバスマスタとして動作することができる。 It can operate as a bus master for data transfer between the. また、I/Oコントローラ16は、PC In addition, I / O controller 16, PC
本体に設けられたUSBポートに接続可能な各種USB Connectable various USB USB port provided in the main body
デバイスを制御する機能も有している。 Also it has a function of controlling the device.

【0052】BIOS−ROM17は、システムBIO [0052] BIOS-ROM17, the system BIO
S(Basic I/O System )を記憶するためのものであり、プログラム書き替えが可能なようにフラッシュメモリによって構成されている。 S is for storing (Basic I / O System), is constituted by a flash memory so as to enable the program rewriting. システムBIOSは、 The system BIOS,
リアルモードで動作するように構成されている。 And it is configured to operate in real mode. このシステムBIOSには、システムブート時に実行されるI The system BIOS, I to be executed at system boot
RTルーチンと、各種I/Oデバイスを制御するためのデバイスドライバと、システム管理プログラムが含まれている。 And RT routines, and device drivers for controlling various I / O devices includes a system management program. システム管理プログラムは、SMMにおいて実行されるプログラム(SM−BIOS)であり、CPU System management program is a program executed in SMM (SM-BIOS), CPU
スロットリング制御、CPUパワーステートの切り替え制御、LCD輝度制御などを行う。 Throttling control, switching control of the CPU power state, an LCD brightness control performed.

【0053】電源コントローラ18は、本PCのパワーオン/オフを制御するためのものであり、電源スイッチ183のオン/オフ、バッテリ182の残存容量、AC [0053] Power controller 18 is for controlling the power on / off of the PC, the ON / OFF power switch 183, the remaining capacity of the battery 182, AC
アダプタ181の接続の有無、ディスプレイパネル開閉検出スイッチのオン/オフなどの状態監視機能を有している。 The presence or absence of the connection of the adapter 181 has a status monitoring functions such as ON / OFF display panel closing detection switch.

【0054】図2には、CPUスロットリング制御回路152の具体的な構成の一例が示されている。 [0054] Figure 2 shows an example of the specific configuration of the CPU throttling control circuit 152 is shown. CPUスロットリング制御回路152には、STPCLK#の発生制御を行うストップクロック制御回路21、STPC The CPU throttling control circuit 152, the stop clock control circuit 21 for generating control STPCLK #, STPC
LK#の発生間隔を制御するストップクロックインターバルタイマ22、CPU11をストップグラントステートに保持する期間を制御するストップクロックホールドタイマ23、およびCPU11によってプログラム可能なレジスタ群24が設けられている。 LK # stop clock hold timer 23, and CPU 11 programmable registers 24 by controlling the period for holding the stop clock interval timer 22, CPU 11 in the stop grant state for controlling the generation interval is provided. レジスタ群24には、CPUスロットリング制御の有効/無効を設定するための制御フラグ、およびCPUスロットリングレベルを指定するデューティー制御情報が設定される。 The register group 24, the duty control information specifying control flag for setting enable / disable CPU throttling control, and the CPU throttling level is set.

【0055】以下、ストップグラントステートとノーマルステートとをある時間間隔で交互に繰り返すCPUスロットリング制御動作について、図3を参照して説明する。 [0055] Hereinafter, the CPU throttling control operation of repeating alternately at time intervals in the stop grant state and the normal state will be described with reference to FIG. ストップクロックインターバルタイマ22は、レジスタ群126にストップクロックインターバル時間(デューティー幅)がセットされると、その時間毎に定期的にタイムアウト出力を発生する。 Stop clock interval timer 22, the stop clock interval time in the register group 126 (duty width) is set to generate a periodic timeout printed for each time. このタイムアウト出力に応答して、ストップクロック制御回路21はSTPC In response to the time-out output, the stop clock control circuit 21 STPC
LK#をアクティブステートに設定する。 Setting the LK # to the active state. また、ストップクロックホールドタイマ23は、STPCLK#がアクティブステートに設定されてから、レジスタ群126 Also, stop clock hold timer 23, a STPCLK # is set to the active state, the register group 126
にセットされたホールド時間(クロックオフタイム)だけ経過した時にタイムアウト出力を発生する。 To generate a time-out output when the elapsed by the set hold time (clock off time) to. このタイムアウト出力に応答して、ストップクロック制御回路2 In response to the time-out output, the stop clock control circuit 2
1はSTPCLK#をインアクティブステートに戻す。 1 returns the STPCLK # inactive state.

【0056】STPCLK#がアクティブステートに設定されると、CPU11はグラントサイクルを実行した後、ノーマルステートからストップグラントステートに移行する。 [0056] When the STPCLK # is set to the active state, CPU11 after executing the grant cycle, the transition from the normal state to stop grant state. そして、STPCLK#がインアクティブステートに戻されるまで、ストップグラントステートに維持される。 Then, STPCLK # until returned to the inactive state, is maintained in the stop grant state.

【0057】従って、CPU11はある時間間隔でストップグラントステートとノーマルステートを交互に繰り返すので、その平均動作速度は、スロットリング制御を行わない最大速度の時よりも低下される。 [0057] Therefore, CPU 11 so repeats the stop grant state and normal state at certain time intervals alternately, the average operation speed is lower than at the maximum speed is not performed throttling control. この場合、動作速度の低下の割合は、デューティー制御情報(デューティー幅、クロックオフタイム)によって与えられるストップクロックインターバル時間とホールド時間との比によって決定される。 In this case, the ratio of decrease in the operation speed is determined by the ratio of the duty control information (duty width, clock off time) stop clock interval time given by the hold time. したがって、ディーティー制御情報によって、STPCLKのデューティー比を図4の様に可変設定することにより、CPUの性能(稼働率)を多段階に可変設定することが可能となる。 Therefore, the Dee tee control information, by variably setting as in Fig. 4 the duty ratio of STPCLK, it is possible to variably set the performance of the CPU (operation rate) in multiple steps.

【0058】次に、本実施形態で用いられるパワーセーブ制御方法の原理について説明する。 Next, a description will be given of the principle of the power saving control method used in this embodiment. 本実施形態では以下のパワーセーブ機能が提供される。 In the present embodiment the following power saving functions are provided. (1)パワーセーブ1 システムが一定時間以上一定以下の処理しか行っていない場合(システム稼働率が低い状態が続いているとき)、CPU11をスリープ状態からウェイク状態に復帰させるときに、段階的にCPUスロットリングレベルを低い方から高い方に一定間隔で上げる(緩慢復帰)ことにより、パワーセーブを行う。 (1) (when the system utilization rate is followed by a low state) when the power saving 1 system is not only performed a predetermined time or more predetermined following process, when to return to the wake state CPU11 from sleep stages raised at regular intervals to the higher the CPU throttling level from lower by (slow return), the power saving.

【0059】ここで、「システム稼働率が低い状態が続いている」ことの判断方法を、図6を参照して説明する。 [0059] Here, the method determines that the "system uptime is followed by a low state" will be described with reference to FIG. (スリープ時間t1の測定)CPUパワーステートは、 (Measurement of sleep time t1) CPU power state,
OSからのアイドル要求が発行された時にウェイク状態(C0)からスリープ状態(C2またはC3)に移行され、そして、割り込みなどのウェイクイベントが発生した時にウェイク状態(C0)に復帰する。 Idle request from the OS is migrated from the wake state (C0) when issued to sleep (C2 or C3), and wake events such as interrupts returns to the wake state (C0) when generated.

【0060】スリープ状態に入る前にタイマを読み、スリープ状態から抜け出したらまたタイマを読む。 [0060] reading the timer before you go to sleep, read the The timer When you exit from the sleep state. そして、差分からスリープ時間t1を得る。 Then, get the sleep time t1 from the difference. ここで、タイマとしては、システムがG0ステートに維持されている期間中カウント動作を続けるタイマ、たとえばACPI仕様で規定されているPMタイマなどを使用すればよい。 Here, the timer, the system timer continues counting operation during a period which is maintained in G0 state, for example, may be used such as PM timer that is defined by the ACPI specification.
このタイマはホスト−PCIブリッジ12またはPCI This timer host -PCI bridge 12 or PCI
−ISAブリッジ15に設けられている。 It is provided in -ISA bridge 15.

【0061】(ウェイク時間t2の測定)スリープ状態から抜け出したらタイマを読み、再びスリープ状態に入る前にタイマを読む。 [0061] reading the timer When you exit from the (wake measurement of the time t2) sleep state, read the timer before it re-enters the sleep state. 差分からウェイク時間t2を得る。 Get a wake time t2 from the difference.

【0062】(低システム稼働率の継続時間t3の測定)t3は、t1/t2の比率がある一定値(例えば、 [0062] t3 (Measurement duration t3 of low system availability) is a certain value the ratio of t1 / t2 (e.g.,
1/26)以下となる状態が継続している時間である。 1/26) or less to become state is to have time continue.
t3のカウントアップは、比率が1/26以下が続いているt1とt2の値を累積していくことなよって行われる。 t3 the count-up of the ratio is performed by such that accumulates the values ​​of t1 and t2 which is followed by 1/26 or less.

【0063】t3が予め決められた時間(t5)を越えると、「システム稼働率が低い状態が続いている」と判断される。 [0063] exceeds t3 is a predetermined time (t5), it is determined that "system availability is followed by a low state." つまり、t3がt5を越えたとき、緩慢復帰処理実行の条件を満たしたとして次回のウェイク時から緩慢復帰処理を行う。 That is, when the t3 exceeds t5, perform a slow recovery process from the time of the next wake as satisfying the conditions of the slow return process execution.

【0064】(緩慢復帰)CPU11がスリープ状態に維持されている状態でハードウェア割り込み(IRQ) [0064] (slow return) CPU11 hardware interrupt in a state that has been maintained in the sleep state (IRQ)
などのウェイクアップイベントが発生したときは、通常は、図7(A)に示すように、CPU11の動作速度(CPU稼働率)はすぐにスリープ状態移行前の動作速度(CPU稼働率)に復帰されるが、緩慢復帰の条件が満足されているときは、図7(B)に示すように緩慢復帰処理が実行され、前述のCPUスロットリング制御によって所定の時間間隔で段階的にCPU動作速度が低レベルから所定の高レベルにまで徐々に上昇される。 When the wake-up event occurs, such as, usually, as shown in FIG. 7 (A), the operating speed (CPU operation rate) of the CPU11 immediately return to operating speed before the sleep state shift (CPU operating ratio) but is the, when the slow return of the conditions are satisfied, slowly return processing as shown in FIG. 7 (B) is performed stepwise CPU operation speed at predetermined time intervals by the CPU throttling control described above There is gradually increased from a low level to a predetermined high level.

【0065】これにより、CPU11の動作速度をすぐにスリープ状態移行前の動作速度に復帰させる場合に比し、図7(B)に斜線で示されている分だけ、CPU1 [0065] Thus, compared to the case of returning to the operating speed before quickly migrate sleep operation speed of the CPU 11, by the amount indicated by hatching in FIG. 7 (B), CPU 1
1の電力消費を少なくすることが可能となる。 It is possible to reduce the first power consumption.

【0066】なお、緩慢復帰処理で最終的に戻されるC [0066] In addition, C is finally back in the slow recovery process
PU性能はスリープ状態移行前の性能までであり、図8 PU performance is up to the performance of the pre-migration sleep state, and FIG. 8
に示すように、バッテリの残存容量やCPU温度などの条件によって例えばCPU稼働率=50%の性能で動作している状態からスリープ状態に移行した場合には、緩慢復帰処理で最終的に戻されるのはCPU稼働率=50 As shown in, when a transition to the sleep state from the state running remaining capacity and CPU temperature, etc. conditions by, for example, CPU utilization = 50% of the performance of the battery is finally returned in slow recovery process the CPU utilization of = 50
%の性能までとなる。 % Made up the performance of the.

【0067】また、このような緩慢復帰処理を行った場合でも、C0へのウェイクタイミング自体が遅れることはない。 [0067] In addition, even if you make this such a slow recovery process, wake timing itself will not be delayed to the C0. したがって、スリープ状態の期間中にたとえばユーザによってキーボードやマウスの操作が行われた場合でも、即座にそれに対応する処理を開始することができる。 Therefore, it is possible to start even when the keyboard or mouse has been performed by for example the user during the sleep state, the real corresponding to the process. また、ある一定期間後にはCPU性能は、スリープ状態に入る前に設定されていた性能に復帰される。 Further, CPU performance after a certain period of time is restored to the performance that was set before going to sleep. このため、過大なCPU負荷を伴う処理が突然要求されない限りは、ユーザによる体感速度が低下されるといった不具合は一切生じない。 Therefore, as long as the process involving excessive CPU load is not suddenly required, inconvenience sensible speed by the user is reduced does not occur at all. よって、システム性能の低下を最小限に抑えつつ十分なパワーセーブを実現することができ、バッテリによる動作時間を大幅に延長することが可能となる。 Thus, while minimizing the degradation of system performance can be achieved sufficient power saving, it is possible to greatly prolong the battery operating time.

【0068】なお、一旦、緩慢復帰条件が満たされた後もt1とt2の測定は続けられる。 [0068] It should be noted that, once the measurement of even t1 and t2 after the slow return conditions are met is continued. t1とt2の比率が、1/26よりも増えた場合には、t3をクリアし、 The ratio of t1 and t2, when increased from the 1/26 clears the t3,
以後、再び累積されたt3の値がt5を越えるまで、緩慢復帰処理は実行されない。 Thereafter, until again exceeds the value t5 of t3 the accumulated, not slow return processing is executed.

【0069】(2)パワーセーブ2 システムが特定の処理(DMACやバスマスタIDEによるバスマスタ動作)を行っていない場合には、アイドル時に入るCPUステートを、C2ではなくC3に持っていくことにより、パワーセーブを行う。 [0069] (2) when the power save 2 system is not performing a particular process (bus master operations by DMAC and bus master IDE) is the CPU state to enter the idle, by bringing the C3 instead C2, power perform the save.

【0070】すなわち、アイドル時には、そのときのシステム状態がC3への移行条件を満足しているか否かが判断される。 [0070] That is, when idle, whether the system state at that time satisfies the shift condition to C3 is determined. 移行条件を満足していれば、より深いスリープステートC3(ディープスリープ)に移行し、移行条件を満足していなければ、C0への高速復帰が可能なスリープステートC2(クイックスタート)に移行する。 If satisfies the transition condition, to move to a more deep sleep state C3 (deep sleep), if not satisfy the transition condition, the process proceeds to a rapid recovery is possible sleep state C2 to C0 (Quick Start).

【0071】C3に移行するための条件は、CPU11 [0071] conditions for shifting to the C3 is, CPU11
以外の他のデバイスがバスマスタ動作していないことである。 Other devices than is that it does not operate the bus master. 前述したようにC3ではCPUキャッシュと主メモリ13との間の整合性を維持するためのスヌープ動作が行われないため、もしバスマスタ動作しているデバイスが存在すると、そのバスマスタ動作しているデバイスによる主メモリ13の書き換えによって主メモリ13とCPUキャッシュの不整合が生じる危険があるためである。 Because the snoop operation to maintain consistency between the C3 the CPU cache and main memory 13 as described above is not performed, the device is present that is bus master operation if, by devices that the bus master operation and there is a risk that the rewriting of the main memory 13 inconsistencies main memory 13 and the CPU cache occurs.

【0072】(3)パワーセーブ3 バッテリ残量がある一定基準以下になったら、CPUスロットリングをより深く効かせる(スロットリングレベルを下げる)ことにより、ウェイク状態におけるCPU [0072] (3) power save 3 When falls below a certain level there is a remaining battery capacity, to twist deeper CPU throttling (reducing the throttling level) by, CPU in awake
性能を下げてパワーセーブを行う。 Perform a power saving by lowering the performance.

【0073】(4)パワーセーブ4 バッテリ残量がある一定基準以下になったら、LCDの輝度をより低くすることにより、パワーセーブを行う。 [0073] (4) When it falls below a power saving 4 fixed criteria that the remaining battery capacity, by lower the brightness of the LCD, performing power saving.

【0074】図9には、OSによってシステムアイドルが検出されてから、SM−BIOSによってCPUスリープ制御が実行されるまでの流れが示されている。 [0074] Figure 9 is a system idle is detected by the OS, the flow of up to CPU sleep control is performed by the SM-BIOS is shown. OS OS
は、CPU11が実行すべきタスクが無くなくなると、 Is, if the task CPU11 to be executed no no,
システムアイドル状態(CPUアイドル)であることを検出し、システムBIOS(またはSM−BIOS)に対してアイドル要求を発行する。 Detects that a system idle (CPU idle), and issues an idle request to the system BIOS (or SM-BIOS). このアイドル要求を受けて、システムBIOS(またはSM−BIOS)は、 In response to this idle request, the system BIOS (or SM-BIOS) is
CPU11をウェイク状態からスリープ状態に移行させるためのCPUスリープ制御を開始する。 The CPU11 from awake to start CPU sleep control for shifting to the sleep state.

【0075】次に、図10のフローチャートを参照して、BIOSによる処理手順を説明する。 Next, with reference to the flowchart of FIG. 10, for explaining the process performed by the BIOS. システムBI System BI
OSは、まず、PCがバッテリ駆動中であるか否かを判断する(ステップS11)。 OS, first, PC is equal to or being battery powered (step S11). これは、ACアダプタが接続されているか否かを示す情報を電源コントローラ18 This, AC adapter power source is information indicating whether or not it is connected the controller 18
から取得することによって判断される。 It is determined by obtaining from. ACアダプタが接続されてなければ、バッテリ駆動中である。 If the AC adapter is no connected, it is in battery-powered.

【0076】バッテリ駆動中の場合には、以下のステップS12〜S21の処理に移行する。 [0076] When in battery, the process proceeds to the following step S12~S21. すなわち、まず、 That is, first,
これまでに累積されている比率1/26以下の“t So far it has been accumulated in the ratio 1/26 or less of the "t
1”,“t2”の積み上げ値により時間“t3”を取得し(ステップS12)、その“t3”がしきい値“t 1 "," "the accumulated value of the time" t2 "acquires (step S12), the the" t3 t3 "threshold" t
5”を越えているか否かが判断される(ステップS1 Whether exceeds the 5 "is determined (step S1
2)。 2). “t3”がしきい値“t5”を越えていれば、システム稼働率が低い状態が続いていると認識される。 Long as Beyond "t3" threshold "t5", are recognized as system availability is followed by a low state. この場合には、まず、タイマを読み、前回のウェイク時に読んだタイマ値との差分から、“t2”を計測する(ステップS14)。 In this case, first of all, read the timer, from the difference between the timer value read at the time of the last of the wake, to measure the "t2" (step S14). 次いで、次回のウェイク時に緩慢復帰処理を実行するために、CPUスロットリング制御をイネーブルにすると共に、デューティー制御情報によってスロットリングレベルを最低レベル(例えば12.5 Then, in order to perform the slow return process on the next wake, as well as to enable the CPU throttling control, the lowest level (e.g., a throttling level by the duty control information 12.5
%)に設定する(ステップS15)。 %) Set (step S15). そして、CPUパワーステートをC0から、C2またはC3に切り替えるためのCPUスリープ処理を実行する(ステップS1 Then, the CPU power state from C0, executes the CPU sleep processing for switching to the C2 or C3 (step S1
6)。 6). BIOSの処理はこの時点で中断される。 Processing of the BIOS is interrupted at this point.

【0077】CPUパワーステートがC2またはC3の状態で、PC内のデバイスからのハードウェア割り込み(IRQ)などのウェイクイベントが発生すると、CP [0077] In the state of the CPU power states C2 or C3, when the wake event, such as a hardware interrupt from the device in the PC (IRQ) occurs, CP
Uパワーステートは自動的にC0に復帰する。 U power state is automatically returned to the C0. この場合、CPU性能はステップS15で設定した最低レベル(12.5%)に復帰される。 In this case, CPU performance is restored to the lowest level (12.5%) set in step S15. そして、C2またはC3 Then, C2 or C3
移行前に実行した命令の次の命令から、CPU11は命令の実行を開始する。 From the instruction following the instruction that was executed before the migration, CPU11 starts the execution of the instruction. これにより、BIOSのステップS17から処理が再開される。 As a result, the processing is resumed from the step S17 of the BIOS. BIOSは、タイマを読み、ステップS14で読んだタイマ値との差分から“t BIOS reads the timer, from the difference between I read timer value in step S14 "t
1”を計測する(ステップS17)。次いで、定期的にCPUスロットリングレベルを更新するために、次回B Measuring a 1 "(step S17). Then, in order to periodically update the CPU throttling level, next B
IOSを呼び出すまでの時間(t4)を示すタイマ値をソフトウェアSMIタイマに設定した後(ステップS1 After setting the timer value indicating the time (t4) before calling IOS to the software SMI timer (step S1
8)、復帰(リターン)命令を実行して、OSに制御を戻す。 8), by running the return (return) instruction and returns control the OS.

【0078】CPU11がウェイク状態(パワーステートC0)の期間に、デューティー情報の変更を要求するソフトウェアSMIが発生すると、SM−BIOSの緩慢復帰処理ルーチンが起動される。 [0078] CPU11 is in a period of wake state (power state C0), the software SMI to request a change of duty information occurs, the slow return processing routine of the SM-BIOS is activated. 緩慢復帰処理ルーチンは、図11に示すように、デューティー制御情報を更新することによりCPUスロットリングレベルを+1レベル上昇させる(ステップS31)。 Slow return processing routine, as shown in FIG. 11, +1 level increases the CPU throttling level by updating the duty control information (step S31). +1レベルアップしたCPUスロットリングレベルが最終的に戻すべきC C +1 level up the CPU throttling level should return finally
PUスロットリングレベルに到達していない場合には(ステップS32のNO)、再びソフトウェアSMIの設定を行う(ステップS33)。 If it has not reached the PU throttling level (NO in step S32), sets software SMI again (step S33). これにより、CPUスロットリングレベルが、最終的に戻すべきCPUスロットリングレベルに到達するまで、ソフトウェアSMIによって緩慢復帰処理ルーチンが定期的に呼び出されることになる。 Thus, CPU throttling level, until it reaches the CPU throttling level to return eventually slow return processing routine by software SMI is to be called periodically.

【0079】図10に戻り、ステップS13で、“t [0079] Referring back to FIG. 10, in step S13, "t
3”がしきい値“t5”以下であった場合、つまり緩慢復帰実行の条件が満たされない場合には、ステップS1 If 3 "threshold" was less than t5 ", that is, if slow recovery execution condition is not satisfied, step S1
9,S20,S21が実行される。 9, S20, S21 is executed. ステップS19,S Step S19, S
20,S21は前述のステップS14,S16,S17 20, S21 the above steps S14, S16, S17
にそれぞれ対応している。 Correspond respectively to. すなわち、前述のステップS That is, the above-described step S
15、およびステップS18がスキップされることになる。 15, and thus the step S18 is skipped. この場合には、通常復帰処理となる。 In this case, the normal recovery process.

【0080】また、ステップS11でAC駆動中であることが検出された場合には(ステップS11のNO)、 [0080] Further, when it is being AC driven in step S11 is detected (NO in step S11), and
CPUスリープ処理(ステップS22)のみが実行される。 CPU sleep only process (step S22) is executed. なお、AC駆動中の場合でも、“t1”,“t2” It should be noted that, even if in the AC drive, "t1", "t2"
の計測を行うようにしても良い。 It may be performed of the measurement.

【0081】次に、図12のフローチャートを参照して、ステップS16,S20,S22で実行されるCP Next, with reference to the flowchart of FIG. 12, CP executed in step S16, S20, S22
Uスリープ処理の手順を説明する。 The procedure of the U sleep process. CPUスリープ処理では、まず、現在のシステムの状態、つまり、DMAチャネルの設定されているか否か、バスマスタIDEがアクティブであるか否か、バスマスタリクエストが発生しているか否か、などをその設定のために使用されるレジスタの値を参照してそれぞれ確認し(ステップS4 In CPU sleep process, first, the current system state, i.e., whether or not it is set in the DMA channel, whether the bus master IDE is active, whether the bus master request is occurring, etc. of the setting each confirmed by referring to the value of the register to be used for (step S4
1)、CPU11以外の他のデバイスがバスマスタ動作しているか否かによって、C3への移行条件を満たすか否かを判断する(ステップS42)。 1), other devices other than CPU11 is depending on whether operating the bus master, it is determined whether transition conditions are satisfied or not to C3 (step S42). なお、この条件に、バッテリ駆動されていること、USBデバイスが接続されてないこと、等を加えても良い。 Incidentally, in this condition, it is battery powered, the USB device is not connected, etc. may be added. この場合、移行条件を満たすか否かの判断処理は、図13のステップS In this case, the determination processing of whether migration condition is satisfied, step S in FIG. 13
51〜S55で行われることになる。 Will take place is that in 51~S55.

【0082】図12のステップS4にて、C3への移行条件を満たしていると判断されると、CPUパワーステートはC0からC3に切り替えられる(ステップS4 [0082] At step S4 of FIG. 12, it is determined to satisfy the shift condition to C3, CPU power state is switched to C3 from C0 (step S4
3)。 3). この場合、前述したようにバスアービトレーションも禁止される。 In this case, also inhibited the bus arbitration as described above. 一方、C3への移行条件が満足していない場合には、CPUパワーステートはC0からC2に切り替えられる(ステップS44)。 On the other hand, when the shift condition to C3 are not satisfied, CPU power state is switched from C0 C2 (step S44).

【0083】このように、BIOSの制御の下で、システム状態に応じてスリープステートを動的に切り替えることにより、ACPI−OSのない環境下でも最適なパワーセーブを実現できる。 [0083] Thus, under the control of the BIOS, by switching dynamically the sleep state according to the system state, ensure optimum power saving even under no ACPI-OS.

【0084】なお、バスマスタ動作の有無は、特定のドライバが動作しているか否かを調べることによってもチェックすることができる。 [0084] Incidentally, the presence or absence of the bus master operation can also be checked by examining whether a particular driver is running. また、システム稼働率が低い状態が続いていることを、C3への移行条件に加え、システム稼働率が低い状態が続いている場合にのみ、C3 Further, that the system availability is followed by a low state, in addition to the shift condition to C3, only if the system availability is followed by a low state, C3
へ移行するための他の条件を満たすか否かを判断しても良い。 To whether other conditions are satisfied it may be determined to migrate.

【0085】さらに、システム性能を段階的に低レベルから高レベルに上昇させるという本発明の緩慢復帰処理は、システム性能を即座に基の状態に戻すのではなく、 [0085] In addition, slow recovery process of the present invention of increasing the system performance stepwise from low to high, instead of returning to the state immediately based on the system performance,
段階的に戻すことでパワーセーブを図ることが肝要であるので、CPU速度を段階的に上昇させる制御のみならず、例えば、CPU以外の他の各デバイスのパワーステート制御やクロックの断続的な供給制御を行うことによってそれらデバイスの平均動作速度を段階的に上昇させる制御を行ったり、あるいはキャッシュの有効/無効の断続的な制御や、HDDのモータオン/オフの断続的な制御などを行っても良い。 Since it is important to achieve power saving by returning gradually, not only the control to increase the CPU speed stepwise, for example, intermittent supply of power state control or clock other each device other than the CPU or perform control for increasing the average operating speed thereof the device stepwise by performing the control or intermittent control of the enable / disable cache, even if like intermittent control of the HDD motor on / off good.

【0086】また、OSからアイドル要求を受けた場合のみならず、キー入力が一定期間以上無い場合にシステムアイドルと判断して前述のCPUスリープ制御を行うようにしても良い。 [0086] Further, not only when receiving the idle request from the OS, it is determined that the system idle when the key input is not more than a certain period of time may be performed CPU sleep control described above.

【0087】 [0087]

【発明の効果】以上説明したように、本発明によれば、 As described in the foregoing, according to the present invention,
システム性能の低下を最小限に抑えつつ、十分なパワーセーブを実現できるようになり、バッテリによる動作時間を大幅に延長することが可能となる。 While reduction of the system performance to a minimum, be able to achieve a sufficient power saving, it is possible to greatly prolong the battery operating time.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】本発明の一実施形態に係るコンピュータシステムの構成を示すブロック図。 Block diagram showing the configuration of a computer system according to an embodiment of the present invention; FIG.

【図2】同実施形態のコンピュータシステムに設けられたCPUスロットリング制御回路の構成を示すブロック図。 2 is a block diagram showing a configuration of a CPU throttling control circuit provided in the computer system of the embodiment.

【図3】同実施形態で用いられるCPUスロットリング制御動作を説明するためのタイミングチャート。 Figure 3 is a timing chart for explaining the CPU throttling control operation used in the embodiment.

【図4】同実施形態のCPUスロットリング制御動作で使用されるストップクロック信号のデューティーとCP Duty and CP in Figure 4 stop clock signal used in the CPU throttling control operation of the embodiment
U性能との関係を示す図。 Diagram showing the relationship between the U performance.

【図5】同実施形態で用いられるCPUパワーステートを説明するための状態遷移図。 [5] state transition diagram for explaining the CPU power states used in the embodiment.

【図6】同実施形態におけるシステム稼働率判断処理の原理を説明するための図。 6 is a diagram for explaining the principle of system availability determination processing in the same embodiment.

【図7】同実施形態で用いられる緩慢復帰処理の原理を説明するための図。 7 is a diagram for explaining the principle of the slow recovery process used in the embodiment.

【図8】同実施形態で用いられる緩慢復帰処理の原理を説明するための別の図。 [8] Another diagram for explaining the principle of the slow recovery process used in the embodiment.

【図9】同実施形態においてOSによってシステムアイドルが検出されてからBIOSによってCPUスリープ制御が実行されるまでの流れを説明するための図。 Figure 9 is a diagram for explaining a flow of up to CPU sleep control by the BIOS from the detection system idle by the OS in the embodiment is executed.

【図10】同実施形態においてBIOSによって実行されるCPUパワーセーブ処理の手順を示すフローチャート。 10 is a flowchart showing a procedure of a CPU power saving process executed by the BIOS in the same embodiment.

【図11】同実施形態においてBIOSによって実行される緩慢復帰処理の手順を示すフローチャート。 11 is a flowchart showing a procedure of a slow recovery process performed by the BIOS in the same embodiment.

【図12】同実施形態においてBIOSによって実行されるCPUスリープ処理の手順を示すフローチャート。 12 is a flowchart showing a procedure of a CPU sleep process executed by the BIOS in the same embodiment.

【図13】図12のCPUスリープ処理内で実行されるC3ステートへの移行条件判別処理の一例を示すフローチャート。 Figure 13 is a flowchart showing an example of a transition condition determination process to C3 state to be executed by the CPU sleep process in FIG.

【符号の説明】 DESCRIPTION OF SYMBOLS

11…CPU 12…ホスト−PCIブリッジ 13…主メモリ 15…PCI−ISAブリッジ 17…BIOS−ROM 121…PCIアービタ 151…SMI発生回路 152…CPUスロットリング制御回路 153…DMAコントローラ 21…ストップクロック制御回路 22…ストップクロックインターバルタイマ 23…ストップクロックホールドタイマ 11 ... CPU 12 ... host -PCI bridge 13 ... main memory 15 ... PCI-ISA bridge 17 ... BIOS-ROM 121 ... PCI arbiter 151 ... SMI generation circuit 152 ... CPU throttling control circuit 153 ... DMA controller 21 ... stop clock control circuit 22 ... stop clock interval timer 23 ... stop clock hold timer

───────────────────────────────────────────────────── フロントページの続き Fターム(参考) 5B011 DA02 EA04 LL08 LL10 LL11 5B062 AA05 DD05 HH02 HH06 HH07 JJ10 5B079 BA01 BB02 BC01 DD02 DD20 ────────────────────────────────────────────────── ─── front page of continued F-term (reference) 5B011 DA02 EA04 LL08 LL10 LL11 5B062 AA05 DD05 HH02 HH06 HH07 JJ10 5B079 BA01 BB02 BC01 DD02 DD20

Claims (11)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】 バッテリ駆動可能なコンピュータシステムにおいて、 前記コンピュータシステムのアイドル時に、前記コンピュータシステムを、動作状態からスリープ状態に移行させるスリープ手段と、 所定のウェイクアップイベントの発生に応答して前記コンピュータシステムが前記スリープ状態から前記動作状態に復帰したとき、前記コンピュータシステムの処理速度を低レベルから所定の高レベルにまで段階的に上昇させる処理速度制御手段とを具備することを特徴とするコンピュータシステム。 1. A battery powered computer system capable, when idle the computer system, the said computer system, and a sleep unit for shifting to a sleep state from an operating state, in response to the occurrence of a predetermined wake-up event computer when the system has returned to the operating state from the sleep state, the computer system characterized by comprising a processing speed control means for stepwise raised to the processing speed of the computer system to a predetermined high level from a low level .
  2. 【請求項2】 前記スリープ手段は、前記コンピュータシステムのCPUを、命令実行可能な動作状態から、命令実行が停止される低消費電力のスリープ状態に移行させるCPUスリープ手段を含み、 前記処理速度制御手段は、前記CPUが前記スリープ状態から前記動作状態に復帰したとき、前記CPUの動作速度を低レベルから所定の高レベルにまで所定の時間間隔で段階的に上昇させるCPU速度制御手段を含み、 前記CPUがスリープ状態に維持されているアイドル期間と前記CPUが動作状態に維持されているウェイク期間との比率に基づいて、前記コンピュータシステムの稼働率が所定のしきい値以下であるか否かを検出する稼働率検出手段をさらに具備し、 前記CPU速度制御手段による前記段階的な動作速度制御処理は、前 Wherein said sleep means, the CPU of the computer system, the instructions executable operating conditions, includes a CPU sleep means for shifting to a sleep state of low power consumption instruction execution is stopped, the processing speed control means, when said CPU is returned to the operating state from the sleep state, includes a CPU speed control means for stepwise increases at predetermined time intervals until the operating speed of the CPU to a predetermined high level from a low level, the CPU is based on the ratio of the wake period of the idle period that is maintained in the sleep state, the CPU is maintained in the operating state, the operation rate of the computer system or less than a predetermined threshold value further comprising the operation rate detection means for detecting, said stepwise operation speed control processing by the CPU speed controlling means, before 記コンピュータシステムの稼働率が所定のしきい値以下であることが検出されたときにその実行が許可されることを特徴とする請求項1記載のコンピュータシステム。 Serial computer system of claim 1, wherein the rate of operation of the computer system is characterized by its the execution is permitted when it is detected is below a predetermined threshold.
  3. 【請求項3】 前記スリープ手段は、前記コンピュータシステムのCPUを、命令実行可能な動作状態から、命令実行が停止される低消費電力のスリープ状態に移行させるCPUスリープ手段を含み、 前記処理速度制御手段は、前記CPUが前記スリープ状態から前記動作状態に復帰したとき、前記CPUの動作速度を低レベルから所定の高レベルにまで所定の時間間隔で段階的に上昇させるCPU速度制御手段を含み、 前記CPU速度制御手段は、 所定のレジスタに設定されたデューティ制御情報に基づいて、前記CPUのクロックを制御するためのストップクロック信号のデューティ比を複数段階に可変設定して前記CPUに供給するCPUスロットリング制御手段と、 前記デューティ制御情報の更新要求を示す割り込み信号を所定の Wherein said sleep means, the CPU of the computer system, the instructions executable operating conditions, includes a CPU sleep means for shifting to a sleep state of low power consumption instruction execution is stopped, the processing speed control means, when said CPU is returned to the operating state from the sleep state, includes a CPU speed control means for stepwise increases at predetermined time intervals until the operating speed of the CPU to a predetermined high level from a low level, the CPU speed control means, based on a duty control information set in a predetermined register, the variable set to the duty ratio of the stop clock signal for controlling the clock of the CPU in a plurality of stages CPU supplies to the CPU a throttling control means, an interrupt signal a predetermined indicating an update request of the duty control information 間間隔で前記CPUに発生する手段と、 前記CPUの動作速度が低レベルから所定の高レベルにまで段階的に上昇されるように、前記割り込み信号の発生の度に前記デューティ制御情報を更新する手段とを具備することを特徴とする請求項1記載のコンピュータシステム。 Means for generating said CPU between intervals, the operation speed of the CPU is to be stepwise increased from a low level to a predetermined high level, and updates the duty control information every time the generation of the interrupt signal the computer system of claim 1, wherein the and means.
  4. 【請求項4】 前記スリープ手段は、前記コンピュータシステムのCPUを、命令実行可能な動作状態から、命令実行が停止される低消費電力のスリープ状態に移行させるCPUスリープ手段を含み、 前記処理速度制御手段は、前記CPUが前記スリープ状態から前記動作状態に復帰したとき、前記CPUの動作速度を低レベルから所定の高レベルにまで所定の時間間隔で段階的に上昇させるCPU速度制御手段を含み、 前記CPUは、第1のスリープ状態と、この第1のスリープ状態よりも低消費電力の第2のスリープ状態とを有し、 前記CPUスリープ手段は、 前記コンピュータシステムの状態が、前記第2のスリープ状態への移行が許可される所定の条件を満足しているか否かを判別する手段と、 前記条件が満足されているとき前記 Wherein said sleep means, the CPU of the computer system, the instructions executable operating conditions, includes a CPU sleep means for shifting to a sleep state of low power consumption instruction execution is stopped, the processing speed control means, when said CPU is returned to the operating state from the sleep state, includes a CPU speed control means for stepwise increases at predetermined time intervals until the operating speed of the CPU to a predetermined high level from a low level, said CPU includes a first sleep state, and a second sleep state of the first low-power than sleep state, the CPU sleep means, the state of the computer system, the second said means for determining whether or not to satisfy the predetermined condition to the sleep transition is permitted, when the condition is satisfied PUを前記第2のスリープ状態に移行させ、前記条件が満足されないとき前記CPUを前記第1のスリープ状態に移行させる手段とを含む含むことを特徴とする請求項1記載のコンピュータシステム。 The PU is shifted to the second sleep state, the computer system according to claim 1, characterized in that it comprises and means for shifting said CPU to said first sleep state when said condition is not satisfied.
  5. 【請求項5】 前記第1のスリープ状態は、前記CPU Wherein said first sleep state, the CPU
    がキャッシュの整合性を維持することが可能な状態であり、前記第2のスリープ状態は、前記CPUがキャッシュの整合性を維持することが不可能な状態であり、 前記CPUスリープ手段は、 前記コンピュータシステムにおいて前記CPU以外の他のデバイスがバスマスタ動作しているか否かに基づいて、前記第2のスリープ状態への移行が許可される所定の条件を満足しているか否かを判定することを特徴とする請求項4記載のコンピュータシステム。 There is a state capable of maintaining the integrity of the cache, the second sleep state, the CPU is in state it is impossible to maintain the integrity of the cache, said CPU sleep means, said based on whether the computer system in other than the CPU device is operating the bus master, to determine whether the shift to the second sleep state satisfies a predetermined condition is allowed the computer system of claim 4, wherein.
  6. 【請求項6】 バッテリ駆動可能なコンピュータシステムにおいて、 命令実行が停止される第1のスリープ状態と、命令実行が停止され、且つ前記第1のスリープ状態よりも低消費電力の第2のスリープ状態とを有するCPUと、 前記コンピュータシステムのアイドル時に、前記CPU 6. A battery powered computer system capable, first and sleep instruction execution is stopped, and the second sleep state of the first low-power than sleep instruction execution is stopped a CPU with bets, during idling of the computer system, the CPU
    を、命令実行可能な動作状態から、前記第1および第2 The, from the instruction execution possible operating conditions, the first and second
    のスリープ状態のいずれか一方のスリープ状態に移行させるCPUスリープ手段とを具備し、 このCPUスリープ手段は、 前記コンピュータシステムの状態が、前記第2のスリープ状態への移行が許可される所定の条件を満足しているか否かを判別する手段と、 前記条件が満足されているとき、前記CPUを前記第2 Conditions; and a CPU sleep means for shifting to one of a sleep state of the sleep state, the CPU sleep means, the state of the computer system, a predetermined transition to the second sleep state is permitted It means for determining whether or not to satisfy, when the condition is satisfied, the said CPU second
    のスリープ状態に移行させ、前記条件が満足されないとき前記CPUを前記第1のスリープ状態に移行させる手段とを含むことを特徴とするコンピュータシステム。 Computer system characterized in that it comprises a is shifted to the sleep state, and means for shifting said CPU to said first sleep state when said condition is not satisfied.
  7. 【請求項7】 前記第1のスリープ状態は、前記CPU Wherein said first sleep state, the CPU
    がキャッシュの整合性を維持することが可能な状態であり、前記第2のスリープ状態は、前記CPUがキャッシュの整合性を維持することが不可能な状態であり、 前記CPUスリープ手段は、 前記コンピュータシステムにおいて前記CPU以外の他のデバイスがバスマスタ動作しているか否かに基づいて、前記第2のスリープ状態への移行が許可される所定の条件を満足しているか否かを判定することを特徴とする請求項6記載のコンピュータシステム。 There is a state capable of maintaining the integrity of the cache, the second sleep state, the CPU is in state it is impossible to maintain the integrity of the cache, said CPU sleep means, said based on whether the computer system in other than the CPU device is operating the bus master, to determine whether the shift to the second sleep state satisfies a predetermined condition is allowed the computer system of claim 6, wherein.
  8. 【請求項8】 コンピュータシステムのパワーセーブ制御方法であって、 前記コンピュータシステムのアイドル時に、前記コンピュータシステムを動作状態からスリープ状態に移行させるステップと、 所定のウェイクアップイベントの発生に応答して前記コンピュータシステムが前記スリープ状態から前記動作状態に復帰したとき、前記コンピュータシステムの処理速度を、低レベルから所定の高レベルにまで段階的に上昇させるステップとを具備することを特徴とするパワーセーブ制御方法。 8. A power saving control method of the computer system, during idling of the computer system, the steps of shifting to the sleep state the computer system from the operating state, in response to said occurrence of a predetermined wake-up event when the computer system has returned to the operating state from the sleep state, the power saving control, characterized in that the processing speed of the computer system, comprising the steps of: increased gradually from a low level to a predetermined high level Method.
  9. 【請求項9】 前記コンピュータシステムを動作状態からスリープ状態に移行させるステップは、前記コンピュータシステムのCPUを、命令実行可能な動作状態から、命令実行が停止される低消費電力のスリープ状態に移行させるステップを含み、 前記処理速度を段階的に上昇させるステップは、前記C 9. The step of transitioning to the sleep state the computer system from the operating state, the CPU of the computer system, the instructions executable operating state shifts to the low power sleep state that instruction execution is stopped comprising the step, the step of increasing the processing speed stepwise, the C
    PUが前記スリープ状態から前記動作状態に復帰したとき、前記CPUの動作速度を低レベルから所定の高レベルにまで所定の時間間隔で段階的に上昇させるステップを含み、 前記CPUがスリープ状態に維持されているアイドル期間と前記CPUが動作状態に維持されているウェイク期間との比率に基づいて、前記コンピュータシステムの稼働率が所定のしきい値以下であるか否かを検出するステップをさらに具備し、 前記コンピュータシステムの稼働率が所定のしきい値以下であることが検出されたとき、前記CPUの動作速度を、低レベルから所定の高レベルにまで所定の時間間隔で段階的に上昇させることを特徴とする請求項8記載のパワーセーブ制御方法。 When PU has returned from the sleep state to the operating state, comprising the step of stepwise increases at predetermined time intervals until the operating speed of the CPU to a predetermined high level from a low level, the CPU is maintained in sleep based on the ratio between the wake periods it has been being idle period and the CPU is maintained in the operating state, further comprising the step of operating rate of the computer system detects or less than a predetermined threshold value and, when it operating rate of the computer system is below a predetermined threshold value is detected, the operating speed of the CPU, increased gradually at a predetermined time interval to a predetermined high level from a low level power saving control method according to claim 8, wherein a.
  10. 【請求項10】 命令実行が停止される第1のスリープ状態と、命令実行が停止され、且つ前記第1のスリープ状態よりも低消費電力の第2のスリープ状態とを有するCPUを備えたコンピュータシステムのパワーセーブ制御方法であって、 前記コンピュータシステムのアイドル時に、前記コンピュータシステムの状態が、前記第2のスリープ状態への移行が許可される所定の条件を満足しているか否かを判別し、 前記条件が満足されているとき、前記CPUを、命令実行可能な動作状態から前記第2のスリープ状態に移行させ、前記条件が満足されないとき前記CPUを前記動作状態から前記第1のスリープ状態に移行させることを特徴とするパワーセーブ制御方法。 First and a sleep state 10. Instruction execution is stopped, the instruction execution is stopped, the computer having a CPU and having a second sleep state of the first low-power than sleep a power save control method of the system, during idling of the computer system, the state of the computer system, to determine whether the shift to the second sleep state satisfies a predetermined condition is allowed , when the condition is satisfied, the CPU, instruction and from the possible operating states transferred to the second sleep state, wherein the first sleep state the CPU from the operation state when the condition is not satisfied power saving control method characterized by shifting to.
  11. 【請求項11】 前記第1のスリープ状態は、前記CP Wherein said first sleep state, the CP
    Uがキャッシュの整合性を維持することが可能な状態であり、前記第2のスリープ状態は、前記CPUがキャッシュの整合性を維持することが不可能な状態であり、 前記コンピュータシステムにおいて前記CPU以外の他のデバイスがバスマスタ動作しているか否かに基づいて、前記第2のスリープ状態への移行が許可される所定の条件を満足しているか否かを判定することを特徴とする請求項10記載のパワーセーブ制御方法。 U is a state capable of maintaining the integrity of the cache, the second sleep state, the CPU is in state it is impossible to maintain the integrity of the cache, the in the computer system CPU claims other devices than is based on whether or not operating the bus master, and judging whether the shift to the second sleep state satisfies a predetermined condition is allowed power saving control method described 10.
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