JP2000031481A - Semiconductor device and its manufacture - Google Patents

Semiconductor device and its manufacture

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JP2000031481A
JP2000031481A JP10200683A JP20068398A JP2000031481A JP 2000031481 A JP2000031481 A JP 2000031481A JP 10200683 A JP10200683 A JP 10200683A JP 20068398 A JP20068398 A JP 20068398A JP 2000031481 A JP2000031481 A JP 2000031481A
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carbon
layer
silicon
silicon substrate
semiconductor device
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JP10200683A
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Japanese (ja)
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Akio Furukawa
昭雄 古川
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Nec Corp
日本電気株式会社
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Abstract

PROBLEM TO BE SOLVED: To enhance threshold controllability in the case of manufacturing a MOSFET by providing a carbon doped layer at a position isolated from a silicon substrate surface, thereby suppressing inactivation of impurities. SOLUTION: A carbon doped layer 2 is formed at a position of a depth of 50 nm from a surface with a thickness of 50 nm in a silicon layer 1, and a channel impurity layer 3 for controlling a threshold formed in a depth of about 150 nm. Further, a gate insulating film 4 of 5 nm, a gate electrode 5 having a height of 200 nm and a gate length of 0.18 m and sidewall insulating films 6 of 70 nm at both sides of the electrode 5 are formed on a silicon substrate surface. A source extended part 7 in which an arsenic is implanted, a drain extended part 9, and a source 8 and a drain 10 in which an arsenic is implanted are formed. Thus, a short channel effect of a MOSFET can be suppressed.

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【発明の属する技術分野】本発明は、半導体装置の構造および製造方法に関し、特にMOSFETの構造と製造方法に関するものである。 The present invention relates to relates to a structure and a manufacturing method of a semiconductor device, and more particularly to a structure and a manufacturing method of the MOSFET.

【0002】 [0002]

【従来の技術】MOSFETにおいては、その製造中の熱処理により不純物が拡散して短チャネル効果などその特性を劣化させることが知られている。 BACKGROUND OF THE INVENTION MOSFET, an impurity is known to degrade its characteristics such as to short-channel effect diffused by heat treatment during its manufacture. 不純物の拡散は、結晶中に欠陥(格子間シリコン)があるときは、欠陥がないときに比べてその拡散の度合いが桁違いに大きい(増速拡散)。 Diffusion of impurities, when there is a defect (interstitial silicon) is in the crystal, the degree of diffusion is orders of magnitude larger than when there is no defect (enhanced diffusion). この理由は格子間シリコンがボロンなどの不純物とペアをくんで拡散するからだと言われている。 The reason for this is said interstitial silicon and because the diffusion in partnership impurities and pairs such as boron. そのため、MOSFETのチャネルの不純物が設計した分布以上に拡散してしまい、本来狙ったしきい値から大幅にずれてしまうことが見られる。 Therefore, will diffuse into the distribution over the impurity in the channel of the MOSFET is designed, it would greatly deviated from the original targeted threshold found. また、ソース、 In addition, source,
ドレインに用いた不純物の分布が増速拡散により本来狙った分布からずれてしまい、その接合深さが深くなってしまったり、横方向の拡散が大きく、狙ったチャネル長よりはるかに短くなるなどが知られている。 It deviates from the impurities used in the drain distribution aimed originally by enhanced diffusion distribution, or have become deeper its junction depth greater lateral diffusion, and is much shorter than the channel length aimed Are known.

【0003】このような不純物の拡散をなるべく抑えて、MOSFETの特性を設計どうりにしようという試みが行われている。 [0003] Such diffusion as much as possible to suppress the impurities, have been made attempts to the characteristics of the MOSFET to design sense. 図6はチャネルの不純物の増速拡散を抑制する手法である(G.G.Shahidi 他、 6 is a method of suppressing the enhanced diffusion of channel impurities (G.G.Shahidi other,
VLSIシンポジウム、1993年 6月、93〜94 VLSI Symposium, June 1993, 93-94
ページ)。 page). 通常のMOSFETの構造とほぼ同じであるが、チャネル不純物層82にドープされた不純物の種類が異なる。 Is almost the same as the structure of a conventional MOSFET, type impurity doped in the channel impurity layer 82 are different. 通常ではこの層の不純物にはn型MOSFE n-type impurity of the layer is usually MOSFE
Tではボロン、p型MOSFETでは燐や砒素を用いるが、この場合はn型MOSFETにはインジウム、p型MOSFETにはアンチモンを用いている。 Boron in T, uses a p-type MOSFET in the phosphorus or arsenic, is used antimony in this indium in n-type MOSFET in the case, p-type MOSFET. インジウムやアンチモンは他の原子に比べてその半径が大きく拡散の度合いが小さい。 Indium and antimony degree of radius greater diffusion is small compared to other atoms. そのため、上記で述べた格子間シリコンと結びついた増速拡散が少なく、設計に近い不純物分布が得られる。 Therefore, interstitial less enhanced diffusion coupled with silicon as described above, an impurity distribution is obtained close to the design.

【0004】従来技術で増速拡散を抑制する他の手法を図7に示す(Ibrahim Ban 他 、IEEE [0004] Other techniques for suppressing the enhanced diffusion in the prior art shown in FIG. 7 (Ibrahim Ban others, IEEE
Transaction on Electron Transaction on Electron
Devices、Vol. Devices, Vol. 44 、1997年 、15 44, 1997, 15
44〜1551ページ)。 44-1551 page). 炭素をドープすることにより結晶欠陥と結びついた不純物の増速拡散を抑制する効果を利用したものである。 It is obtained by utilizing the effect of suppressing the enhanced diffusion of impurities associated with crystal defects by doping carbon. なぜ炭素をドープすれば不純物の増速拡散を抑制できるかはまだ良く分かっていないが、炭素があることにより格子欠陥がそこでトラップされるからと考えられ、拡散抑制の効果が実験事実として報告されている。 Why is not known whether yet well can suppress the enhanced diffusion of impurity if carbon doped believed because lattice defects are therefore trapped by the presence of carbon, the effect of suppressing diffusion is reported as experimental facts ing. 図7では通常のMOSFETの構造とほぼ同じであるが、チャネル不純物と炭素ドープ層92 It is almost the same as the structure of FIG. 7 normal MOSFET, the channel impurity carbon-doped layer 92
が異なる。 It is different. 通常ではこの層はチャネル不純物だけがドープされているが、ここではチャネル不純物のボロンと炭素が両方ドープされている。 Although a normal this layer only channel impurity is doped, wherein the carbon and the channel impurity boron is both doped. この手法によりチャネル不純物の増速拡散を抑え、設計に近いチャネル不純物分布を得ることができる。 Suppressing enhanced diffusion of the channel impurity This approach makes it possible to obtain a channel impurity distribution close to the design.

【0005】 [0005]

【発明が解決しようとする課題】しかしながら、上記のMOSFETでは、拡散が抑えられたことにより不純物の分布は設計に近いものが得られているが、不純物の活性化率が小さくなっているという共通の課題を有している。 [SUMMARY OF THE INVENTION However, common that the above MOSFET, but the impurity distribution is obtained close to the design by diffusion is suppressed, the activation rate of impurity is small It has a problem. たとえば、アンチモンやインジウムを不純物として用いた場合、砒素やボロンに比べ活性化率は約3分の1 For example, when using the antimony and indium as an impurity, activation rate compared with arsenic and boron of about 3 minutes 1
に下がっている。 It has dropped to. また炭素を同時にドープした場合は、 If you simultaneously doped with carbon addition,
活性化率は炭素のドープ量によるが、半分から十分の一に下がってしまう。 Activation rate will depend on the doping amount of carbon, thus it dropped to one tenth the half. このため、不純物の不活性化によるしきい値ずれや寄生抵抗の増加が見られていた。 Therefore, an increase in threshold shift and parasitic resistance due to inactivation of the impurities were seen. また、 Also,
この活性化率の低さは活性化エネルギーが大きくなっているためであり、素子の動作温度によりキャリヤー数が変わり、特性が変わるなど問題があった。 This low activation ratio is because the activation energy is increased, the carrier number is changed by the operation temperature of the device, there is such a problem characteristics vary.

【0006】本発明の目的は、従来技術における上記課題を解決し、設計に近い不純物分布を実現するとともに不純物の不活性化を抑えることにより、MOSFETを製造する際のしきい値制御性を向上する方法を提供することにある。 An object of the present invention is to solve the above problems in the prior art, by suppressing the inactivation of the impurities with realizing the impurity distribution close to the design, improve the threshold control of the manufacture of MOSFET It is to provide a method for.

【0007】 [0007]

【課題を解決するための手段】上記課題を解決する本発明によれば、シリコン基板上にゲート絶縁膜を介して設けられたゲート電極と、該ゲート電極の直下の領域を含むように形成されたチャネル不純物層と、該チャネル不純物層に隣接して形成されたソース領域およびドレイン領域とを有し、前記シリコン基板表面から離間した位置に炭素ドープ層を備えたことを特徴とする半導体装置が提供される。 Means for Solving the Problems] According to the present invention to solve the above problems, a gate electrode provided via a gate insulating film on a silicon substrate, it is formed to include a region immediately below the said gate electrode a channel impurity layer, and a source region and a drain region formed adjacent to the channel impurity layer, a semiconductor device characterized by comprising a carbon-doped layer at a position spaced from the silicon substrate surface It is provided.

【0008】本発明の半導体装置は、不純物の増速拡散を防止する炭素ドープ層を備えているため、チャネル不純物層、ソース・ドレイン領域の分布や不純物濃度が精密に制御される。 [0008] The semiconductor device of the present invention is provided with the carbon-doped layer for preventing enhanced diffusion of impurity, the channel impurity layer, the distribution, the impurity concentration of the source and drain regions are precisely controlled. したがって従来のものよりも特性のばらつきが低減され、素子の信頼性が向上する。 Thus variation in characteristics than the conventional can be reduced, thereby improving the reliability of the device. また、このような作用を有する炭素ドープ層を、シリコン基板表面から離間した位置に設けているため、不純物の不活性化を招くことがなく、しきい値ずれや寄生抵抗の増加といった問題を回避することができる。 Also, avoiding the carbon-doped layer having such an action, because it provided at a position spaced from the silicon substrate surface, without causing inactivation of impurities, the problem of increase in threshold shift and parasitic resistance can do.

【0009】また本発明によれば、以下の半導体装置の製造方法が提供される。 [0009] According to the present invention, the following method for producing a semiconductor device is provided. いずれも、上記半導体装置を製造し得る方法である。 Both a method capable of manufacturing the semiconductor device.

【0010】すなわち、本発明によれば、シリコン基板に炭素をイオン注入して炭素ドープ層を形成し、その上にシリコン層を成長する工程と、素子分離領域を形成する工程と、該シリコン層の上に、ゲート絶縁膜を介してゲート電極を形成する工程と、イオン注入によりソース領域およびドレイン領域を形成する工程とを有することを特徴とする半導体装置の製造方法が提供される。 [0010] That is, according to the present invention, the carbon in the silicon substrate by ion implantation to form a carbon-doped layer, a step of growing a silicon layer thereon, forming an element isolation region, the silicon layer over, forming a gate electrode via a gate insulating film, a method of manufacturing a semiconductor device characterized by a step of forming a source region and a drain region is provided by ion implantation.

【0011】また本発明によれば、シリコン基板上に炭素ドープシリコン層、シリコン層をこの順で成長した後、素子分離領域を形成する工程と、該シリコン層の上に、ゲート絶縁膜を介してゲート電極を形成する工程と、イオン注入によりソース領域およびドレイン領域を形成する工程とを有することを特徴とする半導体装置の製造方法が提供される。 [0011] According to the present invention, carbon-doped silicon layer on a silicon substrate, after the growth of the silicon layer in this order, forming an element isolation region, on the said silicon layer, a gate insulating film forming a gate electrode Te, a method of manufacturing a semiconductor device characterized by a step of forming a source region and a drain region is provided by ion implantation.

【0012】また本発明によれば、シリコン基板に素子分離層を形成後、該シリコン基板上に炭素ドープシリコン層、シリコン層をこの順で成長する工程と、該シリコン層の上に、ゲート絶縁膜を介してゲート電極を形成する工程と、イオン注入によりソース領域およびドレイン領域を形成する工程とを有することを特徴とする半導体装置の製造方法が提供される。 [0012] According to the present invention, after forming a device isolation layer on a silicon substrate, carbon-doped silicon layer on the silicon substrate, and growing a silicon layer in this order, on top of the silicon layer, a gate insulating forming a gate electrode through the film, a method of manufacturing a semiconductor device characterized by a step of forming a source region and a drain region is provided by ion implantation.

【0013】また本発明によれば、シリコン基板に素子分離層を形成後、該シリコン基板の露出面をエッチングにより除去する工程と、該シリコン基板に炭素をイオン注入して炭素ドープ層を形成した後、その上にシリコン層を成長する工程と、該シリコン層の上に、ゲート絶縁膜を介してゲート電極を形成する工程と、イオン注入によりソース領域およびドレイン領域を形成する工程とを有することを特徴とする半導体装置の製造方法が提供される。 [0013] According to the present invention, after forming a device isolation layer on a silicon substrate, a step of removing by etching the exposed surface of the silicon substrate, and the carbon to the silicon substrate by ion implantation to form a carbon-doped layer after, having a step of growing a silicon layer thereon, on the said silicon layer, forming a gate electrode via a gate insulating film, and forming a source region and a drain region by ion implantation the method of manufacturing a semiconductor device according to claim is provided.

【0014】上述の半導体装置の製造方法において、 In the method of manufacturing the semiconductor device described above,
「シリコン層」とは炭素濃度が一定値以下のシリコン層をいう。 Carbon concentration means a silicon layer of a predetermined value or less than the "silicon layer". 炭素がドープされていないノンドープシリコン層であることが好ましいが、1×10 17以下の炭素がドープされていてもよい。 While it is preferred carbons are non-doped silicon layer which is not doped, 1 × 10 17 or less carbon may be doped. この範囲であれば、炭素ドープによる不純物の不活性化が起こらないからである。 Within this range, the not causing deactivation of impurities by carbon-doped.

【0015】上述の半導体装置の製造方法では、炭素ドープ層の上部および下部には、炭素がドープされていないか、一定値以下の炭素濃度のシリコン層が配置される。 [0015] In the method of manufacturing the semiconductor device described above, the upper and lower carbon-doped layer or an undoped carbon, silicon layer of the carbon concentration equal to or less than a predetermined value is arranged. このシリコン層では、炭素による不純物の活性化率の低下が起こらず、不純物が十分活性化される。 This silicon layer, does not occur reduction in the activation rate of an impurity with carbon, impurities are sufficiently activated. したがって本発明によれば、設計に近い不純物分布を実現するとともに不純物の不活性化を抑えることにより、MOS Therefore, according to the present invention, by suppressing the inactivation of the impurities with realizing the impurity distribution close to the design, MOS
FETを製造する際のしきい値制御性を向上する方法が提供される。 How to improve the threshold controllability in the production of FET is provided.

【0016】また本発明によれば、表面から離間した位置に炭素ドープ層を有することを特徴とするシリコン基板が提供される。 [0016] According to the present invention, a silicon substrate characterized by having a carbon-doped layer at a position separated from the surface is provided.

【0017】本発明のシリコン基板を用いれば、チャネル不純物層、ソース・ドレイン領域の分布や不純物濃度が精密に制御され、かつ、不純物の活性率が高水準に維持された半導体装置を容易に得ることができる。 Using the silicon substrate of the present invention, the channel impurity layer, source distribution and impurity concentration of the drain region is precisely controlled, and to easily obtain a semiconductor device activity ratio of impurities are maintained at a high level be able to.

【0018】以下、本発明の作用について詳細に説明する。 [0018] In the following, it will be described in detail the operation of the present invention.

【0019】まず、チャネル不純物分布へ与える作用について説明する。 [0019] First, a description will be given of the operation to be given to the channel impurity distribution. 炭素ドープ層の厚さをチャネルの厚さより薄くしておけば、チャネル層全体の不純物の活性化をみた場合、炭素ドープ層の影響は小さくなる。 If made thinner than the thickness of the channel thickness of the carbon-doped layer, when viewed activation of the entire channel layer impurity, the influence of the carbon-doped layer is reduced. このため、不純物の不活性化によるしきい値ずれへの影響が従来の方法を用いた場合に比べて小さくできる。 Therefore, it can be reduced as compared with the case where the influence of the threshold shift due to inactivation of impurities using conventional methods. 他方、不純物の増速拡散によるチャネル不純物分布のずれは本発明の方法を用いることで次の理由により低減される。 On the other hand, the deviation of the channel impurity distribution caused by the enhanced diffusion of impurities is reduced for the following reasons by using the method of the present invention. 炭素ドープ層は一定の深さでMOSFET領域の全面にある。 Carbon-doped layer is on the entire surface of the MOSFET region at a certain depth. このため、イオン注入などにより生成された格子間シリコンの位置と近く、拡散途中の格子間シリコンはすぐにこの炭素ドープ層でトラップされる。 Therefore, the position and the nearby interstitial silicon generated by ion implantation, interstitial silicon in the middle of the diffusion is trapped immediately in the carbon-doped layer. 不純物はこの格子間シリコンとの相互作用により増速拡散するため、 Since impurities are enhanced diffusion due to the interaction between the interstitial silicon,
格子間シリコンがすぐにトラップされて動かなくなれば不純物の増速拡散も抑制される。 Once stuck interstitial silicon is immediately trapped enhanced diffusion of impurities is suppressed. これにより、MOSF As a result, MOSF
ET製造時の熱処理による不純物の再分布が低減され、 Redistribution of impurities by heat treatment at ET production is reduced,
ほぼ設計に近いチャネル不純物分布が達成される。 Channel impurity distribution is achieved nearly design. これにより、そのしきい値もほぼ設計通りのものができる。 Thus, the threshold can also include the substantially as designed.

【0020】次に、ソースドレイン不純物分布へ与える作用について説明する。 [0020] Next, a description will be given of the operation to be given to the source drain impurity distribution. ソースドレインの不純物分布として要望されることは、なるべく薄くかつキャリヤ濃度の高いことである。 It is desired as an impurity distribution of the source and drain is that the thinnest possible and high carrier concentration. このためには、不純物濃度は濃くしかも活性化率はなるべく高いことが必要である。 For this purpose, the impurity concentration is darker Moreover activation rate is required to be as high as possible. さらに不純物の含まれる層はなるべくシリコン基板表面に局在していることが好ましい。 Preferably further layer containing impurities is localized as much as possible the surface of the silicon substrate. 本発明では、シリコン基板の最表面層には不純物の活性化率を下げる炭素はドープしていない。 In the present invention, carbon on the outermost surface layer of the silicon substrate lowers the activation ratio of impurities are not doped. このため、ソースドレインの表面層のキャリヤ濃度を高く保つことができる。 Therefore, it is possible to maintain a high carrier concentration of the surface layer of the source-drain. また、通常は格子間シリコンの影響で不純物が増速拡散してシリコン基板表面に局在させることは困難であるが、本方法では局在させることが可能である。 Further, usually it is difficult to localize the impurities are diffused accelerated silicon substrate surface under the influence of the interstitial silicon, in this way it is possible to localize. なぜなら、炭素ドープ層が格子間シリコンをトラップするため、それと結びついて拡散するソースドレイン表面層の不純物の増速拡散が抑制されるからである。 This is because the carbon-doped layer is to trap interstitial silicon, enhanced diffusion of impurities of the source-drain surface layer diffusion is suppressed therewith associated with.

【0021】このように、本発明によれば、MOSFE [0021] Thus, according to the present invention, MOSFE
Tのチャネル不純物とソースドレイン不純物の拡散、およびこれらの活性化率の低下を抑制することができる。 Spread of the channel impurity and the source drain impurity of T, and it is possible to suppress the reduction of the activation rate.

【0022】 [0022]

【発明の実施の形態】本発明において、炭素ドープ層は、チャネル不純物層、ソース領域およびドレイン領域のうち、少なくともいずれかを含むように設けられることが好ましい。 DETAILED DESCRIPTION OF THE INVENTION In the present invention, the carbon-doped layer, the channel impurity layer, of the source region and the drain region, is preferably provided to include at least any. これにより、前述した格子間シリコンのトラップ効果が高まり、不純物の増速拡散をより一層効果的に防止することができるからである。 This is because increased trapping effect of interstitial silicon as described above, it is possible to prevent the enhanced diffusion of impurity more effectively.

【0023】本発明において、炭素ドープ層の形成される位置は、基板表面から、好ましくは5〜100nm、 [0023] In the present invention, the position from the substrate surface to be formed of carbon-doped layer, preferably 5 to 100 nm,
さらに好ましくは30〜60nmである。 And more preferably from 30~60nm. ここで、炭素ドープ層の形成される位置とは、炭素ドープ層の上層面と、基板表面との間の距離をいう。 Here, the position formed of carbon-doped layer means and the upper surface of the carbon-doped layer, the distance between the substrate surface. また炭素ドープ層の厚さは、好ましくは5〜100nm、さらに好ましくは30〜100nmである。 The thickness of the carbon-doped layer is preferably 5 to 100 nm, more preferably 30 to 100 nm. また炭素ドープ層の炭素濃度は、好ましくは1×10 18 cm -3 〜1×10 21 cm -3 The carbon concentration of the carbon-doped layer is preferably 1 × 10 18 cm -3 ~1 × 10 21 cm -3,
さらに好ましくは1×10 19 cm -3 〜1×10 More preferably 1 × 10 19 cm -3 ~1 × 10 20 cm -3 20 cm -3
とする。 To. 以上のようにすることで、格子間シリコンのトラップ効果により不純物の増速拡散を防止しつつ、不純物の活性率を高水準に維持することができる。 By the way, while preventing enhanced diffusion of impurities by trapping effect of the interstitial silicon can be maintained at a high level of activity ratio of impurities.

【0024】本発明において、炭素ドープ層の上部に配置される層および下部に配置される層は、炭素がドープされていないことが好ましいが、1×10 17以下の炭素がドープされていてもよい。 [0024] In the present invention, the layer disposed on the layer and the lower is disposed on top of the carbon-doped layer is preferably carbon is not doped, even though 1 × 10 17 or less of carbon doped good. この範囲であれば、炭素ドープによる不純物の不活性化が起こらないからである。 Within this range, the not causing deactivation of impurities by carbon-doped.

【0025】 [0025]

【実施例】次に、本発明の実施例について図面を参照して詳細に説明する。 EXAMPLES Next, examples of the present invention with reference to the accompanying drawings.

【0026】(実施例1)図1は本発明の第1の実施例としてMOSFETの構造を示す断面図である。 [0026] (Embodiment 1) FIG. 1 is a sectional view showing the structure of a MOSFET as a first embodiment of the present invention. シリコン層1に濃度が1×10 20 cm -3の炭素ドープ層2が表面から深さ50nmの位置に厚さ50nmで形成されている。 Concentration in the silicon layer 1 1 × 10 20 carbon-doped layer 2 of cm -3 is formed with a thickness of 50nm on the position of depth 50nm from the surface. しきい値を制御するチャネル不純物層3は深さ1 Channel impurity layer 3 for controlling the threshold depth 1
50nm程度でボロン濃度1×10 17 cm -3で形成されている。 It is formed of a boron concentration of 1 × 10 17 cm -3 at about 50nm. シリコン基板表面には5nmのゲート絶縁膜4、高さが200nmでゲート長が0.18μmのゲート電極5、その両側に側壁絶縁膜6が70nmで形成されている。 The silicon substrate on the surface 5nm gate insulating film 4, the gate electrode 5 of the gate length in the 200nm height 0.18 .mu.m, sidewall insulating films 6 are formed at 70nm on both sides. また、ソースドレインについては、砒素がドーズ量5×10 14 cm -2で導入されたソース延長部7およびドレイン延長部9、砒素がドーズ量5×10 15 cm As for the source drain source extensions 7 and the drain extension 9 arsenic is introduced at a dose 5 × 10 14 cm -2, arsenic dose of 5 × 10 15 cm
-2で導入されたソース8およびドレイン10が形成されている。 Source 8 and a drain 10 introduced -2 is formed.

【0027】ここでは炭素ドープ層2は図示領域全面にわたって形成されているが、チャネル不純物層3内およびソース延長部7およびドレイン延長部10内に形成されているだけでもよい。 [0027] may only have been formed in this case is formed over the illustrated area entirely carbon-doped layer 2, but in and source extensions 7 and the drain extension 10 channel impurity layer 3. 炭素ドープ層の表面からの深さは5〜100nmの範囲でもよく、その厚さは5〜10 Depth from the surface of the carbon-doped layer may be in the range of 5 to 100 nm, its thickness is 5-10
0nmの範囲でもよい。 It may be in the range of 0nm. また炭素濃度は1×10 20 cm The carbon concentration 1 × 10 20 cm
-3としたが、1×10 18 cm -3 〜1×10 21 cm -3の範囲の値でもよい。 -3 and were or may be a value in the range of 1 × 10 18 cm -3 ~1 × 10 21 cm -3.

【0028】また、本発明ではn型MOSFETについて説明したが、p型MOSFETについては不純物の型を変えればよいのはいうまでもない。 Further, in the present invention has been described n-type MOSFET, needless to say may be changed type impurity for p-type MOSFET.

【0029】また、本実施例ではソース、ドレインはその延長部との二層構造であるが、ソース、ドレインがその延長部まで広がった一層構造でもよい。 Further, the source, drain in the present embodiment is a two-layer structure and its extension, the source, drain may have a monolayer structure that has spread to its extension.

【0030】また、本発明の特徴とは直接関係ないため、ウェル、素子分離については図示していない。 Further, the features of the present invention not directly related, well, not shown for element isolation.

【0031】(実施例2)図2は本発明の第2の実施例としてMOSFETの製造方法を示す図である。 [0031] (Embodiment 2) FIG. 2 is a diagram illustrating a method for manufacturing the MOSFET as a second embodiment of the present invention. 図2 Figure 2
(a)に示すような、不純物濃度が1×10 14 cm -3程度のp型シリコン層21の中に1×10 20 cm -3の濃度で厚さ50nmの炭素ドープ層22を表面から50nm As shown in (a), 50nm carbon-doped layer 22 with a thickness of 50nm at a concentration of 1 × 10 20 cm -3 in the impurity concentration 1 × 10 14 cm -3 of about p-type silicon layer 21 from the surface
の深さに形成したシリコン基板を用意する。 Providing a silicon substrate formed to a depth of. 次に図2 Next, FIG. 2
(b)に示すように素子分離23、ウェル(図示せず) Isolation 23 (b), the well (not shown)
を形成する。 To form. 次に図2(c)に示すように、イオン注入により、ボロンを加速エネルギー50keVでドーズ量1×10 Next, as shown in FIG. 2 (c), by ion implantation, a dose of 1 × 10 boron at an acceleration energy 50keV 13 cm -2でドープし、チャネル不純物層24を形成する。 13 doped with cm -2, to form the channel impurity layer 24. その後、酸化シリコンでできた5nm厚のゲート絶縁膜25、ポリシリコン膜を200nmで形成した後、レジスト塗布、露光、現像工程をへてエッチングによりゲート電極26を形成する。 Thereafter, the gate insulating film 25 of 5nm thickness made of silicon oxide, after a polysilicon film is formed in 200 nm, resist coating, exposure, fart a developing process to form a gate electrode 26 by etching. 次に、加速エネルギー10keVでドーズ量5×10 14 cm -2の砒素をイオン注入する。 Then, the arsenic dose of 5 × 10 14 cm -2 ions are implanted at an acceleration energy 10 keV. これにより、ソース延長部28、ドレイン延長部30が形成される。 Thus, the source extension 28, the drain extension 30 are formed. 次に、絶縁膜により厚さ70 Next, the thickness of the insulating film 70
nmのゲート側壁絶縁膜27を形成し、加速エネルギー30keVでドーズ量5×10 15 cm -2の砒素をイオン注入し、1000℃で数十秒熱処理する。 forming a gate sidewall insulating film 27 nm, the arsenic dose of 5 × 10 15 cm -2 by ion implantation at an acceleration energy 30 keV, a heat treatment several tens of seconds at 1000 ° C.. これにより、 As a result,
ソース29、ドレイン31が形成される。 Source 29, drain 31 are formed.

【0032】(実施例3)図3は本発明の第3の実施例としてMOSFETの製造方法を示す図である。 [0032] (Embodiment 3) FIG. 3 is a diagram showing a method of manufacturing a MOSFET as a third embodiment of the present invention. 図3 Figure 3
(a)に示すような、不純物濃度が1×10 14 cm -3程度のp型シリコンのシリコン基板41に素子分離42、 As (a), the isolation 42 on the silicon substrate 41 of p-type silicon impurity concentration of about 1 × 10 14 cm -3,
ウェル(図示せず)を形成する。 Forming a well (not shown). 次に図3(b)に示すように、素子分離42以外のシリコン上に選択的にシリコン層をエピタキシャル成長する。 Next, as shown in FIG. 3 (b), selectively the silicon layer epitaxially grown on the silicon other than the element isolation 42. この成長の際には、 At the time of this growth,
炭素ドープしながら成長する炭素ドープエピ層43を5 Carbon Dopuepi layer 43 to be grown while the carbon-doped 5
0nmの厚さで設け、最上表面にはノンドープエピ層4 Provided in a thickness of 0 nm, the top surface Nondopuepi layer 4
4を50nmの厚さで設ける。 4 provided at a thickness of 50nm. 次に図3(c)に示すように、イオン注入により、ボロンを加速エネルギー50 Next, as shown in FIG. 3 (c), by ion implantation, an acceleration energy 50 boron
keVでドーズ量1×10 13 cm -2でドープし、チャネル不純物層45を形成する。 doped with a dose of 1 × 10 13 cm -2 in keV, to form the channel impurity layer 45. その後、酸化シリコンでできた5nm厚のゲート絶縁膜46、ポリシリコン膜を2 Thereafter, the 5nm thick made of silicon oxide gate insulating film 46, the polysilicon film 2
00nmで形成した後、レジスト塗布、露光、現像工程をへてエッチングによりゲート電極47を形成する。 After forming in nm, resist coating, exposure, forming a gate electrode 47 by etching f the development process. 次に、加速エネルギー10keVでドーズ量5×10 14 Next, the dose at an acceleration energy 10keV 5 × 10 14 c
-2の砒素をイオン注入する。 arsenic m -2 is ion-implanted. これにより、ソース延長部49、ドレイン延長部51が形成される。 Thus, the source extension 49, the drain extension 51 are formed. 次に、絶縁膜により厚さ70nmのゲート側壁絶縁膜48を形成し、加速エネルギー30keVでドーズ量5×10 15 Next, a gate sidewall insulating film 48 having a thickness of 70nm was formed by an insulating film, a dose of 5 × 10 at an acceleration energy 30 keV 15 c
-2の砒素をイオン注入し、1000℃で数十秒熱処理する。 arsenic m -2 was ion implanted to a heat treatment several tens of seconds at 1000 ° C.. これにより、ソース50、ドレイン52が形成される。 Thus, the source 50, drain 52 are formed.

【0033】(実施例4)本発明の第4の実施例は第3 [0033] (Example 4) A fourth embodiment of the present invention the third
の実施例を一部だけ変更したものである。 The embodiment is modified only partially. 実施例3において図3(b)に示した工程のみを次のように変更する。 Only steps shown in FIG. 3 (b) is changed as follows in Example 3. シリコン基板全面または素子分離42以外の領域に、5keVでドーズ量1×10 15 cm -2の炭素をイオン注入し、次に1000℃、30秒の熱処理を経て、シリコン層を50nmの厚さでエピタキシャル成長する。 Entire surface of the silicon substrate or region other than the element isolation 42, carbons dose of 1 × 10 15 cm -2 was ion implanted at 5 keV, then 1000 ° C., through a heat treatment for 30 seconds, at a thickness of 50nm silicon layer epitaxial growth.
このあと、実施例3の図3(c)で説明した工程を行う。 Thereafter, performing the steps previously described in FIG. 3 of Example 3 (c).

【0034】(実施例5)図4は本発明の第5の実施例としてMOSFETの製造方法を示す図である。 [0034] (Embodiment 5) FIG. 4 is a diagram showing a method of manufacturing a MOSFET as a fifth embodiment of the present invention. 図4 Figure 4
(a)に示すような、不純物濃度が1×10 14 cm -3程度のp型シリコンのシリコン基板61に素子分離62、 As (a), the impurity concentration 1 × 10 14 cm -3 of about p-type silicon of the silicon substrate 61 isolation 62,
ウェル(図示せず)を形成する。 Forming a well (not shown). 次に図4(b)に示すように、素子分離62以外のシリコン層をエッチングにより例えば100nm厚さで除去する(エッチング除去層63)。 Next, as shown in FIG. 4 (b), to remove the silicon layer other than the element isolation 62 by, for example, 100nm thick etching (etching removal layer 63). 次に、図4(c)に示すように、エッチングした部分に選択的にシリコン層をエピタキシャル成長する。 Next, as shown in FIG. 4 (c), selective epitaxial growth of silicon layer to the etched portion. この成長の際には、炭素ドープしながら成長する炭素ドープエピ層64を50nmの厚さで設け、最上表面にはノンドープエピ層65を50nmの厚さで設ける。 At the time of growth, it provided the carbon Dopuepi layer 64 to be grown with the carbon-doped to a thickness of 50 nm, the top surface provided Nondopuepi layer 65 with a thickness of 50nm.
次に図4(d)に示すように、イオン注入により、ボロンを加速エネルギー50keVでドーズ量1×10 13 Next, as shown in FIG. 4 (d), by ion implantation, a dose of 1 × boron at an acceleration energy 50 keV 10 13 c
-2でドープし、チャネル不純物層66を形成する。 doped with m -2, to form a channel impurity layer 66. その後、酸化シリコンでできた5nm厚のゲート絶縁膜6 Thereafter, the gate insulation 5nm thick made of silicon oxide film 6
7、ポリシリコン膜を200nmで形成した後、レジスト塗布、露光、現像工程をへてエッチングによりゲート電極68を形成する。 7, after forming a polysilicon film in 200 nm, resist coating, exposure, forming a gate electrode 68 by etching f the development process. 次に、加速エネルギー10keV Then, the acceleration energy 10keV
でドーズ量5×10 14 cm -2の砒素をイオン注入する。 In the arsenic dose of 5 × 10 14 cm -2 is ion-implanted.
これにより、ソース延長部70、ドレイン延長部72が形成される。 Thus, the source extension 70, the drain extension 72 are formed. 次に、絶縁膜により厚さ70nmのゲート側壁絶縁膜69を形成し、加速エネルギー30keVでドーズ量5×10 15 cm -2の砒素をイオン注入し、10 Next, a gate sidewall insulating film 69 having a thickness of 70nm was formed by an insulating film, the arsenic dose of 5 × 10 15 cm -2 by ion implantation at an acceleration energy 30 keV, 10
00℃で数十秒熱処理する。 00 is heat-treated a few tens of seconds at ℃. これにより、ソース71、 As a result, the source 71,
ドレイン73が形成される。 Drain 73 is formed.

【0035】実施例2、実施例3および実施例4においてはn型MOSFETについて説明したが、p型MOS [0035] Example 2, but in Examples 3 and 4 have been described n-type MOSFET, p-type MOS
FETに対しては、生成されるキャリヤの導電型が逆になるように不純物の型を逆にすればよい(例えば、砒素はボロンに、ボロンは砒素に変えればよい)。 For FET, the conductivity type of the carriers to be generated may be the type of impurities opposite to have opposite (e.g., arsenic boron, boron may be changed to arsenic). また、炭素ドープ層の厚さは実施例では50nmとしたが、5から100nmの範囲で変化させてもよい。 Although the 50nm in the embodiment the thickness of the carbon-doped layer may be from 5 varied from 100 nm. また、炭素ドープ層の深さは実施例では50nmとしたが、5から1 Although the 50nm in the embodiment the depth of the carbon-doped layer, 5 1
00nmの範囲で変化させてもよい。 In the range of 00nm may be changed.

【0036】(実施例6)本発明の第6の実施例は第5 The sixth embodiment (Example 6) A fifth
の実施例を一部だけ変更したものである。 The embodiment is modified only partially. 実施例5において図4(c)に示した工程のみを次のように変更する。 Only steps shown in Embodiment 5 in FIG. 4 (c) modified as follows. シリコン基板全面または素子分離62以外の領域に、5keVでドーズ量1×10 15 cm -2の炭素をイオン注入し、次に1000℃、30秒の熱処理を経て、シリコン層を50nmの厚さでエピタキシャル成長する。 Entire surface of the silicon substrate or region other than the element isolation 62, carbons dose of 1 × 10 15 cm -2 was ion implanted at 5 keV, then 1000 ° C., through a heat treatment for 30 seconds, at a thickness of 50nm silicon layer epitaxial growth.
このあと、実施例5の図4(d)で説明した工程を行う。 Thereafter, performing the steps previously described in FIG. 4 of Example 5 (d).

【0037】(実施例7)図5は本発明の第7の実施例として半導体シリコン基板の構造を示す図である。 [0037] (Embodiment 7) FIG. 5 is a seventh diagram showing a structure of a semiconductor silicon substrate as an embodiment of the present invention. 炭素ドープ層2がシリコン層1の中に埋め込まれた構造であり、炭素ドープしたシリコン層の厚さは50nm、表面からの深さは50nmである。 An embedded structure in the silicon layer 1 is the carbon-doped layer 2, the thickness of the carbon-doped silicon layer 50 nm, the depth from the surface is 50nm.

【0038】この半導体シリコン基板を製造するには、 [0038] In order to manufacture the semiconductor silicon substrate,
シリコンシリコン基板に5keVの加速エネルギーで1 A silicon silicon substrate at an acceleration energy of 5 keV 1
×10 15 cm -2のドーズ量の炭素をイオン注入して、9 × a 10 15 cm -2 dose of carbon ions are implanted, 9
00℃で1時間程度熱処理した後、シリコン層を50n 00 after heat treatment of about 1 hour at ° C., 50n silicon layer
mの厚さでエピタキシャル成長することにより製造できる。 It can be produced by epitaxial growth to a thickness of m. 他の方法は、シリコンシリコン基板に1×10 20 Other methods, 1 × 10 20 c in the silicon the silicon substrate
-3の濃度の炭素ドープのシリコン層を50nm、続いてノンドープのシリコン層を50nmエピタキシャル成長することにより製造できる。 The silicon layer of carbon-doped at a concentration of m -3 50nm, followed can be produced by growing 50nm epitaxial silicon layer of non-doped.

【0039】ここでは、炭素ドープしたシリコン層の厚さは50nmとしているが、5から100nmでもよい。 [0039] Here, the thickness of the carbon-doped silicon layer is set to 50 nm, good 5 even 100 nm. また、表面からの深さは50nmとしているが、5 Further, although the depth from the surface is set to 50 nm, 5
から100nmでもよい。 May be 100nm from. また、炭素濃度は1×10 20 Further, the carbon concentration of 1 × 10 20
cm -3としたが、1×10 18 cm -3から1×10 21 cm Although the cm -3, 1 from 1 × 10 18 cm -3 × 10 21 cm
-3の範囲の値でもよい。 It may be a value in the range of -3.

【0040】 [0040]

【発明の効果】本発明の半導体装置の構造および製造方法によれば、MOSFETの短チャネル効果の抑制ができ、しかも従来問題となっていたような不純物の活性化率低下によるしきい値ずれや寄生抵抗増加を抑制できる。 According to the structure and manufacturing method of a semiconductor device of the present invention, it can suppress the short channel effect of MOSFET, moreover Ya deviation threshold by lowering the activation rate of an impurity such as has conventionally been a problem the parasitic resistance increase can be suppressed.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】本発明の半導体装置の構造の断面模式図である。 1 is a cross-sectional schematic view of the structure of a semiconductor device of the present invention.

【図2】本発明の半導体装置の製造方法の断面模式図である。 2 is a cross-sectional schematic view of a method of manufacturing a semiconductor device of the present invention.

【図3】本発明の半導体装置の製造方法の断面模式図である。 3 is a cross-sectional schematic view of a method of manufacturing a semiconductor device of the present invention.

【図4】本発明の半導体装置の製造方法の断面模式図である。 4 is a cross-sectional schematic view of a method of manufacturing a semiconductor device of the present invention.

【図5】本発明のシリコン基板の構造の断面模式図である。 5 is a cross-sectional schematic view of the structure of the silicon substrate of the present invention.

【図6】従来の半導体装置の構造の断面模式図である。 6 is a cross-sectional schematic view of the structure of a conventional semiconductor device.

【図7】従来の半導体装置の構造の断面模式図である。 7 is a cross-sectional schematic view of the structure of a conventional semiconductor device.

【符号の説明】 DESCRIPTION OF SYMBOLS

1、21 シリコン層 2、22 炭素ドープ層 3、24、45、82 チャネル不純物層 4、25、46、83 ゲート絶縁膜 5、26、47、84 ゲート電極 6、27、48、85 ゲート側壁絶縁膜 7、28、49、86 ソース延長部 8、29、50、87 ソース 9、30、51、88 ドレイン延長部 10、31、52、89 ドレイン 23 素子分離 41、81 シリコンシリコン基板 42 素子分離 43 炭素ドープエピ層 44 ノンドープエピ層 92 チャネル不純物と炭素ドープ層 1,21 silicon layer 2, 22 carbon-doped layer 3,24,45,82 channel impurity layer 4,25,46,83 gate insulating film 5,26,47,84 gate electrode 6,27,48,85 gate sidewall insulation film 7,28,49,86 source extension 8,29,50,87 source 9,30,51,88 drain extensions 10,31,52,89 drain 23 isolation 41, 81 silicon silicon substrate 42 isolation 43 carbon Dopuepi layer 44 Nondopuepi layer 92 channel impurity and the carbon-doped layer

Claims (17)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】 シリコン基板上にゲート絶縁膜を介して設けられたゲート電極と、該ゲート電極の直下の領域を含むように形成されたチャネル不純物層と、該チャネル不純物層に隣接して形成されたソース領域およびドレイン領域とを有し、前記シリコン基板表面から離間した位置に炭素ドープ層を備えたことを特徴とする半導体装置。 And 1. A silicon substrate gate electrode provided via a gate insulating film on the channel impurity layer formed so as to include the region immediately below the said gate electrode, formed adjacent to the channel impurity layer by having a source region and a drain region, a semiconductor device characterized by comprising a carbon-doped layer at a position spaced from the silicon substrate surface.
  2. 【請求項2】 前記炭素ドープ層は、前記チャネル不純物層、前記ソース領域および前記ドレイン領域のうち、 Wherein said carbon-doped layer, the channel impurity layer, among the source region and the drain region,
    少なくともいずれかを含むように設けられたことを特徴とする請求項1に記載の半導体装置。 The semiconductor device according to claim 1, characterized in that provided to include at least one.
  3. 【請求項3】 前記炭素ドープ層は前記シリコン基板表面から5〜100nm離間した位置に設けられたことを特徴とする請求項1または2に記載の半導体装置。 3. A semiconductor device according to claim 1 or 2 wherein the carbon-doped layer is characterized in that provided in 5~100nm a position spaced from the silicon substrate surface.
  4. 【請求項4】 前記炭素ドープ層の厚みは5〜100n The thickness of wherein said carbon-doped layer 5~100n
    mであることを特徴とする請求項1乃至3いずれかに記載の半導体装置の製造方法。 The method of manufacturing a semiconductor device according to any one of claims 1 to 3, characterized in that it is m.
  5. 【請求項5】 前記炭素ドープ層の炭素濃度は、1×1 Concentration of carbon wherein said carbon-doped layer, 1 × 1
    18 〜1×10 21 cm -3であることを特徴とする請求項1乃至4いずれかに記載の半導体装置。 0 18 The semiconductor device according to any one of claims 1 to 4, characterized in that a ~1 × 10 21 cm -3.
  6. 【請求項6】 シリコン基板に炭素をイオン注入して炭素ドープ層を形成し、その上にシリコン層を成長する工程と、素子分離領域を形成する工程と、該シリコン層の上に、ゲート絶縁膜を介してゲート電極を形成する工程と、イオン注入によりソース領域およびドレイン領域を形成する工程とを有することを特徴とする半導体装置の製造方法。 6. silicon substrate carbon is ion-implanted to form a carbon-doped layer, a step of growing a silicon layer thereon, forming an element isolation region, on the said silicon layer, a gate insulating the method of manufacturing a semiconductor device comprising the steps of forming a gate electrode through the membrane, that a step of forming a source region and a drain region by ion implantation.
  7. 【請求項7】 シリコン基板上に炭素ドープシリコン層、シリコン層をこの順で成長した後、素子分離領域を形成する工程と、該シリコン層の上に、ゲート絶縁膜を介してゲート電極を形成する工程と、イオン注入によりソース領域およびドレイン領域を形成する工程とを有することを特徴とする半導体装置の製造方法。 7. A carbon-doped silicon layer on a silicon substrate, after the growth of the silicon layer in this order, forming an element isolation region, on the said silicon layer, a gate electrode through a gate insulating film formed process and method of manufacturing a semiconductor device characterized by a step of forming a source region and a drain region by ion implantation to.
  8. 【請求項8】 シリコン基板に素子分離層を形成後、該シリコン基板上に炭素ドープシリコン層、シリコン層をこの順で成長する工程と、該シリコン層の上に、ゲート絶縁膜を介してゲート電極を形成する工程と、イオン注入によりソース領域およびドレイン領域を形成する工程とを有することを特徴とする半導体装置の製造方法。 8. After forming the silicon substrate in the element isolation layer, carbon-doped silicon layer on the silicon substrate, and growing a silicon layer in this order, on top of the silicon layer, a gate over the gate insulating film the method of manufacturing a semiconductor device comprising: the step of forming an electrode, characterized by a step of forming a source region and a drain region by ion implantation.
  9. 【請求項9】 シリコン基板に素子分離層を形成後、該シリコン基板の露出面をエッチングにより除去する工程と、該シリコン基板に炭素をイオン注入して炭素ドープ層を形成した後、その上にシリコン層を成長する工程と、該シリコン層の上に、ゲート絶縁膜を介してゲート電極を形成する工程と、イオン注入によりソース領域およびドレイン領域を形成する工程とを有することを特徴とする半導体装置の製造方法。 9. After forming a silicon substrate in the element isolation layer, the exposed surface of the silicon substrate and removing by etching, after the carbon on the silicon substrate by ion implantation to form a carbon-doped layer, on which a step of growing a silicon layer on top of the silicon layer, a semiconductor, wherein the steps of forming a gate electrode via a gate insulating film, that a step of forming a source region and a drain region by ion implantation manufacturing method of the device.
  10. 【請求項10】 前記シリコン層は、ノンドープシリコン層であることを特徴とする請求項6乃至9いずれかに記載の半導体装置の製造方法。 Wherein said silicon layer, a method of manufacturing a semiconductor device according to any one claims 6 to 9, characterized in that a non-doped silicon layer.
  11. 【請求項11】 前記シリコン層の厚みが5〜100n 11. The thickness of the silicon layer is 5~100n
    mであることを特徴とする請求項6乃至10いずれかに記載の半導体装置の製造方法。 The method of manufacturing a semiconductor device according to claim 6 to 10, characterized in that a m.
  12. 【請求項12】 前記炭素ドープ層の厚みが5〜100 12. The thickness of the carbon-doped layer 5 to 100
    nmであることを特徴とする請求項6乃至11いずれかに記載の半導体装置の製造方法。 The method of manufacturing a semiconductor device according to claim 6 to 11, characterized in that the nm.
  13. 【請求項13】 前記炭素ドープ層の炭素濃度を1×1 13. 1 The carbon concentration of the carbon-doped layer × 1
    18 〜1×10 21 cm -3とすることを特徴とする請求項6乃至12いずれかに記載の半導体装置の製造方法。 0 18 ~1 × 10 21 cm -3 and a method of manufacturing a semiconductor device according to any one of claims 6 to 12, characterized in that.
  14. 【請求項14】 表面から離間した位置に炭素ドープ層を有することを特徴とするシリコン基板。 14. A silicon substrate characterized by having a carbon-doped layer at a position separated from the surface.
  15. 【請求項15】 前記炭素ドープ層の炭素濃度は、1× Concentration of carbon 15. The carbon-doped layer, 1 ×
    10 18 〜1×10 21 cm -3であることを特徴とする請求項14に記載のシリコン基板。 Silicon substrate according to claim 14, which is a 10 18 ~1 × 10 21 cm -3 .
  16. 【請求項16】 前記炭素ドープ層は基板表面から5〜 16. The carbon-doped layer 5 to the substrate surface
    100nm離間した位置に設けられたことを特徴とする請求項14または15に記載のシリコン基板。 Silicon substrate according to claim 14 or 15, characterized in that provided in the 100nm spaced locations.
  17. 【請求項17】 前記炭素ドープ層の厚みは5〜100 17. The thickness of the carbon-doped layer 5 to 100
    nmであることを特徴とする請求項14乃至16いずれかに記載のシリコン基板。 Silicon substrate according to any of claims 14 to 16, characterized in that the nm.
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Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003332462A (en) * 2002-04-19 2003-11-21 Internatl Business Mach Corp <Ibm> Cmos device and method of manufacturing the same
US6743704B2 (en) 2002-06-26 2004-06-01 Oki Electric Industry Co., Ltd. Method of manufacturing a semiconductor device
JP2005522038A (en) * 2002-03-28 2005-07-21 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッドAdvanced Micro Devices Incorporated Semiconductor device with retrograde dopant distribution in channel region and method for manufacturing such semiconductor device
WO2005106949A1 (en) * 2004-04-30 2005-11-10 Matsushita Electric Industrial Co., Ltd. Semiconductor manufacturing method and semiconductor device
JP2007189166A (en) * 2006-01-16 2007-07-26 Fujitsu Ltd Semiconductor device and its process for fabrication
JP2009158853A (en) * 2007-12-27 2009-07-16 Toshiba Corp Semiconductor device
JP2009267021A (en) * 2008-04-24 2009-11-12 Toshiba Corp Semiconductor device, and method for manufacturing the same
JP2010171174A (en) * 2009-01-22 2010-08-05 Toshiba Corp Semiconductor device
JP2012019016A (en) * 2010-07-07 2012-01-26 Renesas Electronics Corp Semiconductor device and manufacturing method thereof
US8110897B2 (en) 2004-09-27 2012-02-07 Panasonic Corporation Semiconductor device with carbon-containing region
JP2012186281A (en) * 2011-03-04 2012-09-27 Fujitsu Semiconductor Ltd Semiconductor device and method of manufacturing the same
US8421142B2 (en) 2010-06-01 2013-04-16 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device and method of manufacturing the same
US8633096B2 (en) 2010-11-11 2014-01-21 International Business Machines Corporation Creating anisotropically diffused junctions in field effect transistor devices
US9263346B2 (en) 2013-01-18 2016-02-16 Renesas Electronics Corporation Semiconductor device with silicon layer containing carbon

Cited By (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005522038A (en) * 2002-03-28 2005-07-21 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッドAdvanced Micro Devices Incorporated Semiconductor device with retrograde dopant distribution in channel region and method for manufacturing such semiconductor device
JP4709475B2 (en) * 2002-04-19 2011-06-22 インターナショナル・ビジネス・マシーンズ・コーポレーションInternational Business Maschines Corporation CMOS device and manufacturing method thereof
JP2003332462A (en) * 2002-04-19 2003-11-21 Internatl Business Mach Corp <Ibm> Cmos device and method of manufacturing the same
US6743704B2 (en) 2002-06-26 2004-06-01 Oki Electric Industry Co., Ltd. Method of manufacturing a semiconductor device
US7554139B2 (en) 2004-04-30 2009-06-30 Panasonic Corporation Semiconductor manufacturing method and semiconductor device
WO2005106949A1 (en) * 2004-04-30 2005-11-10 Matsushita Electric Industrial Co., Ltd. Semiconductor manufacturing method and semiconductor device
US8110897B2 (en) 2004-09-27 2012-02-07 Panasonic Corporation Semiconductor device with carbon-containing region
JP2007189166A (en) * 2006-01-16 2007-07-26 Fujitsu Ltd Semiconductor device and its process for fabrication
JP2009158853A (en) * 2007-12-27 2009-07-16 Toshiba Corp Semiconductor device
JP2009267021A (en) * 2008-04-24 2009-11-12 Toshiba Corp Semiconductor device, and method for manufacturing the same
JP2010171174A (en) * 2009-01-22 2010-08-05 Toshiba Corp Semiconductor device
US8421142B2 (en) 2010-06-01 2013-04-16 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device and method of manufacturing the same
JP2012019016A (en) * 2010-07-07 2012-01-26 Renesas Electronics Corp Semiconductor device and manufacturing method thereof
US8633096B2 (en) 2010-11-11 2014-01-21 International Business Machines Corporation Creating anisotropically diffused junctions in field effect transistor devices
US8796771B2 (en) 2010-11-11 2014-08-05 International Business Machines Corporation Creating anisotropically diffused junctions in field effect transistor devices
JP2012186281A (en) * 2011-03-04 2012-09-27 Fujitsu Semiconductor Ltd Semiconductor device and method of manufacturing the same
US8916431B2 (en) 2011-03-04 2014-12-23 Fujitsu Semiconductor Limited Semiconductor device having epitaxial semiconductor layer above impurity layer
US9263346B2 (en) 2013-01-18 2016-02-16 Renesas Electronics Corporation Semiconductor device with silicon layer containing carbon
US9722044B2 (en) 2013-01-18 2017-08-01 Renesas Electronics Corporation Manufacturing method of semiconductor device with silicon layer containing carbon
US10411112B2 (en) 2013-01-18 2019-09-10 Renesas Electronics Corporation Semiconductor device with silicon layer containing carbon

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