JP2000012675A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 トレンチ分離法を採用しているにも拘わら
ず、バラツキが少なくて特性の良好な半導体装置を容易
に得ることができる製造方法を提供する。 【解決手段】 本発明の請求項１に係る半導体装置の製
造方法は、一導電型の半導体基板１に第一のトレンチ４
を形成する工程と、第一のトレンチ４の側壁に沿って第
一の絶縁膜からなるサイドウォールスペーサ５を形成す
る工程と、第一のトレンチ４の底面に第二のトレンチ６
を形成する工程と、第一及び第二のトレンチ４，６の内
部に第二の絶縁膜７を充填する工程とを含んでいること
を特徴とする。また、本発明の請求項２に係る半導体装
置の製造方法は請求項１に記載したものであり、一導電
型の半導体基板１に形成された第一のトレンチ４の側壁
及び底面に不純物を注入する工程を含んでいることを特
徴としている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置の製造方
法に係り、特には、素子絶縁分離法に関する。

【０００２】

【従来の技術】近年、半導体集積回路装置などのような
半導体装置は、市場のニーズに応えて高性能化、高速
化、低消費電力化を追及すべく微細化の一途を辿ってお
り、半導体装置の製造方法においては、０．３μｍ程度
までのデザインルール領域であればＬＯＣＯＳ法を素子
絶縁分離法として採用することが行われている。しかし
ながら、０．３μｍ以下のデザインルール領域である場
合には、ＬＯＣＯＳ法特有のいわゆるバーズピークが形
成されることに伴う活性領域の後退がもはや許容できな
い量にまで達しているため、半導体基板に形成されたト
レンチの内部に絶縁膜を埋め込んで充填する素子絶縁分
離法、いわゆるトレンチ分離法が採用されるようになっ
てきつつある。

【０００３】そこで、従来の形態に係る半導体装置の製
造方法、すなわち、トレンチ分離法を図６及び図７に基
づきながら説明する。まず、ｐ型のシリコン基板１上に
熱酸化膜２を形成し、かつ、ＬＰＣＶＤ法などを採用し
てシリコン窒化膜３を形成した後、フォトリソグラフィ
ーによってシリコン基板１の活性領域のみを被覆してい
るレジストパターン（図示省略）を形成することが実行
される。そして、シリコン基板１の非活性領域を被覆し
ているシリコン窒化膜３及び熱酸化膜２の非活性領域被
覆部分をドライエッチングなどの異方性エッチングによ
って除去し、かつ、硫酸などの薬液を用いてレジストパ
ターンを除去した後、シリコン窒化膜３をマスクとする
異方性エッチングを実行して深さが０．４μｍ程度とさ
れたトレンチ１１をシリコン基板１に形成することが行
われる（図６参照）。

【０００４】つぎに、ＣＶＤ法などを採用したうえでシ
リコン酸化膜などのような絶縁膜１２をトレンチ１１の
内部に埋め込んで充填することが行われるが、この処理
に先立っては、イオン注入によってトレンチ１１の側壁
に不純物（図示省略）を注入することが実行される場合
もある。すなわち、この際の不純物注入は、Ｎチャネル
トランジスタなどを形成する必要上からシリコン基板１
の表面に対して注入されるボロンなどのｐ型不純物が以
後の熱履歴によってトレンチ１１内の酸化膜に吸出され
て濃度が低下することを補うために行われており、この
ボロン濃度の低下によるトランジスタ特性への影響はト
ランジスタのチャネル幅が小さいほど顕著に現われるこ
とになる。

【０００５】そして、このときのイオン注入は、Ｎチャ
ネル領域を注入するのであればＰチャネル領域を、ま
た、Ｐチャネル領域を注入するのであればＮチャネル領
域をレジスト（図示省略）でもって被覆しておくことが
行われる。さらに、引き続いては、トレンチ１１の内部
に充填された絶縁膜１２の表面が活性領域であるシリコ
ン基板１の表面と同一となるようエッチバック法や研磨
法などを採用したうえで平坦化することが行われた後、
通常の半導体プロセスに従ってシリコン窒化膜３及び熱
酸化膜２を完全に除去し、かつ、ゲート酸化膜８及びゲ
ート電極９を活性領域に形成してＭＯＳ型トランジスタ
などのデバイスを構成することが行われる（図７参
照）。

【０００６】

【発明が解決しようとする課題】ところで、前記従来の
製造方法を採用して製造された半導体装置にあっては、
トレンチ１１の内部に充填された絶縁膜１２の表面がプ
ロセスばらつきによって活性領域であるシリコン基板１
の表面よりも低い位置のままで止まっていることがあ
り、この場合には、ゲート電極９からゲート酸化膜８を
介してシリコン基板１の表面へと至る電界をトレンチ１
１の上部に位置するコーナー領域１３の上部からだけで
はなくて側部からも受けるため、電界強度が内部の活性
領域に比べて増大することになる。そして、このように
なっていると、低いしきい値を有する寄生のＭＯＳ型ト
ランジスタが本来のトランジスタと並列的に存在してい
ることになるため、図８で示すように、トランジスタの
ゲート電圧対ドレイン電流特性のサブスレッショルド領
域にハンプが生じることになり、オフリーク電流の著し
い増大などというような回路特性に対する致命的な影響
を及ぼす恐れがあることになってしまう。

【０００７】さらにまた、前記従来の製造方法では、シ
リコン基板１に形成されたトレンチ１１の側壁に対して
不純物が注入されることになっているが、このイオン注
入に先立っては、０．４μｍ程度の段差となるトレンチ
１１が形成された半導体基板１の表面に対してレジスト
を塗布しておく必要がある。ところが、このように大き
な段差のある平面上にレジストを塗布したのではレジス
ト膜厚の不均一が生じることになり、パターニング寸法
や形状の制御性が著しく困難となる結果、特性のバラツ
キが増大するという不都合の発生が避けられないことに
なってしまう。

【０００８】本発明は、これらの不都合に鑑みて創案さ
れたものであり、トレンチ分離法を採用しているにも拘
わらず、バラツキが少なくて特性の良好な半導体装置を
容易に得ることができる製造方法の提供を目的としてい
る。

【０００９】

【課題を解決するための手段】本発明の請求項１に係る
半導体装置の製造方法は、一導電型の半導体基板に第一
のトレンチを形成する工程と、第一のトレンチの側壁に
沿って第一の絶縁膜からなるサイドウォールスペーサを
形成する工程と、第一のトレンチの底面に第二のトレン
チを形成する工程と、第一及び第二のトレンチの内部に
第二の絶縁膜を充填する工程とを含んでいることを特徴
とする。この方法によれば、トレンチの内部に充填され
た絶縁膜の表面がシリコン基板の表面より低い位置であ
っても、トレンチの上部に位置するコーナー領域は第一
の絶縁膜によって被覆されているため、ゲート電極から
ゲート酸化膜を介してシリコン基板の表面へと至る電界
はコーナー領域の上部から受ける電界が支配的であり、
コーナー領域の側部から受ける電界は非常に小さくな
る。従って、電界強度が増大することは起こらず、低い
しきい値を有する寄生のＭＯＳ型トランジスタが生じな
いため、特性の良好な半導体装置を得ることが可能にな
る。

【００１０】本発明の請求項２に係る半導体装置の製造
方法は請求項１に記載したものであり、一導電型の半導
体基板に形成された第一のトレンチの側壁及び底面に不
純物を注入する工程を含んでいることを特徴としてい
る。この方法によれば、イオン注入に先立ってレジスト
が塗布される半導体基板の表面における段差は第一のト
レンチの深さに対応しており、最終的に形成される第二
のトレンチに比べて深さが十分に浅いものであるため、
レジスト膜厚の均一性が格段に向上することになり、パ
ターニング寸法及び形状の制御性が大きく改善されてい
ることになる。

【００１１】

【発明の実施の形態】（実施の形態１）図１ないし図４
のそれぞれは実施の形態１に係る半導体装置の製造方法
を示す第１ないし第４の工程断面図であり、この製造方
法にあっては図１から図４へと製造工程が進む手順を採
用することが行われている。なお、図１ないし図４のそ
れぞれにおいて、従来の形態に係る図６及び図７と互い
に同一もしくは相当する部品、部分には同一符号を付し
ている。

【００１２】実施の形態１に係る半導体装置の製造方法
では、まず、膜厚が０．０１μｍ程度とされた熱酸化膜
２をｐ型のシリコン基板１上に形成し、かつ、ＬＰＣＶ
Ｄ法などを採用することによって膜厚が０．０５μｍ程
度とされたシリコン窒化膜３を熱酸化膜２上に形成した
後、フォトリソグラフィーによってシリコン基板１の活
性領域のみを被覆しているレジストパターン（図示省
略）を形成することが実行される。そして、ＲＩＥ法な
どの異方性エッチングを採用することによってシリコン
基板１の非活性領域を被覆しているシリコン窒化膜３及
び熱酸化膜２の非活性領域被覆部分を除去し、かつ、硫
酸などの薬液によってレジストパターンを除去した後、
シリコン窒化膜３をマスクとした異方性エッチングによ
って深さが０．０５〜０．１μｍ程度となった第一のト
レンチ４をシリコン基板１に形成することが行われる
（図１参照）。

【００１３】つぎに、ＴＥＯＳなどを利用しながら膜厚
が０．０５μｍ程度とされたシリコン酸化膜、つまり、
第一の絶縁膜であるところのシリコン酸化膜をシリコン
基板１上の全面にわたって成長させた後、マスクを使用
しないＲＩＥ法などのような異方性エッチングによって
シリコン酸化膜からなるサイドウォールスペーサ、すな
わち、幅が０．０５μｍ程度とされたサイドウォールス
ペーサ５を第一のトレンチ４の側壁に沿って形成するこ
とが実行される（図２参照）。

【００１４】引き続き、シリコン窒化膜３及びサイドウ
ォールスペーサ５をマスクとした異方性エッチングによ
り、第一のトレンチ４の底面に深さが０．３μｍ程度と
された第二のトレンチ６を形成することが行われる（図
３参照）。なお、この第二のトレンチ６が有する全体深
さは、これが第一のトレンチ４の底面に形成されたもの
であるため、シリコン基板１の表面から０．３５〜０．
４μｍ程度であることになっている。

【００１５】さらに、引き続いては、ＣＶＤ法などを採
用して形成されたシリコン酸化膜などのような第二の絶
縁膜７を第一及び第二のトレンチ４，６の内部に埋め込
んで充填することが行われる。そして、第一及び第二の
トレンチ４，６に充填された第二の絶縁膜７であるシリ
コン酸化膜は、その表面が活性領域であるシリコン基板
１の表面と同一となるようエッチバック法や研磨法など
を採用したうえで平坦化される。なお、前記した第一の
絶縁膜であるシリコン酸化膜、つまり、第一のトレンチ
４の側壁に沿って形成されたサイドウォールスペーサ５
は、第二の絶縁膜７と比較して単位時間当たりのエッチ
ングレートまたは研磨レートを十分に小さく設定可能な
絶縁膜であり、エッチバック法や研磨法などを採用した
うえで第二の絶縁膜７の表面高さを調節する際において
も容易にエッチングされない膜質を有するものとされて
いる。

【００１６】そして、第二の絶縁膜７であるシリコン酸
化膜を平坦化した後には、通常の半導体プロセスに従っ
てシリコン窒化膜３及び熱酸化膜２を完全に除去し、か
つ、ゲート酸化膜８及びゲート電極９を活性領域に形成
してＭＯＳ型トランジスタなどのようなデバイスを構成
することが行われる（図４参照）。すなわち、実施の形
態１に係る製造方法を採用して製造された半導体装置に
おいては、第一及び第二のトレンチ４，６の内部に充填
された第二の絶縁膜７の表面がシリコン基板１の表面よ
り低い位置にあったとしても、第一のトレンチ４の上部
に位置するコーナー領域が第一の絶縁膜であるサイドウ
ォールスペーサ５によって被覆されているため、ゲート
電極からゲート酸化膜を介してシリコン基板の表面へと
至る電界としてはコーナー領域の上部から受ける電界が
支配的であり、コーナー領域の側部から受ける電界は非
常に小さいことになる。従って、電界強度が増大するこ
とは起こらず、低いしきい値を有するＭＯＳ型トランジ
スタが生じないため、特性の良好な半導体装置を得るこ
とが可能になる。

【００１７】（実施の形態２）図５は実施の形態２に係
る半導体装置の製造方法を示す工程断面図であり、この
実施の形態２に係る製造方法は、一導電型（ｐ型）の半
導体基板に形成された第一のトレンチの側壁及び底面に
不純物を注入する工程を含んでいる。なお、図５で示さ
れる工程を除く実施の形態２に係る製造方法の手順は、
実施の形態１と同一であって基本的には異ならないか
ら、ここでの詳しい説明は省略する。

【００１８】すなわち、実施の形態１に係る製造方法で
は、ｐ型のシリコン基板１に第一のトレンチ４を形成し
（図１参照）、かつ、第一のトレンチ４の側壁に沿って
第一の絶縁膜であるところのシリコン酸化膜からなるサ
イドウォールスペーサ５を形成する（図２参照）ことが
行われているが、実施の形態２に係る製造方法では、シ
リコン基板１に第一のトレンチ４を形成した後（図１参
照）、フォトリソグラフィーによってＣＭＯＳのＰチャ
ネルトランジスタの形成領域をレジストパターン（図示
省略）でもって被覆し、かつ、Ｎチャネルトランジスタ
の形成領域を開口させたうえ、イオン注入法などを採用
することによってボロンなどの不純物イオン１０を、例
えば、Ｔｉｌｔ角が２５°、エネルギーが５０ｋｅＶ、
ドーズ量が１Ｅ¹³ｃｍ^-2とされた条件下で第一のトレン
チ４の側壁及び底面に対して注入することが行われる
（図５参照）。

【００１９】そして、この際のイオン注入では、シリコ
ン基板１を回転させながら第一のトレンチ４の内部へと
不純物イオン１０を均等に注入することが実行されてお
り、レジストパターンを除去した後には第一のトレンチ
４の側壁に沿って第一の絶縁膜であるシリコン酸化膜か
らなるサイドウォールスペーサ５が形成されることにな
り（図２参照）、以下、実施の形態１と同様の工程が引
き続いて実行される。その結果、実施の形態２に係る製
造方法を採用した場合には、イオン注入に先立ってレジ
ストが塗布されるシリコン基板１の表面における段差は
第一のトレンチ４の深さのみに対応しており、最終的に
形成される第二のトレンチ６に比べて深さが十分に浅く
なっているため、レジスト膜厚の均一性が格段に向上す
ることになり、パターニング寸法及び形状の制御性が大
きく改善されていることになる。なお、以上の説明にお
いては、シリコン基板１がｐ型であるとしているが、ｐ
型に限定されることはなく、ｎ型であってもよいことは
勿論である。

【００２０】

【発明の効果】本発明の請求項１に係る半導体装置の製
造方法によれば、トレンチの内部に充填された絶縁膜の
表面がシリコン基板の表面より低い位置であっても、ト
レンチの上部に位置するコーナー領域は第一の絶縁膜に
よって被覆されているため、ゲート電極からゲート酸化
膜を介してシリコン基板の表面へと至る電界はコーナー
領域の上部から受ける電界が支配的であり、コーナー領
域の側部から受ける電界は非常に小さくなる。従って、
電界強度が増大することは起こらず、低いしきい値を有
する寄生のＭＯＳ型トランジスタが生じないため、設計
したデバイス特性が所望通り得られることになる。

【００２１】本発明の請求項２に係る半導体装置の製造
方法によれば、イオン注入に先立ってレジストが塗布さ
れる半導体基板の表面における段差は第一のトレンチの
深さに対応しており、最終的に形成される第二のトレン
チに比べて深さが十分に浅いものとなっているため、レ
ジスト膜厚の均一性が格段に向上することになり、パタ
ーニング寸法及び形状の制御性を大きく改善できる。そ
のため、これらの製造方法を採用した際には、トレンチ
分離法であるにも拘わらず、バラツキが少なくて特性の
良好な半導体装置を容易に得ることができるという効果
が得られることになる。

【図面の簡単な説明】

【図１】実施の形態１に係る半導体装置の製造方法を示
す第１の工程断面図である。

【図２】実施の形態１に係る半導体装置の製造方法を示
す第２の工程断面図である。

【図３】実施の形態１に係る半導体装置の製造方法を示
す第３の工程断面図である。

【図４】実施の形態１に係る半導体装置の製造方法を示
す第４の工程断面図である。

【図５】実施の形態２に係る半導体装置の製造方法を示
す工程断面図である。

【図６】従来の形態に係る半導体装置の製造方法を示す
第１の工程断面図である。

【図７】従来の形態に係る半導体装置の製造方法を示す
第２の工程断面図である。

【図８】従来の形態に係るトランジスタのゲート電圧対
ドレイン電流特性を示す説明図である。

【符号の説明】

１ シリコン基板（半導体基板） ４ 第一のトレンチ ５ サイドウォールスペーサ ６ 第二のトレンチ ７ 第二の絶縁膜

Claims (2)

【特許請求の範囲】
1. 【請求項１】 一導電型の半導体基板に第一のトレンチ
   を形成する工程と、第一のトレンチの側壁に沿って第一
   の絶縁膜からなるサイドウォールスペーサを形成する工
   程と、第一のトレンチの底面に第二のトレンチを形成す
   る工程と、第一及び第二のトレンチの内部に第二の絶縁
   膜を充填する工程とを含んでいることを特徴とする半導
   体装置の製造方法。
2. 【請求項２】 請求項１に記載した半導体装置の製造方
   法であって、一導電型の半導体基板に形成された第一の
   トレンチの側壁及び底面に不純物を注入する工程を含ん
   でいることを特徴とする半導体装置の製造方法。