ITMI20082117A1 - Metodo per eseguire un testing elettrico di dispositivi elettronici - Google Patents
Metodo per eseguire un testing elettrico di dispositivi elettroniciInfo
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Description
DESCRIZIONE
Campo di applicazione
La presente invenzione fa riferimento ad un metodo per eseguire un testing elettrico di dispositivi elettronici.
La presente invenzione fa altresì riferimento ad un sistema per eseguire il testing elettrico di dispositivi elettronici.
L’invenzione riguarda in particolare, ma non esclusivamente, un metodo di testing elettrico di dispositivi elettronici, del tipo comprendente almeno una fase di selezione elettrica di wafers scelta tra: ad esempio un testing di tipo Electrical Wafer Sort (EWS) oppure di tipo “Final Test†oppure ancora testing di dispositivi incapsulati “System in Package†(SiP), oppure ancora testing di tipo “Wafer Level Bum-In†(WLBI), eseguito in presenza di stress e al variare della temperatura, oppure ancora testing di sistemi elettronici complessi, e la descrizione che segue à ̈ fatta con riferimento a questo campo di applicazione con il solo scopo di semplificarne l'esposizione.
Arte nota
Come à ̈ ben noto, attualmente per eseguire un testing EWS su un dispositivo elettronico da testare o “Device Under Testing†(DUT), à ̈ necessario collegare elettricamente un’apparecchiatura di testing o tester, come un “Automatic Test Equipment†(ATE), con il wafer su cui sono presenti una pluralità di componenti elettronici da selezionare. In particolare, viene usata una “probe card†comprendente almeno una sonda o piu in generale una pluralità di sonde, che funge da interfaccia fra TATE e il wafer. La “probe card†à ̈ una scheda (“board†) comprendente un circuito stampato o “Printed Circuit Board†(PCB) e diverse decine (spesso anche diverse centinaia) di sonde che collegano elettricamente TATE con la maggior parte delle terminazioni elettriche o “pads†, del dispositivo da testare. Infatti, 1ATE comprende risorse di misura o di testing che vanno connesse con tutti i “pads†necessari per eseguire il testing, ed il numero di “pads†per eseguire il testing può essere minore o uguale al numero di “pads†presenti sul dispositivo. Le risorse di misura o di testing dellATE sono costituite ad esempio da alimentatori, generatori di segnale, strumenti di misura, strumenti di calcolo ed elaborazione, etc.. A titolo esemplificativo, nell’allegata figura 1 à ̈ mostrato un dispositivo DIJT 10, comprendente una pluralità di “pads†11 connessi con un ATE, non rappresentato in figura, tramite una pluralità di sonde 12 di una “probe card†, anch’essa non rappresentata in figura.
Questo tipo di metodologia viene adottata anche per eseguire, su un dispositivo elettronico DUT, un “Final Test†, per il quale uno o più “chips†si trovano incapsulati in un unico involucro “package†, che verrà connesso ad esempio ad un una pluralità di “pogo pins†di un “socket†affinché un ATE ne esegua il “Final Test†.
Analogamente, per testare un generico sistema elettronico complesso mediante l’uso di un ATE, le risorse di quest’ultimo vengono collegate ai circuiti del sistema elettronico da testare tramite “pads†, se si tratta di testare “chips†su wafer, o tramite “bumps†o “leads†, se i “chips†sono anche incapsulati in un “package†o se i “chips†sono su un wafer sul quale sono presenti i “bumps†(ad esempio creati sui “pads†), o, in generale, tramite opportuni connettori già presenti nei circuiti realizzati secondo l’arte nota.
Tuttavia, gli svantaggi di questo tipo di metodologia sono molteplici. In particolare, il testing di DUT complessi su wafer eseguito usando questo tipo di metodologia risulta notevolmente complicato in quanto à ̈ necessario eseguire più operazioni di testing e quindi occorre necessariamente contattare il wafer più volte.
Inoltre, l’uso di sonde che collegano TATE con il wafer comporta spesso il danneggiamento dei “pads†dei dispositivi selezionati, complicando il successivo l’assemblaggio dei dispositivi medesimi.
Per di più, eseguire il testing di più DUT connessi in parallelo richiede l’uso di “probe cards†con un numero molto elevato di sonde, aumentando i problemi di contattatura e, quindi, di continuità elettrica fra le sonde della “probe card†ed i “pads†del DUT e provocando anche problemi di perdita di resa elettrica. Va detto anche che il numero di risorse dell’ATE da usare aumenta in funzione del numero di “pads†da contattare sul DUT da testare e, conseguentemente, diminuisce il numero di DUT che si possono testare in parallelo, aumentando inevitabilmente i costi del testing.
È noto che un dispositivo DUT da testare può essere costituito da almeno un generico e comunque complesso dispositivo elettronico o da un’insieme di circuiti elettronici integrati incapsulati in un “package†, o “System in Package†(SiP), oppure ancora da un generico sistema elettronico comunque complesso. Inoltre, un dispositivo DUT può comprendere circuiti analogici e a radiofrequenza (RF), circuiti digitali e uno o piu tipi differenti di memorie. A titolo esemplificativo, nell’allegata figura 2 à ̈ rappresentato un generico dispositivo DUT 100 complesso comprendente un blocco di memoria 103 (ad esempio una memoria Flash), un blocco circuitale analogico 104, un blocco circuitale digitale 105 e un blocco circuitale RF 106. Un simile dispositivo viene in generale definito a segnale misto (mixed signal) in quanto sono presenti segnali sia analogici sia digitali ed anche dei segnali a radiofrequenza..
Attualmente, specialmente per DUT utilizzati nel settore automotive, l’esecuzione del testing di dispositivi DUT di questo tipo così complesso richiede due o più operazioni di testing e, quindi, l’uso di almeno due diversi tipi di ATE a differenti condizioni di temperatura. Di conseguenza, il processo di selezione elettrica viene notevolmente complicato. Infatti, per il testing di DUT complessi bisogna disporre di ATE di diverso tipo e dì costo elevato, oltre che risolvere problematiche di produzione dovute alla presenza di circuiti analogici ed RF nel DUT.
In particolare, come mostrato nell’allegata figura 3, per eseguire il testing del blocco digitale 105 à ̈ necessario usare un ATE 107 specifico per il testing digitale, che viene collegato ad una parte delle risorse del DUT stesso. Per tale testing vengono solitamente implementate tecniche di “scanning†, ovvero il dispositivo à ̈ provvisto di celle di scan al bordo del dispositivo per poter eseguire il boundary scanning (per i pins) e/o di celle di scan interne (per i nodi), connesse in serie a formare delle catene di scanning o “scan chains†.
Per il testing tramite “scan chains†servono opportuni software “Advanced Test Pattern Generator†(“ATPG†), che generano dei “test pattern†in ingresso al DUT. Questi pattern, detti “input test vectors†, vengono caricati serialmente lungo le catene per stimolare i circuiti interni del dispositivo. In risposta, vengono generati degli “output test vectors†, che vengono catturati dalle celle di scan e poi fomiti alTesterno per confrontarli con i risultati attesi di testing. Questa tecnica richiede dunque la disponibilità di costose e complesse risorse nell’ATE necessarie a memorizzare ed applicare gli “input test vectors†e ad operare poi un confronto con i risultati attesi.
Attualmente, una tecnica frequentemente usata ed efficace a tale scopo à ̈ la “scan compression†, che riduce di un fattore anche superiore a 10 il numero di “scan chains†che vanno connesse al tester digitale.
Alternativamente vengono anche usate tecniche di “boundary scanning†, basate su una opportuna architettura e regole di progetto descritte nello standard IEEE/ANSI 1149, che consente ai chip di avere una comune interfaccia ed un protocollo di collaudo che fornisce una soluzione standard.
II testing digitale può essere eseguito usando delle interfacce “Low Pin Count†(LPC) utili a ridurre il numero di pin da contattare per eseguire il testing. Tuttavia, le interfacce LPC usate per ridurre il numero di “pads†da contattare sono utili soltanto per il testing di DUT digitali o di DUT costituiti, per la maggior parte, da circuiti digitali. Conseguentemente, per consentire l’uso di tali interfacce dì testing di tipo LPC à ̈ necessario introdurre, nel dispositivo, dei circuiti dedicati, che, in maniera svantaggiosa, occupano una certa area del dispositivo.
Per eseguire il testing di circuiti digitali sono note anche delle tecniche di tipo “Built In Self Test†(BIST) che prevedono che dei circuiti di test BIST si trovino integrati all’interno del dispositivo e possano testarlo, dato che questi circuiti aggiungono delle risorse di testing all’interno del DUT, svincolandosi per quanto più à ̈ possibile dall’ATE. In tal senso, ad esempio nel caso dei circuiti digitali, gli “input test vectors†vengono generati airintemo del DUT, in modo tale che il testing avvenga internamente ad esso e un dato blocco circuitale testi se stesso. In particolare, sugli ingressi del DUT vengono generati dai circuiti BIST degli opportuni segnali, ad esempio tramite dei circuiti “Linear Feedback Shift Register†(LFSR), mentre le uscite vengono combinate in un dato, detto “signature†o “firma†. Il blocco circuitale da testare risulta privo di fallimenti se le uscite producono la “firma†attesa. Lo svantaggio della struttura creata dai circuiti BIST à ̈ la non appropriata performance in termini di copertura dei fallimenti nel caso di un generico circuito che può essere non completamente digitale.
Invece, come mostra l’allegata figura 4, per eseguire il testing del blocco di memoria 103 viene usato un ATE 108 specifico per il testing di memoria, collegandolo ad una parte del DUT stesso. In particolare, per il testing dei circuiti di memoria del DUT vengono attualmente usate tecniche di “Memory BIST†o altre tecniche di testing basate sulla specifico tipo di memoria e sulla fisica dell’elemento base di memoria, si pensi in tal senso alle memorie Flash. Anche in questo caso sono in uso interfacce LPC che riducono il numero di pin da contattare per eseguire il testing. Più in dettaglio, con la tecnica “Flash Memory BIST†, il chip può essere testato internamente tramite un “Core†o un microcontrollore che può essere predisposto per eseguire un codice firmware (FW), il quale viene inviato dall’ATE al chip tramite un’interfaccia dedicata LPC. I vantaggi di tale tecnica sono la possibilità di semplificare TATE con un aumento del parallelismo di testing e la notevole riduzione dei costi del testing stesso. Tuttavia, svantaggiosamente, per eseguire il testing di memorie non volatili (NVM), ad esempio di tipo Flash, à ̈ necessario eseguire due flussi di testing, in quanto va eseguito anche il test di ritenzione delle celle di memoria “Floating Gate Avalance Metal Oxide Semiconductor†(FAMOS).
È possibile anche eseguire il testing di circuiti digitali e di circuiti di memoria con uno stesso ATE. Infatti, come à ̈ evidente dall’allegata figura 5, viene usato un ATE 109 specifico per il testing del blocco digitale 105 e del blocco memoria 103, collegando una parte del DUT 100, in particolare i blocchi digitale e di memoria, alle risorse dell’ATE 109. In particolare, tale tipo di testing viene eseguito usando alcune delle tecniche precedentemente descritte.
Analogamente, per eseguire il testing di circuiti digitali ed analogici viene usato un ATE 110 specifico per il testing di circuiti a segnale misto, ovvero sia segnali analogici sia digitali, collegando una parte del DUT 100, in particolare i blocchi digitale e analogico, alle risorse dell’ATE 110, come mostra l’allegata figura 6. Per tale tipo di testing a segnale misto, solitamente vengono utilizzati circuiti dedicati e metodologie di testing specifiche, che a volte si possono avvalere delle cosiddette “Intellectual Property†(IPs), in funzione dello specifico circuito da collaudare. Tali IP sono costituite da particolari circuiti in grado di eseguire un testing che in genere à ̈ di tipo BIST. Tuttavia, uno svantaggio di questo tipo di testing à ̈ che gli ATE a segnale misto hanno un costo che à ̈ in genere molto elevato e comunque superiore rispetto agli altri tipi di ATE.
Invece, per il testing dei circuiti a radio-frequenza (RF) deve essere utilizzato un ATE 111 specifico, collegando una parte del DUT, in particolare i circuiti a radio-frequenza, alle risorse delPATE 111, come mostrato nell’allegata figura 7. L’esecuzione di tale tipo di testing presenta, tuttavia, diversi problemi. È noto, infatti, che per i DUT che hanno al loro interno dei circuiti di tipo analogico e/o RF, à ̈ molto difficile ridurre il numero di risorse da contattare, e solitamente à ̈ necessario collegare il DUT con tutte le risorse dell’ATE che si riferiscono a tali circuiti. Conseguentemente, gli ATE utilizzati sono notevolmente complessi e di elevato costo. Inoltre, la presenza di circuiti analogici ed RF nel DUT rende difficile il testing a causa dei vari fenomeni parassiti presenti nella catena di misura elettrica fra il DUT e gli strumenti interni all’ATE,
Come mostrato nell’allegata figura 8, à ̈ noto anche che à ̈ possibile eseguire insieme il testing dei circuiti digitali, analogici ed RF utilizzando un ATE 112 specifico per il testing di circuiti a segnale misto che presenta al suo interno anche strumenti specifici per il testing RF, collegando una parte del DUT, in particolare i blocchi analogico 104, digitale 105 ed RF 106, alle risorse dell’ATE. Per eseguire tale tipo di testing vengono solitamente usati specifici IP e le tecniche discusse in precedenza.
In generale, quindi, ogni DUT richiede un particolare processo di selezione elettrica o testing. Quindi, trovare un approccio standard al testing, tale da ridurre il numero di ATE di diverso tipo da usare per il testing e, conseguentemente, i costi, la complessità dei flussi di testing e del processo produttivo in generale, à ̈ un problema di notevole entità .
Una soluzione nota per ridurre il costo del testing di chip principalmente digitali con alcuni circuiti analogici à ̈ quella descritta nell’articolo “Reducting Test Cost Through thà ̈ use of Digital Testers for Analog Tests†, presentato da IBM alla conferenza IEEE - ITC 2005. In tale articolo, invece di utilizzare ATE a segnale misto aventi costi elevati si à ̈ scelta una soluzione alternativa che consiste nelTusare ATE digitali, disponibili a basso costo, aggiungendo, tra l’ATE digitale e il DUT, una scheda di interfacciamento “Device Interface Board†(DIB) specifica, avente le risorse necessarie al testing dei circuiti analogici. L’allegata figura 9 mostra FATE digitale 107, del tipo mostrato in figura 3, connesso ad una scheda DIB 113 che comunica con due dispositivi DUT 200, facendo, appunto, da interfaccia tra FATE e i due DUT. Piu in dettaglio, l’allegata figura 10 mostra FATE digitale 107 collegato alla scheda DIB 113, interfacciata ai DUT 200 su wafer tramite una “probe card†114.
Tuttavia, la soluzione descritta nell’articolo summenzionato à ̈ efficace per DUT a segnale misto con un basso contenuto di circuiti analogici, mentre risulta difficilmente applicabile a DUT a segnale misto con una cospicua parte analogica, in quanto, in tal caso, la scheda DIB diventerebbe molto complessa e costosa. Inoltre, la scheda DIB descritta à ̈ un’interfaccia dedicata allo specifico DUT, non riutilizzabile in generale per altri tipi di DUT.
Il problema tecnico che sta alla base della presente invenzione à ̈ quello di escogitare un metodo dì testing elettrico di dispositivi elettronici, avente caratteristiche strutturali e funzionali tali da ridurre i costi del testing superando le limitazioni e/o gli inconvenienti che tuttora limitano le metodologie di testing secondo l'arte nota.
Sommario dell'invenzione
L'idea di soluzione che sta alla base della presente invenzione à ̈ quella di realizzare un metodo di testing elettrico di un dispositivo elettronico, comprendente un sistema avanzato di auto-testing integrato “Advanced Low Pin Count BIST†(ALB). Il sistema ALB comprende una pluralità di circuiti “Built-In Self Test†(BIST) e un’interfaccia digitale “Low Pin Count†(LPC) standard, atta a collegare il DUT ad un ATE digitale. L’ATE digitale à ̈ strutturato per inviare segnali di comando e istruzioni software al DUT, che esegue internamente tali comandi e istruzioni ed invia all’ATE stesso dei messaggi di risposta comprendenti misure, dati rappresentanti codici d’errore e altre informazioni relative ad eventuali fallimenti.
Sulla base di tale idea di soluzione il problema tecnico à ̈ risolto da un metodo per eseguire un testing elettrico di dispositivi elettronici DUT, del tipo comprendente le fasi di:
connettere almeno un dispositivo elettronico DUT ad un’apparecchiatura automatica di testing ATE adatta ad eseguire il testing di circuiti digitali o di memorie oppure di circuiti digitali e di memorie;
- inviare tramite detta apparecchiatura ATE segnali di comando per il testing elettrico a detto dispositivo elettronico DUT;
detto metodo essendo caratterizzato dal fatto di comprendere ulteriormente le fasi di:
eseguire il testing elettrico di detto dispositivo elettronico DUT tramite almeno un sistema avanzato di auto-testing supervisionato di tipo “Advanced Low Pin Count BIST†o sistema ALB incorporato in detto dispositivo elettronico DUT, detto sistema ALB interfacciandosi digitalmente con detta apparecchiatura ATE tramite un canale di comunicazione digitale dedicato e comprendente un limitato numero di linee di comunicazione o di collegamento strettamente preposte allo scambio delle informazioni di auto-testing; e
inviare da detto dispositivo elettronico DUT a detta apparecchiatura ATE messaggi di replica contenenti misure, informazioni di fallimento e dati in risposta a detti segnali di comando e tramite detto canale di comunicazione digitale.
Vantaggiosamente, dette linee di comunicazione o di collegamento sono scelte nel gruppo costituito da:
linee cablate;
linee “wireless†;
- linee in parte cablate ed in parte “wireless†.
Opportunamente, dette linee di comunicazione o di collegamento sono una pluralità delle linee interne a detto dispositivo elettronico DUT, ed eventualmente trasmettono e ricevono dati scelti nel gruppo costituito da:
- dati a 4 bit (nibbles);
dati a 8bit (bytes);
dati a 16 bit (words),
dette linee di comunicazione sono porte di ingresso e di uscita interne a detto dispositivo elettronico DUT.
Ulteriormente, il metodo secondo l’invenzione comprende altresì una fase scelta tra:
una fase di generazione di un segnale di clock internamente a detto dispositivo elettronico DUT per stabilire il sincronismo tra detto dispositivo elettronico DUT e detta apparecchiatura ATE; e
una fase di trasmissione tramite dette linee di comunicazione a detta apparecchiatura ATE di dati analogici relativi a misure eseguite internamente a detto dispositivo elettronico DUT, detti dati analogici essendo stati precedentemente convertiti in dati digitali tramite un convertitore analogico digitale interno a detto dispositivo elettronico DUT.
Vantaggiosamente secondo l’invenzione, la fase di eseguire il testing elettrico à ̈ eseguita da almeno un circuito strutturato per eseguire il testing ed integrato in detto dispositivo elettronico DUT oppure utilizzando un primo circuito presente in detto dispositivo DUT funzionalmente simile a detto circuito strutturato per eseguire il testing congiuntamente ad un secondo circuito di testing integrato in detto dispositivo DUT, detti primo e secondo circuito svolgendo congiuntamente la stessa funzione di detto circuito strutturato.
II metodo secondo l’invenzione comprende altresì una fase scelta tra:
una fase di attivazione di detto primo circuito in modalità “user mode†; e
una fase di attivazione di detto secondo circuito in modalità “test mode†eseguita tramite un sistema scelto nel gruppo costituito da:
almeno una linea digitale di controllo
almeno un flip flop.
Vantaggiosamente secondo l’invenzione, il metodo si utilizza per un dispositivo elettronico DUT su wafer, oppure su un dispositivo elettronico DUT incapsulato in un package, od anche su un dispositivo elettronico DUT comprendente almeno un dispositivo MEMS.
Ulteriormente vantaggiosamente, detta fase di eseguire il testing elettrico di detto dispositivo elettronico DUT comprende eseguire il testing di un insieme o sottoinsieme di:
almeno un blocco circuitale analogico,
almeno un blocco circuitale digitale,
almeno un blocco circuitale a radio-frequenza,
almeno un blocco circuitale di memoria,
almeno un blocco circuitale a segnali misti,
almeno un dispositivo MEMS;
almeno un blocco circuitale differente da quelli precedentemente citati,
detti blocchi essendo compresi in detto dispositivo elettronico DUT,
Detta fase di eseguire il testing elettrico può altresì comprendere le fasi di:
eseguire eventualmente un test di continuità per verificare il corretto funzionamento di dette linee cablate di comunicazione o di collegamento fra detto dispositivo elettronico DUT e una restante parte del sistema di testing;
eseguire eventualmente un test di rice-trasmissione per verificare il corretto funzionamento di linee “wireless†di comunicazione o di collegamento fra detto dispositivo elettronico DUT e una restante parte di detto sistema di testing;
eseguire dei test parametrici per misurare almeno un parametro fra una tensione o una corrente di detto dispositivo elettronico DUT;
eseguire in successione, in contemporanea, oppure in parte in successione ed in parte in contemporanea, il testing di un insieme o un sottoinsieme di:
- almeno un blocco circuitale digitale,
- almeno un blocco circuitale di memoria,
- almeno un blocco circuitale analogico,
- almeno un blocco circuitale a segnali misti
- almeno un blocco circuitale a radio-frequenza;
- almeno un dispositivo MEMS;
- almeno un blocco circuitale differente da quelli precedentemente citati
in una qualsiasi sequenza, con eventuali ripetizioni.
eseguire dei test relativi al funzionamento di detto dispositivo elettronico DUT.
Vantaggiosamente, detta fase di eseguire il testing elettrico può altresì comprendere eseguire il testing in presenza di stress ed al variare della temperatura, del tipo “Wafer Level Burn-In†(WLBI).
Vantaggiosamente, almeno uno di detti test viene eseguito in parte internamente ed in parte esternamente a detto dispositivo elettronico DUT, eventualmente elaborando dati tramite risorse hardware e/o software di detta apparecchiatura ATE.
II problema tecnico à ̈ altresì risolto da un dispositivo elettronico da testare elettricamente DUT e del tipo suscettibile di essere connesso ad un’apparecchiatura automatica di testing o apparecchiatura ATE adatta ad eseguire il testing di circuiti digitali o di memorie o di circuiti digitali e di memorie, detta apparecchiatura ATE essendo atta ad inviare segnali di comando per il testing elettrico a detto dispositivo elettronico DUT, il dispositivo essendo caratterizzato dal fatto di comprendere almeno un sistema avanzato di auto-testing “Advanced Low Pin Count BIST†o sistema ALB atto ad interfacciarsi digitalmente con detta apparecchiatura ATE tramite un canale di comunicazione digitale dedicato e comprendente un limitato numero di linee di comunicazione o di collegamento per inviare a detta apparecchiatura ATE eventuali messaggi di replica contenenti misure, informazioni di fallimento e dati in risposta a detti segnali di comando e tramite detto canale di comunicazione digitale.
Vantaggiosamente, detta apparecchiatura ATE Ã ̈ digitale.
Ulteriormente vantaggiosamente, il dispositivo secondo l’invenzione comprende un insieme o un sottoinsieme di
almeno un blocco circuitale digitale, almeno un blocco circuitale di memoria,
- almeno un blocco circuitale a radio-frequenza, almeno un dispositivo MEMS;
almeno un blocco circuitale analogico;
almeno un blocco circuitale a segnali misti; almeno un’interfaccia elettromagnetica;
- almeno un’interfaccia optoelettronica;
almeno un blocco circuitale differente da quelli precedentemente citati.
Ulteriormente, il sistema ALB comprende:
una pluralità di circuiti “Built in Self Test†comprendente un insieme o un sottoinsieme di:
almeno un circuito per il testing di detto almeno un blocco circuitale analogico;
almeno un circuito per il testing di detto almeno un blocco circuitale digitale;
almeno un circuito per il testing di detto almeno un blocco circuitale a radio-frequenza;
almeno un circuito per il testing di detto almeno un blocco circuitale di memoria;
almeno un circuito per il testing di detto almeno un blocco circuitale a segnali misti;
almeno un circuito per il testing di detto almeno un dispositivo MEMS;
almeno un circuito per il testing di detto almeno un blocco circuitale differente da quelli precedentemente citati;
- almeno un blocco circuitale di interfaccia digitale, atto a collegare detto dispositivo elettronico DUT a detta apparecchiatura ATE.
Detto blocco circuitale di interfaccia digitale (16) comprende almeno una tra le seguenti interfacce:
- una interfaccia digitale di tipo “Low Pin Count†;
una interfaccia digitale di tipo seriale;
una interfaccia digitale di tipo JTAG.
Ulteriormente detto blocco circuitale di interfaccia digitale può comprendere un insieme o sottoinsieme di:
- almeno una linea di comunicazione cablata;
almeno una linea di comunicazione “wireless†;
almeno una linea di comunicazione cablata ed almeno una linea di comunicazione “wirelessâ€
almeno una linea di comunicazione differente da quelle precedentemente citate.
Ulteriormente detto blocco circuitale di interfaccia digitale può eventualmente comprendere almeno una linea “wireless†costituita da un’interfaccia elettromagnetica o optoelettronica comprendente un insieme o un sottoinsieme di:
- almeno un circuito di ricezione
almeno un circuito di trasmissione
almeno un’antenna
almeno un dispositivo optoelettronico
e detta interfaccia elettromagnetica o optoelettronica à ̈ atta a scambiare informazioni con un’altra interfaccia elettromagnetica o optoelettronica collegata a detta apparecchiatura ATE,
Vantaggiosamente, detto sistema ALB comprende almeno un circuito controllore interconnesso tra detto almeno un blocco circuitale di interfaccia digitale e detta pluralità di circuiti “Built in Self Test†, detto circuito controllore essendo atto a super visionare detto dispositivo elettronico DUT diarante una fase di testing.
Ulteriormente, detto circuito controllore comprende uno tra: una macchina a stati;
un micro-controllore ed eventualmente una memoria ad esso collegata; o
un “Core†di elaborazione ed eventualmente una memoria ad esso collegata,
detta memoria essendo dedicata o già presente in detto sistema ALB (15).
Ulteriormente:
detta memoria contiene detti segnali di comando,
detti segnali di comando sono eseguiti da detto “Core†e da detta pluralità di circuiti “Built In Self Test†,
detti circuiti BIST sono atti a restituire a detta apparecchiatura ATE il risultato dì detta fase di testing con i dettagli del testing stesso,
detti dettagli possono essere trasformati in formato digitale.
Vantaggiosamente, detto sistema ALB può essere un sistema firmware modificabile tramite un codice software e detto almeno un blocco circuitale a segnali misti può comprendere almeno un circuito ADC eventualmente di tipo ΣΔ o almeno un PLL.
Ulteriormente vantaggiosamente, detto dispositivo elettronico DUT può essere incapsulato in un package.
Vantaggiosamente, il dispositivo secondo l’invenzione può altresì comprendere:
almeno un primo dispositivo elettronico DUT ed
almeno un secondo dispositivo elettronico DUT
comprendenti ciascuno almeno un sistema avanzato di autotesting “Advanced Low Pin Count BIST†o sistema ALB,
detti almeno un primo e un secondo dispositivo DUT essendo essi connessi ad una rete circuitale interna a detto dispositivo elettronico DUT atta a collegarlo ad una apparecchiatura ATE.
Ulteriormente, detta apparecchiatura ATE Ã ̈ digitale e detta rete circuitale interna di collegamento comprende ulteriormente almeno un terzo dispositivo DUT comprendente a sua volta un sistema ALB, detto almeno un terzo dispositivo DUT fungendo da supervisore di detto dispositivo elettronico DUT.
Ulteriormente, il dispositivo secondo l’invenzione può comprendere ulteriormente almeno un DAC (Digital to Analog Converter) per creare almeno un segnale analogico necessario internamente a detto DUT per il testing, a partire da una sequenza di informazioni digitali inviate da detta apparecchiatura ATE.
Ulteriori caratteristiche e i vantaggi del metodo e del dispositivo secondo l’invenzione risulteranno dalla descrizione, fatta qui di seguito, di un suo esempio di realizzazione dato a titolo indicativo e non limitativo con riferimento ai disegni allegati.
Breve descrizione dei disegni
In tali disegni:
- la figura 1 mostra una vista dall’alto di un dispositivo DUT da testare tramite una “probe card†, secondo l’arte nota;
- la figura 2 mostra una rappresentazione schematica dall’alto di un dispositivo DUT complesso, secondo l’arte nota;
- la figura 3 mostra una rappresentazione schematica dall’alto del dispositivo DUT complesso collegato ad un ATE digitale, secondo l’arte nota;
- la figura 4 mostra una rappresentazione schematica dall’alto del dispositivo DUT complesso collegato ad un ATE specifico per il testing di memorie, secondo l’arte nota;
- la figura 5 mostra una rappresentazione schematica dall’alto del dispositivo DUT complesso collegato ad un ATE specifico per il testing digitale e di memorie, secondo l’arte nota;
- la figura 6 mostra una rappresentazione schematica dall’alto del dispositivo DUT complesso collegato ad un ATE specifico per il testing di circuiti a segnale misto, secondo l’arte nota;
- la figura 7 mostra una rappresentazione schematica dall’alto del dispositivo DUT complesso collegato ad un ATE specifico per il testing di circuiti a radio-frequenza, secondo l’arte nota;
- la figura 8 mostra una rappresentazione schematica dall’alto del dispositivo DUT complesso collegato ad un ATE specifico per il testing di circuiti a segnale misto e a radio-frequenza, secondo l’arte nota;
- la figura 9 mostra una rappresentazione schematica di un ATE digitale connesso, tramite un’interfaccia DIB, ad un primo dispositivo DUT e ad un secondo dispositivo DUT, secondo l’arte nota;
- la figura 10 mostra una rappresentazione schematica di un ATE digitale collegato ad una scheda DIB interfacciata ad un dispositivo DUT tramite una “probe card†, secondo l’arte nota;
- la figura 1 1 mostra una rappresentazione schematica di un ATE digitale collegato, tramite una “probe card†, ad un dispositivo DUT comprendente un sistema ALB, secondo l’invenzione;
- la figura 12 mostra una rappresentazione schematica dall’alto di un ATE digitale collegato ad un generico dispositivo DUT comprendente un sistema ALB, secondo l’invenzione;
- la figura 13 mostra una rappresentazione schematica dairalto di un dispositivo DUT complesso comprendente un sistema ALB, secondo un primo aspetto dell’invenzione;
- la figura 14 mostra una rappresentazione schematica dall’alto di un dispositivo DUT complesso comprendente un sistema ALB, secondo un secondo aspetto deirinvenzione;
- la figura 15 mostra una rappresentazione schematica dall’alto di un dispositivo DUT con sistema ALB, comprendente un Test Controller, secondo un terzo aspetto dell’invenzione;
- la figura 16 mostra una rappresentazione schematica di maggior dettaglio del Test Controller, secondo un terzo aspetto deirinvenzione;
- la figura 17 mostra lo schema di un primo flusso di testing applicabile ad un DUT su wafer, secondo l’invenzione;
- la figura 18 mostra lo schema di un secondo flusso di testing applicabile ad un DUT su wafer, secondo l’invenzione;
- la figura 19 mostra lo schema di un terzo flusso di testing applicabile ad un DUT su wafer, secondo l’invenzione;
- la figura 20 mostra una rappresentazione schematica di un ATE digitale collegato ad un dispositivo DUT complesso comprendente un primo DUT con sistema ALB e un secondo DUT con sistema ALB, secondo un quarto aspetto dell’invenzione;
- la figura 21 mostra una rappresentazione schematica di un ATE digitale collegato ad un dispositivo DUT complesso, comprendente un primo DUT e un secondo DUT con sistema ALB, connessi ad un terzo dispositivo DUT supervisore, secondo un quinto aspetto dell 'invenzione
- la figura 22 mostra una rappresentazione schematica di maggior dettaglio del Test Controller, secondo un terzo aspetto di una variante di un dispositivo DUT con sistema ALB secondo l’invenzione.
Descrizione dettagliata
Con riferimento a tali figure, vengono ora descritte le fasi di un metodo di testing elettrico di dispositivi elettronici secondo la presente invenzione. In particolare, come sarà chiaro nel seguito della descrizione, la presente invenzione descrive un metodo di testing supervisionato.
In particolare, la figura 1 1 mostra una rappresentazione schematica di un ATE 7 digitale collegato, tramite una “probe card†14, ad un dispositivo DUT 1 comprendente un sistema avanzato di autotesting “Advanced Low Pin Count BIST†(ALB) secondo l’invenzione . Più dettagliatamente, la figura 12 mostra una rappresentazione schematica dall’alto dell’ATE digitale 7 collegato al dispositivo DUT 1 in cui si trova integrato un sistema ALB 15, a sua volta comprendente un’interfaccia digitale 16 atta a creare, tra il DUT 1 e TATE digitale 7, un canale di comunicazione principalmente digitale ChD che, vantaggiosamente, può comprendere molteplici linee di comunicazione cablate o “wireless†o in parte cablate ed in parte “wireless†.
Vantaggiosamente, almeno una linea di comunicazione cablata può essere anche eventualmente connessa alla linea di misura “Precision Measurement Unit†(PMU), normalmente presente neìl’ATE digitale 7, che può essere utilizzata per effettuare anche misure e tarature di tipo analogico, che vengono quindi eseguite dalla strumentazione analogica dell’ATE digitale 7 nel DUT 1.
Nella sua forma più generale, il metodo per eseguire un testing elettrico di dispositivi elettronici DUT 1 secondo l’invenzione comprende le fasi di:
- connettere almeno un DUT 1 ad un’apparecchiatura automatica di testing ATE 7 adatta ad eseguire il testing di circuiti digitali o di memorie oppure di circuiti digitali e di memorie; e
- inviare tramite TATE 7 segnali di comando per il testing elettrico al DUT 1.
Vantaggiosamente il metodo comprende ulteriormente le fasi di:
- eseguire il testing elettrico del DUT 1 tramite almeno un sistema avanzato di auto-testing supervisionato di tipo “Advanced Low Pin Count BIST†o sistema ALB 15 incorporato in esso ed interfacciato digitalmente con TATE 7 tramite un canale di comunicazione digitale dedicato ChD e comprendente un limitato numero di linee di comunicazione o di collegamento strettamente preposte allo scambio delle informazioni di auto-testing; e
- inviare dal DUT 1 all’ATE 7 messaggi di replica contenenti misure, informazioni di fallimento e dati in risposta ai segnali di comando tramite il canale di comunicazione digitale ChD.
E’ opportuno notare che questa metodologia di comunicazione si applica vantaggiosamente a qualunque tipo di dispositivo DUT.
Vantaggiosamente, questa metodologia di comunicazione si applica anche nel caso in cui venga utilizzato un ATE per il testing di memorie.
Ulteriormente vantaggiosamente, questa metodologia di comunicazione si applica nel caso in cui venga utilizzato un ATE per il testing simultaneo di circuiti digitali e di memorie.
Vantaggiosamente, l’interfaccia digitale 16 può essere di tipo seriale o JTAG.
Vantaggiosamente, l’interfaccia digitale 16 può comprendere uno o più bus con linee dati e/o di controllo e/o di sincronismo.
Vantaggiosamente, almeno un segnale di clock, può essere eventualmente generato internamente al DUT 1, utilizzando ad esempio un circuito anello ad aggancio di fase “Phase Locked Loop†(PLL) interno al DUT 1, che può essere utile a stabilire il sincronismo fra il DUT 1 e LATE 7.
Vantaggiosamente, i bus utilizzati per la comunicazione possono essere alcuni bus interni al dispositivo DUT 1 e trasmettere e ricevere dati a nibbles (4 bit) oppure a bytes (8bit) oppure a words (16 bit).
Vantaggiosamente, alcune porte di ingresso e di uscita interne al DUT 1 possono essere usate come linee di comunicazione.
La comunica zione digitale tra il DUT 1 e TATE 7 avviene utilizzando un numero minimo di linee del canale digitale ChD e, conseguentemente, l’interfaccia creata risulta di tipo LPC, ovvero utilizza un sottoinsieme estremamente ridotto di collegamenti messi a disposizione dal DUT 1, che vengono collegati alle risorse dell’ATE 7.
Pertanto, tramite il sistema ALB 15 avviene uno scambio di messaggi tra l’ATE 7 ed il DUT 1. In particolare, PATÉ 7 invia al DUT 1 dei comandi e del codice software SW o firmware FW, che viene eseguito internamente dal DUT 1, il quale risponde all’ATE 7 inviando un opportuno codice di fallimento o di errore comprendente anche dettagli del fallimento, ad esempio misure fatte internamente, “bitmap†(per le memorie), “signatures†o “firme†derivanti dallo scanning dei circuiti digitali, o altri tipi di dati ed informazioni.
Ad esempio, delle misure fatte internamente al DUT 1 possono essere inviate all’ATE 7 riutilizzando una o più linee di collegamento del canale digitale ChD in modo che fungano a loro volta da canale analogico e facendo, poi, acquisire tali dati analogici dall’ATE digitale 7 tramite una propria linea di misura.
Vantaggiosamente, misure fatte internamente al DUT 1 vengono inviate all’ATE 7 dopo averle digitalizzate tramite almeno un convertitore analogico digitale (ADC) già realizzato internamente al DUT 1 riducendo l’area necessaria per i circuiti di testing, o alternativamente integrando nel chip almeno un ADC dedicato.
Vantaggiosamente, almeno un segnale analogico necessario internamente al DUT 1 per il testing, viene creato a partire da una sequenza di informazioni digitali inviati dall’ATE 7 ad almeno un convertitore digitale analogico (DAC) interno al DUT 1 riducendo l’area necessaria per i circuiti di testing, o alternativamente integrando nel DUT 1 un DAC dedicato.
Vantaggiosamente, un qualunque circuito A utile al testing viene appositamente integrato nel DUT 1 se non già presente nel DUT stesso.
Vantaggiosamente, se un circuito A molto simile ad un circuito B necessario al testing à ̈ già presente nel DUT 1, vengono integrati nel DUT 1 altri circuiti addizionali C, tali che, nelTesecuzione del testing, il circuito A e il circuito C svolgano congiuntamente le stesse funzioni del circuito B. Inoltre, le funzioni del circuito C possono essere attivate tramite un opportuno sistema, ad esempio da una linea digitale di controllo, oppure tramite la programmazione di un flip flop, che attiva il funzionamento “test mode†del sistema o dello specifico circuito. Pertanto, il circuito A viene utilizzato ad esempio in funzionamento “user mode†, mentre il circuito B, ottenuto utilizzando i circuiti A e C, viene utilizzato ad esempio in funzionamento “test mode†.
Analogamente, per minimizzare l’eccesso di area dovuto alTin traduzione nel DUT 1 di circuiti Built-In Self Test (BIST) e di altri circuiti addizionali à ̈ necessario riutilizzare, modificandoli opportunamente, i circuiti già presenti nel DUT stesso. Per tale scopo, il sistema ALB 15 comprende, oltre aH’interfaccia digitale 16, anche circuiti BIST specifici, i cosiddetti IPs, dedicati al testing di blocchi circuitali di tipo analogico, digitale, a radio-frequenza e di memoria, o una qualunque loro combinazione, che possono essere compresi in un generico dispositivo DUT 1. A titolo puramente esemplificativo, in figura 13 à ̈ schematizzato un dispositivo DUT 1 complesso comprendente blocchi circuitali di vario tipo e con un sistema integrato ALB 15, comprendente un’interfaccia digitale 16 utile a creare il canale di comunicazione ChD con un ATE digitale (non rappresentato in figura). In particolare, il DUT 1 comprende un blocco circuitale analogico 17, un blocco circuitale digitale 18, un blocco circuitale RF 19 e un blocco circuitale di memoria 20. Inoltre, il sistema ALB 15 comprende, oltre all’interfaccia digitale 16, una pluralità di IPs specifici per il testing dei diversi blocchi circuitali presenti nel DUT 1. In particolare, come risulta evidente dalia figura 13, il sistema ALB 15 comprende IPs analogici 21, IPs digitali 22, IPs RF 23 e IPs di memoria 24.
In un secondo aspetto dell’invenzione, il metodo si applica anche a dispositivi o sistemi complessi DUT, sempre indicati con 1, comprendenti blocchi circuitali misti, ovvero in parte digitali e in parte analogici, o in parte RF, o in parte di memoria o in parte altri tipi di circuiti. In figura 14 à ̈ mostrato un DUT 1 comprendente un sistema ALB 15, integrato nel dispositivo DUT, dei blocchi circuitali analogico 17, digitale 18, RF 19 e di memoria 20, e una pluralità di circuiti misti, come, ad esempio, il circuito ADC ΣΔ 25 che à ̈ in parte analogico e in parte digitale. In tal caso, il sistema ALB 15 comprende, oltre ad un’interfaccia digitale 16 ed IPs analogici 21, digitali 22, RF 23 e di memoria 24, anche degli IPs, non rappresentati in figura, per il testing del circuito ADC ΣΔ 25 e di altri circuiti misti, come ad esempio un PLL.
Vantaggiosamente, i circuiti puramente digitali possono essere testati usando la tecnica di scan compression.
In un terzo aspetto dell’invenzione, il metodo si applica anche a dispositivi o sistemi complessi DUT nei quali il sistema ALB 15 comprende, oltre all’interfaccia digitale 16 e ai circuiti IPs, un circuito contiollore del testing del DUT stesso. Come mostrato in figura 15, un sistema ALB 15 integrato nel dispositivo DUT, sempre indicato con 1, comprende un’interfaccia digitale 16, una pluralità di IPs, comprendente IPs analogici 21, IPs digitali 22, IPs RF 23, IPs di memoria 24, IPs misti 26, ed un circuito controllore di test o “Test Controller†27 interconnesso tra Tinterfaccia digitale 16 e la pluralità di IPs, il “Test Controller†27 fungendo da supervisore (“master†) di detta pluralità di IPs durante il testing.
Vantaggiosamente, il Test Controller 27 può essere una macchina a stati o alternativamente un sistema complesso comprendente un micro-controllore dedicato al sistema ALB 15 o già presente nel DUT 1 e riutilizzabile per il sistema ALB 15, o alternativamente, come mostrato in figura 16, un “Core†di elaborazione 28, ad esempio un micro-processore, collegato ad una memoria 29 dedicata al sistema ALB 15 o già presente nel DUT 1 e riutilizzabile per il sistema ALB 15. La memoria 29 contiene le “routines†software inviate da un ATE digitale, non rappresentato in figura, che vengono poi eseguite dal “Core†28 e dagli IPs presenti nel sistema ALB 15 per effettuare il testing del DUT 1. Tali IPs vengono attivati e coordinati dal Test Controller 27 e restituiscono ad esso dei dati come il risultato del testing, eventuali misure e dettagli dei fallimenti. Tali dati possono essere poi eventualmente trasformati in formato digitale tramite dei circuiti di conversione, quale almeno un ADC presente ad esempio nel DUT 1, o, alternativamente tramite la linea di misura dell’ATE digitale o alternativamente ancora usando altre tecniche note di conversione.
Vantaggiosamente, secondo l’invenzione, il sistema ALB 15 può essere un sistema firmware, ovvero un sistema hardware personalizzabile con un software, e quindi il sistema ALB 15 viene ad essere un sistema altamente flessibile e modificabile tramite un codice software, ad esempio inviato dalTATE digitale 7 al DUT 1..
Vantaggiosamente il metodo secondo l’invenzione consente di modificare facilmente un singolo test, eseguito in parte o completamente nel DUT 1, così come l’intero o una parte del flusso di testing del DUT stesso. Tale flusso di testing comprende un certo numero di test che possono essere eseguiti in parte in successione l’uno con l’altro, ed in parte contemporaneamente l’uno con l’altro.
Ulteriormente vantaggiosamente, tali modifiche non richiedono cambiamenti hardware del DUT 1 dato che il sistema ALB 15 Ã ̈ un sistema firmware.
A titolo puramente esemplificativo, in figura 17 à ̈ schematizzato un primo flusso di testing applicabile a DUT su wafer del tipo precedentemente descritti, secondo il metodo dell’invenzione. Secondo questo primo flusso di testing, viene prima eseguito, sul DUT 1, un test di continuità (del contatto sonde - pads); seguono i test parametrici eseguiti dal tester digitale o da un BIST interno; si prosegue, poi, con il testing dei circuiti puramente digitali, anche atti a verificare il funzionamento del Test Controller 27 del sistema ALB 15, e delle memorie; di seguito vengono testati i circuiti puramente analogici, a segnale misto ed RF; infine, vengono eseguiti dei test atti a garantire il funzionamento e l’interazione fra i vari blocchi circuitali del DUT 1 nel suo complesso.
In caso di linee “wireless†, à ̈ possibile prevedere un test di ricetrasmissione per verificare il corretto funzionamento di tali linee “wireless†di comunicazione o di collegamento fra il DUT 1 e una restante parte del sistema di testing.
Vantaggiosamente, il flusso di testing mostrato in figura 17 Ã ̈ modificabile in funzione di esigenze specifiche.
E’ opportuno notare che la flessibilità del sistema di testing dipende da quanta percentuale del sistema à ̈ di tipo firmware FW e, quindi, modificabile tramite un codice software SW inviato dall’ATE 7 e scritto nella memoria 29 del Test Controller 27.
Vantaggiosamente, per eseguire un testing completo tramite il sistema ALB 15, ogni blocco circuitale del DUT 1 comprende almeno un suo circuito BIST o, alternativamente, all 'interno del DUT 1 si trovano le risorse per il testing del blocco stesso.
Vantaggiosamente, à ̈ possibile testare una parte del DUT 1 con il sistema ALB 15 ed un’altra parte in maniera tradizionale.
Vantaggiosamente, il Test Controller 27 può coordinare il test di almeno due blocchi circuitali diversi. A titolo esemplificativo, se, airintemo del DUT 1, si trovano un primo blocco circuitale B1 e un secondo blocco circuitale B2 indipendenti fra loro, con i rispettivi circuiti BIST per seguire un primo test sul primo blocco circuitale B 1 ed un secondo test sul secondo blocco circuitale B2, anch'essi indipendenti fra loro, il Test Controller 27 attiva e coordina contemporaneamente il testing dei blocchi circuitali B1 e B2 ed attende che il testing termini per poi inviare allATE 7 i risultati del primo test del primo blocco B1 e del secondo test del secondo blocco B2. In tal modo viene ottenuto un parallelismo di test interno al DUT 1, grazie al quale à ̈ possibile ridurre i tempi di test e implementare anche flussi di test molto articolati. A titolo esemplificativo, il parallelismo interno così ottenuto consente di scrivere un pattern in un banco di memoria del DUT e cancellare contemporaneamente un altro banco di memoria o, alternativamente, di eseguire contemporaneamente test indipendenti sulle memorie e sui circuiti RF, ad esempio.
In figura 18 Ã ̈ schematizzato un secondo flusso di testing applicabile ad un DUT su wafer. In particolare, tale flusso si differenzia da quello schematizzato in figura 17 per il fatto che vengono eseguiti contemporaneamente i test sulle memorie e sui circuiti RF. In particolare, in linea con la spiegazione generale sopra riportata, le memorie ed i circuiti RF corrispondono al primo ed al secondo blocco circuitale B1 e B2.
Nel caso in cui il flusso dì testing abbia un elevato onere computazionale, à ̈ possibile trasmettere i dati alTATE digitale 7 collegato al DUT 1. LATE 7 andrà così ad elaborare tali dati tramite il suo processore e le sue risorse, trovando le misure ed i parametri desiderati o le informazioni di interesse e relative al fallimento. LATE 7 invia quindi al DUT 1 opportuni comandi o dati necessari al Test Controller 27 per proseguire nel testing. Pertanto, in tal caso una prima parte del flusso di testing viene eseguita internamente al DUT 1 e una seconda parte viene eseguita dallATE 7 e, quindi, esternamente al DUT 1. Ciò semplifìca il Test Controller 27 così che il Core 28 di elaborazione in esso compreso non risulta essere troppo complesso e potendo così essere riutilizzabile durante il normale funzionamento dell’applicazione finale.
E’ da notare che il secondo flusso di testing può essere applicato anche a dispositivi DUT in cui siano presenti ad esempio dispositivi MEMS con i loro relativi circuiti BIST o, alternativamente, altri tipi di sottosistemi. In tal caso, come mostrato in figura 19, il testing viene eseguito contemporaneamente sulle memorie, sui circuiti RF e sui dispositivi MEMS.
Vantaggiosamente, la metodologia di testing supervisionato secondo l’invenzione à ̈ applicabile anche a sistemi incapsulati o “System in Package†(SiP) o a sistemi elettronici comprendenti diversi tipi di circuiti, per i quali, generalmente, risulta difficile eseguire un testing che valuti sia il sistema nel suo complesso che le interazioni fra le diverse parti del sistema stesso.
In particolare, un SiP o un generico sistema elettronico complesso comprende una pluralità di sottosistemi, ad esempio dispositivi DUT provvisti ognuno di un sistema ALB a sua volta comprendente una rispettiva interfaccia digitale. In tal caso, à ̈ possibile creare una rete circuitale interna al SiP o al sistema elettronico utile a collegarlo ad un ATE digitale 7 per eseguirne il testing, utilizzando le rispettive risorse di testing dei vari dispositivi DUT in esso compresi.
In figura 20, Ã ̈ mostrato, ad esempio, un sistema elettronico da testare, indicato ancora come DUT 1 e comprendente un primo dispositivo DIJT 1A e un secondo dispositivo DUT 1B, ciascuno comprendente un proprio sistema ALB, entrambi connessi ad una rete circuitale interna utile al collegamento ad un ATE digitale 7 esterno.
In figura 21 à ̈ mostrato, secondo un ulteriore aspetto dell’invenzione, un sistema DUT complesso, indicato sempre con 1 e comprendente un primo DUT 1A e un secondo DUT 1B ognuno comprendente un proprio sistema ALB, entrambi connessi tramite una rete di collegamento ad un terzo dispositivo DUT 1C, che funge da supervisore del sistema DUT 1 nel suo complesso, a sua volta poi collegato ad un ATE digitale 7.
Vantaggiosamente, quindi, il sistema ALB viene utilizzato per eseguire il testing di un generico dispositivo DUT o, alternativamente, di un sistema di DUT comunque complesso.
Tutto quanto detto diventa ancor più vantaggioso considerando un’ulteriore variante di realizzazione del sistema ALB secondo l’invenzione, come mostrato in figura 22. In particolare, secondo tale variante, almeno una parte del canale digitale (ed al limite l’intero canale digitale) deH’interfaccia digitale 16 dell’ALB 15 del DUT 1, indicato con 30 in figura, invece di essere collegato direttamente all’ATE (non mostrato in figura), viene connesso ad almeno una ulteriore interfaccia. Tale almeno una ulteriore interfaccia, in particolare una interfaccia elettromagnetica 31 come illustrato in figura 22, può comprendere almeno un circuito ricevente e/o almeno un circuito trasmittente realizzati tramite almeno un transceiver e/o almeno un transponder collegato ad almeno un’antenna 32 che andrà a scambiare informazioni tramite onde elettromagnetiche con una analoga ulteriore interfaccia, in particolare elettromagnetica (anch’essa non illustrata per semplicità ) collegata all’ATE 7.
Ulteriormente vantaggiosamente, à ̈ possibile considerare uno scambio di informazioni tramite almeno una interfaccia ottica o optoelettronica (non illustrata per semplicità ).
Ulteriormente vantaggiosamente, à ̈ possibile utilizzare nell’applicazione finale tale almeno una interfaccia elettromagnetica e/o optoelettronica.
In conclusione, il metodo secondo l’invenzione consente, quindi, di eseguire facilmente il testing (EWS o altro) di un dispositivo DUT tramite un canale di comunicazione principalmente digitale fra un ATE digitale e il DUT stesso, utilizzando un ridotto numero di linee di collegamento grazie ad un’interfaccia digitale di tipo LPC. Viene, in tal modo, ridotto il numero di collegamenti del DUT che à ̈ necessario collegare alle risorse dell’ATE per il collaudo del DUT stesso e, quindi, anche il numero di risorse dell’ATE da utilizzare. Conseguentemente il costo del testing risulta notevolmente ridotto, mentre viene incrementato il parallelismo di testing.
Un vantaggio del metodo di testing supervisionato che utilizza un Test Controller programmabile, ad esempio un sistema di tipo firmware, consiste nella flessibilità della strategia di testing.
È, dunque, possibile, grazie al metodo secondo rinvenzione, testare circuiti digitali, analogici, RF, memorie, MEMS o di altro tipo, includendo anche i relativi circuiti BIST nel sistema complessivo da testare. Pertanto, un ATE digitale può testare anche circuiti non digitali grazie ai circuiti BIST ed altre interfacce interposte tra il DUT e l’ATE. Vantaggiosamente, quindi, à ̈ possibile usare un solo tipo di ATE, in particolare un ATE digitale che ha un costo più basso degli altri, per il testing di un DUT complesso, con una conseguente riduzione del costo e della complessità del test.
Inoltre, la presenza dei circuiti BIST, se da una parte complica la progettazione del DUT, vantaggiosamente consente la riduzione dei parassiti della catena di misura, risolvendo così i problemi di produzione dovuti alla variabilità dei parassiti stessi e degli elementi della catena di misura esterni al DUT.
Un ulteriore vantaggio del metodo secondo l’invenzione consiste nella possibilità di eseguire il testing contemporaneo di blocchi circuitali diversi ed indipendenti fra loro.
Inoltre, l’uti lizzo di un ATE digitale permette di eseguire elaborazioni numeriche dei dati acquisiti dal DUT, semplificando così il Core di elaborazione compreso nel Test Controller.
Il fatto che il sistema ALB comprenda un’interfaccia digitale di tipo LPC consente, inoltre, di elevare il parallelismo di testing, con conseguente riduzione dei costi e tempi di test. Pertanto, per il testing di DUT su wafer vengono ridotti i problemi legati alla fase di bonding, durante l’assemblaggio, che sono causati dal danneggiamento dei “pads†provocato dalle sonde che vanno a contatto dei “pads†stessi per eseguire il testing elettrico. Usando il metodo sopra descritto, à ̈ anche possibile ridurre complessivamente l’area occupata dai “pads†sul dispositivo.
In tal modo, si ottiene, quindi, un elevato livello di standardizzazione nel processo di testing di chip, di SiP e, più in generale, di sistemi elettronici più o meno complessi.
Inoltre, la rete interna di comunicazione che viene creata nei SiP e nei sistemi elettronici può essere utilizzata anche da un utente esterno nell’applicazione e per il testing del sistema complessivo.
E’ infine opportuno sottolineare il fatto che il metodo secondo l’invenzione può essere vantaggiosamente utilizzato anche per i SiP e comunque per un generico sistema comprendente una pluralità di DUT e comunque
Claims (23)
- RTVENDICAZIONI 1. Metodo per eseguire un testìng elettrico di dispositivi elettronici DUT (1), del tipo comprendente le fasi di: connettere almeno un dispositivo elettronico DUT (1) ad un’apparecchiatura automatica di testing o apparecchiatura ATE (7) adatta ad eseguire il testing di circuiti digitali o di memorie oppure di circuiti digitali e di memorie; inviare tramite detta apparecchiatura ATE (7) segnali di comando per il testing elettrico a detto dispositivo elettronico DUT (1); detto metodo essendo caratterizzato dal fatto di comprendere ulteriormente le fasi di: eseguire il testing elettrico di detto dispositivo elettronico DUT (1) tramite almeno un sistema avanzato di auto-testing supervisionato di tipo “Advanced Low Pin Count BIST†o sistema ALB (15) incorporato in detto dispositivo elettronico DUT (1), detto sistema ALB (15) interfà cciandosi digitalmente con detta apparecchiatura ATE (7) tramite un canale di comunicazione digitale dedicato (ChD) e comprendente un limitato numero di linee di comunicazione o di collegamento strettamente preposte allo scambio delle informazioni di auto-testing; e inviare da detto dispositivo elettronico DUT (1) a detta apparecchiatura ATE (7) eventuali messaggi di replica contenenti misure, informazioni di fallimento e dati in risposta a detti segnali di comando e tramite detto canale di comunicazione digitale (ChD).
- 2. Metodo per eseguire il testing elettrico di un dispositivo elettronico DUT (1) secondo la rivendicazione 1, caratterizzato dal fatto di comprendere una fase di generazione di un segnale di clock internamente a detto dispositivo elettronico DUT (1) per stabilire il sincronismo tra detto dispositivo elettronico DUT (1) e detta apparecchiatura ATE (7).
- 3. Metodo per eseguire il testing elettrico di un dispositivo elettronico DUT (1) secondo la rivendicazione 2, caratterizzato dal fatto di comprendere una fase di trasmissione tramite dette linee di comunicazione a detta apparecchiatura ATE (7) di dati analogici relativi a misure eseguite internamente a detto dispositivo elettronico DUT (1), detti dati analogici essendo stati precedentemente convertiti in dati digitali tramite un convertitore analogico digitale interno a detto dispositivo elettronico DUT (1).
- 4. Metodo per eseguire il testing elettrico di un dispositivo elettronico DUT (1) secondo la rivendicazione 1, caratterizzato dal fatto che detta fase di esecuzione del testing elettrico à ̈ eseguita da almeno un circuito strutturato per eseguire il testing ed integrato in detto dispositivo elettronico DUT (1).
- 5. Metodo per eseguire il testing elettrico di un dispositivo elettronico DUT (1) secondo la rivendicazione 4, caratterizzato dal fatto che detta fase di esecuzione del testing elettrico à ̈ eseguita utilizzando un primo circuito presente in detto dispositivo DUT (1) funzionalmente simile a detto almeno un circuito strutturato per eseguire il testing congiuntamente ad un secondo circuito di testing integrato in detto dispositivo DUT (1), detti primo e secondo circuito svolgendo congiuntamente la stessa funzione di detto almeno un circuito strutturato.
- 6. Metodo per eseguire il testing elettrico di un dispositivo elettronico DUT (1) secondo la rivendicazione 5, caratterizzato dal fatto di comprendere una fase di attivazione di detto primo circuito in modalità “user mode†.
- 7. Metodo per eseguire il testing elettrico di un dispositivo elettronico DUT (1) secondo la rivendicazione 6, caratterizzato dal fatto comprendere una fase di attivazione di detto secondo circuito in modalità “test mode†eseguita tramite un sistema scelto nel gruppo costituito da: almeno una linea digitale di controllo almeno un flip flop.
- 8. Metodo per eseguire il testing elettrico di un dispositivo elettronico DUT (1) secondo la rivendicazione 1, caratterizzato dal fatto che detta fase di eseguire il testing elettrico comprende le fasi di: eseguire un test di continuità ed eventualmente un test di rice-trasmissione per verificare il corretto funzionamento di dette linee di comunicazione o di collegamento fra detto dispositivo elettronico DUT (1) e una restante parte del sistema di testing; eseguire dei test parametrici per misurare almeno un parametro fra una tensione o una corrente di detto dispositivo elettronico DUT (1); eseguire in successione, in contemporanea, oppure in parte in successione ed in parte in contemporanea il testing di un insieme o un sottoinsieme di: - almeno un blocco circuitale digitale (18), - almeno un blocco circuitale di memoria (20), - almeno un blocco circuitale analogico (17), - almeno un blocco circuitale a segnali misti (25) - almeno un blocco circuitale a radio-frequenza (19); - almeno un dispositivo MEMS; - almeno un blocco circuitale differente da quelli precedentemente citati in una qualsiasi sequenza, con eventuali ripetizioni. eseguire dei test relativi al funzionamento di detto dispositivo elettronico DUT (1) .
- 9. Metodo per eseguire il testing elettrico di un dispositivo elettronico DUT (1) secondo la rivendicazione 1, caratterizzato dal fatto che detta fase di eseguire il testing elettrico comprende eseguire il testing in presenza di stress e al variare della temperatura, del tipo “Wafer Level Burn-In†(WLBI).
- 10. Metodo per eseguire il testing elettrico di un dispositivo elettronico DUT (1) secondo una qualsiasi delle rivendicazioni precedenti caratterizzato dal fatto che almeno uno di detti test viene eseguito in parte internamente ed in parte esternamente a detto dispositivo elettronico DUT (1).
- 11 . Metodo per eseguire il testing elettrico di un dispositivo elettronico DUT (1) secondo la rivendicazione 10, caratterizzato dal fatto che detto almeno uno di detti test viene eseguito elaborando dati tramite risorse hardware e/o software di detta apparecchiatura ATE (7).
- 12. Dispositivo elettronico da testare elettricamente DUT (1) e del tipo suscettibile di essere connesso ad un’apparecchiatura automatica di testing o apparecchiatura ATE (7) adatta ad eseguire il testing di circuiti digitali o di memorie o di circuiti digitali e di memorie, detta apparecchiatura ATE (7) essendo atta ad inviare segnali di comando per il testing elettrico a detto dispositivo elettronico DUT (1); essendo caratterizzato dal fatto di comprendere almeno un sistema avanzato di auto-testing “Advanced Low Pin Count BIST†o sistema ALB (15) atto ad interfacciarsi digitalmente con detta apparecchiatura ATE (7) tramite un canale di comunicazione digitale dedicato (ChD) e comprendente un limitato numero di linee di comunicazione o di collegamento per inviare a detta apparecchiatura ATE (7) eventuali messaggi di replica contenenti misure, informazioni di fallimento e dati in risposta a detti segnali di comando e tramite detto canale di comunicazione digitale (ChD).
- 13. Dispositivo elettronico secondo la rivendicazione 12, caratterizzato dal fatto di comprendere un insieme o un sottoinsieme di almeno un blocco circuitale digitale (18), - almeno un blocco circuitale di memoria (20), almeno un blocco circuitale a radio-frequenza (19), almeno un dispositivo MEMS; almeno un blocco circuitale analogico (17); almeno un blocco circuitale a segnali misti (25); almeno un’interfaccia elettromagnetica (31); almeno un’interfaccia optoelettronica; almeno un blocco circuitale differente da quelli precedentemente citati,
- 14. Dispositivo elettronico secondo la rivendicazione 12, caratterizzato dal fatto che detto sistema ALB (15) comprende: una pluralità di circuiti “Built in Self Test†comprendente un insieme o un sottoinsieme di: almeno un circuito (21) per il testing di detto almeno un blocco circuitale analogico (17); - almeno un circuito (22) per il testing di detto almeno un blocco circuitale digitale (18); almeno un circuito (23) per il testing di detto almeno un blocco circuitale a radio-frequenza (19); almeno un circuito (24) per il testing di detto almeno un blocco circuitale di memoria (20); almeno un circuito (26) per il testing di detto almeno un blocco circuitale a segnali misti (25); almeno un circuito per il testing di detto almeno un dispositivo MEMS; - almeno un circuito per il testing di detto almeno un blocco circuitale differente da quelli precedentemente citati; almeno un blocco circuitale di interfaccia digitale (16), atto a collegare detto dispositivo elettronico DUT (1) a detta apparecchiatura ATE (7) .
- 15. Dispositivo elettronico secondo la rivendicazione 14, caratterizzato dal fatto che detto blocco circuitale di interfaccia digitale (16) comprende almeno una tra le seguenti interfacce: una interfaccia digitale di tipo “Low Pin Count†; una interfaccia digitale di tipo seriale; - una interfaccia digitale di tipo JTAG.
- 16. Dispositivo elettronico secondo la rivendicazione 14, caratterizzato dal fatto che detto blocco circuitale di interfaccia digitale (16) comprende un insieme o sottoinsieme di: almeno una linea di comunicazione cablata; - almeno una linea di comunicazione “wireless†; almeno una linea di comunicazione cablata ed almeno una linea di comunicazione “wireless†almeno una linea di comunicazione differente da quelle precedentemente citate; ove detta almeno una linea di comunicazione “wireless†può comprendere un insieme o sottoinsieme di: almeno una interfaccia elettromagnetica; almeno una interfaccia optoelettronica; almeno una interfaccia elettromagnetica ed almeno ima interfaccia optoelettronica, almeno una interfaccia di comunicazione “wireless†differente da quelle precedentemente citate detta interfaccia elettromagnetica o optoelettronica essendo atta a scambiare informazioni con un’altra interfaccia elettromagnetica o optoelettronica collegata a detta apparecchiatura ATE (7).
- 17. Dispositivo elettronico secondo la rivendicazione 14, caratterizzato dal fatto che detto sistema ALB (15) comprende almeno un circuito controllore (27) interconnesso tra detto almeno un blocco circuitale di interfaccia digitale (16) e detta pluralità di circuiti “Built in Self Test†, detto circuito controllore (27) essendo atto a supervisionare detto dispositivo elettronico DUT (1) durante una fase di testing.
- 18. Dispositivo elettronico secondo la rivendicazione 17, caratterizzato dal fatto che detto circuito controllore (27) comprende una macchina a stati oppure un micro-controllore ed eventualmente una memoria (29) ad esso collegata, oppure un “Core†di elaborazione (28) ed eventualmente una memoria (29) ad esso collegata, detta memoria (29) essendo dedicata o già presente in detto sistema ALB (15).
- 19. Dispositivo elettronico secondo la rivendicazione 18, caratterizzato dal fatto che: - detta memoria (29) contiene detti segnali di comando, detti segnali di comando sono eseguiti da detto “Core†(28) e da detta pluralità di circuiti “Built In Self Test†, detti circuiti BIST sono atti a restituire a detta apparecchiatura ATE (7) il risultato di detta fase di testing con i dettagli del testing stesso, detti dettagli possono essere trasformati in formato digitale.
- 20. Dispositivo elettronico secondo la rivendicazione 14, caratterizzato dal fatto che detto sistema ALB (15) Ã ̈ un sistema firmware modificabile tramite un codice software.
- 21. Dispositivo elettronico secondo la rivendicazione 12, caratterizzato dal fatto di comprendere: almeno un primo dispositivo elettronico DUT (1A) ed almeno un secondo dispositivo elettronico DUT (1B) comprendenti ciascuno almeno un sistema avanzato di autotesting “Advanced Low Pin Count BIST†o sistema ALB (15), detti almeno un primo e un secondo dispositivo DUT (1A, 1B) essendo essi connessi ad una rete circuitale interna a detto dispositivo elettronico DUT (1) atta a collegarlo ad una apparecchiatura ATE (7).
- 22. Dispositivo elettronico secondo la rivendicazione 21, caratterizzato dal fatto che detta rete circuitale interna di collegamento comprende ulteriormente almeno un terzo dispositivo DUT (1C) comprendente a sua volta un sistema avanzato di auto-testing “Advanced Low Pin Count BIST†o sistema ALB (15), detto almeno un terzo dispositivo DUT (1C) fungendo da supervisore di detto dispositivo elettronico DUT (1).
- 23. Dispositivo elettronico secondo una qualsiasi delle rivendicazioni precedenti, caratterizzato dal fatto di comprendere ulteriormente almeno un DAC (Digital to Analog Converter) per creare almeno un segnale analogico necessario internamente a detto DUT (1) per il testing, a partire da una sequenza di informazioni digitali inviate da detta apparecchiatura ATE (7).
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