B11258 - 11-GR1-0637 1 CONDENSATEUR À TRANSISTOR MOS SUR SOI Domaine de l'invention La présente invention concerne la réalisation de condensateurs dans des circuits intégrés et plus particulièrement dans des circuits intégrés de type SOI. FIELD OF THE INVENTION The present invention relates to the production of capacitors in integrated circuits and more particularly in integrated circuits of SOI type. BACKGROUND OF THE INVENTION
Etat de la technique De façon classique, on peut utiliser un transistor MOS pour former un condensateur dans un circuit intégré. La figure LA est une vue en coupe illustrant un transistor MOS sur substrat massif. Le transistor MOS est formé sur un substrat semiconducteur 1 dans une zone délimitée par une tranchée 3 remplie d'un isolant (STI). Le transistor comprend une grille 5 formée sur un isolant mince 6. De part et d'autre de cette grille se trouvent des régions de source S et de drain D fortement dopées de type N. Sous la grille se trouve une région dite de corps B. Il existe généralement au niveau de chaque transistor, ou à un autre emplacement, une prise substrat constituée d'une région plus fortement dopée de type P 10 représentée ici comme délimitée par une partie de la tranchée 3 et par une tranchée 11. Cette prise substrat constitue un accès à la région de corps B. Pour utiliser le transistor MOS en condensateur, on relie les régions de source S, de drain D et de corps B (via la B11258 - 11-GR1-0637 2 prise substrat 10) à un noeud commun N1, la grille étant reliée à un autre noeud N2. La figure 1B représente ce transistor MOS sous forme de schéma de circuit. On y voit les bornes de source S, de drain 5 D et de corps B du transistor reliées au noeud N1 et la grille reliée au noeud N2. Le schéma équivalent de ce transistor est illustré en figure 1C. On trouve entre les noeuds N1 et N2 les capacités grille-source CGS, grille-corps CGB et grille-drain CGD connec- 10 tées en parallèle. Parmi ces capacités, la capacité la plus importante est la capacité grille-corps. En effet, le conducteur de grille est principalement en regard de la région de corps, et très peu en regard des régions de source et de drain. On notera que cette capacité a une valeur qui ne dépend que peu de la 15 polarisation présente entre les noeuds N1 et N2. Avec le développement des technologies de type SOI (de l'anglais "Silicon On Insulator"), et plus particulièrement des technologies dites SOI à déplétion totale (couramment désignées par l'acronyme FDSOI, de l'anglais "Fully Depleted Silicon On 20 Insulator"), il se pose un problème pour la réalisation de tels condensateurs étant donné qu'il n'existe plus dans ces technologies de connexion vers la région de corps. Résumé de l'invention Ainsi, un objet de modes de réalisation de la présente 25 invention est de réaliser un condensateur à partir d'un transistor de type SOI. Un autre objet de modes de réalisation de la présente invention est de réaliser de tels condensateurs destinés à être connectés entre des lignes d'alimentation. 30 Ainsi, un mode de réalisation de la présente invention prévoit un condensateur constitué d'un transistor MOS formé dans une couche semiconductrice reposant sur une couche isolante, reposant sur un substrat semiconducteur, dont la source et le drain sont reliés à un premier noeud et la grille et le substrat 35 sont reliés à un deuxième noeud. STATE OF THE ART Conventionally, a MOS transistor can be used to form a capacitor in an integrated circuit. Figure LA is a sectional view illustrating a solid-substrate MOS transistor. The MOS transistor is formed on a semiconductor substrate 1 in an area delimited by a trench 3 filled with an insulator (STI). The transistor comprises a gate 5 formed on a thin insulator 6. On either side of this gate are source regions S and D heavily doped D-type. Under the gate is a region called body B There is generally at each transistor, or at another location, a substrate tap consisting of a more heavily doped P-type region 10 shown here as delimited by a portion of the trench 3 and a trench 11. This plug substrate makes it possible to access the body region B. To use the capacitor MOS transistor, the source S, drain D and body B regions (via the B11258 -11-GR1-0637 2 substrate socket 10) are connected to a common node N1, the gate being connected to another node N2. Figure 1B shows this MOS transistor as a circuit diagram. It shows the source terminals S, drain 5 D and B body of the transistor connected to the node N1 and the gate connected to the node N2. The equivalent diagram of this transistor is illustrated in FIG. 1C. Between the nodes N1 and N2 are the gate-source CGS, gate-body CGB and gate-drain CGD connected in parallel. Among these abilities, the most important ability is the grid-body ability. Indeed, the grid conductor is mainly facing the body region, and very few facing the source and drain regions. It should be noted that this capacitance has a value which depends only slightly on the polarization present between the nodes N1 and N2. With the development of SOI ("Silicon On Insulator") type technologies, and more particularly SOI technologies with total depletion (commonly referred to as FDSOI), of the English "Fully Depleted Silicon On Insulator". "), there is a problem for the realization of such capacitors since there is no longer in these technologies of connection to the body region. SUMMARY OF THE INVENTION Thus, an object of embodiments of the present invention is to provide a capacitor from an SOI type transistor. Another object of embodiments of the present invention is to provide such capacitors for connection between power lines. Thus, an embodiment of the present invention provides a capacitor consisting of a MOS transistor formed in a semiconductor layer resting on an insulating layer, resting on a semiconductor substrate, whose source and drain are connected to a first node and the gate and the substrate 35 are connected to a second node.
B11258 - 11-GR1-0637 3 Selon un mode de réalisation de la présente invention, le transistor est un transistor MOS de type FDSOI. Selon un mode de réalisation de la présente invention, le condensateur comprend dans le substrat semiconducteur une 5 couche enterrée fortement dopée sous l'emplacement du transistor. Selon un mode de réalisation de la présente invention, la couche isolante a une épaisseur de 5 à 20 nm et la couche semiconductrice a une épaisseur de 3 à 10 nm. 10 On prévoit également un circuit électronique comprenant au moins un condensateur connecté à des rails d'alimentation. Selon un mode de réalisation de la présente invention, le condensateur est formé dans un anneau de blocs d'entrée-15 sortie. Brève description des dessins Ces objets, caractéristiques et avantages, ainsi que d'autres seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non limitatif 20 en relation avec les figures jointes parmi lesquelles : les figures LA, 1B et 1C, décrites précédemment, sont respectivement une vue en coupe schématique d'un transistor sur substrat massif connecté en condensateur, une représentation de ce transistor sous forme de schéma de circuit, et une représen- 25 tation de ce transistor sous forme de schéma équivalent ; les figures 2A, 2B et 2C sont respectivement une vue en coupe schématique d'un transistor de type FDSOI connecté en condensateur, une représentation de ce transistor sous forme de schéma de circuit, et une représentation de ce transistor sous 30 forme de schéma équivalent ; la figure 3 est un schéma sous forme de blocs représentant un coeur de circuit entouré d'un anneau de blocs d'entrée-sortie ; et la figure 4 représente sous forme de schéma électrique 35 un bloc d'entrée-sortie. According to one embodiment of the present invention, the transistor is a FDSOI type MOS transistor. According to one embodiment of the present invention, the capacitor comprises in the semiconductor substrate a heavily doped buried layer under the transistor location. According to one embodiment of the present invention, the insulating layer has a thickness of 5 to 20 nm and the semiconductor layer has a thickness of 3 to 10 nm. There is also provided an electronic circuit comprising at least one capacitor connected to power rails. According to one embodiment of the present invention, the capacitor is formed in an input-output block ring. BRIEF DESCRIPTION OF THE DRAWINGS These and other objects, features, and advantages will be set forth in detail in the following description of particular embodiments in a non-limiting manner with reference to the accompanying figures, in which: FIGS. 1C, previously described, are respectively a schematic sectional view of a bulk capacitor-connected transistor, a representation of this transistor in circuit diagram form, and a representation of this transistor in the form of an equivalent diagram; FIGS. 2A, 2B and 2C are respectively a diagrammatic sectional view of a capacitor-connected FDSOI type transistor, a representation of this transistor in circuit diagram form, and a representation of this transistor in the form of an equivalent diagram; Fig. 3 is a block diagram showing a circuit core surrounded by an input-output block ring; and Figure 4 shows in block diagram form an input-output block.
B11258 - 11-GR1-0637 4 Comme cela est habituel dans la représentation des circuits intégrés, les diverses vues en coupe ne sont pas tracées à l'échelle. Description détaillée La figure 2A est une vue en coupe d'un transistor de type SOI. Ce transistor est formé dans une couche semiconductrice mince 20, couramment du silicium, formée sur un substrat semiconducteur 21, couramment du silicium, avec interposition d'une couche isolante 22. Le transistor est formé dans une région délimitée par une ou plusieurs tranchées remplies d'un isolant 24, traversant la couche isolante 22. Le transistor comprend, dans la couche semiconductrice 20, de part et d'autre d'une grille 26 formée sur un isolant mince 27, des régions de source S et de drain D fortement dopées de type N. Sous la grille, se trouve une région de type P qui sera appelée ci-après région intermédiaire I, à la surface de laquelle de se former un canal quand la grille positivement. Un contact est assuré vers le emplacement où la couche isolante 22 a été l'intermédiaire d'une région fortement dopée de est susceptible est polarisée substrat à un supprimée, par type P 32, cet emplacement étant de préférence délimité également par une tranchée remplie d'un isolant 33. Egalement, de préférence, une région fortement dopée de type P 35 est implantée dans le substrat sous l'ensemble de la région dans laquelle est formé le transistor. La figure 2B représente un schéma de circuit du transistor de la figure 2A. Le drain D et la source S du transistor sont reliés à un noeud N3 et la grille est reliée avec la prise substrat à un noeud N4. La région intermédiaire I n'est pas connectée. La figure 2C est un schéma équivalent du transistor connecté en condensateur. On retrouve entre les noeuds N3 et N4 les capacités grille-source et grille-drain CGS et CGD, ainsi qu'une capacité entre la grille et la région intermédiaire I, dénotée CGI- B11258 - 11-GR1-0637 Quand le transistor n'est pas polarisé à l'état passant, la capacité CGI est très faible puisque la région intermédiaire I est flottante. Par contre, quand le transistor est polarisé à l'état passant, étant donné que la région inter- 5 médiaire I se déplète et est sensiblement au même potentiel que le drain et la source, la capacité CGI prend une valeur importante. De même, quand le transistor est polarisé à l'état passant, et que l'ensemble du drain, de la source et de la région intermédiaire est sensiblement au même potentiel, on trouve une capacité importante Cl entre le substrat et l'ensemble du drain, de la source et de la région intermédiaire. On notera que, dans le cas d'un transistor FDSOI, la région intermédiaire I se déplète sur toute son épaisseur, ce qui contribue à augmenter la composante de la capacité Cl correspondant à la capacité entre la région intermédiaire et le substrat. La présence de la région plus fortement dopée 35 contribue à réduire la résistance d'accès à la capacité Cl. Dans les technologies modernes de réalisation de transistors sur isolant à déplétion totale (FDSOI), la couche semiconductrice 20 a une épaisseur de seulement 3 à 10 nm et l'épaisseur de la couche isolante 22 est très faible, de l'ordre de 3 à 20 nm, par exemple 5 nm. Ainsi, la capacité Cl est au moins du même ordre de grandeur que l'ensemble des capacités grille-source, grille-drain et grille-région intermédiaire étant donné que, du côté de la face supérieure, la grille ne recouvre qu'une partie (sensiblement la région intermédiaire) du transistor alors que du côté de la face inférieure, c'est l'ensemble du drain, de la source et de la région intermédiaire qui constitue la première électrode de la capacité Cl. On a ainsi formé par les connexions indiquées ci-dessus, un condensateur dont la valeur peut être particulièrement importante quand le transistor est convenablement polarisé. Le transistor décrit précédemment sera de préférence utilisé pour servir de condensateur quand les noeuds N3 et N4 B11258 - 11-GR1-0637 6 sont insérés dans un circuit tel que ces noeuds sont en permanence connectés à des points du circuit qui imposent à ces noeuds des potentiels de polarisation adaptés, par exemple à des rails d'alimentation. Ce transistor pourra aussi être utilisé dans des circuits dans lesquels on veut qu'il existe un condensateur entre deux noeuds N3 et N4 seulement quand ces noeuds sont convenablement polarisés. Une utilisation particulièrement intéressante de tels transistors connectés en condensateurs va être décrite ci-après. B11258 - 11-GR1-0637 4 As is usual in the representation of integrated circuits, the various sectional views are not drawn to scale. Detailed Description Figure 2A is a sectional view of an SOI type transistor. This transistor is formed in a thin semiconductor layer 20, commonly silicon, formed on a semiconductor substrate 21, usually silicon, with the interposition of an insulating layer 22. The transistor is formed in a region delimited by one or more trenches filled with silicon. an insulator 24, passing through the insulating layer 22. The transistor comprises, in the semiconductor layer 20, on either side of a gate 26 formed on a thin insulator 27, highly doped source S and D drain regions. N-type. Under the gate, there is a P-type region which will be hereinafter referred to as intermediate region I, on the surface of which to form a channel when the grid positively. Contact is provided to the location where the insulating layer 22 has been through a heavily doped region of susceptible is polarized substrate to a suppressed, by P 32 type, this location being preferably also delimited by a trench filled with An insulator 33. Also, preferably, a heavily doped P-type region 35 is implanted in the substrate under the entire region in which the transistor is formed. Fig. 2B shows a circuit diagram of the transistor of Fig. 2A. The drain D and the source S of the transistor are connected to a node N3 and the gate is connected with the substrate socket to a node N4. Intermediate region I is not connected. Figure 2C is an equivalent diagram of the capacitor-connected transistor. We find between the nodes N3 and N4 the grid-source and gate-drain capacitances CGS and CGD, as well as a capacitance between the gate and the intermediate region I, denoted CGI-B11258 - 11-GR1-0637 When the transistor n ' is not biased in the on state, the CGI capacity is very low since the intermediate region I is floating. On the other hand, when the transistor is biased in the on state, since the intermediate region I is depleted and is substantially at the same potential as the drain and the source, the CGI capacitance takes on a significant value. Similarly, when the transistor is biased in the on state, and the whole of the drain, the source and the intermediate region is substantially at the same potential, there is a significant capacitance C1 between the substrate and the entire drain, source and intermediate region. It will be noted that, in the case of an FDSOI transistor, the intermediate region I is deployed over its entire thickness, which contributes to increasing the component of capacitance C1 corresponding to the capacitance between the intermediate region and the substrate. The presence of the more heavily doped region 35 contributes to reducing the capacitance of access to capacitance C1. In the modern technologies for producing total depletion insulator transistors (FDSOI), the semiconductor layer 20 has a thickness of only 3 to 10 nm and the thickness of the insulating layer 22 is very small, of the order of 3 to 20 nm, for example 5 nm. Thus, the capacitance C1 is at least of the same order of magnitude as the set of gate-source, gate-drain and gate-intermediate region capacitances since, on the side of the upper face, the gate covers only a part (substantially the intermediate region) of the transistor while on the side of the lower face, it is the whole of the drain, the source and the intermediate region which constitutes the first electrode of the capacitor C1. connections indicated above, a capacitor whose value can be particularly important when the transistor is properly biased. The transistor described above will preferably be used as a capacitor when the nodes N3 and N4 are inserted in a circuit such that these nodes are permanently connected to points of the circuit which impose on these nodes polarization potentials adapted, for example to power rails. This transistor may also be used in circuits in which it is desired that there is a capacitor between two nodes N3 and N4 only when these nodes are suitably polarized. A particularly interesting use of such capacitor-connected transistors will be described hereinafter.
Généralement, un circuit électronique est entouré de blocs d'entrée-sortie. Ces blocs permettent l'échange de signaux numériques et analogiques avec d'autres circuits ou avec des bornes d'échanges d'informations avec l'extérieur. La figure 3 représente un exemple d'un circuit élec15 tronique 40 entouré d'un anneau 42 de blocs d'entrée-sortie (généralement appelé Input-Output ring). Les blocs composant cet anneau 42 peuvent être de plusieurs types, parmi lesquels : - des blocs d'entrée-sortie 44 reliant le coeur du circuit à des bornes, par exemple, d'échange de signaux ou d'alimentation ; 20 et - des blocs de remplissage (généralement appelés Filler Cell) 46 servant à combler des espaces vides entre des blocs et à relier des blocs 44 avec des conducteurs d'alimentation. Généralement, un bloc d'entrée-sortie 44 combine des 25 fonctions électroniques avec un dispositif de filtrage et des bornes d'application de potentiel. La figure 4 représente un exemple d'un tel bloc d'entrée-sortie 44. Ce bloc comporte : - des bornes 48 et 49 reliées à des bornes d'alimentation 50 et 30 52 ; - une fonction électronique 47, numérique et/ou analogique, par exemple un inverseur ; et - un dispositif de filtrage 45, par exemple des éléments capacitifs. Generally, an electronic circuit is surrounded by input-output blocks. These blocks allow the exchange of digital and analog signals with other circuits or with terminals of exchange of information with the outside. FIG. 3 shows an example of a tronic electronic circuit 40 surrounded by a ring 42 of input-output blocks (generally called Input-Output ring). The blocks making up this ring 42 may be of several types, among which: input-output blocks 44 connecting the core of the circuit to, for example, signal exchange or power supply terminals; And filler blocks (generally referred to as Filler Cell) 46 serving to fill gaps between blocks and to connect blocks 44 with supply conductors. Typically, an I / O block 44 combines electronic functions with a filter device and potential application terminals. FIG. 4 represents an example of such an input-output block 44. This block comprises: terminals 48 and 49 connected to supply terminals 50 and 52; an electronic function 47, digital and / or analog, for example an inverter; and a filter device 45, for example capacitive elements.
B11258 - 11-GR1-0637 7 Un inconvénient des blocs d'entrée-sortie 44 connus est la transmission du bruit présent sur les bornes 48 et 49 vers les fonctions logiques ou analogiques traversant le bloc concerné. Ces bruits peuvent être la conséquence des appels de courant nécessaires aux fonctions 47. Ces bruits peuvent induire des variations sur le temps de transmission des signaux et une perte de performances de ces fonctions. Une méthode connue pour réduire cet inconvénient est l'ajout du dispositif de filtrage 45 permettant de réduire les bruits présents sur les bornes d'entrée-sortie. Pour tirer parti de l'espace disponible dans les blocs de remplissage 46, il est connu de placer le dispositif de filtrage dans ces blocs. Cela engendre un autre problème lié à la réduction de la surface des blocs de remplissage 46, en conséquence des avancées technologiques. Les bruits parasites issus des bornes 48 et 49 sont toujours présents mais sont moins filtrés en raison de la réduction de valeur des éléments capacitifs du dispositif de filtrage 45. B11258 - 11-GR1-0637 7 A disadvantage of the known input-output blocks 44 is the transmission of the noise present at the terminals 48 and 49 to the logic or analog functions passing through the block concerned. These noises can be the consequence of the current calls required for the functions 47. These noises can induce variations in the signal transmission time and a loss of performance of these functions. One known method for reducing this disadvantage is the addition of the filtering device 45 making it possible to reduce the noise present on the input-output terminals. To take advantage of the space available in the fill blocks 46, it is known to place the filtering device in these blocks. This causes another problem related to the reduction of the surface of the filling blocks 46, as a result of the technological advances. The spurious noise coming from the terminals 48 and 49 are still present but are less filtered because of the reduction in value of the capacitive elements of the filtering device 45.
Etant donné que, dans un tel circuit, les bornes 50, 52 sont des bornes d'alimentation, le transistor MOS FDSOI décrit ci-dessus sera particulièrement bien adapté à être utilisé pour constituer les dispositifs de filtrage 45. Des modes de réalisation particuliers de la présente invention ont été décrits. Diverses variantes et modifications apparaîtront à l'homme de l'art. En particulier, les transistors MOS FDSOI mentionnés ci-dessus ont été représentés et décrits de façon extrêmement succincte et simplifiée. Les diverses variantes et modifications de réalisation usuelles de ces transistors pourront bien entendu être utilisées. De plus, on a décrit le cas particulier de transistors MOS à canal N. L'homme de l'art adaptera sans difficulté la description précédente au cas où les types de conductivité sont inversés en modifiant corrélativement les polarités des tensions appliquées. De plus, la couche enterrée fortement dopée 35 pourra être dopée de type B11258 - 11-GR1-0637 8 N ou P. En outre, bien que l'invention ait été décrite en relation avec des exemples de transistors MOS dits planaires, elle s'applique à d'autres technologies de transistors, par exemple des transistors MOS dits FINEET. Since, in such a circuit, the terminals 50, 52 are supply terminals, the MOS transistor FDSOI described above will be particularly well adapted to be used to constitute the filtering devices 45. Particular embodiments of FIG. the present invention have been described. Various variations and modifications will be apparent to those skilled in the art. In particular, the MOS FDSOI transistors mentioned above have been represented and described in an extremely succinct and simplified manner. The various variants and customary modifications of these transistors can of course be used. In addition, the particular case of N-channel MOS transistors has been described. One skilled in the art will readily adapt the foregoing description to the case where the conductivity types are reversed by correspondingly modifying the polarities of the applied voltages. In addition, the heavily doped buried layer 35 may be doped with B11258 -11-GR1-0637 8 N or P. In addition, although the invention has been described in relation to examples of so-called planar MOS transistors, it is applies to other technologies of transistors, for example MOS transistors known as FINEET.