FR2496361A1

FR2496361A1 - Convertisseur numerique/analogique.

Info

Publication number: FR2496361A1
Application number: FR8123215A
Authority: FR
Inventors: Ikuro Hata; Masashi Takeda
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1980-12-15
Filing date: 1981-12-11
Publication date: 1982-06-18
Also published as: GB2090706A; CA1176375A; JPS5799821A; DE3149494C2; NL8105625A; KR880001596B1; GB2090706B; DE3149494A1; FR2496361B1; KR830008562A; US4404546A

Abstract

A.CONVERTISSEUR NUMERIQUEANALOGIQUE. B.CONVERTISSEUR COMPORTANT PLUSIEURS SOURCES DE COURANT 11, 12 RELIEES A L'INTEGRATEUR 2, 1, C PAR DES COMMUTATEURS S, S COMMANDES CHACUN PAR UN COMPTEUR 16, 17... RECEVANT COMME ETAT DE COMPTAGE UNE PARTIE DES BITS DE LA DONNEE D'ENTREE PAR L'INTERMEDIAIRE DE REGISTRES A DECALAGE 19, 20, LE COMPTAGE ETANT COMMANDE PAR LES IMPULSIONS DE CADENCE P. C.L'INVENTION CONCERNE LA CONVERSION NUMERIQUEANALOGIQUE DE SIGNAUX TELS QUE LES SIGNAUX PCM.

Description

La présente invention concerne un convertisseur numérique/analogique

(encore appelé "convertisseur D/A du type

à intégration"). L'invention concerne en particulier un conver-

tisseur D/A permettant de convertir des données ayant une grande longueur de bit en un signal analogique avec une fréquence de

cadence faible.

Un convertisseur D/A par intégration tel que celui représenté à la figure 1 est connu de façon habituelle. Selon

la figure 1, l'intégrateur 2 se compose d'un amplificateur opé-

rationnel 1 et d'un condensateur C qui intégre un courant de

charge I fourni par une source de courant constant 3 par l'in-

termédiaire d'un commutateur Sl. Un commutateur S2 est prévu.

pour décharge le condensateur C. Un compteur 4 à n bits compte

la cadence P1 de périodet l.

Selon la forme de la courbe de la figure 2A, une donnée de n bits est transférée pour être mise à l'état dans le

compteur 4. Puis, comme représenté à la figure 2B, le commuta-

teur S2 se ferme pour décharger le condensateur C et annuler la

tension à la borne de sortie 5 comme représenté à la figure 2G.

Puis, un signal de départ (figure 2C) est appliqué au commuta-

teur S1 et au compteur 4 pour fermer le commutateur S1 et com-

mander le compteur 4. Puis, le compteur 4 compte la cadence P1

(figure 2D) à partir de la valeur initiale qui est préréglée.

En même temps que cela, le courant I commence à passer (figure 2E) pour charger le condensateur C. La tension à la borne de sortie 5 augmente ainsi (figure 2G). Lorsque l'état de comptage du compteur 4 atteint la valeur 2n, un report est généré

(figure 2F) pour ouvrir le commutateur S1 et arrêter le fonc-

tionnement du condensateur C. De cette façon, le condensateur C se charge à la tension V (figure 2G) pendant le temps de comptage T (figure 2D) à partir de l'instant de début de comptage jusqu'à l'instant de fin de comptage du compteur 4. Cette tension V a une amplitude correspondant à la donnée d'origine et s'obtient sur

la borne de sortie 5 comme signal de sortie de conversion analo-

gique. Cette tension V est donnée par la formule suivante V = Idt... (1) Comme la valeur maximale Tmax du temps de comptage T du compteur 4 est donnée par la formule suivante: Tmax = (2n - 1) Z1 (2) alors la valeur maximale Vmax de la tension V découle de la relation (1) comme suit Vmax = - (2n - 1) r'... (3)

Par ailleurs dans un système audio, PCM ( à modula-

tion par impulsions codées) classique ou analogue, on transforme un signal audio de type analogique par conversion analogique/ numérique en un signal PCM par exemple n = 16 bits par mot, à une période d'échantillonnage d'environ 204 osec (50 kHz). Pour convertir ce signal PCM à l'aide du convertisseur D/A représenté à la figure 1, il faut une périodetj pour la cadence P1 qui satisfait à la relation suivante / èsec > (2n - i)t1 Dans ces conditions, si n = 16 bits, Z1 0,31 nsec, on a une fréquence d'environ 3,3 GHz. Une telle fréquence élevée n'est

pas réaliste si le convertisseur numérique/analogique est réali-

sé sous la forme d'un circuit intégré monolithique.

La présente invention a pour but de créer un con-

vertisseur numérique/analogique permettant de convertir des données d'une longueur de bit plus grande avec une fréquence de

cadence plus faible que dans un convertisseur numérique/analogi-

que à intégration, classique, pour former un convertisseur numérique/analogique permettant de traiter des données à longueur de bit plus grande et qui est réalisé sous forme de circuits

intégrés monolithiques.

La présente invention a pour but de créer un conver-

tisseur numérique/analogique convertissant les données de lon-

gueur de bit plus grande avec une précision élevée.

Suivant une caractéristique de l'invention, le con-

vertisseur numérique/analogique comporte un intégrateur, un

ensemble de sources de courant fournissant des courants à l'in-

tégrateur, un ensemble de compteurs disposés en fonction des

sources de courant et des circuits pour diviser une donnée numé-

rique d'entrée en plusieurs parties de données numériques, les intensités des courants des sources de courant étant choisies

en fonction du poids des parties de données numériques, un en-

semble d'éléments de commutation répartis en fonction des sour-

ces de courant, l'ensemble des circuits d'entraînement des élé-

ments de commutation et un générateur d'impulsions, et après que des valeurs numériques des parties de données soient mises à l'état dans les compteurs, les compteurs comptent les impul- sions de cadence du générateur d'impulsions de cadence et les

éléments de commutation sont entraînés par les circuits d'en-

trainement de façon à être fermés pour fournir les courants des

sources de courant à l'intégrateur, et lorsqu'un état de comp-

tage de l'un des compteurs atteint une valeur prédéterminée, l'un des éléments de commutation correspondants est entrainé par un circuit d'entraînement correspondant pour être ouvert

pour le blocage du courant de la source de courant correspon-

dante par rapport à l'intégrateur.

La présente invention sera décrite plus en détail à l'aide des dessins annexés, dans lesquels: - la figure 1 est un schéma d'un convertisseur

numérique/analogique à intégration, classique.

- lesfigures2A-2G sont des chronogrammes servant à expliquer le mode de fonctionnement du convertisseur numérique/

analogique de la figure 1.

- la figure 3 est un schéma d'un mode de réalisation

de l'invention.

- les figures 4A-4L sont des chronogrammes servant à expliquer le mode de fonctionnement du convertisseur numérique/

analogique de la figure 3.

DESCRIPTION DETAILLE D'UN MODE DE REALISATION PREFERENTIEL DE

L'INVENTION

Selon le mode de réalisation de l'invention repré-

senté à la figure 3, le courant de charge I de l'intégrateur 2 est fourni par les commutateurs S1l, S12 à partir des deux sources de courants constants 11 et 12 donnant les courants de sortie I, I2 respectifs. Le rapport entre les courants Il, I2

est choisi égal à 28: 1. Les données D1, D2 etc formées cha-

cune de 16 bits sont appliquées à la borne d'entrée 13 et sont respectivement divisées en huit bits significatifs supérieurs et huit bits significatifs inférieurs. Les données des huit bits supérieurs significatifs sont mises à l'état dans un compteur 16 à 8 bits; les données des huit bits significatifs inférieurs sont mises à l'état dans un compteur 18 à 8 bits. Les commutateurs Sil, S12 sont fermés pour effectuer l'intégration et les compteurs 16, 17 comptent la cadence P1 générée par un générateur de cadence 18. En fonction du report du compteur 16, le commutateur Sll s'ouvre. En fonction du report du compteur 17, le commutateur S12 s'ouvre. Puis, les courants IIo 12 dont les amplitudes sont choisies en avance suivant le poids des huits bits significatifs supérieurs et des huit bits significatifs inférieurs, passent

pendant les périodes de temps correspondant aux données respec-

tives pour charger le condensateur C. La tension de charge apparaît sur la borne de sortie 5 cosure tension de sortie V de conversion numérique/analogique (D/A) De cette façon, comme la donnée de 16 bits est divisée en deux parties pour que chacune soit traitée en même temps, le temps de traitement des données correspond à celui pour traiter les données de 8 bits, ce qui

permet de diminuer la fréquence de la cadence Pl.

Les modes de fonctionnement des différents circuits

de la figure 3 seront décrits ci-après à l'aide des chronogram-

mes de la figure 4.

Lorsque la donnée D1 a 16 bits (figure 4A) est appliquée à la borne d'entrée 13, cette donnée D1 est fournie respectivement aux registres à décalage 19, 20 à 8 bits, pour

être transférée en fonction d'une cadence P2 (figure 4B) appli-

quée à la borne d'entrée 14. Un signal d'ordre de conversion PC (figure 4C) est appliqué à la borne d'entrée 15 au niveau

du bit central (8ème bit) de la donnée D1. Un circuit de com-

mande de temps 21 est remis à l'état initial en fonction du flanc avant du signal d'ordre de conversion PC. Le circuit de commande de temps 21 se compose d'un compteur, d'un verrou etc. Le circuit de commande de temps 21 est entraîné en synchronisme par la cadence P1 générée par le générateur de cadence 18 pour donner un signal de mise à l'état Ps' un signal de commutation PSW, un signal de porte PG etc qui seront décrits ultérieurement

et qui sont fournis comme signaux de sortie à des instants pré-

déterminés. Lorsque la donnée correspondant aux 8 bits signifi-

catifs supérieurs est appliquée comme signal d'entrée au regis-

tre à décalage 19, et que la donnée correspondant aux 8 bits significatifs inférieurs est appliquée à l'entrée du registre à décalage 20, le signal PC chute. En réponse au flanc arrière du signal Pc, le circuit de commande de temps 21 est entrainé et les verrous 22, 23 sont commandés pour transférer le contenu des registres à décalage 19, 20 dans les verrous 22, 23. Puis, le signal de mise à l'état PS et le signal de commutation PSw représentés aux figures 4D et 4E sont fournis comme signaux de

sortie par le circuit de commande de temps 21.

En réponse au flanc avant du signal Ps. la donnée for- mée des huit bits significatifs supérieurs verrouillés dans le verrou 22 est mise à l'état dans le compteur 16; la donnée formée par les huit bits significatifs inférieurs verrouillés dans le verrou 23 est mise à l'état dans le compteur 17. En réponse au flanc avant du signal PSW, le commutateur S2 se ferme par le verrou 24. Puis, le condensateur C commence à se décharger

et le signal de sortie à la borne de sortie 5 chute comme repré-

senté à la figure 4L. En réponse au flanc arrière du signal Pst les verrous 25, 26 sont mis à l'état. Le signal de sortie"l'du verrou 25 ferme le commutateur S à travers le verrou 27 et le ll

signal de sortie "1" du verrou 26 ferme le commutateur S12.

Puis, le courant I commence à passer. Lorsqu'à la suite de cela, le signal P chute, le commutateur S s'ouvre et en même temps

SW 2

le circuit de commande de temps 21 fournit en sortie le signal

de porte PG (figure 4F) pour ouvrir la porte ET 28.

En conséquence, l'intégrateur 2 commence à se charger et la cadence P1 est appliquée aux compteurs 16, 17 par la porte

ET 28 pour initialiser le comptage. Les compteurs 16, 17 com-

mencent le comptage à partir des valeurs des données des huit bits significatifs supérieurs et des huit bits significatifs inférieurs jusqu'à ce que les états de comptage atteignent la valeur de 28. Le courant I qui passe pendant le comptage des compteurs 16, 17 est égal à I + I2. Le condensateur C se charge avec le courant I et la tension (figure 4L) sur la borne de sortie 5 augmente. Lorsque l'état de comptage du compteur 16 atteint la valeur 28 avant que l'état de comptage du compteur 17 n'atteigne cette valeur, le compteur 16 émet un signal de report C 1 (figure 4H) pour remettre à l'état initial le verrou qui donne un signal de sortie "0" (figure 4I). Le signal de sortie du verrou 25 fonctionne comme signal de commutation Psi

pour le commutateur S11. Ce signal de sortie "0" ouvre le com-

mutateur Sl par le verrou 27. Puis, le chargement se poursuit avec le courant I égal au courant I et la tension de sortie continue d'augmenter. Lorsque l'état de comptage du compteur 17 atteint la valeur 28, un signal de report CA2 (figure 4J) est fourni en sortie par le compteur 17 pour remettre à-l'état initial le verrou 26 qui donne un signal de sortie "O" (figure 4K). Le signal de sortie du verrou 26 fonctionne comme signal decommutation PS2 pour le commutateur S12. Puis, le commutateur S12 s'ouvre et le chargement du condensateur C s'arrête. La tension V à la borne de sortie 5 à ce moment représente la valeur

analogique de la donnée D1. Puis, lorsque la donnée D2 est appli-

quée comme signal d'entrée à la borne d'entrée 13, la conversion

numérique/analogique se fait de la manière décrite ci-dessus.

Comme le courant I est choisi égal à 256 fois le courant I21 une légère erreur des instants d'ouverture et de fermeture du commutateur S11 provoqués par la variation du temps de commutation du verrou 25 donne lieu à une erreur importante pour la tension de sortie V. Pour résoudre cette difficulté, selon ce mode de réalisation, le verrou 27 est remis à l'état initial par la cadence P1, si bien que la sortie du verrou 25 c'est-à-dire l'ouverture et la fermeture du commutateur S il est synchronisée sur la cadence P1. Il est également possible de remplacer le verrou 27 par le verrou 25 pour être remis à l'état initial par la cadence P1. Le verrou 24 est également remis à l'état initial par la cadence P1 pour synchroniser

l'ouverture et la fermeture du commutateur S2 par le signal PSw.

Dans le mode de réalisation décrit, la donnée de 16 bits est divisée en deux parties de données, chacune se composant de 8 bits. Toutefois, la donnée d'entrée n'est pas nécessairement divisée en deux moitiés. De façon plus habituelle, tout ensemble de m bits supérieurs de la donnée d'entrée à n bits (n > m)

peut être séparé comme constituant la donnée significative supé-

rieure et les bits restants (n - m) peuvent constituer la donnée significative inférieure. Dans ce cas, la relation (3) peut s'écrire comme suit I1 m 12 n Vmax = C (2 - -(2 -)t1... (4) 1 C. Comme I 2n -m x I2 la relation (4) s'écrit comme suit: Vmax = (2n _ 1)t 1... (5) On a ainsi une conversion numérique/analogique

similaire à celle de la relation (3). En pratique, il est préfé-

rable de fixer la valeur de m voisine de 2 sur le plan de la précision,du temps de conversion etc. Si n = 16 et m = 8 comme dans le cas de ce mode de réalisation, le temps de stabilisation maximum de 10,sec de la tension de sortie de conversion V à la période d'échantillonnage de 20Asec est égal ou supérieur à (28 - 1) 1. C'est pourquoi, on a t1 < 39 nsec. Il en résulte qu'il suffit que la fréquence de la cadence P soit de l'ordre

de 25,5 MHz ou supérieure à cela, ce qui correspond sensible-

ment à 1 de la fréquence du circuit de la figure 1, cette

dernière étant approximativement égale à 3,3 GHz. Cela corres-

pond évidemment au cas dans lequel la donnée est divisée en deux parties. La fréquence de cadence peut être abaissée encore plus par division de la donnée d'entrée en trois ou plus de

trois parties.

Claims

REVENDICATIONS ) Convertisseur numérique/analogique caractérisé en ce qu'il comporte un intégrateur (2), un ensemble de sources de courant (11, 12) fournissant des courants (Il, 1I2) à l'inté- grateur, un ensemble de compteurs (16, 17) correspondant aux sources de courant (11, 12), un moyen (19, 20) pour répartir une donnée numérique d'entrée en plusieurs parties de données numériques (D1, D2), l'intensité des courants fournis par cha- que source de courant (11, 12) dépendant du poids des parties de données numériques, un ensemble de moyens de commutation (Sil, S12) correspondant aux sources de courant (11, 12), un ensemble de moyens (16, 17, 25, 26) pour commander les commuta- teurs (SîlJ' S12) et un générateur d'impulsions de cadence (18, 21), et après la mise des valeurs numériques des parties de données numériques (D D2...) dans les compteurs (16, 17), ceux-ci comptent les impulsions de cadence (P)G du générateur d'impulsions de cadence (18, 21) et les commutateurs (S<l8 S12) sont entratnés par ce moyen d'entratnement pour être fermés et fournir des courants des sources de courant (11, 12) à l'in- tégrateur (2), (1), (C), et lorsque l'état de comptage de l'un des compteurs (16, 17) atteint une valeur prédéterminée, l'un des commutateurs correspondants (Sl, S12) est commandé par un moyen d'entrainement correspondant pour s'ouvrir et bloquer le courant de la source de courant correspondante par rapport à l'intégrateur (2). ) Convertisseur numérique/analogique selon la revendication 1, caractérisé en ce que le diviseur des données numériques d'entrée est constitué par un ensemble de registres à décalage (19, 20).

3 ) Convertisseur numérique/analogique selon la

revendication 1, caractérisé en ce qu'au moins le moyen d'en-

traînement correspondant au plus grand des poids des parties de données numériques travaille en synchronisme avec l'impulsion

de cadence (PG" du générateur d'impulsions de cadence (18, 21).
4 ) Convertisseur numérique/analogique selon la

revendication 1, caractérisé en ce que la donnée numérique d'en-

trée (D) est divisée en deux moitiés de parties de données numé-

riques par le diviseur de données numériques d'entrée (19, 20).

) Convertisseur numérique/analogique selon la revendication 4, caractérisé en ce que le moyen de division des données numériques d'entrée se compose d'un premier registre à décalage (19) pour la moitié supérieure des bits significatifs et un second registre à décalage (20) pour la moitié inférieure

des bits significatifs.
6 ) Convertisseur numérique/analogique selon la

revendication 5, caractérisé en ce qu'au moins le moyen d'en-

traînement (16) correspondant à la moitié supérieure des bits significatifs fonctionne en synchronisme avec l'impulsion de

cadence du générateur d'impulsions de cadence (18, 21).