EP4406150A1 - Dispositif et procédé de synchronisation de temps symbole avec une architecture parallèle - Google Patents

Dispositif et procédé de synchronisation de temps symbole avec une architecture parallèle

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Publication number
EP4406150A1
EP4406150A1 EP23734594.7A EP23734594A EP4406150A1 EP 4406150 A1 EP4406150 A1 EP 4406150A1 EP 23734594 A EP23734594 A EP 23734594A EP 4406150 A1 EP4406150 A1 EP 4406150A1
Authority
EP
European Patent Office
Prior art keywords
fifos
samples
reading
fifo
indication
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
EP23734594.7A
Other languages
German (de)
English (en)
Inventor
Lyonel BARTHE
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Airbus Defence and Space SAS
Original Assignee
Airbus Defence and Space SAS
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Airbus Defence and Space SAS filed Critical Airbus Defence and Space SAS
Publication of EP4406150A1 publication Critical patent/EP4406150A1/fr
Pending legal-status Critical Current

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Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04B—TRANSMISSION
    • H04B7/00—Radio transmission systems, i.e. using radiation field
    • H04B7/14—Relay systems
    • H04B7/15—Active relay systems
    • H04B7/185—Space-based or airborne stations; Stations for satellite systems
    • H04B7/18578—Satellite systems for providing broadband data service to individual earth stations
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04W—WIRELESS COMMUNICATION NETWORKS
    • H04W56/00—Synchronisation arrangements
    • H04W56/001—Synchronization between nodes

Definitions

  • the present invention belongs to the field of digital communications, in particular by satellite, and relates more particularly to a device and a method for symbol time synchronization with a parallel architecture.
  • the invention is particularly well suited for a high-speed communications system between a satellite and an earth station.
  • a transmitter device transmits a message to a receiver device in the form of a signal carrying a sequence of symbols.
  • a symbol can correspond to a bit or a set of bits of data.
  • a symbol can for example correspond to a particular value of phase, amplitude and/or frequency of the signal, depending on the modulation used.
  • the received signal is sampled and the symbols must be synchronized from the samples obtained (one symbol corresponds to several samples).
  • the symbol time at the transmitter device is clocked from a clock belonging to the transmitter device.
  • the symbol time at the receiving device is clocked from a clock belonging to the receiving device.
  • a temporal bias may, however, exist between the clock of the transmitting device and the clock of the receiving device due to the imperfection of the oscillators which form these clocks.
  • Temporal errors can also be introduced by the Doppler effect due to a variation in the relative speed of the transmitting device relative to the receiving device (this is particularly true for communication between a satellite in low orbit and a ground station). These timing errors can cause errors in determining symbol times during sampling. This can lead to errors in the decoding of symbols and potentially to an inability to decode the received message.
  • symbol time synchronization device There are different methods of symbol time synchronization. It is notably possible to use a method based on the Gardner algorithm, or a method based on the Oerder and Meyr algorithm. These algorithms are particularly used in space communications based on SCPC technology (acronym English for "Single Channel Per Carrier", in French “one channel per carrier”), as for example for the DVB-S2X system (English acronym for "Digital Video Broadcasting - Second Generation Satellite Extensions", it is a standard of broadcasting digital television by satellite). For these technologies, the symbol time synchronization device generally has a serial architecture.
  • the CCSDS (English acronym for “Consultative Committee for Space Data Systems”) is currently in the process of defining a communications standard offering a throughput of around 10 Gbits/s and thus allowing satellites to exchange data at very high speed with ground stations via an optical link.
  • the parallel architecture introduces a design challenge to resolve temporal drift at the sample level without over-complexing the receiver device.
  • the present invention aims to remedy all or part of the disadvantages of the prior art, in particular those set out above.
  • the present invention proposes a symbol time synchronization device with parallel architecture.
  • the symbol time synchronization device is configured to be clocked by a clock, and it comprises:
  • a sample storage and reordering module comprising a control unit and 2 x P “first in, first out” type buffers, also known under the term “FIFOs”, P being an even integer greater than or equal to four, each FIFO being able to store several samples, the FIFOs being ordered cyclically;
  • an interpolation module configured to provide at each clock stroke a temporal error indication determined from samples coming from the storage and reordering module, said temporal error indication taking a value from “nominal” , “undershoot” or “overshoot”.
  • control unit is configured to:
  • the invention may also include one or more of the following characteristics, taken individually or in all technically possible combinations.
  • writing to the FIFOs is controlled by a binary write mask comprising 2 x P bits. Each bit is respectively associated with a FIFO and indicates whether or not said FIFO must be used for writing.
  • the write mask can take two distinct possible values, each having exactly P bits indicating that the associated FIFOs must be used for writing, said values having no bits in common.
  • the control unit is configured to change the value of the write mask on each clock tick (if valid data is available for the considered clock tick).
  • reading in the FIFOs is controlled by three binary reading masks each comprising 2 x P bits ordered cyclically. Each bit is respectively associated with a FIFO and indicates whether or not said FIFO should be used for reading. Each reading mask is associated respectively with one of the three possible values of the temporal error indication. Each read mask has exactly P, P - 1 or P + 1 successive bits indicating that the associated FIFOs must be used for reading depending on whether the read mask is associated respectively with the indication "nominal", "underflow” or “ “higher excess”.
  • the control unit is configured, for said current clock stroke, to:
  • control unit is configured to:
  • the present invention relates to a receiving device of a communications system.
  • the receiving device comprises a synchronization device according to any one of the preceding embodiments.
  • the present invention relates to a satellite comprising such a receiving device.
  • the communications system is a space communications system offering a data rate at least equal to 100 Mbit/s.
  • the present invention relates to a method of operating a symbol time synchronization device with parallel architecture.
  • the synchronization device is clocked and includes:
  • a sample storage and reordering module comprising 2 x P “first in, first out” type buffer memories, or FIFOs, P being an even integer greater than or equal to four, each FIFO being able to store several samples, the FIFOs being ordered cyclically,
  • an interpolation module configured to provide at each clock stroke a temporal error indication determined from samples coming from the storage and reordering module, said temporal error indication taking a value from “nominal” , “undershoot” or “overshoot”.
  • the process includes, at a current clock stroke:
  • the invention may also include one or more of the following characteristics, taken individually or in all technically possible combinations.
  • writing in the FIFOs is controlled by a binary write mask comprising 2 x P bits. Each bit is respectively associated with a FIFO and indicates whether or not said FIFO must be used for writing.
  • the write mask can take two distinct possible values, each having exactly P bits indicating that the associated FIFOs must be used for writing, said values having no bits in common. The value of the write mask is changed with each clock stroke.
  • reading in the FIFOs is controlled by three binary reading masks each comprising 2 x P bits ordered cyclically. Each bit is respectively associated with a FIFO and indicates whether or not said FIFO should be used for reading. Each reading mask is associated respectively with one of the three possible values of the temporal error indication. Each read mask has exactly P, P - 1 or P + 1 successive bits indicating that the associated FIFOs must be used for reading depending on whether the read mask is associated respectively with the indication "nominal", "underflow” or " “higher excess”.
  • the reading includes:
  • the reordering of the samples to be supplied to the interpolation module comprises: - a binary rotation operation, on said samples, of a number of bits defined from the current value of the counter,
  • each FIFO is configured to activate an indication of risk of overflow when the number of samples stored in said FIFO is greater than or equal to a threshold, and writing in the FIFOs is authorized if and only if the overflow risk indication is not activated for any of the FIFOs.
  • each FIFO is configured to activate an indication of risk of shortage when the number of samples stored in said FIFO is less than or equal to a threshold, and reading in the FIFOs is authorized if and only if the shortage risk indication is not activated for any of the FIFOs.
  • the frequency of the symbols output from the synchronization device is greater than or equal to 100 Mbits/s.
  • FIG. 1 a schematic representation of a space communications system between a satellite orbiting the Earth and a terrestrial station
  • FIG. 2 a schematic representation of a symbol time synchronization device according to the invention
  • FIG. 3 a schematic representation of an embodiment of a sample storage and reordering module
  • FIG. 4 a schematic representation of an embodiment of an interpolation module
  • FIG. 5 a schematic representation of an example of implementation of the control of the writing of new samples in the FIFOs of the storage and reordering module
  • FIG. 6 a schematic representation of an example of implementation of sample reading control in the FIFOs of the storage module and reordering
  • FIG. 7 a schematic representation of an example of implementation of the control of the permutation network of the storage and reordering module
  • FIG. 8 a schematic representation of the main steps of an operating method of a symbol time synchronization device according to the invention.
  • Figure 1 schematically represents a space communications system between a satellite 70 orbiting the Earth 73 and an earth station 71.
  • a signal 72 carrying data is transmitted by the earth station 71 to the satellite 70.
  • the earth station 71 To transmit the signal 72, the earth station 71 includes a transmission chain.
  • the transmission chain is clocked by a clock and it generally includes a channel encoder, an interleaver, a modulator, and other conventional elements participating in the transmission of a signal (filters, oscillators, amplifiers, digital/analog converter, etc.).
  • the data to be transmitted is modulated in the form of symbols.
  • a symbol can correspond to a bit or a set of bits of data.
  • a symbol can for example correspond to a particular value of phase, amplitude and/or frequency of the signal, depending on the modulation used.
  • the satellite 70 To receive the signal 72, the satellite 70 includes a reception chain.
  • the reception chain is clocked and generally includes a sampler, a symbol time synchronization device, a demodulator, a deinterleaver, a channel decoder, and other conventional elements participating in the reception of a signal ( filters, oscillators, amplifiers, analog/digital converter, etc.).
  • the role of the sampler is to take values from signal 72 at regular intervals to produce a series of discrete values called samples.
  • the role of the symbol time synchronization device is to detect and synchronize the symbols transported by the signal 72 from the samples thus obtained.
  • the symbols are then transformed into binary data by the demodulator.
  • the binary data is finally decoded.
  • Signal 72 may be a radio signal or an optical signal.
  • the data rates targeted for the space communications considered are relatively high, for example greater than 100 Mbit/s, even greater than 1 Gbit/s, or even greater than 10 Gbit/s.
  • the modulation can in particular be of the PSK type (English acronym for “Phase-Shift Keying”, in French “modulation by phase change”) or NRZ-O3K (English acronym for “Non-Return-to-Zero Optical On-Off Keying ”, in French “optical modulation by all-or-nothing modulation without return to zero”).
  • PSK Phase-Shift Keying
  • NRZ-O3K English acronym for “Non-Return-to-Zero Optical On-Off Keying ”, in French “optical modulation by all-or-nothing modulation without return to zero”.
  • the signal 72 is transmitted by the earth station 71 to the satellite 70.
  • the satellite 70 which is at the origin of the transmission of a signal to the earth station 71.
  • the satellite 70 which would play the role of transmitter device with a transmission chain such as that previously described
  • the earth station 71 would play the role of receiver device with a reception chain such as that previously described.
  • Figure 2 schematically represents a symbol time synchronization device 10 according to the invention.
  • the symbol time synchronization device 10 takes samples x n as input and provides symbols X k as output.
  • the symbol time synchronization device 10 is clocked by a clock (this is not shown in the figures for the sake of simplification).
  • the symbol time synchronization device 10 comprises a module 20 for storing and reordering samples and an interpolation module 30.
  • the role of the interpolation module 30 is to process the samples Xj coming from the storage and reordering module 20 to detect and synchronize the symbols X k to be supplied to the demodulator.
  • the interpolation module 30 is further configured to provide at each clock stroke a temporal error indication Err-lnd (or synchronization error) estimated from the samples Xj coming from the storage and reordering module 20.
  • the time error indication Err-lnd takes one of “nominal”, “underrun” or “overrun”.
  • the temporal error may be due to a frequency bias between the clock of the transmitting device and that of the receiving device, or by the Doppler effect induced by a variation in the relative speed of the transmitting device relative to the receiving device.
  • the “undershoot” case corresponds to the situation where the sampling frequency of the receiving device is too fast compared to the symbol frequency.
  • the “overshoot” case corresponds to the situation where the sampling frequency of the receiving device is too slow compared to the symbol frequency.
  • the “nominal” case corresponds to the situation where the sampling frequency of the receiving device is substantially synchronized with the frequency of the symbols.
  • the value of the temporal error can vary over time, in particular due to the Doppler effect.
  • the sample storage and reordering module 20 is configured to reorder (or rearrange) the samples provided by the sampler before making them available to the interpolation module 30.
  • the reordering of samples is done based on the timing error indication Err-lnd. In other words, it is the sample storage and reordering module 20 which is responsible for keeping or deleting certain samples depending on the observed temporal error, and for reordering the samples appropriately before putting them. available to the interpolation module 30.
  • FIG 3 schematically represents an embodiment of the module 20 for storing and reordering samples.
  • This module 20 comprises a set of 2 x P buffer memories 21 of the “first in, first out” type, or FIFOs (English acronym for “First-ln First-Out”).
  • P corresponds to a parallelization factor.
  • P is an even integer greater than or equal to four.
  • Each FIFO 21 can store several samples (for example eight samples per FIFO).
  • a sample corresponds to a pair of values each sampled respectively on channel I (“in phase” channel) and on channel Q (“quadrature” channel).
  • a sample could correspond to only one of the channels I and Q, and it is then sufficient to duplicate the solution to process each of the two channels I and Q.
  • a sample is coded on eight bits with a fixed point quantification of type Q(2.6). However, nothing would prevent a sample from being encoded differently, for example on a different number of bits and/or with a different quantification method, for example in floating point.
  • the different ways of defining and encoding a sample are only variants of the invention. The choice of an encoding or quantification method depends in particular on the modulations and signal to noise ratios (SNR) envisaged.
  • SNR signal to noise ratios
  • the FIFOs 21 are ordered cyclically.
  • the FIFOs can each be identified by an index varying between 0 and (2 x P - 1), and that they are ordered according to their index such that for an index i varying between 1 and (2 x P - 1), the FIFO with index (i - 1) precedes the FIFO with index i and the FIFO with index (2 x P - 1) precedes the FIFO with index 0.
  • the FIFOs 21 are identified and ordered according to an index varying from 0 to 7 (in this case, the cyclic order of the indices of the FIFOs is 0, 1, 2, 3, 4, 5, 6 , 7, 0, 1, 2, ... etc.).
  • the FIFOs are ordered as follows: first the FIFOs of even index, in ascending order, and then the FIFOs of odd index, in ascending order (in this case, the order cyclical index of the FIFOs is 0, 2, 4, 6, 1, 3, 5, 7, 0, 2, 4, ...etc.).
  • a sample is written in each of successive P FIFOs 21 which were not used for writing at the previous clock.
  • four samples x n , x n+ i, x n+ 2, n is written in the FIFOo
  • the samples x n+i is written in the FIFOi
  • the samples x n+2 is written in the FIFOs
  • the samples x n+3 is written in the FIFOs.
  • the four samples x n+4 , x n+5 , x n+6 , x n+7 will be written respectively in the FIFOs of index 4 to 7. And so on.
  • a sample is read in each of P, (P - 1), or (P + 1) successive FIFOs 21 depending on whether the temporal error indication Err-lnd provided by the interpolation module 30 for the clock stroke considered is respectively “nominal”, “underflow” or “overflow ". That is, P samples are read when the timing error indication Err-lnd is "nominal”, (P - 1) samples are read when the timing error indication Err-lnd is "underflow”, and ( P + 1 ) samples are read when the time error indication Err-lnd is “overflow”.
  • the FIFOs 21 in which a sample must be read are defined according to the FIFOs 21 in which samples were read at the previous clock tick (the samples are read in the FIFOs which follow the FIFOs in which samples were read at the previous clock). previous clock stroke).
  • a FIFO 21 corresponds to a memory area associated with a write pointer and a read pointer.
  • the write pointer indicates an address of the memory area where the next sample should be stored.
  • the playback pointer indicates an address of the memory area where the oldest sample that has not yet been played is stored (next sample to be played).
  • the write pointer (respectively the read pointer) is incremented with each write operation of a sample (respectively with each read operation of a sample). It should be noted that there are different ways of managing a FIFO (pointer which traverses the memory in a circular manner, binary pointer with Gray code which counts read or write actions, etc.). The choice of a particular method to manage reading or writing in a FIFO is only a variant of the invention.
  • Each FIFO 21 can be configured to activate an indication of risk of overflow when the number of samples stored in the FIFO 21 is greater than or equal to a threshold (the number of samples stored in a FIFO 21 corresponds to the number of samples which were written in said FIFO 21 and which have not yet been read). Likewise, each FIFO 21 can be configured to activate a shortage risk indication when the number of samples stored in the FIFO 21 is less than or equal to a threshold. The writing and/or reading operations in the FIFOs 21 can then be controlled according to these indications of risk of overflow and/or risk of shortage. These aspects will be described later with reference to Figures 5 and 6.
  • the next sample to be supplied to the interpolation module 30 corresponds to the sample indicated by the reading pointer of said FIFO 21.
  • the module 20 for storing and reordering samples comprises a permutation network 23 configured to reorder these samples to provide to the interpolation module 30.
  • the permutation network 23 corresponds for example to a calculation unit capable of performing binary rotation operations (“barrel shifter” in English).
  • a bit rotation is similar to a logic shift (shifting bits one or more places to the right or left), except that each outgoing bit is reinjected into the place freed by the shift.
  • the permutation to be carried out is defined as a function of a counter whose current value is defined as a function of the value of said counter at the previous clock and as a function of the time error indication Err -lnd provided by the interpolation module 30 at the previous clock stroke.
  • the permutation to be carried out depends in fact on the history of the sample conservation and/or deletion operations which were successively carried out on previous clocks. Updating the counter at each clock stroke as a function of the temporal error indication Err-lnd makes it possible to identify the FIFO 21 from which the next samples must be supplied to the interpolation module 30.
  • the sample storage and reordering module 20 comprises a control unit 22 configured to execute read and write operations in the FIFOs 21 and sample reordering operations with the permutation network 23.
  • the sample storage unit 20 control 22 is in particular configured to control the FIFOs in which a sample must be written, to control the FIFOs in which a sample must be read, and to control the permutation network 23.
  • the control in writing is represented by the indication WC ("Write Control") which indicates in which FIFOs 21 a sample must be written
  • the reading control is represented by the indication RC ("Read Control") which indicates in which FIFOs 21 a sample must be read
  • the control of the permutation network 23 is represented by the indication SC (“Shift Control”) which indicates in which order the available samples must be supplied to the interpolation module 30.
  • Figures 5 to 7, which will be described in detail later, illustrate particular modes of implementing writing, reading, and reordering of samples.
  • FIG 4 schematically represents an embodiment of the interpolation module 30.
  • the Gardner algorithm is used (in its version for a parallel architecture).
  • the interpolation module 30 comprises two parallel interpolation blocks 31. Similar to what is described in the document “A Parallel Timing Synchronization Structure in Real-Time High Transmission Capacity Wireless Communication Systems”, Xin Hao et al., each block 31 comprises two interpolators 32 and a temporal error detection unit 33.
  • the temporal error detection unit 33 is powered by the two interpolators 32 of the block 31 to which it belongs, as well as by one of the two interpolators 32 of the other block 31.
  • each interpolator 32 takes as input four samples from among the samples made available by the sample storage and reordering module 20: the first interpolator 32 of the first block 31 takes as input the samples Xj, x j+i , x j+2 , x j+3 ; the second interpolator 32 of the first block 31 takes as input the samples x j+i , x j+2 , x j+3 , x j+4 ; the first interpolator 32 of the second block 31 takes as input the samples x j+2 , x j+3 , x j+4 , x j+5 ; the second interpolator 32 of the second block 31 takes as input the samples x j+3 , x j+4 , x j+5 , x j+6 .
  • Each block 31 provides a symbol as output: the first block 31 provides the symbol Xk; the second block 31 provides the symbol Xk+i.
  • the interpolation module 30 comprises a control unit 37 configured to estimate, in a conventional manner (Gardner algorithm) a temporal error from the temporal errors detected individually by each of the blocks 31.
  • the control unit 37 can in particular press calculation units such as adder 34, multiplier/divider 35 and loop filter 36 to estimate the temporal error.
  • the control unit 37 is also configured to provide the temporal error indication Err-lnd to the storage and reordering module 20 as a function of the estimated temporal error.
  • Figure 5 schematically represents a particular mode of implementation of writing control in the FIFOs of P new samples.
  • writing in the FIFOs is controlled by a write mask WM (“Write Mask”) comprising 2 x P bits.
  • Each bit of the write mask is respectively associated with a FIFO 21 and indicates whether or not said FIFO 21 must be used for writing.
  • the write mask WM can take two distinct possible values WMi and WM 2 each presenting exactly P bits indicating that the associated FIFOs must be used for writing (these are successive FIFOs, that is to say they follow each other in the cyclical order of the FIFOs).
  • the WMi and WM2 values do not have any bits in common.
  • a '1' bit indicates that the associated FIFO must be used for writing.
  • a '0' bit indicates that the associated FIFO should not be used for writing.
  • the bits are ordered from left to right and the index of a bit corresponds to the index of the FIFO with which it is associated.
  • the WM1 mask whose binary value is 0b1 11 10000 indicates that only the four FIFOs with index 0 to 3 must be used for writing.
  • the WM 2 mask whose binary value is 0b00001 11 1 indicates that only the four FIFOs with index 4 to 7 must be used for writing.
  • the mask WM1 can take the binary value 0b10101010 and the mask WM 2 can take the binary value 0b01010101.
  • the index of a bit of a write mask corresponds to the index of the FIFO with which it is associated: it would for example be possible to consider that the first four bits of the write mask correspond to the four FIFOs of even index, then the next four bits of the write mask correspond to the four FIFOs of odd index.
  • inverted logic for which a bit at '0' indicates that the associated FIFO must be used for writing, and a bit at '1' indicates that the associated FIFO must not be used for writing. .
  • the control unit 22 is configured to change the value of the write mask WM at each clock stroke.
  • the choice of the value to use for the write mask WM among WM1 and WM 2 is carried out by a multiplexer 41 controlled by a binary value 42 updated at each stroke of clock using a gate 43 configured to perform an “exclusive OR” (XOR) logic operation between said binary value 42 and the value '1'.
  • XOR exclusive OR
  • Other modes of implementation could however be considered, for example by using a register memorizing the value of the write mask WM and on which a one's complement operation (inversion of all the bits) is carried out on each stroke of clock.
  • each FIFO 21 can be configured to activate an indication 44 of risk of overflow when the number of samples stored in the FIFO 21 is greater than or equal to a threshold.
  • each FIFO can include up to eight samples, the indication 44 of risk of overflow takes the value '1' when there are at least six samples present in the FIFO, otherwise the indication 44 of risk of overflow takes the value '0'.
  • Gate 45 is configured to perform a logical “OR” (OR) operation between the overflow risk indications 44 of the different FIFOs 21.
  • Gate 45 “OR” controls a multiplexer 46 to define the value of a binary mask of WA write authorization (“Write Authorization”).
  • the mask WA takes the value ObOOOOOOOO when an indication 44 of risk of overflow is at '1' for at least one of the FIFOs (that is to say when the result of gate 45 "OR" is 'T).
  • the WA mask takes the value 0b11 11 11 11 when the overflow risk indication 44 is at '0' for all the FIFOs (that is to say when the result of the "OR" gate 45 is '0' ).
  • Gate 47 is configured to perform a logical “AND” operation between the mask WM and the mask WA. Gate 47 “AND” outputs the binary mask WC which controls the FIFOs in which a sample must be written. Thus, writing in the FIFOs 21 is authorized if and only if the overflow risk indication 44 is not activated for any of the FIFOs 21.
  • Figure 6 schematically represents a particular mode of implementation of reading control in the FIFOs of P, (P - 1) or (P + 1) samples as a function of the Err-lnd indication.
  • reading in the FIFOs 21 is controlled by a reading mask RM (“Read Mask”) comprising 2 x P bits.
  • This reading mask RM corresponds to one of the reading masks RMi, RM 2 and RM 3 .
  • the choice of the read mask to use is made via the multiplexer 53 which is controlled by the temporal error indication Err-lnd.
  • the reading mask RMi is used when the time error indication Err-lnd is “nominal”
  • the reading mask RM 2 is used when the time error indication Err-lnd is “underflow”
  • the RM 3 reading mask is used when the Err-lnd indication is “overflow”.
  • Each bit of a read mask is respectively associated with a FIFO 21 and indicates whether or not said FIFO 21 must be used for reading.
  • the bits of the read masks are ordered cyclically: for an index i varying between 1 and (2 x P - 1), the index bit (i - 1) precedes the index bit i and the index bit (2 x P - 1) precedes the index bit 0.
  • a bit at '1' indicates that the associated FIFO must be used for reading
  • a bit at '0' indicates that the associated FIFO must not be used for reading (again, nothing would prevent the use of inverse logic) .
  • the bits are ordered from left to right and the index of a bit corresponds to the index of the FIFO with which it is associated.
  • the reading mask RMi which is associated with the “nominal” indication contains exactly P bits successive to '1'.
  • the reading mask RM 2 which is associated with the “underflow” indication contains exactly (P - 1) bits successive to '1'.
  • the reading mask RM 3 which is associated with the “overflow” indication contains exactly (P + 1) bits successive to '1'.
  • the read mask RMi is initialized to the binary value 0b11 110000 (to indicate that only the four FIFOs with index 0 to 3 must be used for reading); the reading mask RM 2 is initialized to the binary value 0b1 1100000 (to indicate that only the three FIFOs with index 0 to 2 must be used for reading); the reading mask RM 3 is initialized to the binary value 0b1 111 1000 (to indicate that only the five FIFOs with index 0 to 4 must be used for reading).
  • the control unit 22 is configured to put updates each of the three reading masks RMi, RM 2 and RM 3 , for the next clock stroke, by performing a binary rotation of the current value of said reading masks respectively by P, (P - 1) or (P + 1) bits depending on whether the time error indication Err-lnd provided by the interpolation module 30 is respectively “nominal”, “underflow” or “overflow”.
  • each of the three reading masks RMi, RM 2 and RM 3 undergoes a rotation of P bits; if the indication is “underflow”, each of the three reading masks RMi, RM 2 and RM 3 undergoes a rotation of (P - 1) bits; if the indication is “overflow”, each of the three reading masks RMi, RM 2 and RM 3 undergoes a rotation of (P + 1) bits.
  • the FIFOs 21 in which a sample must be read at the current clock are the FIFOs 21 which follow the FIFOs 21 in which samples were read at the previous clock: if the index of the last FIFO which was used in reading at the previous clock stroke hangs a value
  • the first FIFO to use in reading at the current clock is the index (i + 1); if the index of the last FIFO which was used for reading at the previous clock has the value (2 x P - 1), then the first FIFO to be used for reading at the current clock is the one whose index is 0.
  • the “ROT” blocks 51 each represent an electronic circuit capable of performing a binary rotation operation. In the example considered, this is a rotation to the right (because the bit with index 0 corresponding to the first FIFO is the leftmost bit, that is to say the most significant bit stronger) but it is obvious that we could also use a rotation to the left if the bits were ordered in the other direction.
  • the table below gives an example of values taken by the reading masks at successive clock strokes.
  • each FIFO 21 can be configured to activate an indication 54 of risk of shortage when the number of samples stored in the FIFO 21 is less than or equal to a threshold.
  • each FIFO can include up to eight samples
  • the shortage risk indication 54 takes the value '1' when the number of samples in the FIFO 21 is less than or equal to two, otherwise the indication 54 of risk of shortage takes the value '0'.
  • Gate 55 is configured to perform a logical “OR” (OR) operation between the shortage risk indications 54 of the different FIFOs 21.
  • Gate 55 “OR” controls multiplexer 56 to define the value of a binary mask of RA reading authorization (“Read Authorization”).
  • the RA mask takes the value ObOOOOOOOO when an indication 54 of risk of shortage is at '1' for at least one of the FIFOs (that is to say when the result of gate 55 "OR" is '1') .
  • the RA mask takes the value 0b11 11 11 11 when the shortage risk indication 54 is at '0' for all the FIFOs (that is to say when the result of the "OR" gate 55 is '0' ).
  • Gate 57 is configured to perform a logical “AND” operation between the RM mask and the RA mask. Gate 57 “AND” outputs the binary mask RC which controls the FIFOs in which a sample must be read. Thus, reading in the FIFOs 21 is authorized if and only if the indication 54 of risk of shortage is not activated for any of the FIFOs 21.
  • a mechanism can be implemented to prohibit reading in the FIFOs 21 for a predetermined number of clock strokes after a reset of the synchronization device 10, in order to allow time for the FIFOs 21 to fill up.
  • FIG. 7 schematically represents a particular mode of implementation of the control of the permutation network 23.
  • the permutation network 23 is an electronic circuit capable of performing binary rotation operations.
  • the rotation to be performed is defined according to the SC (“Shift Control”) indication. More particularly, the SC indication makes it possible to define the number of bits to shift according to the rotation operation.
  • the SC indication corresponds to a counter 64 whose current value is defined as a function of the value of said counter 64 at the previous clock stroke and as a function of the temporal error indication Err-lnd provided by the module 30 of interpolation to the previous clock stroke. Updating the counter 64 at each clock stroke as a function of the temporal error indication Err-lnd makes it possible to identify the FIFO 21 from which the next samples must be supplied to the interpolation module 30.
  • the control unit 22 is configured to update the counter 64, for the next clock tick, by performing an addition modulo 2 x P of the current value of the counter 64 with the value P , P - 1 or P + 1 depending on whether the time error indication Err-lnd provided by the interpolation module 30 is respectively “nominal”, “undershoot” or “overshoot”.
  • the choice of the value to use as a function of the temporal error indication Err-lnd is implemented by the multiplexer 62.
  • the addition modulo 2 x P is implemented by the adder 63 (this is of a 2 x P bit adder). It can be noted that choosing the value P as a power of two makes it possible to simplify the hardware implementation of the adder 63 (an N-bit adder directly returns a sum modulo 2 N ).
  • each interpolator 32 takes as input four samples made available by the storage and reordering module 20.
  • there are four interpolators 32 (P
  • the reordering of the samples to be supplied to the interpolation module 30 amounts to performing a binary rotation of an equal number of bits to the SC value of counter 64 multiplied by the bit size of a sample.
  • the table below gives an example of the SC values taken by the counter 64 at successive clock strokes as well as the FIFOs to be used to make samples available to the interpolation module 30.
  • the notation CK P represents a clock stroke of index p; the notation SC corresponds to the value SC of counter 64 for the current clock stroke; the “Next SC” notation corresponds to the SC value of counter 64 after updating for the next clock stroke.
  • counter 64 is not updated and the sample reordering step is not performed.
  • Figure 8 schematically represents the main steps of a method 100 for operating a symbol time synchronization device according to the invention, in particular a symbol time synchronization device 10 such as that described above with reference to Figures 2 at 7.
  • the method 100 comprises the following steps:
  • a reordering 103 of the samples to be supplied to the interpolation module 30 as a function of a counter 64 whose current value is defined as a function of the value of the counter 64 at the previous clock stroke and as a function of the indication of temporal error Err-lnd supplied by the interpolation module 30 at the previous clock stroke,
  • the invention has been described by considering optical or radio space communications systems with data rates greater than 100 Mbits/s. However, following other examples, nothing excludes considering other communications systems, in particular terrestrial communications, for example cellular communications.

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Abstract

L'invention concerne un dispositif de synchronisation de temps symbole à architecture parallèle comprenant : - un module (20) de mémorisation et de réordonnancement d'échantillons comprenant une unité de contrôle (22) et 2 x P FIFOs (21) ordonnées cycliquement, - un module d'interpolation configuré pour fournir à chaque coup d'horloge une indication d'erreur temporelle (Err-Ind) prenant une valeur parmi « nominal », « dépassement inférieur » ou « dépassement supérieur », à un coup d'horloge courant, l'unité de contrôle (22) est configurée pour : - écrire un échantillon dans chacune de P FIFOs (21) successives, - lire un échantillon dans chacune de P, P - 1, ou P + 1 FIFOs (21) successives selon que l'indication d'erreur temporelle (Err-Ind) est respectivement « nominal », « dépassement inférieur » ou « dépassement supérieur », - réordonner des échantillons à fournir au module d'interpolation à l'aide d'un réseau de permutation (23).

Description

Dispositif et procédé de synchronisation de temps symbole avec une architecture parallèle
Domaine de l’invention
La présente invention appartient au domaine des communications numériques, notamment par satellite, et concerne plus particulièrement un dispositif et un procédé de synchronisation de temps symbole avec une architecture parallèle. L’invention est particulièrement bien adaptée pour un système de communications à haut débit entre un satellite et une station terrestre.
Etat de la technique
Dans les systèmes de communications numériques, un dispositif émetteur transmet un message à un dispositif récepteur sous la forme d’un signal transportant une séquence de symboles. Un symbole peut correspondre à un bit ou à un ensemble de bits de données. Un symbole peut par exemple correspondre à une valeur particulière de phase, d’amplitude et/ou de fréquence du signal, selon la modulation utilisée. Au niveau du dispositif récepteur, le signal reçu est échantillonné et les symboles doivent être synchronisés à partir des échantillons obtenus (un symbole correspond à plusieurs échantillons).
Le temps symbole au niveau du dispositif émetteur est cadencé à partir d’une horloge appartenant au dispositif émetteur. Le temps symbole au niveau du dispositif récepteur est cadencé à partir d’une horloge appartenant au dispositif récepteur. Un biais temporel peut cependant exister entre l’horloge du dispositif émetteur et l’horloge du dispositif récepteur en raison de l’imperfection des oscillateurs qui forment ces horloges. Des erreurs temporelles peuvent également être introduites par effet Doppler en raison d’une variation de la vitesse relative du dispositif émetteur par rapport au dispositif récepteur (c’est particulièrement vrai pour une communication entre un satellite en orbite basse et une station au sol). Ces erreurs temporelles peuvent entraîner des erreurs dans la détermination des instants des symboles au cours de l’échantillonnage. Cela peut conduire à des erreurs dans le décodage des symboles et potentiellement à une impossibilité de décoder le message reçu.
Il existe différentes méthodes de synchronisation de temps symbole. Il est notamment possible d’utiliser une méthode basée sur l’algorithme de Gardner, ou une méthode basée sur l’algorithme d’Oerder et Meyr. Ces algorithmes sont notamment utilisés dans les communications spatiales basées sur la technologie SCPC (acronyme anglais pour « Single Channel Per Carrier », en français « un seul canal par porteuse »), comme par exemple pour le système DVB-S2X (acronyme anglais pour « Digital Video Broadcasting - Second Generation Satellite Extensions », c’est une norme de diffusion de la télévision numérique par satellite). Pour ces technologies, le dispositif de synchronisation de temps symbole présente généralement une architecture série.
Le CCSDS (acronyme anglais pour « Consultative Committee for Space Data Systems », en français « comité consultatif sur les systèmes de données spatiales ») est actuellement en train de définir un standard de communications offrant un débit de l'ordre de 10 Gbits/s et permettant ainsi à des satellites d’échanger des données à très haut débit avec des stations au sol via une liaison optique.
Pour atteindre des débits aussi élevés, il devient nécessaire d’utiliser une architecture parallèle pour le dispositif de synchronisation de temps symbole, afin de répondre aux exigences temps-réel des technologies FPGA (acronyme anglais pour « Field-Programmable Gate Array », en français « circuit logique programmable ») ou ASIC (acronyme anglais pour « Application-Specific Integrated Circuit », en français « circuit intégré dédié à une application »).
L'architecture parallèle introduit toutefois un défi de conception pour résoudre la dérive temporelle au niveau de l'échantillon sans trop complexifier le dispositif récepteur.
Le document « A Parallel Timing Synchronization Structure in Real-Time High Transmission Capacity Wireless Communication Systems », Xin Hao et al., décrit un dispositif de synchronisation de temps symbole avec une architecture parallèle basée sur l’algorithme de Gardner. Il est mentionné dans ce document qu’un décalage en fréquence entre le dispositif émetteur et le dispositif récepteur entraîne une erreur temporelle qui augmente ou diminue continuellement. Pour corriger cette erreur temporelle, il convient de supprimer ou de conserver certains échantillons lorsque l’erreur s’est accumulée jusqu’à un certain niveau. Il devient alors nécessaire de réarranger les échantillons dans un ordre correct. Toutefois, ce document ne décrit pas d’exemple d’implémentation permettant de réarranger les échantillons de façon efficace et performante.
Les documents suivants divulguent eux aussi un algorithme de synchronisation de temps symbole basé sur une architecture parallèle :
- « Parallel Timing Synchronization Algorithm and Its Implementation in High Speed Wireless Communication Systems », Xin Hao et al., 2010 International Conference on Electronics, Information, and Communication (ICEIC), Institute of Electronics and Information Engineers (IEIE), 22 janvier 2019 ; - « Parallel Architecture of an All Digital Timing Recovery Scheme for High Speed Receivers », Daniel Schmidt et al., 2010 7th International Symposium On Communication Systems Networks and Digital Signal Processing (CSNDSP), IEEE, 21 juillet 2010.
Exposé de l’invention
La présente invention a pour objectif de remédier à tout ou partie des inconvénients de l’art antérieur, notamment ceux exposés ci-avant.
A cet effet, et selon un premier aspect, il est proposé par la présente invention, un dispositif de synchronisation de temps symbole à architecture parallèle. Le dispositif de synchronisation de temps symbole est configuré pour être cadencé par une horloge, et il comprend :
- un module de mémorisation et de réordonnancement d’échantillons comprenant une unité de contrôle et 2 x P mémoires tampons de type « premier entré, premier sorti », aussi connues sous le terme « FIFOs », P étant un entier pair supérieur ou égal à quatre, chaque FIFO pouvant mémoriser plusieurs échantillons, les FIFOs étant ordonnés cycliquement ;
- un module d’interpolation configuré pour fournir à chaque coup d’horloge une indication d’erreur temporelle déterminée à partir d’échantillons en provenance du module de mémorisation et de réordonnancement, ladite indication d’erreur temporelle prenant une valeur parmi « nominal », « dépassement inférieur » ou « dépassement supérieur ».
A un coup d’horloge courant, l’unité de contrôle est configurée pour :
- écrire un échantillon dans chacune de P FIFOs successives qui n’ont pas été utilisées en écriture au coup d’horloge précédent,
- lire un échantillon dans chacune de P, P - 1 , ou P + 1 FIFOs successives selon que l'indication d’erreur temporelle est respectivement « nominal », « dépassement inférieur » ou « dépassement supérieur », les FIFOs dans lesquelles un échantillon doit être lu étant définies en fonction des FIFOs dans lesquelles des échantillons ont été lus au coup d'horloge précédent,
- réordonner des échantillons à fournir au module d’interpolation à l’aide d’un réseau de permutation et en fonction d'un compteur dont la valeur courante est définie en fonction de la valeur dudit compteur au coup d’horloge précédent et en fonction de l'indication d’erreur temporelle au coup d’horloge précédent.
Il est à noter qu’on se place ici dans le cas générique où le coup d’horloge courant et le coup d’horloge précédent présentent des échantillons valides. Comme cela sera détaillé par la suite, il est possible de gérer une indication qui renseigne sur la validité des échantillons au coup d’horloge considéré, et de faire (ou ne pas faire) certaines actions en fonction de cette indication de validité.
L’utilisation d’un réseau de permutation et sa gestion à l’aide d’un compteur mis à jour en fonction de l'indication d’erreur temporelle permettent de réarranger dynamiquement les échantillons à fournir au module d’interpolation en utilisant des opérations de rotation binaire relativement peu coûteuses en termes d’implémentation matérielle et de temps de calcul.
Dans des modes particuliers de réalisation, l’invention peut comporter en outre l’une ou plusieurs des caractéristiques suivantes, prises isolément ou selon toutes les combinaisons techniquement possibles.
Dans des modes particuliers de réalisation, l'écriture dans les FIFOs est contrôlée par un masque d'écriture binaire comportant 2 x P bits. Chaque bit est respectivement associé à une FIFO et indique si ladite FIFO doit ou non être utilisée en écriture. Le masque d’écriture peut prendre deux valeurs possibles distinctes présentant chacune exactement P bits indiquant que les FIFOs associées doivent être utilisées en écriture, lesdites valeurs ne présentant aucun bit en commun. L’unité de contrôle est configurée pour changer la valeur du masque d’écriture à chaque coup d'horloge (si des données valides sont disponibles pour le coup d’horloge considéré).
Dans des modes particuliers de réalisation, la lecture dans les FIFOs est contrôlée par trois masques de lecture binaires comportant chacun 2 x P bits ordonnés cycliquement. Chaque bit est respectivement associé à une FIFO et indique si ladite FIFO doit ou non être utilisée en lecture. Chaque masque de lecture est associé respectivement à l'une des trois valeurs possibles de l'indication d’erreur temporelle. Chaque masque de lecture comporte exactement P, P - 1 ou P + 1 bits successifs indiquant que les FIFOs associées doivent être utilisées en lecture selon que le masque de lecture est associé respectivement à l’indication « nominal », « dépassement inférieur » ou « dépassement supérieur ». L’unité de contrôle est configurée, pour ledit coup d’horloge courant, pour :
- identifier le masque de lecture à utiliser en fonction de l'indication d’erreur temporelle,
- mettre à jour chaque masque de lecture, pour le coup d'horloge suivant, en effectuant une rotation binaire de la valeur courante dudit masque de lecture de P, P - 1 ou P + 1 bits selon que l'indication d’erreur temporelle est respectivement « nominal », « dépassement inférieur » ou « dépassement supérieur ». Dans des modes particuliers de réalisation, pour réordonner les échantillons à fournir au module d’interpolation, l’unité de contrôle est configurée pour :
- commander le réseau de permutation pour effectuer une rotation binaire sur lesdits échantillons d'un nombre de bits défini à partir de la valeur courante du compteur,
- mettre à jour le compteur, pour le coup d'horloge suivant, en effectuant une addition modulo 2 x P de la valeur courante du compteur avec la valeur P, P - 1 ou P + 1 selon que l'indication d’erreur temporelle est respectivement « nominal », « dépassement inférieur » ou « dépassement supérieur ».
Selon un deuxième aspect, la présente invention concerne un dispositif récepteur d’un système de communications. Le dispositif récepteur comporte un dispositif de synchronisation selon l’un quelconque des modes de réalisation précédents.
Selon un troisième aspect, la présente invention concerne un satellite comportant un tel dispositif récepteur.
Dans des modes particuliers de réalisation, le système de communications est un système de communications spatiales offrant un débit de données au moins égal à 100 Mbit/s.
Selon un quatrième aspect, la présente invention concerne un procédé de fonctionnement d’un dispositif de synchronisation de temps symbole à architecture parallèle. Le dispositif de synchronisation est cadencé par une horloge et comprend :
- un module de mémorisation et de réordonnancement d’échantillons comprenant 2 x P mémoires tampons de type « premier entré, premier sorti », ou FIFOs, P étant un entier pair supérieur ou égal à quatre, chaque FIFO pouvant mémoriser plusieurs échantillons, les FIFOs étant ordonnés cycliquement,
- un module d’interpolation configuré pour fournir à chaque coup d’horloge une indication d’erreur temporelle déterminée à partir d’échantillons en provenance du module de mémorisation et de réordonnancement, ladite indication d’erreur temporelle prenant une valeur parmi « nominal », « dépassement inférieur » ou « dépassement supérieur ».
Le procédé comporte, à un coup d’horloge courant :
- une écriture d’un échantillon dans chacune de P FIFOs successives qui n’ont pas été utilisées en écriture au coup d’horloge précédent,
- une lecture d’un échantillon dans chacune de P, P - 1 , ou P + 1 FIFOs successives selon que l'indication d’erreur temporelle est respectivement « nominal », « dépassement inférieur » ou « dépassement supérieur », les FIFOs dans lesquelles un échantillon doit être lu étant définies en fonction des FIFOs dans lesquelles des échantillons ont été lus au coup d'horloge précédent,
- un réordonnancement d’échantillons à fournir au module d’interpolation en fonction d'un compteur dont la valeur courante est définie en fonction de la valeur du compteur au coup d’horloge précédent et en fonction de l'indication d’erreur temporelle au coup d’horloge précédent,
- une fourniture des échantillons réordonnés au module d’interpolation.
Dans des modes particuliers de mise en oeuvre, l’invention peut comporter en outre l’une ou plusieurs des caractéristiques suivantes, prises isolément ou selon toutes les combinaisons techniquement possibles.
Dans des modes particuliers de mise en oeuvre, l'écriture dans les FIFOs est contrôlée par un masque d'écriture binaire comportant 2 x P bits. Chaque bit est respectivement associé à une FIFO et indique si ladite FIFO doit ou non être utilisée en écriture. Le masque d’écriture peut prendre deux valeurs possibles distinctes présentant chacune exactement P bits indiquant que les FIFOs associées doivent être utilisées en écriture, lesdites valeurs ne présentant aucun bit en commun. La valeur du masque d’écriture est changée à chaque coup d'horloge.
Dans des modes particuliers de mise en oeuvre, la lecture dans les FIFOs est contrôlée par trois masques de lecture binaires comportant chacun 2 x P bits ordonnés cycliquement. Chaque bit est respectivement associé à une FIFO et indique si ladite FIFO doit ou non être utilisée en lecture. Chaque masque de lecture est associé respectivement à l'une des trois valeurs possibles de l'indication d’erreur temporelle. Chaque masque de lecture comporte exactement P, P - 1 ou P + 1 bits successifs indiquant que les FIFOs associées doivent être utilisées en lecture selon que le masque de lecture est associé respectivement à l’indication « nominal », « dépassement inférieur » ou « dépassement supérieur ». La lecture comporte :
- une identification du masque de lecture à utiliser en fonction de l'indication d’erreur temporelle,
- une mise à jour de chaque masque de lecture, pour le coup d'horloge suivant, en effectuant une rotation binaire de la valeur courante dudit masque de lecture de P, P - 1 ou P + 1 bits selon que l'indication d’erreur temporelle est respectivement « nominal », « dépassement inférieur » ou « dépassement supérieur ».
Dans des modes particuliers de mise en oeuvre, le réordonnancement des échantillons à fournir au module d’interpolation comporte : - une opération de rotation binaire, sur lesdits échantillons, d'un nombre de bits défini à partir de la valeur courante du compteur,
- une mise à jour du compteur, pour le coup d'horloge suivant, en effectuant une addition modulo 2 x P de la valeur courante du compteur avec la valeur P, P - 1 ou P + 1 selon que l'indication d’erreur temporelle est respectivement « nominal », « dépassement inférieur » ou « dépassement supérieur ».
Dans des modes particuliers de mise en oeuvre, chaque FIFO est configurée pour activer une indication de risque de débordement lorsque le nombre d'échantillons mémorisés dans ladite FIFO est supérieur ou égal à un seuil, et l'écriture dans les FIFOs est autorisée si et seulement si l'indication de risque de débordement n'est activée pour aucune des FIFOs.
Dans des modes particuliers de mise en oeuvre, chaque FIFO est configurée pour activer une indication de risque de pénurie lorsque le nombre d'échantillons mémorisés dans ladite FIFO est inférieur ou égal à un seuil, et la lecture dans les FIFOs est autorisée si et seulement si l'indication de risque de pénurie n'est activée pour aucune des FIFOs.
Dans des modes particuliers de mise en oeuvre, la fréquence des symboles en sortie du dispositif de synchronisation est supérieure ou égale à 100 Mbits/s.
Présentation des figures
L’invention sera mieux comprise à la lecture de la description suivante, donnée à titre d’exemple nullement limitatif, et faite en se référant aux figures 1 à 8 qui représentent :
[Fig. 1] une représentation schématique d’un système de communications spatiales entre un satellite en orbite autour de la Terre et une station terrestre,
[Fig. 2] une représentation schématique d’un dispositif de synchronisation de temps symbole selon l’invention
[Fig. 3] une représentation schématique d’un mode de réalisation d’un module de mémorisation et de réordonnancement d’échantillons,
[Fig. 4] une représentation schématique d’un mode de réalisation d’un module d’interpolation,
[Fig. 5] une représentation schématique d’un exemple d’implémentation du contrôle de l’écriture de nouveaux échantillons dans les FIFOs du module de mémorisation et de réordonnancement,
[Fig. 6] une représentation schématique d’un exemple d’implémentation du contrôle de la lecture d’échantillons dans les FIFOs du module de mémorisation et de réordonnancement,
[Fig. 7] une représentation schématique d’un exemple d’implémentation du contrôle du réseau de permutation du module de mémorisation et de réordonnancement,
[Fig. 8] une représentation schématique des principales étapes d’un procédé de fonctionnement d’un dispositif de synchronisation de temps symbole selon l’invention.
Dans ces figures, des références identiques d’une figure à une autre désignent des éléments identiques ou analogues. Pour des raisons de clarté, les éléments représentés ne sont pas nécessairement à une même échelle, sauf mention contraire.
Description détaillée d’un mode de réalisation de l’invention
Dans la suite de la description, on se place de manière non limitative dans le cas d’un système de communications spatiales.
La figure 1 représente schématiquement un système de communications spatiales entre un satellite 70 en orbite autour de la Terre 73 et une station terrestre 71 . Un signal 72 transportant des données est transmis par la station terrestre 71 à destination du satellite 70.
Pour émettre le signal 72, la station terrestre 71 comporte une chaîne de transmission. La chaine de transmission est cadencée par une horloge et elle comporte généralement un codeur de canal, un entrelaceur, un modulateur, et d’autres éléments conventionnels participant à la transmission d’un signal (filtres, oscillateurs, amplificateurs, convertisseur numérique/analogique, etc.). Après codage et entrelacement, les données à émettre sont modulées sous la forme de symboles. Un symbole peut correspondre à un bit ou à un ensemble de bits de données. Un symbole peut par exemple correspondre à une valeur particulière de phase, d’amplitude et/ou de fréquence du signal, selon la modulation utilisée.
Pour recevoir le signal 72, le satellite 70 comporte une chaîne de réception. La chaine de réception est cadencée par une horloge et elle comporte généralement un échantillonneur, un dispositif de synchronisation de temps symbole, un démodulateur, un désentrelaceur, un décodeur de canal, et d’autres éléments conventionnels participant à la réception d’un signal (filtres, oscillateurs, amplificateurs, convertisseur analogique/numérique, etc.). Le rôle de l’échantillonneur est de prélever des valeurs du signal 72 à intervalles réguliers pour produire une suite de valeurs discrètes nommées échantillons. Le dispositif de synchronisation de temps symbole a pour rôle de détecter et synchroniser les symboles transportés par le signal 72 à partir des échantillons ainsi obtenus. Les symboles sont ensuite transformés en données binaires par le démodulateur. Les données binaires sont finalement décodées. Le signal 72 peut être un signal radio ou un signal optique. Les débits de données visés pour les communications spatiales considérées sont relativement élevés, par exemple supérieurs à 100 Mbit/s, voire supérieurs à 1 Gbit/s, voire même supérieurs à 10 Gbit/s.
La modulation peut notamment être de type PSK (acronyme anglais pour « Phase-Shift Keying », en français « modulation par changement de phase ») ou NRZ- O3K (acronyme anglais de « Non-Return-to-Zero Optical On-Off Keying », en français « modulation optique par modulation tout-ou-rien sans retour à zéro »).
Dans l’exemple considéré, le signal 72 est émis par la station terrestre 71 à destination du satellite 70. Rien n’empêcherait toutefois, selon un autre exemple, que ce soit le satellite 70 qui soit à l’origine de l’émission d’un signal à destination de la station terrestre 71 . Dans ce cas, c’est le satellite 70 qui jouerait le rôle de dispositif émetteur avec une chaîne de transmission telle que celle précédemment décrite, et la station terrestre 71 jouerait le rôle de dispositif récepteur avec une chaîne de réception telle que celle précédemment décrite.
Rien n’empêcherait non plus de considérer un dispositif émetteur et un dispositif récepteur d’un autre système de communications, par exemple un système de communications terrestres cellulaires.
Pour atteindre des débits élevés, il devient nécessaire d’utiliser une architecture parallèle pour le dispositif de synchronisation de temps symbole afin de répondre aux exigences temps-réel des technologies FPGA ou ASIC utilisées pour le concevoir.
La figure 2 représente schématiquement un dispositif 10 de synchronisation de temps symbole selon l’invention. Comme expliqué précédemment, le dispositif 10 de synchronisation de temps symbole prend en entrée des échantillons xn et fournit en sortie des symboles Xk. Le dispositif 10 de synchronisation de temps symbole est cadencé par une horloge (celle-ci n’est pas représentée sur les figures par soucis de simplification).
Tel qu’illustré sur la figure 2, le dispositif 10 de synchronisation de temps symbole comporte un module 20 de mémorisation et de réordonnancement d’échantillons et un module 30 d’interpolation.
Le rôle du module 30 d'interpolation est de traiter les échantillons Xj en provenance du module 20 de mémorisation et de réordonnancement pour détecter et synchroniser les symboles Xk à fournir au démodulateur.
Le module 30 d’interpolation est en outre configuré pour fournir à chaque coup d’horloge une indication d’erreur temporelle Err-lnd (ou erreur de synchronisation) estimée à partir des échantillons Xj en provenance du module 20 de mémorisation et de réordonnancement. L’indication d’erreur temporelle Err-lnd prend une valeur parmi « nominal », « dépassement inférieur » (« underrun » en anglais), ou « dépassement supérieur » (« overrun » en anglais).
L’erreur temporelle peut être due à un biais de fréquence entre l’horloge du dispositif émetteur et celle du dispositif récepteur, ou par l’effet Doppler induit par une variation de la vitesse relative du dispositif émetteur par rapport au dispositif récepteur.
Le cas « dépassement inférieur » correspond à la situation où la fréquence d’échantillonnage du dispositif récepteur est trop rapide par rapport à la fréquence des symboles. Le cas « dépassement supérieur » correspond à la situation où la fréquence d’échantillonnage du dispositif récepteur est trop lente par rapport à la fréquence des symboles. Le cas « nominal » correspond à la situation où la fréquence d’échantillonnage du dispositif récepteur est sensiblement synchronisée avec la fréquence des symboles. La valeur de l’erreur temporelle peut varier au cours du temps, notamment en raison de l’effet Doppler.
Pour annuler l'erreur temporelle, certains échantillons doivent être conservés (dans le cas « dépassement inférieur ») ou supprimés (dans le cas « dépassement supérieur ») lorsque l'erreur s'est accumulée jusqu'à un certain niveau. Dans une architecture parallèle, il est alors nécessaire de réordonner la séquence des échantillons à traiter lorsqu’une opération de conservation (« keep » en anglais) ou de suppression (« skip » ou « delete » en anglais) d’un échantillon se produit.
Le module 20 de mémorisation et de réordonnancement d’échantillons est configuré pour réordonner (ou réarranger) les échantillons fournis par l’échantillonneur avant de les mettre à disposition du module 30 d’interpolation. Le réordonnancement des échantillons est fait en fonction de l’indication d’erreur temporelle Err-lnd. En d’autres termes, c’est le module 20 de mémorisation et de réordonnancement d’échantillons qui est responsable de conserver ou supprimer certains échantillons en fonction de l’erreur temporelle observée, et de réordonner les échantillons de façon appropriée avant de les mettre à disposition du module 30 d’interpolation.
La figure 3 représente schématiquement un mode de réalisation du module 20 de mémorisation et de réordonnancement d’échantillons. Ce module 20 comprend un ensemble de 2 x P mémoires tampons 21 de type « premier entré, premier sorti », ou FIFOs (acronyme anglais pour « First-ln First-Out »). P correspond à un facteur de parallélisation. P est un entier pair supérieur ou égal à quatre. De façon avantageuse, le facteur de parallélisation P peut en outre être choisi pour correspondre à une puissance de deux (cela permet de simplifier certaines parties de l’implémentation). Dans l’exemple considéré et illustré sur la figure 3, le facteur de parallélisation est égal à quatre (P = 4).
Chaque FIFO 21 peut mémoriser plusieurs échantillons (par exemple huit échantillons par FIFO). Dans l’exemple considéré, un échantillon correspond à une paire de valeurs échantillonnées chacune respectivement sur la voie I (voie « en phase ») et sur la voie Q (voie « en quadrature »). Selon un autre exemple, un échantillon pourrait correspondre à une seule des voies I et Q, et il suffit alors de dupliquer la solution pour traiter chacune des deux voies I et Q. Dans l’exemple considéré, un échantillon est codé sur huit bits avec une quantification en virgule fixe de type Q(2.6). Rien n’empêcherait toutefois d’encoder un échantillon de façon différente, par exemple sur un nombre de bits différent et/ou avec une méthode de quantification différente, par exemple en virgule flottante. Les différentes manières de définir et encoder un échantillon ne sont que des variantes de l’invention. Le choix d’une méthode d’encodage ou de quantification dépend notamment des modulations et des rapports signal sur bruit (SNR pour « Signal to Noise Ratio » en anglais) envisagés.
Les FIFOs 21 sont ordonnées cycliquement. On entend par exemple par-là que les FIFOs peuvent être identifiées chacune par un indice variant entre 0 et (2 x P - 1 ), et qu'elles sont ordonnées selon leur indice de telle sorte que pour un indice i variant entre 1 et (2 x P - 1 ), la FIFO d'indice (i - 1 ) précède la FIFO d'indice i et la FIFO d'indice (2 x P - 1 ) précède la FIFO d'indice 0. Dans l’exemple considéré et illustré sur la figure 3, les FIFOs 21 sont identifiées et ordonnées selon un indice variant de 0 à 7 (dans ce cas, l’ordre cyclique des indices des FIFOs est 0, 1 , 2, 3, 4, 5, 6, 7, 0, 1 , 2, ... etc.).
Il est à noter que rien n'empêcherait d’ordonner les FIFOs de façon différente. Par exemple, il serait envisageable de considérer que les FIFOs sont ordonnées comme suit : d’abord les FIFOs d’indice pair, par ordre croissant, et ensuite les FIFOs d’indice impair, par ordre croissant (dans ce cas, l’ordre cyclique des indices des FIFOs est 0, 2, 4, 6, 1 , 3, 5, 7, 0, 2, 4, ...etc.).
A un coup d’horloge courant, un échantillon est écrit dans chacune de P FIFOs 21 successives qui n’ont pas été utilisées en écriture au coup d’horloge précédent. Dans l’exemple illustré à la figure 3, au coup d’horloge courant, quatre échantillons xn, xn+i, xn+2, Xn+3 sont écrits respectivement dans les FIFO d’indice 0 à 3 ((’échantillons xn est écrit dans la FIFOo, l’échantillons xn+i est écrit dans la FIFOi, (’échantillons xn+2 est écrit dans la FIFOs, l’échantillons xn+3 est écrit dans la FIFOs). Au coup d’horloge suivant, les quatre échantillons xn+4, xn+5, xn+6, xn+7 seront écrits respectivement dans les FIFO d’indice 4 à 7. Et ainsi de suite.
Au coup d’horloge courant, un échantillon est lu dans chacune de P, (P - 1 ), ou (P + 1 ) FIFOs 21 successives selon que l'indication d’erreur temporelle Err-lnd fournie par le module 30 d'interpolation pour le coup d’horloge considéré est respectivement « nominal », « dépassement inférieur » ou « dépassement supérieur ». Autrement dit, P échantillons sont lus lorsque l’indication d’erreur temporelle Err-lnd est « nominal », (P - 1 ) échantillons sont lus lorsque l’indication d’erreur temporelle Err-lnd est « dépassement inférieur », et (P + 1 ) échantillons sont lus lorsque l’indication d’erreur temporelle Err-lnd est « dépassement supérieur ». Les FIFOs 21 dans lesquelles un échantillon doit être lu sont définies en fonction des FIFOs 21 dans lesquelles des échantillons ont été lus au coup d'horloge précédent (les échantillons sont lus dans les FIFOs qui suivent les FIFOs dans lesquelles des échantillons ont été lus au coup d'horloge précédent).
De façon conventionnelle, une FIFO 21 correspond à une zone mémoire associée à un pointeur d’écriture et un pointeur de lecture. Le pointeur d’écriture indique une adresse de la zone mémoire à laquelle le prochain échantillon doit être mémorisé. Le pointeur de lecture indique une adresse de la zone mémoire à laquelle l’échantillon le plus ancien qui n’a pas encore été lu est mémorisé (prochain échantillon à lire). Le pointeur d’écriture (respectivement le pointeur de lecture) est incrémenté à chaque opération d’écriture d’un échantillon (respectivement à chaque opération de lecture d’un échantillon). Il est à noter qu’il existe différentes façons de gérer une FIFO (pointeur qui parcourt la mémoire de façon circulaire, pointeur binaire avec code de Gray qui compte les actions de lecture ou d’écriture, etc.). Le choix d’une méthode particulière pour gérer la lecture ou l’écriture dans une FIFO n’est qu’une variante de l’invention.
Chaque FIFO 21 peut être configurée pour activer une indication de risque de débordement lorsque le nombre d'échantillons mémorisés dans la FIFO 21 est supérieur ou égal à un seuil (le nombre d'échantillons mémorisés dans une FIFO 21 correspond au nombre d’échantillons qui ont été écrits dans ladite FIFO 21 et qui n’ont pas encore été lus). De même, chaque FIFO 21 peut être configurée pour activer une indication de risque de pénurie lorsque le nombre d’échantillons mémorisés dans la FIFO 21 est inférieur ou égal à un seuil. Les opérations d’écriture et/ou de lecture dans les FIFOs 21 peuvent alors être contrôlées en fonction de ces indications de risque de débordement et/ou de risque de pénurie. Ces aspects seront décrits ultérieurement en référence aux figures 5 et 6.
Pour chaque FIFO 21 , le prochain échantillon à fournir au module 30 d’interpolation correspond à l’échantillon indiqué par le pointeur de lecture de ladite FIFO 21. Le module 20 de mémorisation et de réordonnancement d’échantillons comprend un réseau de permutation 23 configuré pour réordonner ces échantillons à fournir au module 30 d’interpolation.
Le réseau de permutation 23 correspond par exemple à une unité de calcul capable d'effectuer des opérations de rotation binaire (« barrel shifter » en anglais). Une rotation binaire est similaire à un décalage logique (décalage des bits d’une ou plusieurs places vers la droite ou vers la gauche), à ceci près que chaque bit sortant est réinjecté à la place libérée par le décalage.
Au coup d’horloge courant, la permutation à effectuer est définie en fonction d'un compteur dont la valeur courante est définie en fonction de la valeur dudit compteur au coup d’horloge précédent et en fonction de l'indication d’erreur temporelle Err-lnd fournie par le module 30 d'interpolation au coup d’horloge précédent. La permutation à effectuer dépend en effet de l’historique des opérations de conservation et/ou de suppression d’échantillons qui ont été successivement effectuées aux coups d’horloge précédents. La mise à jour du compteur à chaque coup d’horloge en fonction de l'indication d’erreur temporelle Err-lnd permet d’identifier la FIFO 21 à partir de laquelle les prochains échantillons doivent être fournis au module 30 d’interpolation.
Le module 20 de mémorisation et de réordonnancement d’échantillons comprend une unité de contrôle 22 configurée pour exécuter les opérations de lecture et d’écriture dans les FIFOs 21 et les opérations de réordonnancement des échantillons avec le réseau de permutation 23. L’unité de contrôle 22 est notamment configurée pour contrôler les FIFOs dans lesquelles un échantillon doit être écrit, pour contrôler les FIFOs dans lesquelles un échantillon doit être lus, et pour contrôler le réseau de permutation 23. Sur l’exemple illustré à la figure 3, le contrôle en écriture est représenté par l’indication WC (« Write Control ») qui indique dans quelles FIFOs 21 un échantillon doit être écrit, le contrôle en lecture est représenté par l’indication RC (« Read Control ») qui indique dans quelles FIFOs 21 un échantillon doit être lu, et le contrôle du réseau de permutation 23 est représenté par l’indication SC (« Shift Control ») qui indique dans quel ordre les échantillons disponibles doivent être fournis au module 30 d’interpolation. Les figures 5 à 7, qui seront décrites en détail ultérieurement, illustrent des modes particuliers de mise en oeuvre de l’écriture, de la lecture, et du réordonnancement des échantillons.
La figure 4 représente schématiquement un mode de réalisation du module 30 d’interpolation. Dans l’exemple considéré, l’algorithme de Gardner est utilisé (dans sa version pour une architecture parallèle). Le module 30 d’interpolation comprend deux blocs 31 parallèles d’interpolation. De façon similaire à ce qui est décrit dans le document « A Parallel Timing Synchronization Structure in Real-Time High Transmission Capacity Wireless Communication Systems », Xin Hao et al., chaque bloc 31 comprend deux interpolateurs 32 et une unité 33 de détection d’erreur temporelle. L’unité 33 de détection d’erreur temporelle est alimentée par les deux interpolateurs 32 du bloc 31 auquel elle appartient, ainsi que par l’un des deux interpolateurs 32 de l’autre bloc 31.
A un coup d’horloge, chaque interpolateur 32 prend en entrée quatre échantillons parmi les échantillons mis à disposition par le module 20 de mémorisation et de réordonnancement d’échantillons : le premier interpolateur 32 du premier bloc 31 prend en entrée les échantillons Xj , xj+i , xj+2, xj+3 ; le deuxième interpolateur 32 du premier bloc 31 prend en entrée les échantillons xj+i , xj+2, xj+3, xj+4 ; le premier interpolateur 32 du deuxième bloc 31 prend en entrée les échantillons xj+2, xj+3, xj+4, xj+5 ; le deuxième interpolateur 32 du deuxième bloc 31 prend en entrée les échantillons xj+3, xj+4, xj+5, xj+6. Chaque bloc 31 fournit en sortie un symbole : le premier bloc 31 fournit le symbole Xk ; le deuxième bloc 31 fournit le symbole Xk+i.
Ainsi, à chaque coup d’horloge quatre nouveaux échantillons (xn, xn+i, xn+2, xn+3) fournis par l’échantillonneur sont traités par le module 20 de mémorisation et de réordonnancement et deux nouveaux symboles (Xk, Xk+i) sont fournis par le module 30 d’interpolation. De façon générale, l’utilisation d’un facteur de parallélisation de valeur P permet au dispositif 10 de synchronisation de temps symbole, à chaque coup d’horloge, de traiter P nouveaux échantillons en entrée et de fournir P/2 nouveaux symboles en sortie. A chaque coup d’horloge P + 3 échantillons sont traités par le module 30 d’interpolation.
Le module 30 d’interpolation comporte une unité de contrôle 37 configurée pour estimer, de façon conventionnelle (algorithme de Gardner) une erreur temporelle à partir des erreurs temporelles détectées individuellement par chacun des blocs 31. L’unité de contrôle 37 peut notamment s’appuyer sur des unités de calcul de type additionneur 34, multiplieur/diviseur 35 et filtre de boucle 36 pour estimer l’erreur temporelle. L’unité de contrôle 37 est aussi configurée pour fournir l’indication d’erreur temporelle Err-lnd au module 20 de mémorisation et de réordonnancement en fonction de l’erreur temporelle estimée.
La figure 5 représente schématiquement un mode particulier d’implémentation du contrôle de l’écriture dans les FIFOs de P nouveaux échantillons.
Dans ce mode particulier d’implémentation, l'écriture dans les FIFOs est contrôlée par un masque d'écriture WM (« Write Mask ») comportant 2 x P bits. Chaque bit du masque d’écriture est respectivement associé à une FIFO 21 et indique si ladite FIFO 21 doit ou non être utilisée en écriture. Le masque d’écriture WM peut prendre deux valeurs possibles distinctes WMi et WM2 présentant chacune exactement P bits indiquant que les FIFOs associées doivent être utilisées en écriture (il s’agit de FIFOs successives, c’est-à-dire qu’elles se suivent dans l’ordre cyclique des FIFOs). Les valeurs WMi et WM2 ne présentent aucun bit en commun.
Dans l’exemple considéré et illustré à la figure 5, le facteur de parallélisation P est égal à quatre (P = 4). Le masque d’écriture WM comporte donc huit bits (2 x P = 8). Un bit à ‘1 ’ indique que la FIFO associée doit être utilisée en écriture. Un bit à ‘0’ indique que la FIFO associée ne doit pas être utilisée en écriture. Les bits sont ordonnés de gauche à droite et l’indice d’un bit correspond à l’indice de la FIFO à laquelle il est associé. Le masque WM1 dont la valeur binaire est 0b1 11 10000 indique que seules les quatre FIFOs d’indice 0 à 3 doivent être utilisées en écriture. Le masque WM2 dont la valeur binaire est 0b00001 11 1 indique que seules les quatre FIFOs d’indice 4 à 7 doivent être utilisées en écriture.
Il est à noter que rien n'empêcherait d’utiliser des valeurs différentes pour WM1 et WM2. Par exemple, si les FIFOs sont ordonnées en considérant d’abord les FIFOs d’indice pair et ensuite les FIFOs d’indice impair, alors le masque WM1 peut prendre la valeur binaire 0b10101010 et le masque WM2 peut prendre la valeur binaire 0b01010101 . On peut également noter qu’il n’est pas indispensable que l’indice d’un bit d’un masque d’écriture corresponde à l’indice de la FIFO à laquelle il est associé : il serait par exemple possible de considérer que les quatre premiers bits du masque d’écriture correspondent aux quatre FIFOs d’indice pair, puis que les quatre bits suivants du masque d’écriture correspondent aux quatre FIFOs d’indice impair. Rien n’empêcherait non plus d’utiliser une logique inversée pour laquelle un bit à ‘0’ indique que la FIFO associée doit être utilisée en écriture, et un bit à ‘1 ’ indique que la FIFO associée ne doit pas être utilisée en écriture.
L’unité de contrôle 22 est configurée pour changer la valeur du masque d’écriture WM à chaque coup d'horloge. Dans l’exemple considéré et illustré à la figure 5, le choix de la valeur à utiliser pour le masque d’écriture WM parmi WM1 et WM2 est effectué par un multiplexeur 41 contrôlé par une valeur binaire 42 mise à jour à chaque coup d’horloge à l’aide d’une porte 43 configurée pour effectuer une opération logique « OU exclusif » (XOR) entre ladite valeur binaire 42 et la valeur ‘1 ’. D’autres modes d’implémentation pourraient toutefois être envisagés, par exemple en utilisant un registre mémorisant la valeur du masque d’écriture WM et sur lequel une opération de complément à un (inversion de tous les bits) est effectuée à chaque coup d’horloge.
Le tableau ci-dessous donne un exemple de valeurs prises par le masque d’écriture WM à des coups d’horloge successifs. Dans le tableau ci-dessous, la notation CKP représente un coup d’horloge d’indice p. [Tableau 1 ]
Comme indiqué précédemment, chaque FIFO 21 peut être configurée pour activer une indication 44 de risque de débordement lorsque le nombre d'échantillons mémorisés dans la FIFO 21 est supérieur ou égal à un seuil. Dans l’exemple considéré, chaque FIFO peut comporter jusqu’à huit échantillons, l’indication 44 de risque de débordement prend la valeur ‘1 ’ lorsqu’il y a au moins six échantillons présents dans la FIFO, sinon l’indication 44 de risque de débordement prend la valeur ‘0’. La porte 45 est configurée pour effectuer une opération logique « OU » (OR) entre les indications 44 de risque de débordement des différentes FIFOs 21. La porte 45 « OU » contrôle un multiplexeur 46 pour définir la valeur d’un masque binaire d’autorisation en écriture WA (« Write Authorization »). Le masque WA prend la valeur ObOOOOOOOO lorsqu’une indication 44 de risque de débordement est à ‘1 ’ pour au moins une des FIFOs (c’est-à- dire lorsque le résultat de la porte 45 « OU » est ‘T). Le masque WA prend la valeur 0b11 11 11 11 lorsque l’indication 44 de risque de débordement est à ‘0’ pour toutes les FIFOs (c’est-à-dire lorsque le résultat de la porte 45 « OU » est ‘0’). La porte 47 est configurée pour effectuer une opération logique « ET » (AND) entre le masque WM et le masque WA. La porte 47 « ET » fournit en sortie le masque binaire WC qui contrôle les FIFOs dans lesquelles un échantillon doit être écrit. Ainsi, l'écriture dans les FIFOs 21 est autorisée si et seulement si l'indication 44 de risque de débordement n'est activée pour aucune des FIFOs 21 .
Il convient de noter que, dans la description ci-avant de la figure 5, on fait l’hypothèse d’avoir P échantillons valides au coup d’horloge considéré. Ce n’est toutefois pas nécessairement toujours le cas. Par exemple, si l’horloge qui cadence le dispositif 10 de synchronisation de temps symbole est plus rapide que l’horloge du convertisseur analogique/numérique, de nouveaux échantillons pourraient ne pas être disponibles à certains coups d’horloge. Il est alors envisageable de prendre en compte une indication supplémentaire qui renseigne sur la validité des échantillons au coup d’horloge considéré (par souci de simplification, cette indication de validité des échantillons n’est pas représentée sur les figures). Dans un tel cas, l’écriture dans les FIFOs 21 ainsi que la mise à jour du masque d’écriture WM seraient conditionnées par cette indication de validité des échantillons.
La figure 6 représente schématiquement un mode particulier d’implémentation du contrôle de la lecture dans les FIFOs de P, (P - 1 ) ou (P + 1 ) échantillons en fonction de l’indiction Err-lnd.
Dans ce mode particulier d’implémentation, la lecture dans les FIFOs 21 est contrôlée par un masque de lecture RM (« Read Mask ») comportant 2 x P bits. Ce masque de lecture RM correspond à l’un des masques de lecture RMi, RM2 et RM3. Le choix du masque de lecture à utiliser est fait par l’intermédiaire du multiplexeur 53 qui est contrôlé par l’indication d’erreur temporelle Err-lnd. Par exemple, le masque de lecture RMi est utilisé lorsque l’indication d’erreur temporelle Err-lnd vaut « nominal », le masque de lecture RM2 est utilisé lorsque l’indication d’erreur temporelle Err-lnd vaut « dépassement inférieur » et le masque de lecture RM3 est utilisé lorsque l’indication Err-lnd vaut « dépassement supérieur ».
Chaque bit d’un masque de lecture est respectivement associé à une FIFO 21 et indique si ladite FIFO 21 doit ou non être utilisée en lecture. Comme pour les FIFOs 21 , les bits des masques de lecture sont ordonnés cycliquement : pour un indice i variant entre 1 et (2 x P - 1 ), le bit d'indice (i - 1 ) précède le bit d'indice i et le bit d'indice (2 x P - 1 ) précède le bit d'indice 0.
Dans l’exemple considéré et illustré à la figure 6, le facteur de parallélisation P est égal à quatre (P = 4) et les masques de lecture comportent chacun huit bits. Un bit à ‘1 ’ indique que la FIFO associée doit être utilisée en lecture, un bit à ‘0’ indique que la FIFO associée ne doit pas être utilisée en lecture (là encore, rien n’empêcherait d’utiliser une logique inverse). Les bits sont ordonnés de gauche à droite et l’indice d’un bit correspond à l’indice de la FIFO à laquelle il est associé.
Le masque de lecture RMi qui est associé à l’indication « nominal » comporte exactement P bits successifs à ‘1 ’. Le masque de lecture RM2 qui est associé à l’indication « dépassement inférieur » comporte exactement (P - 1 ) bits successifs à ‘1 ’. Le masque de lecture RM3 qui est associé à l’indication « dépassement supérieur » comporte exactement (P + 1 ) bits successifs à ‘1 ’. Par exemple, le masque de lecture RMi est initialisé à la valeur binaire 0b11 110000 (pour indiquer que seules les quatre FIFOs d’indice 0 à 3 doivent être utilisées en lecture) ; le masque de lecture RM2 est initialisé à la valeur binaire 0b1 1100000 (pour indiquer que seules les trois FIFOs d’indice 0 à 2 doivent être utilisées en lecture) ; le masque de lecture RM3 est initialisé à la valeur binaire 0b1 111 1000 (pour indiquer que seules les cinq FIFOs d’indice 0 à 4 doivent être utilisées en lecture).
A un coup d’horloge courant, l’unité de contrôle 22 est configurée pour mettre à jour chacun des trois masques de lecture RMi, RM2 et RM3, pour le coup d'horloge suivant, en effectuant une rotation binaire de la valeur courante desdits masques de lecture respectivement de P, (P - 1 ) ou (P + 1 ) bits selon que l'indication d’erreur temporelle Err-lnd fournie par le module 30 d'interpolation est respectivement « nominal », « dépassement inférieur » ou « dépassement supérieur ». Autrement dit, si l’indication est « nominal », chacun des trois masques de lecture RMi, RM2 et RM3 subit une rotation de P bits ; si l’indication est « dépassement inférieur », chacun des trois masques de lecture RMi, RM2 et RM3 subit une rotation de (P - 1 ) bits ; si l’indication est « dépassement supérieur », chacun des trois masques de lecture RMi, RM2 et RM3 subit une rotation de (P + 1 ) bits. Ainsi, les FIFOs 21 dans lesquelles un échantillon doit être lu au coup d’horloge courant sont les FIFOs 21 qui suivent les FIFOs 21 dans lesquelles des échantillons ont été lus au coup d'horloge précédent : si l’indice de la dernière FIFO qui a été utilisée en lecture au coup d’horloge précédent pend une valeur
1 comprise entre 0 et (2 x P - 2), alors la première FIFO à utiliser en lecture au coup d’horloge courant est l’indice (i + 1 ) ; si l’indice de la dernière FIFO qui a été utilisée en lecture au coup d’horloge précédent a pour valeur (2 x P - 1 ), alors la première FIFO à utiliser en lecture au coup d’horloge courant est celle dont l’indice vaut 0.
Sur la figure 6, les blocs 51 « ROT » représentent chacun un circuit électronique capable d’effectuer une opération de rotation binaire. Dans l’exemple considéré, il s’agit d’une rotation vers la droite (car le bit d’indice 0 correspondant à la première FIFO est le bit le plus à gauche, c’est-à-dire le bit de poids le plus fort) mais il est évident qu’on pourrait également utiliser une rotation vers la gauche si les bits étaient ordonnés dans l’autre sens.
Le tableau ci-dessous donne un exemple de valeurs prises par les masques de lecture à des coups d’horloge successifs. Dans le tableau ci-dessous, la notation CKP représente un coup d’horloge d’indice p ; la notation RM correspond au masque de lecture utilisé pour le coup d’horloge courant ; la notation « Next RMi » correspond à la valeur du masque de lecture RMi mise à jour pour le coup d’horloge suivant (avec i = 1 ,
2 ou 3).
[Tableau 2]
Comme indiqué précédemment, chaque FIFO 21 peut être configurée pour activer une indication 54 de risque de pénurie lorsque le nombre d'échantillons mémorisés dans la FIFO 21 est inférieur ou égal à un seuil. Dans l’exemple considéré, chaque FIFO peut comporter jusqu’à huit échantillons, l’indication 54 de risque de pénurie prend la valeur ‘1 ’ lorsque le nombre d'échantillons dans la FIFO 21 est inférieur ou égal à deux, sinon l’indication 54 de risque de pénurie prend la valeur ‘0’. La porte 55 est configurée pour effectuer une opération logique « OU » (OR) entre les indications 54 de risque de pénurie des différentes FIFOs 21. La porte 55 « OU » contrôle le multiplexeur 56 pour définir la valeur d’un masque binaire d’autorisation en lecture RA (« Read Authorization »). Le masque RA prend la valeur ObOOOOOOOO lorsqu’une indication 54 de risque de pénurie est à ‘1 ’ pour au moins une des FIFOs (c’est-à-dire lorsque le résultat de la porte 55 « OU » est ‘1 ’). Le masque RA prend la valeur 0b11 11 11 11 lorsque l’indication 54 de risque de pénurie est à ‘0’ pour toutes les FIFOs (c’est-à-dire lorsque le résultat de la porte 55 « OU » est ‘0’). La porte 57 est configurée pour effectuer une opération logique « ET » (AND) entre le masque RM et le masque RA. La porte 57 « ET » fournit en sortie le masque binaire RC qui contrôle les FIFOs dans lesquelles un échantillon doit être lu. Ainsi, la lecture dans les FIFOs 21 est autorisée si et seulement si l'indication 54 de risque de pénurie n'est activée pour aucune des FIFOs 21.
Alternativement ou en complément, un mécanisme peut être mis en oeuvre pour interdire la lecture dans les FIFOs 21 pendant un nombre prédéterminé de coups d’horloge après une réinitialisation du dispositif 10 de synchronisation, afin de laisser du temps aux FIFOs 21 de se remplir.
Lorsque le contrôle de la lecture dans les FIFOs utilise des opérations de rotation sur des masques de lecture binaires, comme décrit ci-dessus en référence à la figure 6, les bits sont ordonnés de gauche à droite (ou de droite à gauche) dans le même ordre cyclique que les FIFOs auxquelles ils sont respectivement associés. On peut toutefois noter qu’il n’est pas indispensable que l’indice d’un bit d’un masque de lecture corresponde à l’indice de la FIFO à laquelle il est associé.
Conformément à ce qui a été décrit précédemment en référence à la figure 5, il est envisageable d’utiliser une indication supplémentaire renseignant sur la validité des échantillons au coup d’horloge considéré. Dans un tel cas, la lecture dans les FIFOs 21 ainsi que la mise à jour des masques de lecture RMi, RM2, et RM3 seraient conditionnées par cette indication de validité des échantillons. La figure 7 représente schématiquement un mode particulier d’implémentation du contrôle du réseau de permutation 23. Dans l’exemple considéré, le réseau de permutation 23 est un circuit électronique capable d'effectuer des opérations de rotation binaire. Au coup d’horloge courant, la rotation à effectuer est définie en fonction de l’indication SC (« Shift Control »). Plus particulièrement, l’indication SC permet de définir le nombre de bits à décaler selon l’opération de rotation.
L’indication SC correspond à un compteur 64 dont la valeur courante est définie en fonction de la valeur dudit compteur 64 au coup d’horloge précédent et en fonction de l'indication d’erreur temporelle Err-lnd fournie par le module 30 d'interpolation au coup d’horloge précédent. La mise à jour du compteur 64 à chaque coup d’horloge en fonction de l'indication d’erreur temporelle Err-lnd permet d’identifier la FIFO 21 à partir de laquelle les prochains échantillons doivent être fournis au module 30 d’interpolation.
Le nombre de bits avec lesquels la valeur du compteur 64 est codée est égal au plafond (c’est-à-dire à l’entier supérieur le plus proche) du logarithme binaire de 2 x P (i.e. log2 (2 x P)l), c’est-à-dire trois bits dans l’exemple considéré (P = 4 et log2 (8)1 =
3).
Au coup d’horloge courant, l’unité de contrôle 22 est configurée pour mettre à jour le compteur 64, pour le coup d'horloge suivant, en effectuant une addition modulo 2 x P de la valeur courante du compteur 64 avec la valeur P, P - 1 ou P + 1 selon que l'indication d’erreur temporelle Err-lnd fournie par le module 30 d'interpolation est respectivement « nominal », « dépassement inférieur » ou « dépassement supérieur ». Le choix de la valeur à utiliser en fonction de l'indication d’erreur temporelle Err-lnd est mis en oeuvre par le multiplexeur 62. L’addition modulo 2 x P est mise en oeuvre par l’additionneur 63 (il s’agit d’un additionneur 2 x P bits). On peut noter que choisir la valeur P comme une puissance de deux permet de simplifier l’implémentation matérielle de l’additionneur 63 (un additionneur sur N bits rend directement une somme modulo 2N).
Comme indiqué précédemment, à un coup d’horloge, chaque interpolateur 32 prend en entrée quatre échantillons mis à disposition par le module 20 de mémorisation et de réordonnancement. Dans l’exemple considéré, il y a quatre interpolateurs 32 (P =
4) ; sept échantillons sont mis à disposition des quatre interpolateurs 32 (P + 3 = 7). Chacun de ces sept échantillons correspond au premier échantillon disponible dans une FIFO 21 (c’est-à-dire à l’échantillon indiqué par le pointeur de lecture de cette FIFO, ou autrement dit à l’échantillon qui sera lu à la prochaine lecture de cette FIFO). La valeur SC du compteur 64 indique l’ordre dans lequel ces échantillons doivent être mis à disposition du module 30 d’interpolation (le compteur 64 indique l’indice de la FIFO 21 à partir de laquelle les prochains échantillons doivent être mis à disposition du module 30 d’interpolation). En d’autres termes, si on considère la concaténation des valeurs binaires des échantillons disponibles à un coup d’horloge courant, le réordonnancement des échantillons à fournir au module 30 d’interpolation revient à effectuer une rotation binaire d’un nombre de bits égal à la valeur SC du compteur 64 multipliée par la taille en bits d’un échantillon.
Le tableau ci-dessous donne un exemple des valeurs SC prises par le compteur 64 à des coups d’horloge successifs ainsi que les FIFOs à utiliser pour mettre des échantillons à disposition du module 30 d’interpolation. Dans le tableau ci-dessous, la notation CKP représente un coup d’horloge d’indice p ; la notation SC correspond à la valeur SC du compteur 64 pour le coup d’horloge courant ; la notation « Next SC » correspond à la valeur SC du compteur 64 après mise à jour pour le coup d’horloge suivant.
[Tableau 3]
S’il n’y a pas eu de lecture dans les FIFOs au coup d’horloge courant, par exemple en raison d’un risque de pénurie, suite à une réinitialisation, ou si les échantillons ne sont pas valides, alors le compteur 64 n’est pas mis à jour et l’étape de réordonnancement des échantillons n’est pas effectuée.
La figure 8 représente schématiquement les principales étapes d’un procédé 100 de fonctionnement d’un dispositif de synchronisation de temps symbole selon l’invention, notamment un dispositif 10 de synchronisation de temps symbole tel que celui décrit ci-avant en référence aux figures 2 à 7. A un coup d’horloge courant, et dans un cas nominal (c’est-à-dire lorsque les échantillons en entrée sont valides et qu’il n’y a pas d’indication de risque de pénurie ou de débordement dans les FIFOs), le procédé 100 comporte les étapes suivantes :
- une écriture 101 d’un échantillon dans chacune de P FIFOs 21 successives qui n’ont pas été utilisées en écriture au coup d’horloge précédent,
- une lecture 102 d’un échantillon dans chacune de P, P - 1 , ou P + 1 FIFOs 21 successives selon que l'indication d’erreur temporelle Err-lnd fournie par le module 30 d'interpolation est respectivement « nominal », « dépassement inférieur » ou « dépassement supérieur » ; les FIFOs 21 dans lesquelles un échantillon doit être lu étant définies en fonction des FIFOs 21 dans lesquelles des échantillons ont été lus au coup d'horloge précédent,
- un réordonnancement 103 des échantillons à fournir au module 30 d’interpolation en fonction d'un compteur 64 dont la valeur courante est définie en fonction de la valeur du compteur 64 au coup d’horloge précédent et en fonction de l'indication d’erreur temporelle Err-lnd fournie par le module 30 d'interpolation au coup d’horloge précédent,
- une fourniture 104 des échantillons réordonnés au module 30 d’interpolation.
Les solutions présentées dans la description ci-avant permettent de mettre en oeuvre de façon relativement simple et particulièrement efficace un dispositif 10 de synchronisation de temps symbole à architecture parallèle capable de supporter des débits très élevés.
Les modes particuliers de réalisation décrits notamment en référence aux figures 5 à 7 sont particulièrement avantageux puisqu’ils permettent de réarranger dynamiquement les échantillons à fournir au module 30 d’interpolation en utilisant des opérations de rotation binaire relativement peu coûteuses en termes d’implémentation matérielle et de temps de calcul. Il convient toutefois de noter que ces modes particuliers de réalisation ont été décrits à titre d’exemples non limitatifs, et que d’autres variantes sont par conséquent envisageables.
L’invention a été décrite en considérant des systèmes de communications spatiales optiques ou radio avec des débits supérieurs à 100 Mbits/s. Rien n’exclut cependant, suivant d’autres exemples, de considérer d’autres systèmes de communications, notamment des communications terrestres, par exemple des communications cellulaires.

Claims

Revendications Dispositif (10) de synchronisation de temps symbole à architecture parallèle, configuré pour être cadencé par une horloge, et comprenant :
- un module (20) de mémorisation et de réordonnancement d’échantillons comprenant une unité de contrôle (22) et 2 x P mémoires tampons (21 ) de type « premier entré, premier sorti », ou FIFOs (21 ), P étant un entier pair supérieur ou égal à quatre, chaque FIFO (21 ) pouvant mémoriser plusieurs échantillons, les FIFOs (21 ) étant ordonnés cycliquement,
- un module (30) d’interpolation configuré pour fournir à chaque coup d’horloge une indication d’erreur temporelle (Err-lnd) déterminée à partir d’échantillons en provenance du module (20) de mémorisation et de réordonnancement, ladite indication d’erreur temporelle (Err-lnd) prenant une valeur parmi « nominal », « dépassement inférieur » ou « dépassement supérieur », à un coup d’horloge courant, l’unité de contrôle (22) est configurée pour :
- écrire un échantillon dans chacune de P FIFOs (21 ) successives qui n’ont pas été utilisées en écriture au coup d’horloge précédent,
- lire un échantillon dans chacune de P, P - 1 , ou P + 1 FIFOs (21 ) successives selon que l'indication d’erreur temporelle (Err-lnd) est respectivement « nominal », « dépassement inférieur » ou « dépassement supérieur », les FIFOs (21 ) dans lesquelles un échantillon doit être lu étant définies en fonction des FIFOs (21 ) dans lesquelles des échantillons ont été lus au coup d'horloge précédent,
- réordonner des échantillons à fournir au module (30) d’interpolation à l’aide d’un réseau de permutation (23) et en fonction d'un compteur (64) dont la valeur courante est définie en fonction de la valeur dudit compteur (64) au coup d’horloge précédent et en fonction de l'indication d’erreur temporelle (Err-lnd) fournie par le module (30) d'interpolation au coup d’horloge précédent. Dispositif (10) de synchronisation selon la revendication 1 dans lequel l'écriture dans les FIFOs (21 ) est contrôlée par un masque d'écriture (WM) binaire comportant 2 x P bits, chaque bit étant respectivement associé à une FIFO (21 ) et indiquant si ladite FIFO (21 ) doit ou non être utilisée en écriture, le masque d’écriture (WM) pouvant prendre deux valeurs (WMi, WM2) possibles distinctes présentant chacune exactement P bits indiquant que les FIFOs (21 ) associées doivent être utilisées en écriture, lesdites valeurs
(WMi, WM2) ne présentant aucun bit en commun, et l’unité de contrôle (22) est configurée pour changer la valeur du masque d’écriture (WM) à chaque coup d'horloge.
3. Dispositif (10) de synchronisation selon l’une quelconque des revendications 1 à 2 dans lequel la lecture dans les FIFOs (21 ) est contrôlée par trois masques de lecture (RM1, RM2, RM3) binaires comportant chacun 2 x P bits ordonnés cycliquement, chaque bit étant respectivement associé à une FIFO (21 ) et indiquant si ladite FIFO (21 ) doit ou non être utilisée en lecture, chaque masque de lecture (RM1, RM2, RM3) étant associé respectivement à l'une des trois valeurs possibles de l'indication d’erreur temporelle (Err-lnd), chaque masque de lecture (RM1, RM2, RM3) comportant exactement P, P - 1 ou P + 1 bits successifs indiquant que les FIFOs associées doivent être utilisées en lecture selon que le masque de lecture (RM1, RM2, RM3) est associé respectivement à l’indication « nominal », « dépassement inférieur » ou « dépassement supérieur », et l’unité de contrôle (22) est configurée, pour ledit coup d’horloge courant, pour :
- identifier le masque de lecture (RM1, RM2, RM3) à utiliser en fonction de l'indication d’erreur temporelle (Err-lnd),
- mettre à jour chaque masque de lecture (RM1, RM2, RM3), pour le coup d'horloge suivant, en effectuant une rotation binaire (51 ) de la valeur courante dudit masque de lecture (RM1, RM2, RM3) de P, P - 1 ou P + 1 bits selon que l'indication d’erreur temporelle (Err-lnd) est respectivement « nominal », « dépassement inférieur » ou « dépassement supérieur ».
4. Dispositif (10) de synchronisation selon l’une quelconque des revendications 1 à 3 dans lequel, pour réordonner les échantillons à fournir au module (30) d’interpolation, l’unité de contrôle (22) est configurée pour :
- commander le réseau de permutation (23) pour effectuer une rotation binaire sur lesdits échantillons d'un nombre de bits défini à partir de la valeur courante du compteur (64),
- mettre à jour le compteur (64), pour le coup d'horloge suivant, en effectuant une addition modulo 2 x P de la valeur courante du compteur (64) avec la valeur P, P - 1 ou P + 1 selon que l'indication d’erreur temporelle (Err-lnd) est respectivement « nominal », « dépassement inférieur » ou « dépassement supérieur ». Dispositif récepteur d’un système de communications, ledit dispositif récepteur comportant un dispositif (10) de synchronisation selon l’une quelconque des revendications 1 à 4. Satellite (70) comportant un dispositif récepteur selon la revendication 5. Satellite (70) selon la revendication 6 dans lequel le système de communications est un système de communications spatiales offrant un débit de données au moins égal à 100 Mbit/s. Procédé (100) de fonctionnement d’un dispositif (10) de synchronisation de temps symbole à architecture parallèle, ledit dispositif (10) de synchronisation étant cadencé par une horloge et comprenant :
- un module (20) de mémorisation et de réordonnancement d’échantillons comprenant 2 x P mémoires tampons (21 ) de type « premier entré, premier sorti », ou FIFOs (21 ), P étant un entier pair supérieur ou égal à quatre, chaque FIFO (21 ) pouvant mémoriser plusieurs échantillons, les FIFOs (21 ) étant ordonnés cycliquement,
- un module (30) d’interpolation configuré pour fournir à chaque coup d’horloge une indication d’erreur temporelle (Err-lnd) déterminée à partir d’échantillons en provenance du module (20) de mémorisation et de réordonnancement, ladite indication d’erreur temporelle (Err-lnd) prenant une valeur parmi « nominal », « dépassement inférieur » ou « dépassement supérieur », ledit procédé (100) comporte, à un coup d’horloge courant :
- une écriture (101 ) d’un échantillon dans chacune de P FIFOs (21 ) successives qui n’ont pas été utilisées en écriture au coup d’horloge précédent,
- une lecture (102) d’un échantillon dans chacune de P, P - 1 , ou P + 1 FIFOs (21 ) successives selon que l'indication d’erreur temporelle (Err-lnd) est respectivement « nominal », « dépassement inférieur » ou « dépassement supérieur », les FIFOs (21 ) dans lesquelles un échantillon doit être lu étant définies en fonction des FIFOs (21 ) dans lesquelles des échantillons ont été lus au coup d'horloge précédent,
- un réordonnancement (103) d’échantillons à fournir au module (30) d’interpolation en fonction d'un compteur (64) dont la valeur courante est définie en fonction de la valeur du compteur (64) au coup d’horloge précédent et en fonction de l'indication d’erreur temporelle (Err-lnd) fournie par le module (30) d'interpolation au coup d’horloge précédent,
- une fourniture (104) des échantillons réordonnés au module (30) d’interpolation. Procédé (100) selon la revendication 8 dans lequel l'écriture (101 ) dans les FIFOs (21 ) est contrôlée par un masque d'écriture (WM) binaire comportant 2 x P bits, chaque bit étant associé respectivement à une FIFO (21 ) et indiquant si ladite FIFO (21 ) doit ou non être utilisée en écriture, le masque d’écriture (WM) pouvant prendre deux valeurs (WMi, WM2) possibles distinctes présentant chacune exactement P bits indiquant que les FIFOs (21 ) associées doivent être utilisées en écriture, lesdites valeurs (WMi, WM2) ne présentant aucun bit en commun, et la valeur du masque d’écriture (WM) est changée à chaque coup d'horloge. Procédé (100) selon l’une quelconque des revendications 8 à 9 dans lequel la lecture (102) dans les FIFOs (21 ) est contrôlée par trois masques de lecture (RMi, RM2, RM3) binaires comportant chacun 2 x P bits ordonnés cycliquement, chaque bit étant associé respectivement à une FIFO (21 ) et indiquant si ladite FIFO (21 ) doit ou non être utilisée en lecture, chaque masque de lecture (RMi, RM2, RM3) étant associé respectivement à l'une des trois valeurs possibles de l'indication d’erreur temporelle (Err-lnd), chaque masque de lecture (RMi, RM2, RM3) comportant exactement P, P - 1 ou P + 1 bits successifs indiquant que les FIFOs associées doivent être utilisées en lecture selon que le masque de lecture (RMi, RM2, RM3) est associé respectivement à l’indication « nominal », « dépassement inférieur » ou « dépassement supérieur », et la lecture (102) comporte :
- une identification du masque de lecture (RMi, RM2, RM3) à utiliser en fonction de l'indication d’erreur temporelle (Err-lnd),
- une mise à jour de chaque masque de lecture (RMi, RM2, RM3), pour le coup d'horloge suivant, en effectuant une rotation binaire (51 ) de la valeur courante dudit masque de lecture (RMi, RM2, RM3) de P, P - 1 ou P + 1 bits selon que l'indication d’erreur temporelle (Err-lnd) est respectivement « nominal », « dépassement inférieur » ou « dépassement supérieur ». Procédé (100) selon l’une quelconque des revendications 8 à 10 dans lequel le réordonnancement (103) des échantillons à fournir au module (30) d’interpolation dans les FIFOs (21 ) comporte :
- une opération de rotation binaire, sur lesdits échantillons, d'un nombre de bits défini à partir de la valeur courante du compteur (64),
- une mise à jour du compteur (64), pour le coup d'horloge suivant, en faisant une addition modulo 2 x P de la valeur courante du compteur (64) avec la valeur P, P - 1 ou P + 1 selon que l'indication d’erreur temporelle (Err-lnd) est respectivement « nominal », « dépassement inférieur » ou « dépassement supérieur ». Procédé (100) selon l’une quelconque des revendications 8 à 11 dans lequel chaque FIFO (21 ) est configurée pour activer une indication (44) de risque de débordement lorsque le nombre d'échantillons mémorisés dans ladite FIFO (21 ) est supérieur ou égal à un seuil, et l'écriture (101 ) dans les FIFOs (21 ) est autorisée si et seulement si l'indication (44) de risque de débordement n'est activée pour aucune des FIFOs (21 ). Procédé (100) selon l’une quelconque des revendications 8 à 12 dans lequel chaque FIFO (21 ) est configurée pour activer une indication (54) de risque de pénurie lorsque le nombre d'échantillons mémorisés dans ladite FIFO (21 ) est inférieur ou égal à un seuil, et la lecture (102) dans les FIFOs (21 ) est autorisée si et seulement si l'indication (44) de risque de pénurie n'est activée pour aucune des FIFOs (21 ). Procédé (100) selon l’une quelconque des revendications 8 à 13 dans lequel la fréquence des symboles en sortie du dispositif (10) de synchronisation est supérieure ou égale à 100 Mbits/s.
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