EP1593220A1 - Generation de code de brouillage pour communications umts - Google Patents

Generation de code de brouillage pour communications umts

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Publication number
EP1593220A1
EP1593220A1 EP04707559A EP04707559A EP1593220A1 EP 1593220 A1 EP1593220 A1 EP 1593220A1 EP 04707559 A EP04707559 A EP 04707559A EP 04707559 A EP04707559 A EP 04707559A EP 1593220 A1 EP1593220 A1 EP 1593220A1
Authority
EP
European Patent Office
Prior art keywords
code
pseudo
generator
generation
state
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
EP04707559A
Other languages
German (de)
English (en)
Inventor
Eric Batut
Benoít MISCOPEIN
Jean Schwoerer
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Orange SA
Original Assignee
France Telecom SA
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by France Telecom SA filed Critical France Telecom SA
Publication of EP1593220A1 publication Critical patent/EP1593220A1/fr
Withdrawn legal-status Critical Current

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Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04J—MULTIPLEX COMMUNICATION
    • H04J13/00—Code division multiplex systems
    • H04J13/10—Code generation
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/58—Random or pseudo-random number generators
    • G06F7/582—Pseudo-random number generators
    • G06F7/584—Pseudo-random number generators using finite field arithmetic, e.g. using a linear feedback shift register

Definitions

  • the present invention relates in one way . general the generation of codes to encode digital data signals to be transmitted between a transmitter and a receiver in a digital telecommunications system.
  • the invention relates to multiple access communications distributed by CDMA codes (Coded Division Multiple Access) between a base station and a mobile radiotelephone in a third generation digital cellular radiotelephone system (3GPP) of the UMTS type.
  • 3GPP third generation digital cellular radiotelephone system
  • the generation of codes according to the invention relates more particularly to scrambling or descrambling codes for communications in FDD mode (Frequency Division Duplex) or in TDD mode (Time Division Duplex), also both for a downlink from a base station to a mobile radiotelephone and for an uplink from a mobile radiotelephone to a base station.
  • the channel code constitutes a sequence of code elements associated with each complex symbol of data to be transmitted.
  • the length of each channel code called the spreading factor (Spreading Factor) is equal to a power of 2 and between 4 and 512, and varies in the base station in particular depending on the data rate which is variable. from one user to another.
  • a scrambling code generator is arranged following a turbocoder, a channel interleaver, a QPSK four-state phase modulator producing complex symbols, and a channel code generator (spreader) device which applies two parallel data signals composed of code elements (chips) respectively for the real and imaginary components of complex symbols.
  • the scrambling of a data signal is intended to give a pseudo-random character to the data to be transmitted so that the transmitted data signal does not contain a long sequence of "0" or "1", by long sequence occurrence of a symbol component according to a bipolar non-return to zero coding "-1" or "+1".
  • the scrambled data signal is then applied to a suitable shaping filter, then amplified and transposed in frequency in an output stage of the transmitter in the base station.
  • a code generator for FDD downlink interference includes two pseudo-random generators with synchronous clocks GX and GY shown in Figure 1.
  • LFSR linear loopback shift register
  • the XOR FX gate has two inputs connected to outputs of stages X0 to X7 as intermediate taps of the first shift register.
  • the XOR FY gate has four inputs respectively connected to intermediate sockets relating to stages Y0, Y5, Y7 and Y10 of the second register, and an output connected to the input of the most significant stage Y17 of the second register RY.
  • the least significant stage Y0 of the second register has an output constituting that of the second register.
  • a code generated by the first or second register has a
  • the scrambling code generator is a Gold code generator since it comprises at least one logic combinational circuit PI, or PQ-PX-PY combining outputs of the stages of the two shift registers similarly length, in particular by means of XOR gate (s), that is to say Modulo 2 addition (s).
  • the first logic combinational circuit comprises an XOR PI gate having two inputs connected respectively to the outputs of the least significant stages X0 and Y0 of the first and second shift registers to produce the binary real part of a scrambling code symbol zl n to scramble the real part Dl of a complex data symbol (Dl + j DQ) using a complex symbol multiplier MU producing a real part of scrambled symbol SIB n .
  • the second logic combinational circuit comprises an XOR PX gate having three inputs connected to stages X4, X ⁇ and X15 of the first register, an XOR PY gate having ten inputs connected respectively to stages Y5, Y6 and Y8 to Y15 of the second register, and a gate XOR PQ having two inputs connected to the outputs of the PX and PY gates.
  • the output of the gate PQ provides the binary imaginary part of a scrambling code symbol zQ n for scrambling the imaginary part DQ of a complex data symbol by means of the multiplier MU producing the imaginary part SQB n of a scrambled symbol whose real part SIB n is also provided by the multiplier.
  • the subscript i denotes the rank of a symbol of a scrambling code and is between 0 and theoretically 2 -2.
  • PI is converted into a real sequence in a binary-bipolar CI converter producing the following bipolar sequence:
  • the scrambling code is generated continuously by the scrambling code generator shown in Figure 1 in response to I clock pulses applied to the pseudo-random generators GX and GY from their initial states defined above.
  • the real and imaginary parts of the I complex scrambling code symbols are stored in buffer memories MI and MQ included in the scrambling generator.
  • the permanently stored scrambling symbols are waiting to scramble the real and imaginary parts of the data symbols Dl and DQ through the complex symbol multiplier MU according to the relation: (ZI n (i) + j ZQ n (i) ) (DI (i) + j DQ (i)).
  • the global memory MI-MQ must have a very high capacity so as to store the scrambling codes each with I symbols before any scrambling with this code.
  • the MI-MQ memory required by the generation of prior and continuous scrambling code therefore has a very high capacity and accentuates the complexity and the cost of exchanges at the transmission interface in the base station.
  • the generation and storage of scrambling codes before their use is all the more expensive since very often the same portion of scrambling code corresponding to a time interval (timeslot) containing 2560 data symbols can be used. several times.
  • the MI-MQ storage memory therefore provides the same 2560 interfering elements several times complex which results in a considerable consumption of electrical energy to always reproduce the same interference operation.
  • the objective of the present invention is to remedy the drawbacks of the prior art by clearly reducing the storage memory capacity for generating a scrambling code.
  • a device for generating an I-bit code designated by a code number comprises a first pseudo-random generator. It is characterized according to the invention in that it comprises an initialization means for putting the first pseudo-random generator to a predetermined state depending on the code number, prior to any generation of the I-bit code so as to store the predetermined state in an initialization memory and a first state memory, means for restoring a state saved in the first memory to the first pseudo-random generator before any generation of one of M sub-codes at I / M elements making up the code, an activation means for activating I / M shifts in the first pseudo-random generator from the restored state in order to generate a sub-code with I / M elements, means for saving the state of the first pseudo-random generator in the first state memory after generation of a sub-code preceding generation of a next sub-code, and means for transferring the predetermined state é from the initialization memory in the first pseudo-random generator at the start of each subsequent generation of the code.
  • the device according to the invention can be used to generate several different scrambling codes.
  • the distinction between codes can be obtained by the initialization means which activates a number of shifts in the first pseudo-random generator equal to the code number from an initial state of the first pseudo-random generator independent of the code number in order to set the predetermined state this one.
  • the code generation device generates pairs of code elements to constitute complex symbols.
  • the device then comprises a second pseudo-random generator having a looped shift register which is the length of a looped shift register contained in the first pseudo-random generator, which is paced in synchronism with the first pseudo-random generator to be activated for I / M shifts by the activation means, and whose outputs are combined with outputs of the first pseudo-random generator to generate I / M scrambling sub-codes with complex symbols.
  • a second state memory analogous to the first state memory is associated with the second generator.
  • the second state memory stores a second predetermined state prior to any generation of the code, saves the state of the second pseudo-random generator after a generation of scrambling sub-code preceding a generation of a next sub-code, and restores a state saved to the second pseudo-random generator before any generation of one of the M sub-codes.
  • the second predetermined state can be independent of the code number.
  • the second predetermined state may correspond to a predetermined state of all the stages of the shift register in the second pseudo-random generator.
  • FIG. 1 is a block diagram of a generator of scrambling code according to the prior art already commented on; and FIG. 2 is a block diagram of a scrambling code generation device according to. 1 invention.
  • the scrambling code generation device comprises a Gold code generator similar to that already described with reference to FIG. 1.
  • two blocks IX and 1Y contain the components relating respectively to the GX and GY pseudorandom generators.
  • the second block 1Y constitutes a pseudo-random generator of imaginary part and contains the shift register having stages Y0 to Y17 and the gates XOR FY, PY and PQ arranged in the same manner as in FIG.
  • outputs of the gates PI and PQ provide the real and imaginary parts zl n and zQ n of complex scrambling symbols of a scrambling code of number n.
  • the symbol parts zl n and zQn are converted in a binary-bipolar converter CI-CQ into complex symbols ZI n and ZQ n into bipolar non-return to zero code.
  • the bipolar interference symbols ZI n and ZQ n may be temporarily stored, on request, in a low-capacity MI-MQ buffer memory before being multiplied to complex data symbols DI-DQ in a complex symbol multiplier MU .
  • the scrambling code generation device also comprises an initialization memory 2, two state memories 3X and 3Y, a code number counter 4 of 13 bits, a counter of sub-code elements 5 to 12 bits and a 6 to 4 bit time slot counter.
  • timeslots time intervals
  • chips 2560 code elements
  • the operation of the scrambling code generation device essentially has five phases relating to an initialization of the scrambling code generation device for a scrambling code of predetermined number n, and for each frame, at most M corresponding cycles each to a restitution of the states of the two shift registers at the start of the generation of each scrambling subcode, a generation of scrambling subcode, and a saving of the states of the two shift registers at the end of the generation of each scrambling sub-code, then another initialization at the start of the next frame.
  • Various INIT, RESTORE, SAVE and SLOT commands are produced by a controller in the base station.
  • the controller manages the transmission of the data to be transmitted as well as a time base which supplies a clock signal H to be applied to most of the components in the scrambling code generation device, in particular to the clock inputs of the stages X0 to X17 and YO to Y17 of the shift registers.
  • the frequency of the clock signal H is high and much higher than the bit rate of the data symbols to be scrambled DQ-DI so that I / M scrambling symbols ZI n - ZQ n are very quickly memorized in a buffer memory MT in response to any request
  • the I / M interference symbols are read in the memory MT and applied to the multiplier MU, continuously at the rate of the data symbols to be scrambled.
  • the initialization step is triggered on receipt of an INIT command and of the number n of the scrambling code to be generated, for example when a channel is allocated to a mobile radio by the base station, or for the transmission of control data in signaling channels determined by the base station.
  • the INIT command and the code number n are applied to a reset and counting command input and a maximum count input of the code number 4 counter.
  • n clock pulses H are com set by counter 4, initially at zero, and are applied to stages X0 to X17 of the first shift register so that the first register reaches a predetermined state dependent on the code number n for all frame relating to the scrambling code to be generated.
  • the activation of shifts in the first shift register is stopped by the counter 4 when the count thereof reaches the number n.
  • counter 4 also controls the activation of the exit doors XOR, PX, PY, PI and PQ in the generators IX and 1Y, indicating the end of phase d initialization.
  • the second shift register can be set to an initial state dependent on the code number n and n undergo shifts to a second boot memory and the state memory 1Y backup a predetermined state of the second register used to generate the code.
  • I / M 2560 scrambling code symbols
  • the first and second registers in the generators IX and 1Y are activated by an ENABLE code generation command.
  • the K bits in the 3X memory and the K bits in the 3Y memory corresponding to the states of the shift registers at the end of the generation from the previous scrambling subcode are transferred to parallel in stages XO to X17 of the first shift register and stages YO to Y17 of the second shift register respectively.
  • I / M clock pulses H are applied successively to the stages of the shift registers in order to activate I / M shifts.
  • the I / M scrambling symbols thus written are then read in the memory MT in order to scramble the data symbols D1 and DQ of at least one burst (burst) applied to the multiplier of complex symbols MU during a time interval IT (timeslot).
  • the RESTORE command overwrites and replaces the contents of shift registers by those of state memories. No scrambling subcode storage memory and therefore scrambling code is thus necessary in the scrambling subcode generation device according to the invention.
  • a SAVE command is issued by counter 6 in response to a SLOT command marking the end of the previous time interval.
  • the 2x18 bits stored in the 3X and 3Y state memories ensure the continuity of the scrambling code between the end of the generation of a scrambling sub-code and the next one and are reusable in response to any RESTORE command.
  • the counter 6 commands the reading of the initial state of the first shift register initially stored in the initialization memory 2 in order to transfer the content by a read command of the latter corresponding to n initial shifts in the first register, in stages X0 to X17 of the first register.
  • the counter 6 also controls the setting inputs to "1" of all the stages Y0 to Y17 in the second shift register in the generator 1Y, and writing of the states "1" of these steps in the memory 3Y.
  • any other scrambling code generation device can be used in a jammer at a transmitter or in a scrambler at a receiver both in a base station and in a mobile radiotelephone, or more generally in a transmitter or receiver at the ends of a digital communication link for which a data signal is to be scrambled.
  • a UMTS mobile radiotelephone there are provided two scrambling code generation devices according to the invention respectively in a scrambler for the transmitter and in a scrambler for the receiver.
  • this contains several scrambling code generation devices according to the invention for scrambling in parallel several signals of complex symbols of data to be transmitted, and several scrambling code generation devices according to the invention for respectively managing several signals of complex symbols of received data.
  • the invention is also not limited to the number of stages of the first and second shift registers in the pseudo-random generators IX and 1Y which may for example be equal to 25 for a scrambling code generation device intended for an uplink in FDD mode, or which can be equal to 16 to generate a scrambling code in TDD mode.
  • the scrambling code generation device according to the invention may comprise only a pseudo-random generator comprising a shift register having a predetermined number of stages with one or more OR-EXCLUSIVE gates, called XOR gates.
  • One of these doors may have an input connected to the output of one of the stages of the shift register, an output connected to the input of the next stage of this shift register, and at least one other input connected to an intermediate outlet or stage output of another stage of the shift register according to a Galois implementation, and / or another of these doors may have inputs connected to outputs of several stages and an output connected to 1 ' first stage entry into the shift register according to a Fibonacci implementation, as for the FX and FY gates shown in Figure 1.
  • the invention is particularly applicable to all generations of scrambling code, parts of which, referred to above as scrambling sub-codes, are produced sporadically or periodically as a function of the data to be scrambled.
  • the invention applies to the scrambling of packets such as those in a digital television signal of a frame in MPEG2 mode.

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Abstract

Dans un brouilleur, un générateur pseudo­aléatoire (1X) est mis préalablement à un état prédéterminé dépendant du numéro d'un code à I bits. Des mémoires d'initialisation (2) et d'état (3X) réduisant la capacité de mémoire du brouilleur mémorisent l'état prédéterminé. Un état sauvegardé dans la mémoire d'état est restitué (RESTORE) au générateur avant toute génération d'un sous-code à I/M éléments du code. Un compteur d'impulsions d'horloge (5) active I/M décalages dans le générateur depuis l'état restitué pour générer un sous-code. L'état du générateur est sauvegardé (SAVE) dans la mémoire d'état après une dernière génération d'un sous-code. L'état prédéterminé est transféré depuis la mémoire d'initialisation dans le générateur au début de chaque génération suivante du code. Le brouilleur est du type Gold à deux générateurs pseudo-aléatoires (1X, 1Y) pour brouiller des symboles complexes (DI, DQ) pour communications UMTS.

Description

Génération de code de brouillage pour communications UMTS
La présente invention concerne d'une manière. générale la génération de codes pour coder des signaux de données numériques à transmettre entre un émetteur et un récepteur dans un système de télécommunications numérique.
En particulier, l'invention a trait à des communications à accès multiple à répartition par codes CDMA (Coded Division Multiple Access) entre une station de base et un radiotéléphone mobile dans un système radiotéléphonique cellulaire numérique selon la troisième génération (3GPP) du type UMTS (Universal Mobile Télécommunications System) . Dans le cadre d'un système UMTS, la génération de codes selon l'invention se rapporte plus particulièrement aux codes de brouillage ou de débrouillage pour des communications en mode FDD (Frequency Division Duplex) ou en mode TDD (Time Division Duplex) , aussi bien pour une liaison descendante depuis une station de base vers un radiotéléphone mobile que pour une liaison montante depuis un radiotéléphone mobile vers une station de base.
A titre d'exemple, on se réfère dans la suite de la description' au brouillage de trames en mode FDD selon la norme UMTS pour des communications descendantes depuis une station de base. Une trame en mode FDD comporte M = 15 intervalles temporels (timeslots) de durée prédéterminée. Pendant chaque intervalle temporel, plusieurs salves de données (bursts) sont transmises simultanément par la station de base et sont le plus souvent respectivement assignées à plusieurs usagers. Une salve comprend I/M = 2560 éléments de code (chips) pour un code de canal (channelisation code) associé à un usager respectif, et une trame comprend I = 38400 éléments de code. Le code de canal constitue une séquence d'éléments de code associée à chaque symbole complexe de données à émettre. Typiquement, la longueur de chaque code de canal, appelée facteur d'étalement (Spreading Factor) est égale à une puissance de 2 et comprise entre 4 et 512, et varie dans la station de base notamment en fonction du débit des données qui est variable d'un usager à l'autre.
Dans l'émetteur de la station de base, un générateur de code de brouillage est disposé à la suite d'un turbocodeur, d'un entrelaceur de canal, d'un modulateur de phase à quatre états QPSK produisant des symboles complexes, et un dispositif (étaleur) générateur de code de canal qui applique deux signaux de données parallèles composés d'éléments de code (chips) respectivement pour les composantes réelles et imaginaires des symboles complexes .
Comme il est connu, le brouillage d'un signal de données a pour but de conférer un caractère pseudoaléatoire aux données à émettre afin que le signal de données émis ne contienne pas de longue suite de "0" ou "1", en l'occurrence de longue suite d'une composante de symbole selon un codage bipolaire de non retour à zéro "-1" ou "+1". Le signal de données brouillé est ensuite appliqué à un filtre adapté de mise en forme, puis amplifié et transposé en fréquence dans un étage de sortie de l'émetteur dans la station de base.
Selon la norme 3G TS 25.213, Version 5.0.0, mars 2002, paragraphe 5.2.2, un générateur de code de brouillage pour liaison descendante en mode FDD comprend deux générateurs pseudo-aléatoires à horloges synchrones GX et GY montrés à la figure 1. Chaque générateur pseudo-aléatoire GX, GY comprend un registre à décalage rebouclé linéairement respectif (Linear Feedback Shift Register LFSR) ayant K = 18 étages X0 à X17, Y0 à Y17, et une boucle de retour du type Fibonacci avec une porte OU-EXCLUSIF, dite porte XOR, FX, FY. La porte XOR FX a deux entrées reliées à des sorties des étages X0 à X7 en tant que prises intermédiaires (taps) du premier registre à décalage. Une sortie de la porte FX est reliée à l'entrée du premier étage X(K-l) = X17 constituant l'étage de poids fort du premier registre par rapport à l'étage de poids faible X0 dont la sortie est confondue avec celle du premier registre. La porte XOR FY a quatre entrées respectivement reliées à des prises intermédiaires relatives aux étages Y0, Y5, Y7 et Y10 du deuxième registre, et une sortie reliée à l'entrée de l'étage de poids fort Y17 du deuxième registre RY. L'étage de poids faible Y0 du deuxième registre a une sortie constituant celle du deuxième registre. Un code généré par le premier ou deuxième registre a une
K 18 longueur ou période d'au plus 2 -1 = 2 -1 = L éléments de brouillage.
Comme montré à la figure 1, le générateur de code de brouillage est un générateur de code de Gold puisqu'il comprend au moins un circuit combinatoire logique PI, ou PQ-PX-PY combinant des sorties des étages des deux registres à décalage de même longueur, notamment au moyen de porte (s) XOR, c'est- à-dire d' addition (s) Modulo 2. Le premier circuit combinatoire logique comprend une porte XOR PI ayant deux entrées reliées respectivement aux sorties des étages de poids faible X0 et Y0 des premier et deuxième registres à décalage afin de produire- la partie réelle binaire d'un symbole de code de brouillage zln pour brouiller la partie réelle Dl d'un symbole de données complexe (Dl + j DQ) au moyen d'un multiplicateur de symboles complexes MU produisant une partie réelle de symbole brouillé SIBn. Le deuxième circuit combinatoire logique comprend une porte XOR PX ayant trois entrées reliées aux étages X4, Xβ et X15 du premier registre, une porte XOR PY ayant dix entrées reliées respectivement aux étages Y5, Y6 et Y8 à Y15 du deuxième registre, et une porte XOR PQ ayant deux entrées reliées aux sorties des portes PX et PY. La sortie de la porte PQ fournit la partie imaginaire binaire d'un symbole de code de brouillage zQn pour brouiller la partie imaginaire DQ d'un symbole de données complexe au moyen du multiplicateur MU produisant la partie imaginaire SQBn d'un symbole brouillé dont la partie réelle SIBn est également fournie par le multiplicateur.
Initialement, pour générer un code de brouillage de numéro désigné par n, les étages XO à X17 dans le premier générateur GX sont mis à l'état initial suivant : x(0) = 1, x(l) = x(2) = ... x(16) = x(17) = 0, et les étages YO à Y17 dans le deuxième générateur GY sont à l'état initial "1" : y(0) = y(l) = ... y(16) = y(17) ≈ 1.
Avant de générer le code de brouillage de numéro n, les étages de registre à décalage seulement dans le premier générateur GX reçoivent n impulsions d'horloge et le deuxième générateur GY est désactivé. A la suite de ces n impulsions, les deux générateurs GX et GY sont activés afin que la séquence de Gold zln(i) = x(i + n) θ y(i) soit définie en sortie de la porte PI. L'indice i désigne le rang d'un symbole d'un code de brouillage et est compris entre 0 et théoriquement 2 -2.
Les deux générateurs activés GX et GY sont rythmés en synchronisme à partir des états initiaux respectifs afin que les sorties des portes de bouclage FX et FY produisent des bits selon les relations suivantes : x(i + 18) ≈ x(i + 7) Θ x(i), et y(i + 18) = y(i + 10) θ y(i + 7) θ y(i + 5) Θ y(i), en correspondance avec des polynômes générateurs primitifs respectifs de degré K = 18 :
7 18
1 + X + X , et
5 7 10 18 1 + X + X + X + X . La séquence binaire zln(i) en sortie de la porte
PI est convertie en séquence réelle dans un convertisseur binaire-bipolaire CI produisant la séquence bipolaire suivante :
II en est de même pour une séquence ZQn(i) sortant de la porte PQ appliquée à un convertisseur binaire-bipolaire CQ produisant une séquence bipolaire ZQn(i).
Un symbole de code de brouillage complexe est alors définit par la relation suivante :
Sn(i) = ZIn(i) + j ZQn((i + 2 )modulo(2 -1)),
18 avec 0 < i < 2 -2.
En pratique, le rang i des symboles du code de brouillage varie de 0 à 1-1 = 38399, où I est le nombre de symboles de code de canal à brouiller par trame .
Ainsi pour générer un code de brouillage, préalablement à l'utilisation de celui-ci pour brouiller une trame de I symboles de code de canal, le code de brouillage est généré de manière continue par le générateur de code de brouillage montré à la figure 1 en réponse à I impulsions d'horloge appliquées aux générateurs pseudo-aléatoires GX et GY depuis leurs états initiaux définis ci-dessus. Les parties réelles et imaginaires des I symboles complexes de code de brouillage sont stockés dans des mémoires tampon MI et MQ incluses dans le générateur de brouillage. Les symboles de brouillage stockés de manière permanente sont en attente de brouiller les parties réelles et imaginaires des symboles de données Dl et DQ à travers le multiplicateur de symboles complexes MU selon la relation : (ZIn(i) + j ZQn(i) ) (DI(i) + j DQ(i)). Comme plusieurs codes de brouillage doivent être générés • simultanément, la mémoire globale MI-MQ doit présenter une capacité très élevée de manière à mémoriser les codes de brouillage chacun à I symboles préalablement à tout brouillage avec ce code. La mémoire MI-MQ nécessitée par la génération de code de brouillage préalable et continue présente donc une capacité très élevée et accentue la complexité et le coût des échanges à 1 ' interface d'émission dans la station de base. La mémoire MI-MQ doit offrir au moins une capacité de I = 38400 symboles complexes chacun à 2 bits pour mémoriser un seul code de brouillage.
En outre, la génération et la mémorisation de codes de brouillage avant leurs utilisations s'avèrent d'autant plus coûteuse que bien souvent, la même portion de code de brouillage correspondant à un intervalle temporel (timeslot) contenant 2560 symboles de données peut être utilisée plusieurs fois. La mémoire de stockage MI-MQ fournit donc plusieurs fois les mêmes 2560 éléments de brouillage complexes ce qui entraîne une consommation d'énergie électrique considérable pour reproduire toujours la même opération de brouillage.
L'objectif de la présente invention est de remédier aux inconvénients de la technique antérieure en diminuant nettement la capacité de mémoire de stockage pour générer un code de brouillage.
Pour atteindre cet objectif, un dispositif pour générer un code à I bits désigné par un numéro de code comprend un premier générateur pseudo-aléatoire. Il est caractérisé selon l'invention en ce qu'il comprend un moyen d'initialisation pour mettre le premier générateur pseudo-aléatoire à un état prédéterminé dépendant du numéro de code, préalablement à toute génération du code à I -bits de manière à mémoriser l'état prédéterminé dans une mémoire d'initialisation et une première mémoire d'état, un moyen pour restituer un état sauvegardé dans la première mémoire au premier générateur pseudo-aléatoire avant toute génération de l'un de M sous-codes à I/M éléments composant le code, un moyen d'activation pour activer I/M décalages dans le premier générateur pseudo-aléatoire depuis l'état restitué afin de générer un sous-code à I/M éléments, un moyen pour sauvegarder l'état du premier générateur pseudo-aléatoire dans la première mémoire d'état après une génération d'un sous-code précédant une génération d'un sous-code suivant, et un moyen pour transférer l'état prédéterminé depuis la mémoire d'initialisation dans le premier générateur pseudoaléatoire au début de chaque génération suivante du code . Le dispositif selon l'invention peut servir à générer plusieurs codes de brouillage différents. La distinction entre codes peut être obtenue par le moyen d'initialisation qui active un nombre de décalages dans le premier générateur pseudo-aléatoire égal au numéro de code depuis un état initial du premier générateur pseudo-aléatoire indépendant du numéro de code afin de mettre à l'état prédéterminé celui-ci . Selon une réalisation de l'invention, le dispositif de génération de code génère des couples d'éléments de code pour constituer des symboles complexes. Le dispositif comprend alors un deuxième générateur pseudo-aléatoire ayant un registre à décalage rebouclé qui a la longueur d'un registre à décalage rebouclé contenu dans le premier générateur pseudo-aléatoire, qui est rythmé en synchronisme avec le premier générateur pseudo-aléatoire pour être activé pour I/M décalages par le moyen d' activation, et dont des sorties sont combinées avec des sorties du premier générateur pseudo-aléatoire pour générer des sous-codes de brouillage à I/M symboles complexes. Une deuxième mémoire d'état analogue à la première mémoire d'état est associée au deuxième générateur. La deuxième mémoire d'état mémorise un deuxième état prédéterminé préalablement à toute génération du code, sauvegarde l'état du deuxième générateur pseudo-aléatoire après une génération de sous-code de brouillage précédant une génération d'un sous-code suivant, et restitue un état sauvegardé au deuxième générateur pseudo-aléatoire avant toute génération de l'un des M sous-codes.
Le deuxième état prédéterminé peut être indépendant du numéro de code. Le deuxième état prédéterminé peut correspondre à un état prédéterminé de tous les étages du registre à décalage dans- le deuxième générateur pseudo-aléatoire.
D'autres caractéristiques et avantages de la présente invention apparaîtront plus clairement à la lecture de la description suivante de plusieurs réalisations préférées de l'invention en référence aux dessins annexés correspondants dans lesquels : la figure 1 est un bloc-diagramme d'un générateur de code de brouillage selon la technique antérieure déjà commentée ; et la figure 2 est un bloc-diagramme d'un dispositif de génération de code de brouillage selon. 1 ' invention.
Le dispositif de génération de code de brouillage selon une réalisation préférée de 1 ' invention montrée à la figure 2 comprend un générateur de code de Gold analogue à celui déjà décrit en référence à la figure 1. Dans la figure 2, deux blocs IX et 1Y contiennent les composants relatifs respectivement aux générateurs pseudoaléatoires GX et GY. Le premier bloc IX constitue un générateur pseudo-aléatoire de partie réelle et comprend le registre à décalage ayant des étages XO à XK=X17 et les portes OU-EXCLUSIF, dites portes XOR, FX, PX et PI agencés de la même manière que dans la figure 1. Le deuxième bloc 1Y constitue un générateur pseudo-aléatoire de partie imaginaire et contient le registre à décalage ayant des étages Y0 à Y17 et les portes XOR FY, PY et PQ agencés de la même manière que dans la figure 1. Les sorties des portes PI et PQ fournissent les parties réelles et imaginaires zln et zQn de symboles de brouillage complexes d'un code de brouillage de numéro n. Les parties de symbole zln et zQn sont converties dans un convertisseur binaire- bipolaire CI-CQ en des symboles complexes ZIn et ZQn en code bipolaire de non retour à zéro. Les symboles de brouillage bipolaires ZIn et ZQn pourront être mémorisés temporairement, à la demande, dans une mémoire tampon MI-MQ de faible capacité avant d'être multipliées à des symboles de données complexes DI-DQ dans un multiplicateur de symboles complexes MU.
Le dispositif de génération de code de brouillage selon l'invention comprend également une mémoire d'initialisation 2, deux mémoires d'état 3X et 3Y, un compteur de numéro de code 4 à 13 bits, un compteur d'éléments de sous-code 5 à 12 bits et un compteur d'intervalles de temps 6 à 4 bits. Les deux mémoires 2 et 3X ont une capacité de K = 18 bits afin que les mémoires 2 et 3X mémorisent respectivement un état initial et, à raison d'un état à la fois, des états de fin du registre à décalage compris dans le premier générateur pseudo-aléatoire IX à la fin des M-l intervalles de temps IT d'une trame. De même, la mémoire 3Y a une capacité de K = 18 bits afin de mémoriser, à raison d'un état à la fois, des états de fin du registre à décalage compris dans le deuxième générateur pseudo-aléatoire 1Y à la fin des intervalles de temps IT de la trame.
Il est rappelé qu'un code de brouillage désigné par un numéro n écrit sous la forme d'un mot numérique à 13 bits est destiné à brouiller les symboles de données complexes dans une trame en mode FDD comportant M intervalles temporels (timeslots) IT de durée identique et contenant chacun deux salves parallèles chacune de I/M = 38400/15 = 2560 éléments de code (chips), c'est-à-dire I/M symboles de données complexes. Dans la suite de la description, une séquence de 2560 symboles de code de brouillage destinée à brouiller une séquence parallèle de 2560 symboles de donnés DI-DQ est appelée "sous-code de brouillage". Ainsi un code de brouillage à I symboles de code de brouillage comprend M sous-codes de brouillage.
Le fonctionnement du dispositif de génération de code de brouillage selon l'invention présente essentiellement cinq phases relatives à une initialisation du dispositif de génération de code de brouillage pour un code de brouillage de numéro prédéterminé n, et pour chaque trame, au plus M cycles correspondant chacun à une restitution des états des deux registres à décalage au début de la génération de chaque sous-code de brouillage, une génération de sous-code de brouillage, et une sauvegarde des états des deux registres à décalage à la fin de la génération de chaque sous-code de brouillage, puis une autre initialisation au début de la trame suivante.
Diverses commandes INIT, RESTORE, SAVE et SLOT sont produites par un contrôleur dans la station de base. Le contrôleur gère l'émission des données à émettre ainsi qu'une base de temps qui fournit un signal d'horloge H à appliquer à la plupart des composants dans le dispositif de génération de code de brouillage, en particulier aux entrées d'horloge des étages X0 à X17 et YO à Y17 des registres à décalage. La fréquence du signal d'horloge H est élevée et très supérieure au débit des symboles de données à brouiller DQ-DI si bien que I/M symboles de brouillage ZIn - ZQn sont très rapidement mémorisés dans une mémoire tampon MT en réponse à toute demande
(REΞTORE) au cours de chaque intervalle de temps (timeslots) IT. Les I/M symboles de brouillage sont lus dans la mémoire MT et appliqués au multiplicateur MU, d'une manière continue au rythme des symboles de données à brouiller.
L'étape d'initialisation est déclenchée à la réception d'une commande INIT et du numéro n du code de brouillage à générer, par exemple lors de l'attribution d'un canal à un radiotéléphone mobile par la station de base, ou pour la transmission de données de contrôle dans des canaux de signalisation déterminés par la station de base. La commande d'initialisation INIT est appliquée à des entrées de remise à "0" R des étages XI à X17 du registre à décalage dans le premier générateur IX et à une entrée de mise à "1" S de l'étage X0 de ce registre à décalage afin que celui-ci soit mis à l'état initial suivant indépendant du numéro n du code de brouillage à générer : x(0) ≈ 1, x(l) - x(2) = ... x(16) = x(17) = 0. D'une manière analogue, la commande d'initialisation INIT est appliquée à des entrées de mise à "1" S de tous les étages du registre à décalage inclus dans le deuxième générateur 1Y afin que ce registre à décalage soit mis à l'état initial suivant qui est stocké dans la mémoire d'état 3Y : y(0) = y(l) = ... y(16) = y(17) = 1. A l'étape d'initialisation, la commande INIT et le numéro de code n sont appliqués à une entrée de remise à zéro et de commande de comptage et une entrée de compte maximum du compteur de numéro de code 4. n impulsions d'horloge H sont comptées par le compteur 4, initialement à zéro, et sont appliquées aux étages X0 à X17 du premier registre à décalage afin que le premier registre atteigne un état prédéterminé dépendant du numéro de code n pour toute trame relative au code de brouillage à générer. L'activation de décalages dans le premier registre à décalage est arrêtée par le compteur 4 lorsque le compte de celui-ci atteint le nombre n. A ce stade,- préalablement à toute génération du code de brouillage n, l'état prédéterminé du premier registre est écrit dans la mémoire d'initialisation 2 et la première mémoire d'état 3X par transfert en parallèle de K = 18 bits depuis les étages X0 à X17 sous une commande d'écriture C transmise par le compteur 4 ayant atteint le compte maximum n.
Le compte du compteur 4 ayant atteint le numéro de code de brouillage n, le compteur 4 commande également l'activation des portes de sortie XOR, PX, PY, PI et PQ dans les générateurs IX et 1Y, indiquant la fin de la phase d'initialisation.
En variante, • le deuxième registre à décalage' peut être mis à un état initial dépendant du numéro de code n et subir n décalages afin qu'une deuxième mémoire d'initialisation et la mémoire d'état 1Y sauvegarde un état prédéterminé du deuxième registre servant à la génération du code.
Au début de la génération du code de brouillage désigné par le numéro n et comportant M sous-codes à
I/M = 2560 symboles de code de brouillage, les premier et deuxième registres dans les générateurs IX et 1Y sont activés par une commande de génération de code ENABLE. En réponse à une commande de restitution RESTORE appliquée à des entrées de commande de lecture des mémoires 3X et 3Y, les K bits dans la mémoire 3X et les K bits dans la mémoire 3Y correspondant aux états des registres à décalage à la fin de la génération du sous-code de brouillage précédent sont transférés en parallèle dans les étages XO à X17 du premier registre à décalage et les étages YO à Y17 du deuxième registre à décalage respectivement. I/M impulsions d'horloge H sont appliquées successivement aux étages des registres à décalage afin d'y activer I/M décalages. Ces impulsions d'horloge sont comptées par le compteur d'éléments de sous-code 5 initialement à zéro, dont le comptage est déclenché par la commande RESTORE. I/M couples consécutifs d'éléments de sous-code de brouillage ZIn et ZQn sont générés aux sorties des portes PI et PQ dans les générateurs IX et 1Y, sont convertis en digits bipolaires par le convertisseur CI-CQ et sont écrits très rapidement dans la mémoire tampon MT au rythme de l'horloge H jusqu'à ce que le compteur d'éléments de sous-code 5 atteigne le nombre maximum N/I = 2560. Les I/M symboles de brouillage ainsi écrits sont lus ensuite dans la mémoire MT afin de brouiller les symboles de données Dl et DQ d'au moins une salve (burst) appliquée au multiplicateur de symboles complexes MU pendant un intervalle de temps IT (timeslot) .
Chaque fois qu'il est nécessaire de brouiller I/M symboles de données avec le sous-code de brouillage n, par exemple de brouiller chacun de plusieurs sous-codes de données dans un intervalle de temps commun, la commande RESTORE écrase et remplace les contenus des registres à décalage par ceux des mémoires d'état. Aucune mémoire de stockage de sous- code de brouillage et donc de code de brouillage n'est ainsi nécessaire dans le dispositif de génération de sous-code de brouillage selon 1 ' invention. Puis lorsque le sous-code de brouillage précédent n'est plus utilisé et le sous-code de brouillage suivant doit être utilisé pour brouiller un ou plusieurs sous-codes de données dans l'intervalle de temps suivant IT, une commande SAVE est produite par le compteur 6 en réponse à une commande SLOT marquant la fin de l'intervalle de temps précédent. La commande SAVE transfère K = 18 bits parallèles depuis les étages XO à X17 du premier registre à décalage dans la première mémoire d'état 3X et transfère K = 18 bits parallèles depuis les étages YO à Y17 du deuxième registre à décalage dans la deuxième mémoire d'état 3Y. Les 2x18 bits stockés dans les mémoires d'état 3X et 3Y assurent la continuité du code de brouillage entre la fin de la génération d'un sous-code de brouillage et le suivant et sont réutilisables en réponse à toute commande RESTORE.
A chaque commande SLOT au cours d'une trame dont la première est confondue avec la commande ENABLE, le compteur d'intervalle de temps 6 est incrémenté d'une unité, jusqu'à ce qu'il atteigne le nombre M=15. Après M sous-codes de brouillage ainsi générés selon la manière décrite ci-dessus, le compteur 6 est mis à zéro. En réponse à la première commande SLOT au début de la prochaine trame, le compteur 6 commande la lecture de l'état initial du premier registre à décalage initialement stocké dans la mémoire d'initialisation 2 afin de transférer par une commande de lecture C le contenu de celle-ci correspondant à n décalages initiaux dans le premier registre, dans les étages X0 à X17 du premier registre. Le compteur 6 commande également les entrées de mise à "1" de tous les étages Y0 à Y17 dans le deuxième registre à décalage dans le générateur 1Y, et l'écriture des états "1" de ces étapes dans la mémoire 3Y.
Bien que l'invention ait été décrite ci-dessus pour un générateur de code de brouillage dans un émetteur d'une station de base ou d'un radiotéléphone mobile fonctionnant en mode FDD, tout autre dispositif de génération de code de brouillage selon l'invention peut être utilisé dans un brouilleur au niveau d'un émetteur ou dans un débrouilleur au niveau d'un récepteur aussi bien dans une station de base que dans un radiotéléphone mobile, ou plus généralement dans un émetteur ou un récepteur aux extrémités d'une liaison de communication numérique dont un signal de données est à brouiller.
En pratique, dans un radiotéléphone mobile UMTS sont prévus deux dispositifs de génération de code de brouillage selon l'invention respectivement dans un brouilleur pour l'émetteur et dans un débrouilleur pour le récepteur. Du côté d'une station de base UMTS, celle-ci contient plusieurs dispositifs de génération de code de brouillage selon l'invention pour brouiller en parallèle respectivement plusieurs signaux de symboles complexes de données à émettre, et plusieurs dispositifs de génération de code de brouillage selon l'invention pour débrouiller respectivement plusieurs signaux de symboles complexes de données reçus.
L'invention n'est pas non plus limitée au nombre d'étages des premier et deuxième registres à décalage dans les générateurs pseudo-aléatoires IX et 1Y qui peut être par exemple égal à 25 pour un dispositif de génération de code de brouillage destiné à une liaison montante en mode FDD, ou qui peut être égal à 16 pour générer un code de brouillage en mode TDD. Plus généralement, le dispositif de génération de code de brouillage selon 1 ' invention peut ne comprendre qu'un générateur pseudo-aléatoire comprenant un registre à décalage ayant un nombre prédéterminé d'étages avec une ou plusieurs portes OU-EXCLUSIF, dites portes XOR. L'une de ces portes peut avoir une entrée reliée à la sortie de l'un des étages du registre à décalage, une sortie reliée à l'entrée de l'étage suivant de ce registre à décalage, et au moins une autre entrée reliée à une prise intermédiaire ou sortie d'étage d'un autre étage du registre à décalage selon une implémentation de Galois, et/ou une autre de ces portes peut avoir des entrées reliées à des sorties de plusieurs étages et une sortie reliée à 1 ' entrée du premier étage dans le registre à décalage selon une implémentation de Fibonacci, comme pour les portes FX et FY montrées à la figure 1.
L'invention s'applique particulièrement à toutes les générations de code de brouillage dont des parties, appelées ci-dessus sous-codes de brouillage, sont produites sporadiquement ou périodiquement en fonction des données à brouiller. Par exemple l'invention s'applique au brouillage de paquets tels que ceux dans un signal de télévision numérique d'une trame en mode MPEG2.

Claims

REVENDICATIONS
1 - Dispositif pour générer un code à I bits désigné par un numéro de code, comprenant un premier générateur pseudo-aléatoire, caractérisé en ce qu'il comprend un moyen d'initialisation (4, INIT) pour mettre le premier générateur pseudo-aléatoire (IX) à un état prédéterminé dépendant du numéro de code, préalablement à toute génération du code à I bits de manière à mémoriser 1 ' état prédéterminé dans une mémoire d'initialisation (2) et une première mémoire d'état (3X) , un moyen (RESTORE) pour restituer un état sauvegardé dans la première mémoire (IX) au premier générateur pseudo-aléatoire avant toute génération de l'un de M sous-codes à I/M éléments composant le code, un moyen d'activation (5, H) pour activer I/M décalages dans le premier générateur pseudo-aléatoire depuis l'état restitué afin de générer un sous-code à I/M éléments, un moyen (6, SAVE) pour sauvegarder l'état du premier générateur pseudo-aléatoire dans la première mémoire d'état après une génération d'un sous-code précédant une génération d'un sous-code suivant, et un moyen (6, SLOT) pour transférer l'état prédéterminé depuis la mémoire d'initialisation (2) dans le premier générateur pseudo-aléatoire au début de chaque génération suivante du code.
2 - Dispositif conforme à la revendication 1, dans lequel le moyen d'initialisation (4, INIT) active un nombre de décalages dans le premier générateur pseudo-aléatoire (IX) égal au numéro de code depuis un état initial du premier générateur pseudo-aléatoire (IX) indépendant du numéro de code afin de mettre à l'état prédéterminé celui-ci. 3 - Dispositif conforme à la revendication 1 ou 2, comprenant au moins un deuxième générateur pseudoaléatoire (1Y) ayant un registre à décalage rebouclé qui a la longueur d'un registre à décalage rebouclé contenu dans le premier générateur pseudo-aléatoire (IX), qui est rythmé en synchronisme avec le premier générateur pseudo-aléatoire (IX) pour être activé pour I/M décalages par le moyen d'activation (5, H), et dont des sorties (YO, PY) sont combinées avec des sorties (XO, PX) du premier générateur pseudoaléatoire pour générer des sous-codes de brouillage à I/M symboles complexes, et une deuxième mémoire d'état (3Y) pour mémoriser un deuxième état prédéterminé préalablement à toute génération du code et sauvegarder l'état du deuxième générateur pseudoaléatoire (1Y) après une génération de sous-code de brouillage précédant une génération d'un sous-code suivant de manière à restituer un état sauvegardé au deuxième générateur pseudo-aléatoire (1Y) avant toute génération de l'un des M sous-codes.
4 - Dispositif conforme à la revendication 3, dans lequel le deuxième état prédéterminé est indépendant du numéro de code.
5 - Dispositif conforme à la revendication 4, dans lequel le deuxième état prédéterminé correspond à un état prédéterminé de tous les étages du registre à décalage dans le deuxième générateur pseudoaléatoire (1Y) .
6 - Dispositif conforme à l'une quelconque des revendications 1 à 5, inclus dans un générateur de code de brouillage ou de débrouillage pour communications UMTS.
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