EP1330726A2 - Datenpfadanordnung - Google Patents

Datenpfadanordnung

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Publication number
EP1330726A2
EP1330726A2 EP01987921A EP01987921A EP1330726A2 EP 1330726 A2 EP1330726 A2 EP 1330726A2 EP 01987921 A EP01987921 A EP 01987921A EP 01987921 A EP01987921 A EP 01987921A EP 1330726 A2 EP1330726 A2 EP 1330726A2
Authority
EP
European Patent Office
Prior art keywords
output
input
register
arrangement
data
Prior art date
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Withdrawn
Application number
EP01987921A
Other languages
English (en)
French (fr)
Inventor
Wolfram Drescher
Gerhard Fettweis
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NXP BV
Original Assignee
Systemonic AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Systemonic AG filed Critical Systemonic AG
Publication of EP1330726A2 publication Critical patent/EP1330726A2/de
Withdrawn legal-status Critical Current

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Classifications

    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
    • G06F9/3885—Concurrent instruction execution, e.g. pipeline or look ahead using a plurality of independent parallel functional units

Definitions

  • the invention relates to an arrangement of data paths of a CPU architecture, an RFU (register file unit) being connected to a link unit and this in turn being connected to a functional unit.
  • linking unit With such a linking unit, different functional units are switched, which are arranged within a CPU architecture.
  • the invention is based on the object of enabling functional expansions in the CPU architecture without having to significantly increase or otherwise design the networking effort of the linking unit which is arranged between the functional units and the controlling registers of the CPU.
  • This linking unit consists of a processor bus arrangement, at least one input register assigned to the functional unit and at least one output register assigned to the functional unit.
  • the processor bus arrangement is at least indirectly connected to an input of the input register and at least indirectly to an output of the output register.
  • This input-side and output-side buffering of the respective functional unit enables data processing in the functional units to be carried out independently of the changing data content of the fast and complex switching processor bus arrangement.
  • the desired data linkage can be realized as far as possible, without having to operate any additional effort, for example through the use of further multiplexers.
  • An important embodiment of the solution to the problem according to the invention provides that a bus extension is connected between the processor bus arrangement, the input register and the output register. It is taken into account here that the data to be processed of the functional units of the CPU structure take place largely simultaneously or in parallel. This enables them to be loaded with data using a simplified and remote bus expansion.
  • An advantageous embodiment of the solution of the task according to the invention provides that a first input link logic is connected between the bus extension and the input register. This advantageously realizes that simply structured logic, such as multiplexers for half Word processing or operators for barrel shifting or saturation for the purpose of hardware optimization can be arranged distributed within such an input link logic.
  • a further advantageous embodiment of the solution to the problem according to the invention provides that a second input link logic is connected between the input register and an input of the functional unit.
  • this solution preferably combines data that must be processed recursively.
  • a special embodiment of the solution of the task according to the invention provides that an output link logic is connected between the functional unit and the output register.
  • the intermediate results are preferably generated and made available for recursion.
  • a further embodiment of the solution of the task according to the invention provides that a first output of the output link logic is connected to an input of the second input link logic and that a second output of the output link logic is connected to the first input link logic.
  • a further special embodiment of the solution of the task according to the invention provides that the first output of the output link logic is switched with the first input and a second input of the second input link logic.
  • This solution creates the advantageous distribution of the data to be processed that spans the respective data path.
  • the invention will be explained below using an exemplary embodiment. In the drawing shows
  • Fig. 1 is a block diagram of a strip of data paths
  • the MIF 1 is in data exchange with the ICU 2.
  • the data are output from the RFU 3 arranged in the ICU 2 to the processor bus arrangement 6. There they are tapped for the bus expansion 7 and arrive at the first input link logic 8.
  • the data are assigned here and subsequently stored in the input register 10.
  • the link to existing intermediate results of the output link logic 13 is carried out in the second input link logic 11. This is followed by the processing in the functional unit 12.
  • the connected output link logic 13 there is a link to output values of adjacent data paths and the resulting value is buffered.
  • the data of the first output of the output logic logic 13 are placed on an input of the second input logic logic 11.
  • the data of the second output of the output logic logic 13 are passed to the input of the first input logic logic 8.
  • FIG. 2 shows the data flow of a data path with its most important processing stages, which the blocks shown in FIG. 1 now implement as part of the individual data path.
  • the data provided by the RFU 3 are switched to the processor bus arrangement 6. From there, they arrive at the bus extension 7, where they are detected by the multiplexers MUXl 15, MUX2 16, MUX3 17, MUX4 18, which are part of the first input logic logic 8.
  • the data is stored by Register1 19 and Register2 20.
  • the data stored in this way are processed in the multiplexers MUX5 21 and in the MUX6 22.
  • the data is now made available for processing in the subsequently connected ALU functional unit 23, and on the other hand, the data is provided for the adjacent path.
  • the data of neighboring paths in MUX5 21 and MUX6 22 are also linked.
  • the output value in the accumulator multiplexer 24 is linked to a result value of the adjacent data path and at the same time the output value of the ALU functional unit 23 is branched off to a further adjacent data path.
  • the output value of the accumulator multiplexer 24 is thus temporarily stored in the RAA accumulator register 25.
  • the buffered value of the RAA accumulator register 25 is placed on the one hand on an input of the MUX6 22 and is also made available to the adjacent data path.
  • this value is fed via a line driver 26 to the SATMUX 29, which links it to output data of a further data path.
  • a buffered value for output storage is stored in the XRF output register 27 for output and is fed to the SAT BSH operator 28 via a data bus. This is processed together with the output data of the SATMUX 29 in the SAT BSH operator 28. Its output data are linked together with the extended data path signal 31 in the EXPMUX 30.
  • the data processed in the data path is output to the processor bus arrangement 6 and thus also for further processing in the RFU 3.
  • MIF Memory Interface
  • ICU Inter Connecting Unit
  • RFU Registered Function Unit
  • LCU Logical Connection Unit Linking Unit Processor Bus Arrangement Bus Expansion First Input Linking Logic DPX (Data Path Group) Input Register Second Input Linking Logic Functional Unit Output Linking Logic Output Register MUX1 MUX2 MUX3 MUX4 Registerl Register2 MUX4 MUX5
  • ALU functional unit Accumulator-Multiplexer RAA-Accumulator-Register Line driver

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Abstract

Die Erfindung, die eine Anordnung zur Konfiguration von Datenpfaden betrifft, in der mit einer Verknüpfungseinheit unterschiedliche Funktionseinheiten geschalten und innerhalb einer CPU Architektur angeordnet sind. Der Erfindung liegt die Aufgabe zu Grunde, funktionale Erweiterungen in der CPU-Architektur zu ermöglichen, ohne den Vernetzungsaufwand zwischen den Funktionseinheiten und den ansteuernden Registern der CPU wesentlich zu vergrössern. Dies wird dadurch gelöst, dass die Verknüpfungseinheit im wesentlichen aus einer Prozessorbusanordnung und aus Funktionseinheiten mit ihren zugeordneten Eingangsregistern und Ausgangsregistern besteht.

Description

Datenpfadanordnung
Die Erfindung betrifft eine Anordnung von Datenpfaden einer CPU Architektur, wobei eine RFU (Register-File-Einheit) mit einer Verknüpfungseinheit verbunden ist und diese wiederum mit einer Funktionseinheit in Verbindung steht.
Mit einer solchen Verknüpfungseinheit werden unterschiedliche Funktionseinheiten geschalten, die innerhalb einer CPU Architektur angeordnet sind.
Problematisch erweist sich, dass bei einer Erweiterung der CPU- Architektur, insbesondere mit unterschiedlichen Funktionseinheiten, der Vernetzungsgrad der Verknüpfungseinheit sehr stark ansteigt.
Der Erfindung liegt die Aufgabe zu Grunde, funktionale Erweiterungen in der CPU-Architektur zu ermöglichen, ohne den Vernetzungsaufwand der Verknüpfungseinheit, welche zwischen den Funktionseinheiten und den ansteuernden Registern der CPU angeordnet ist, wesentlich zu vergrößern oder anders gestalten zu müssen. Die erfindungsgemäße Lösung der Aufgabenstellung sieht vor, dass diese Verknüpfungseinheit aus einer Prozessorbusanordnung, aus mindestens einem der Funktionseinheit zugeordneten Eingangsregister sowie mindestens einem der Funktionseinheit zugeordneten Ausgangsregister besteht. Die Prozessorbusanordnung ist hierbei mindestens mittelbar mit einem Eingang des Eingangsregisters und mindestens mittelbar mit einem Ausgang des Ausgangsregisters verbunden. Durch diese eingangsseitige und ausgangsseitige Pufferung der jeweiligen Funktionseinheit wird ermöglicht, dass die Datenverarbeitung in den Funktionseinheiten unabhängig von wechselnden Dateninhalten der schnellen und komplex schaltenden Prozessorbusanordnung erfolgen kann. Außerdem kann durch die Komplexität der Prozessorbusanordnung bei funktionaler Erweiterung der Datenpfadanordnung weitestgehend die gewünschte Datenverknüpfung realisiert werden, ohne zusätzlichen Aufwand z.B. durch den Einsatz von weiteren Multiplexern betreiben zu müssen.
Eine wichtige Ausgestaltung der erfindungsgemäßen Lösung der Aufgabenstellung sieht vor, dass eine Buserweiterung zwischen der Prozessorbusanordnung, dem Eingangsregister und dem Ausgangsregister geschalten ist. Hierbei wird berücksichtigt, dass die zu verarbeitenden Daten der Funktionseinheiten der CPU- Struktur weitestgehend zeitgleich bzw. parallel erfolgen. Dadurch werden diese mittels einer vereinfachten und abgesetzten Buserweiterung mit Daten beschickt.
Eine vorteilhafte Ausgestaltung der erfindungsgemäßen Lösung der Aufgabenstellung sieht vor, dass eine erste Eingangsver- knüpfungslogik zwischen der Buserweiterung und dem Eingangsregister geschalten ist. Hierbei wird vorteilhaft realisiert, dass einfach strukturierte Logik, wie Multiplexer zur Halb- wortverarbeitung bzw. Operatoren für Barrel-Shifting oder Saturation zwecks Hardwareoptimierung innerhalb einer solchen Eingangsverknüpfungslogik verteilt angeordnet werden.
Eine weitere vorteilhafte Ausgestaltung der erfindungsgemäßen Lösung der Aufgabenstellung sieht vor, dass eine zweite Eingangsverknüpfungslogik zwischen dem Eingangsregister und einem Eingang der Funktionseinheit geschalten ist. Diese Lösung verknüpft in dieser Struktur vorzugsweise Daten, die rekursiv verarbeitet werden müssen.
Eine spezielle Ausgestaltung der erfindungsgemäßen Lösung der Aufgabenstellung sieht vor, dass eine Ausgangsverknüpfungslogik zwischen der Funktionseinheit und dem Ausgangsregister geschalten ist. In dieser Lösung werden vorzugsweise die Zwischenergebnisse erzeugt und zur Rekursion bereitgestellt.
Eine weitere Ausgestaltung der erfindungsgemäßen Lösung der Aufgabenstellung sieht vor, dass ein erster Ausgang der Aus- gangsverknüpfungslogik mit einem Eingang der zweiten Eingangsverknüpfungslogik geschalten ist und dass ein zweiter Ausgang der Ausgangsverknüpfungslogik mit der ersten Eingangsverknüpfungslogik verbunden ist. Mit dieser Lösung wird die besonders komplex vernetzte Datenverarbeitung realisiert.
Eine weitere spezielle Ausgestaltung der erfindungsgemäßen Lösung der Aufgabenstellung sieht vor, dass der erste Ausgang der Ausgangsverknüpfungslogik mit dem ersten Eingang und einem zweiten Eingang der zweiten Eingangsverknüpfungslogik geschal- ten ist. Diese Lösung gestaltet die vorteilhafte, den jeweiligen Datenpfad übergreifende, Verteilung der zu verarbeitenden Daten. Die Erfindung soll nachfolgend an einem Ausführungsbeispiel erläutert werden. In der Zeichnung zeigt
Fig. 1 ein Blockschaltbild eines Streifens von Datenpfaden
Fig. 2 eine Signalflusszeichnung eines Datenpfades
Wie in Fig. 1 ersichtlich ist, steht die MIF 1 im Datenaus- tausch mit der ICU 2 . Von der in der ICU 2 angeordneten RFU 3 werden die Daten an die Prozessorbusanordnung 6 abgegeben. Dort werden sie für die Buserweiterung 7 abgegriffen und gelangen zur ersten Eingangsverknüpfungslogik 8. Hier werden die Daten zugeordnet und nachfolgend im Eingangsregister 10 gespeichert. Zur Verarbeitung wird in der zweiten Eingangsverknüpfungslogik 11 die Verknüpfung mit vorliegenden Zwischenergebnissen der Ausgangsverknüpfungslogik 13 durchgeführt. Daran schließt sich die Verarbeitung in der Funktionseinheit 12 an. In der angeschlossenen Ausgangsverknüpfungslogik 13 erfolgt eine Verknüpfung mit Ausgangswerten benachbarter Datenpfade und eine Zwischenspeicherung des resultierenden Wertes. Die Daten des ersten Ausganges der Ausgangsverknüpfungslogik 13 werden auf einen Eingang der zweiten Eingangsverknüpfungslogik 11 gelegt. Die Daten des zweiten Ausganges der Ausgangsverknüpfungslogik 13 werden zum Eingang der ersten Eingangsverknüpfungslogik 8 geleitet. Weiterhin werden von der Ausgangsverknüpfungslogik 13 die Daten für das Ausgangsregister 14 bereitgestellt. Dort werden die Daten gespeichert und zur Abgabe an die angeschlossene erste Eingangsverknüpfungslogik 8 abgegeben. In dieser werden die verarbeiteten Daten für die Prozessorbusanordnung 6 bereitgestellt. In Fig. 2 ist der Datenfluss eines Datenpfades mit seinen wichtigsten Verarbeitungsstufen ersichtlich, welche die in Fig. 1 dargestellten Blöcke nunmehr bezogen auf den einzelnen Datenpfad als deren Bestandteil realisieren .
Die von der RFU 3 bereitgestellten Daten werden auf die Prozessorbusanordnung 6 geschalten. Von dort gelangen sie auf die Buserweiterung 7. Dort werden diese jeweils von den Multiple- xern MUXl 15, MUX2 16, MUX3 17, MUX4 18, die Bestandteil der ersten Eingangsverknüpfungslogik 8 sind, erfasst. Die Daten werden vom Register1 19 und vom Register2 20 gespeichert. Die so gespeicherten Daten werden in den Multiplexern MUX5 21 und in den MUX6 22 bearbeitet. Einerseits erfolgt nunmehr die Bereitstellung der Daten für die Verarbeitung in der nachfolgend angeschlossenen ALU-Funktionseinheit 23, anderseits werden die Daten zum benachbarten Pfad bereitgestellt. Ebenso werden die Daten benachbarter Pfade in MUX5 21 und MUX6 22 verknüpft. In der nachfolgend geschalteten ALU-Funktionseinheit 23 erfolgt die Verarbeitung der beiden Operanden, welche an den Ausgängen von MUX5 21 und MUX6 22 anliegen . Am Ausgang der ALU-Funktionseinheit 23 wird der Ausgangswert im Accumulator- Multiplexer 24 mit einem Ergebniswert des benachbarten Datenpfades verknüpft und gleichzeitig der Ausgangswert der ALU-Funktionseinheit 23 zu einem weiteren benachbarten Datenpfad abgezweigt. Somit wird nachfolgend der Ausgangswert des Accumulator-Multiplexers 24 im RAA-Accumulatorregister 25 zwischengespeichert. Der zwischengespeicherte Wert des RAA- Accumulatorregister 25 wird einerseits auf einen Eingang des MUX6 22 gelegt und außerdem dem benachbarten Datenpfad zur Verfügung gestellt. Anderseits wird dieser Wert über einen Leitungstreiber 26 dem SATMUX 29, welcher diesen mit Ausgangsdaten eines weiteren Datenpfades verknüpft, zugeführt. Weiterhin wird ein zwischengespeicherte Wert zur Ausgangsspeicherung im RFA-Ausgangsregister 27 zur Ausgabe gespeichert und über einen Datenbus dem SAT-BSH-Operator 28 zugeführt. Hierbei wird diese zusammen mit den Ausgangsdaten des SATMUX 29 im SAT-BSH-Operator 28 verarbeitet. Dessen Ausgangsdaten werden zusammen mit dem erweiterten Da- tenpfadsignal 31 im EXPMUX 30 verknüpft.
Am Ausgang des EXPMUX 30 erfolgt die Ausgabe der im Datenpfad bearbeiteten Daten an die Prozessorbusanordnung 6 und damit ebenfalls zur weiteren Verarbeitung in der RFU 3.
Datenpfadanordnung
Bezugzeichenliste
MIF (Memory-Interface) ICU (Inter Connecting Unit RFU (Register Function Unit) LCU (Logical Connection Unit Verknüpfungseinheit Prozessorbusanordnung Buserweiterung erste Eingangsverknüpfungslogik DPX (Datenpfadgruppe) Eingangsregister zweite Eingangsverknüpfungslogik Funktionseinheit Ausgangsverknüpfungslogik Ausgangsregister MUX1 MUX2 MUX3 MUX4 Registerl Register2 MUX4 MUX5 ALU-Funktionseinheit Accumulator-Multiplexer RAA-Accumulator-Register Leitungstreiber RFA-Ausgangsregister SAT-BSH-Operator SATMUX EXPMUX erweitertes Datenpfadsignal

Claims

Datenpfadanordnung
1. Anordnung von Datenpfaden einer CPU Architektur, wobei eine RFU (Register-Funktions-Einheit) mit einer Verknüp- fungseinheit verbunden ist und diese wiederum mit einer Funktionseinheit in Verbindung steht d a d u r c h g e k e n n z e i c h n e t, dass diese Verknüpfungseinheit (5) aus einer Prozessorbusanordnung (6), aus mindestens einem der Funktionseinheit (12) zugeordneten Eingangsregister (10) und mindestens einem der Funktionseinheit (12) zugeordneten Ausgangsregister (14) besteht, wobei die Prozessorbusanordnung (5) mindestens mittelbar mit einem Eingang des Eingangsregisters (10) und mindestens mittelbar mit einem Ausgang des Ausgangsregisters (14) verbunden ist.
2. Anordnung nach Anspruch 1 d a d u r c h g e k e n n z e i c h n e t, dass eine Buserweiterung (7) zwischen der Prozessorbusanordnung (5) und dem Eingangsregister (10) und dem Ausgangsregister (14) geschalten ist.
3. Anordnung nach Anspruch 2 d a d u r c h g e k e n n z e i c h n e t, dass eine erste Eingangsverknüpfungslogik (8) zwischen der Buserweiterung (7) und dem Eingangsregister (10) geschalten ist.
4. Anordnung nach Anspruch 2 d a d u r c h g e k e n n - z e i c h n e t, dass eine zweite Eingangsverknüpfungslogik
(11) zwischen dem Eingangsregister (10) und einem Eingang der Funktionseinheit (12) geschalten ist.
5. Anordnung nach Anspruch 2 d a d u r c h g e k e n n - z e i c h n e t, dass eine Ausgangsverknüpfungslogik (13) zwischen der Funktionseinheit (12) und dem Ausgangsregister (14) geschalten ist.
6. Anordnung nach Anspruch 2 d a d u r c h g e k e n n - z e i c h n e t, dass ein erster Ausgang der Ausgangsverknüpfungslogik (13) mit einem Eingang der zweiten Eingangsverknüpfungslogik (11) geschalten ist und dass ein zweiter Ausgang der Ausgangsverknüpfungslogik (13) mit der ersten Eingangsverknüpfungslogik (8) verbunden ist.
7. Anordnung nach Anspruch 6 d a d u r c h g e k e n n z e i c h n e t, dass der erste Ausgang der Ausgangsverknüpfungslogik (13) mit dem ersten Eingang und einem zweiten Eingang der zweiten Eingangsverknüpfungslogik (11) geschalten ist.
EP01987921A 2000-10-16 2001-10-15 Datenpfadanordnung Withdrawn EP1330726A2 (de)

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Application Number Priority Date Filing Date Title
DE10051284 2000-10-16
DE10051284A DE10051284A1 (de) 2000-10-16 2000-10-16 Datenpfadanordnung
PCT/DE2001/003915 WO2002033569A2 (de) 2000-10-16 2001-10-15 Datenpfadanordnung

Publications (1)

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EP1330726A2 true EP1330726A2 (de) 2003-07-30

Family

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Application Number Title Priority Date Filing Date
EP01987921A Withdrawn EP1330726A2 (de) 2000-10-16 2001-10-15 Datenpfadanordnung

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US (1) US20040044818A1 (de)
EP (1) EP1330726A2 (de)
JP (1) JP2004512598A (de)
AU (1) AU2002218136A1 (de)
DE (1) DE10051284A1 (de)
WO (1) WO2002033569A2 (de)

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