EP1114422A1 - Synchronous circuit - Google Patents

Synchronous circuit

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Publication number
EP1114422A1
EP1114422A1 EP99953713A EP99953713A EP1114422A1 EP 1114422 A1 EP1114422 A1 EP 1114422A1 EP 99953713 A EP99953713 A EP 99953713A EP 99953713 A EP99953713 A EP 99953713A EP 1114422 A1 EP1114422 A1 EP 1114422A1
Authority
EP
European Patent Office
Prior art keywords
control
clock
phase
unit
circuit
Prior art date
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Ceased
Application number
EP99953713A
Other languages
German (de)
French (fr)
Inventor
Rainer HÖHLER
Gunnar Krause
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of EP1114422A1 publication Critical patent/EP1114422A1/en
Ceased legal-status Critical Current

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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1072—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for memories with random access ports synchronised on clock signal pulse trains, e.g. synchronous memories, self timed memories
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
    • G06F13/4234—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a memory bus
    • G06F13/4243—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a memory bus with synchronous protocol
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 

Definitions

  • the invention relates to a synchronous circuit, such as a synchronous integrated memory, for example .
  • Synchronous SpeI ⁇ cher such as synchronous DRAMs (SDRAMs) or Rambus DRAMs (RDRAMs), having data terminals via which data are transmitted in synchronism with a se from a control unit, such as beispielswei ⁇ a controller that transmitted the first clock signal.
  • SDRAMs synchronous DRAMs
  • RDRAMs Rambus DRAMs
  • a first phase locked loop (core DLL) generates six intermediate clocks, each phase-shifted by 30 °, from the input clock.
  • a second phase control loop (peripheral DLL) connected downstream of the first control loop generates the output clock by interpolating two adjacent intermediate clocks.
  • the DLL circuit proposed by Sidiropoulos and Horowitz is therefore regulated in two stages:
  • the phase position of the intermediate clocks is regulated to a phase difference of exactly 30 ° in each case and in the second control loop, the phase position of the output clock pulse is regulated so that it is subsequently in phase with the input clock pulse.
  • the second control loop selects to generate the output clock depending on the fixed the phase deviations from the input clock which were the most suitable for this purpose, were those of the intermediate clocks adjacent to one another for carrying out the interpolation. If, for example, larger temperature changes lead to phase deviations of the intermediate clocks compared to their setpoints, the first control loop adjusts. Under certain circumstances, this readjustment can lead to a sudden change in the phase position of the intermediate clocks. Since the second control loop always uses two of these intermediate clocks for its interpolation, these sudden changes also have sudden changes in the output clock generated by the second control loop.
  • the invention has for its object a synchronous
  • the second clock should have a phase position that is as rigid as possible to the first clock, but the data transmission via the driver should not be subjected to sudden changes in the second clock.
  • the synchronous circuit can be, for example, a synchronous memory or a processor. It is only essential that the circuit is used for data transmission synchronous with a first clock.
  • the synchronous integrated circuit has a clock input for supplying a first clock and a clock generator for generating a second clock, which is phase-locked to the first clock. That is, the two bars have a fixed Phase relationship to each other.
  • the clock generator has an input which is connected to the clock input, and a clock output for outputting the second clock which is connected to a control input of a data transmission unit which is used for outputting data from and / or for reading in data serves essentially in sync with the first bar.
  • the clock generator has at least two series-connected control loops which are used to regulate the phase position of the second clock cycle, the first control loop being used to generate at least two intermediate clock cycles from the first clock cycle, each of which has a specific phase relationship to the first clock cycle, and wherein the second control loop is used to generate the second cycle from the intermediate cycles.
  • the circuit has a deactivation unit for deactivating the regulation of the first control circuit during the transmission of data by the data transmission unit, so that the regulation of the phase position of the intermediate clocks is interrupted and corresponding control signals for setting these phase positions are kept constant.
  • the control of the first control loop is deactivated during the transmission of data, there are no sudden changes in the phase positions of the intermediate clock cycles during the data transmission. For this reason, there are no otherwise sudden changes in the phase position of the second cycle, which the second control loop first had to correct. If, on the other hand, no data is transmitted from the data transmission unit, abrupt changes in the phase position of the intermediate clocks and the second clock are not critical, since the second clock m is not required for controlling the data transmission unit in these time periods. The control of the first control loop can therefore always be activated if no data is to be transmitted from the data transmission unit. Since periods in which data are transmitted and periods in which no data are to be transferred alternate during normal operation, at E ach reactivate the first control loop an ge ⁇ precise adjustment of the phase positions of the intermediate clock.
  • the data transmission unit can be an input and / or an output circuit of the synchronous circuit.
  • Phase drift of the intermediate clock is chiefly by temperature ⁇ ing temperatures of the circuit drawn during operation.
  • large ⁇ ßere temperature fluctuations take place only within rela- tively long periods of time. It is therefore not critical to deactivate the first control loop during the generally relatively short periods of time during which the data transmission takes place. Since the second control loop remains activated during the data transmission, sufficient regulation of smaller disturbances is also ensured during the data transmission.
  • the clock generator can be designed, for example, like the two-stage DLL circuit described in the above-mentioned article by Sidiropoulos and Horowitz.
  • the first control loop then generates from the first cycle a plurality of intermediate clocks phase-shifted with respect to one another by the same phase angle in each case, and its second control loop generates the second clock cycle by interpolation between two intermediate clock pulses which are adjacent in terms of the phase.
  • the first control loop has a phase detector for determining the phase difference between at least one of the intermediate clocks and the first clock.
  • the first control loop provides its control signals, which are used to set the phase positions of the intermediate clocks, as a function of an output signal of the phase detector em.
  • the first control circuit has a memory unit for storing the control signals, the memory content of which is constantly changed when the first control circuit is activated and whose memory content remains constant when the first control circuit is deactivated.
  • the S peicher bain advantageously provides for the con- stanthalten of the control signals during the deactivation of the first control loop, that is, during the data transmission through the ubertragungsemheit.
  • the synchronous circuit has an input for receiving a control signal from an external control unit which is used to control the data transmission by the data transmission unit, the deactivation unit of the memory deactivating the control of the first control loop as a function of the control signal.
  • the control unit can be, for example, a controller or microprocessor which controls the transmission of data via the data transmission unit by addressing the memory. Since in this case the external control unit determines when a data transmission is to take place, it can also be used without problems to transmit the corresponding control signal to the deactivation unit, so that the first control circuit is deactivated at the same time as the data transmission to be carried out.
  • the circuit has an output for transmitting a control signal to an external control unit, which is used to control the data transmission by the data transmission unit, the control signal indicating whether the first control loop is deactivated by the deactivation unit.
  • an external control unit which is used to control the data transmission by the data transmission unit, the control signal indicating whether the first control loop is deactivated by the deactivation unit.
  • the to the external control unit via it Telte control signal indicates that when the data transfer above may be started over the ubertragungsemheit since then the first loop st disabled, and when not allowed to be transferred ü Since ⁇ th, as the first control loop is active.
  • FIG. 1 shows an exemplary embodiment of the synchronous circuit in the form of an integrated memory
  • Figure 2 shows an exemplary embodiment of a first control loop from Figure 1 and
  • FIG. 3 shows a phase diagram for intermediate clocks from FIG. 2.
  • FIG. 1 shows a synchronous integrated memory M, of which only the components essential for the invention are shown.
  • the memory M has a memory area MC with memory cells in which data are stored. It also has a data transmission unit or an interface DRV, which transmits data 7 to be stored to the memory area MC and data 7 to be read out from the memory area MC to the outside of the memory M.
  • An external control unit CTR for example a microprocessor, is arranged outside the memory. The control unit CTR transmits data to be written into the memory M to the data transmission unit DRV. In addition, data to be read out are transmitted from the data transmission unit DRV to the external control unit CTR.
  • the memory M furthermore has an internal control unit 3, to which control signals 4 are supplied by the external control unit CTR, the dependence of which signals and addressing the memory cells within the memory area MC Activation or deactivation of the memory cells within the memory area MC Activation or deactivation of the memory cells within the memory area MC Activation or deactivation of the memory cells within the memory area MC Activation or deactivation of the memory cells within the memory area MC Activation or deactivation of which signals and addressing the memory cells within the memory area MC Activation or deactivation of which signals and addressing the memory cells within the memory area MC Activation or deactivation of which signals and addressing the memory cells within the memory area MC Activation or deactivation of which signals and addressing the memory cells within the memory area MC Activation or deactivation of which signals and addressing the memory cells within the memory area MC Activation or deactivation of which signals and addressing the memory cells within the memory area MC Activation or deactivation of which signals and
  • the memory M For the synchronous output of the data 7 by the data transmission unit DRV with the first clock CLKE, the memory M has a clock generator G, which generates a second clock CLKINT, which is phase-rigid with respect to this, from the first clock signal CLKE.
  • the second clock CLKINT is fed to a control input of the data transmission unit DRV in order to achieve a transmission of the data 7 clocked by the second clock CLKINT.
  • the clock generator G m Figure 1 has two control loops 1, 2 connected in series.
  • the first clock CLKE is fed to the input of the first control circuit 1.
  • the first control loop 1 has eight outputs, on which it generates eight intermediate clocks CLKi, each of which has a phase shift of 45 ° with respect to one another.
  • the eight intermediate clocks CLKi are fed to inputs of the second control circuit 2.
  • the second control loop At its output, which is connected to the control input of the data transmission unit DRV, the second control loop generates the second clock CLKINT, which is synchronous with the first clock CLKE.
  • FIG. 2 shows an exemplary embodiment of the first control loop 1.
  • the first control loop 1 and the second control loop 2 form a DLL circuit.
  • the second control loop 2 but also some components of the first control loop 1, can be designed like the control loops in the article by Sidiropoulos and Horowitz mentioned at the beginning.
  • the first control circuit 1 has four analog delay elements D, which are arranged in series in a series connection and whose delay times are adjustable.
  • One Input of the series is the first CLKE leads supplied ⁇ .
  • Each Verzogtechnischsglied D effects a phase shift of its input clock ⁇ bung 45 °.
  • a driver circuit T Before and after each delay Verzo ⁇ membered D a driver circuit T is arranged, which serves to amplify the input and output signals of the delay elements D distorted, and for outputting the inverted and non m m inverted form. As output signals of the first control circuit, the driver circuits T each transmit the corresponding clock signal phase-shifted by the associated delay element as the intermediate clock CLKi and the clock / CLKi inverted to the second control circuit 2.
  • FIG. 3 shows a phase diagram which shows the phase relationship of the eight intermediate clocks CLKi in the regulated state.
  • the inverted output signal / CLK4 of the last delay element D of the series circuit m FIG. 2 is fed to a first phase detector ⁇ l, which compares the phase position of the phase position of the first clock CLKE. The result of the comparison is transmitted to a control unit 10 of the first control circuit 1, which generates corresponding digital control signals 20 which are used to set the delay by the delay elements D.
  • the control signals 20 are stored in a memory unit MEM and are continuously updated in the event of phase errors detected by the first phase detector ⁇ l.
  • the control signals stored in the memory unit MEM are fed to a digital / analog converter D / A, which supplies the control signals of the delayed elements D to the control signals which are converted to analog.
  • control unit 10 of the first control loop and its memory unit MEM are digital components.
  • these components can also be implemented analogously in other exemplary embodiments of the invention.
  • the delay elements D game about digital components. Then the need for the D ⁇ g ⁇ tal- / analog converter at the output of the memory unit MEM.
  • the first phase detector ⁇ l can also be constructed either analog or digital.
  • the eight intermediate clocks CLKi generated by the first control loop 1 are fed to the second control loop 2.
  • the second control circuit 2 selects phasenudgeig adjacent the respective 45 ° phase difference having intermediate clocks CLKINT from . Furthermore, the second control circuit 2 carries out an interpolation between these two selected intermediate clock cycles CLKi m depending on the phase difference determined by the second phase detector ⁇ 2.
  • the memory M has a deactivation unit AKT, the output of which is connected to the control unit 10 of the first control circuit 1 according to FIG.
  • the deactivation unit AKT activates the first control loop 1 whenever no data is to be transmitted from the data transmission unit DRV. It deactivates the first control loop 1 when data 7 are transmitted by the data transmission unit DRV. In the activated state, the first control loop 1 regulates the phase positions of its intermediate clocks CLKi by changing its control signals 20. However, if it is deactivated by the deactivation unit AKT, the regulation of the first control circuit 1 is interrupted and its control unit 10 no longer adapts the control signals stored in the memory unit MEM.
  • control signals stored in the memory unit MEM are kept constant, even if the first phase detector ⁇ l detects a phase deviation.
  • the control signals 20 which are kept constant mean that a change in the phase position of the intermediate clocks CLKi can only be caused by error influences such as , will be drawn game as temperature changes, not per ⁇ but under a scheme.
  • the second control circuit 2 While the first control loop 1 is sporadically disabled, the second control circuit 2 is constantly activated so that he gel during the transmission of data 7 on the ubertra ⁇ gungsemheit DRV the phase position of the second clock CLKINT re ⁇ .
  • the well in the deactivated state Re first ⁇ gel Vietnamesees 1 ensures an accurate phase control of the second clock CLKINT.
  • the deactivation of the first control circuit 1 during the transmission of data 7 by the data transmission unit DRV has the advantage that during this period the control unit 10 of the first control circuit 1 does not change the control signals 20 stored in the memory unit MEM. Thus, no sudden change in the delay times of the delay elements D is triggered.
  • the second control circuit 2 is sufficient to compensate for the errors occurring during the deactivation of the first control circuit 1.
  • the synchronicity with the external clock signal CLKE is thus ensured without sudden changes which would manifest themselves in a phase jitter of the internal clock signal CLKINT.
  • the first control circuit 1 is reactivated by the deactivation unit AKT, so that even larger errors can then be corrected with the participation of the first control circuit 1.
  • the control emissions occurring due to sudden changes in the control signals 20 within the first control circuit 1 are then harmless, since the second clock CLKINT is not required to control the data transmission unit DRV during these periods.
  • activated first control loop 1 that is before the night vi ⁇ th data output by the ubertragungsemheit DRV, it follows ⁇ so optimum control of the internal clock signal C LKINT.
  • the first control circuit 1 is disabled and the exak ⁇ te phase position of the second clock CLKINT is mainly ensured by the control of the second control loop. 2
  • FIG. 1 shows that the memory M has an input IN, via which the deactivation unit AKT is supplied with a control signal 5 from the external control unit CTR.
  • the external control unit CTR controls the activation state of the first control circuit 1 via this control signal 5.
  • the external control unit CTR uses the control signal 5 to ensure that the first control circuit 1 is deactivated by the deactivation unit AKT whenever the external control unit CTR internal control unit 3 of the memory M transmits the instruction for outputting data 7 stored in the memory area MC or for reading data 7 to be stored. In this way it is ensured that the deactivation of the control circuit 1 takes place at the same time as a transmission of data 7 by the data transmission unit DRV.
  • this control signal 5 can also be derived from the control signals 4 of the external control unit CTR transmitted to the internal control unit 3 of the memory M within the memory, so that no additional input of the memory is necessary.
  • the memory M can also (as shown in dashed lines in FIG. 1) have an output OUT for outputting a control signal 6 from the deactivation unit AKT to the external control unit CTR.
  • the deactivation unit AKT tells the external control unit CTR when it activates the first control loop 1 and when it deactivates it.
  • the control signal 6 in that the first control circuit 1 is just at cardt, the external control unit CTR of the internal control unit 3 no A MANUAL for transmitting data 7 transmitted. Only when the Deffer michsemheit AKT telling it that the first has been disabled re gel Vietnamese 1, the transmission takes place of a command for transferring the data 7.
  • the memory has the advantage that the activation or deactivation of the first Control circuit 1 can be self-controlled by the memory M.
  • the deactivation unit AKT tells the external control unit CTR when it activates the first control loop 1 and when it deactivates it.
  • the control signal 6 in that the first control circuit 1 is just at cardt, the external control unit CTR of
  • AKT then contain a timer unit and carry out the activation or deactivation at regular, not too long time intervals, so that there is always an optimal regulation of the phase position of the second clock CLKINT og-
  • control loops are connected in series.
  • the control loops arranged at the input of the clock generator G serve to roughly regulate the phase position of the second clock CLKINT.
  • control loops which are arranged closer to the output of the clock generator G, serve to regulate its phase position ever more precisely.
  • the first control loop 1 is therefore responsible for the coarse control and the second control loop 2 for fine control of the phase position of the second clock CLKINT. If there are more than two control loops within the clock generator G, it makes sense to always deactivate those control loops (one or more) that are responsible for the coarse control and to keep the fine control activated.
  • control loops 1, 2 described here form a DLL circuit
  • the invention can also be implemented with other control principles, for example using PLL (phase locked loop) circuits.
  • PLL phase locked loop
  • the clock generator G has an at least two-stage control loop, as shown in FIG. 1.
  • the control of crizkrei ⁇ ses is not deactivated at each transmission of data by the data transmission unit DRV. 1 For example, this can only be done in a normal operating mode of the memory M, while in a test operating mode the first control loop 1 remains activated continuously.
  • the first control circuit 1 is not reactivated each time when no data is being output, but only during certain operating states of the memory M, for example during its initialization or a calibration of output drivers within the data transmission unit DRV.
  • the first control loop it is possible for the first control loop to be deactivated only by the data transmission unit DRV either when outputting or when reading in data 7.

Abstract

The invention relates to a circuit (M) comprising a clock pulse input for supplying a first clock pulse (CLKE) and having a clock pulse generator (G) for generating a second clock pulse (CLKINT) which is phase-locked in relation to the first clock pulse (CLKE). The clock pulse output of the clock pulse generator (G) is connected to a control input of a data transmission unit (DRV) which serves to output and/or input data (7) from/to the circuit (M) in a manner which is essentially synchronous to the first clock pulse (CLKE). The clock pulse generator (G) comprises at least two series connected control loops (1, 2) which serve to control the phase position of the second clock pulse (CLKINT). The first control loop (1) serves to generate at least two intermediate clock pulses (CLKi) from the first clock pulse (CLKE) each of which comprising a determined phase position in relation to the first clock pulse. The second control loop (2) serves to generate the second clock pulse (CLKINT) from the intermediate clock pulses (CLKi). The first control loop (1) is deactivated by the data transmission unit (DRV) during the transmission of data so that the control of the phase position of the intermediate clock pulses (CLKi) is interrupted.

Description

Beschreibungdescription
Synchrone SchaltungSynchronous circuit
Die Erfindung betrifft eine synchrone Schaltung, wie zum Bei¬ spiel einen synchronen integrierten Speicher. Synchrone Spei¬ cher, beispielsweise synchrone DRAMs (SDRAMs) oder Rambus- DRAMs (RDRAMs) , weisen Datenanschlüsse auf, über die Daten synchron mit einem von einer Steuereinheit, wie beispielswei¬ se einem Controller, übermittelten ersten Taktsignal übertragen werden. Bei höheren Frequenzen (> 200 MHz) ist es notwendig, im synchronen Speicher einen mit dem ersten Takt synchronen zweiten Takt zu erzeugen, der zur Steuerung der syn- chronen Datenübertragung aus dem oder in den Speicher dient.The invention relates to a synchronous circuit, such as a synchronous integrated memory, for example . Synchronous SpeI ¬ cher, such as synchronous DRAMs (SDRAMs) or Rambus DRAMs (RDRAMs), having data terminals via which data are transmitted in synchronism with a se from a control unit, such as beispielswei ¬ a controller that transmitted the first clock signal. At higher frequencies (> 200 MHz) it is necessary to generate a second clock synchronous with the first clock in the synchronous memory, which is used to control the synchronous data transmission from or into the memory.
In S. Sidiropoulos, M. Horowitz: "Semidigital Dual Delay- Locked Loop", IEEE Journal of Solid-State Circuits, Vol.32 No . 11, November 1997, Seiten 1683 ff. ist beschrieben, wie ein mit einem Eingangstakt synchroner Ausgangstakt mit Hilfe einer zweistufigen DLL- (Delay Locked Loop) Schaltung erzeugt wird. Ein erster Phasenregelkreis (Core DLL) erzeugt aus dem Eingangstakt sechs um jeweils 30° gegeneinander phasenverschobene Zwischentakte. Ein dem ersten Regelkreis nachge- schalteter zweiter Phasenregelkreis (Peripheral DLL) generiert den Ausgangstakt durch Interpolation jeweils zweier benachbarter Zwischentakte.In S. Sidiropoulos, M. Horowitz: "Semidigital Dual Delay-Locked Loop", IEEE Journal of Solid-State Circuits, Vol.32 No. 11, November 1997, pages 1683 ff. Describes how an output clock synchronous with an input clock is generated with the aid of a two-stage DLL (delay locked loop) circuit. A first phase locked loop (core DLL) generates six intermediate clocks, each phase-shifted by 30 °, from the input clock. A second phase control loop (peripheral DLL) connected downstream of the first control loop generates the output clock by interpolating two adjacent intermediate clocks.
Die Regelung der von Sidiropoulos und Horowitz vorgeschlage- nen DLL-Schaltung erfolgt also in zwei Stufen:The DLL circuit proposed by Sidiropoulos and Horowitz is therefore regulated in two stages:
Im ersten Regelkreis wird die Phasenlage der Zwischentakte auf exakt jeweils 30° Phasendifferenz geregelt und im zweiten Regelkreis erfolgt die Regelung der Phasenlage des Aus- gangstaktes, so daß dieser anschließend phasengleich mit dem Eingangstakt ist. Dabei wählt der zweite Regelkreis zur Erzeugung des Ausgangstaktes in Abhängigkeit von der festge- stellten Phasenabweichung zum Eingangstakt immer diejenigen phasenmaßig benachbarten der Zwischentakte für die Durchzu- fuhrung der Interpolation aus, die sich hierfür am besten eignen. Kommt es nun beispielsweise aufgrund von größeren Temperaturveranderungen zu Phasenabweichungen der Zwischentakte gegenüber ihren Sollwerten, erfolgt eine Nachregelung durch den ersten Regelkreis. Diese Nachregelung kann unter Umstanden zu einer sprunghaften Veränderung der Phasenlage der Zwischentakte fuhren. Da der zweite Regelkreis für seine Interpolation immer zwei dieser Zwischentakte heranzieht, wirken sich diese sprunghaften Änderungen m ebenfalls sprunghaften Änderungen des vom zweiten Regelkreis erzeugten Ausgangstaktes auf.In the first control loop, the phase position of the intermediate clocks is regulated to a phase difference of exactly 30 ° in each case and in the second control loop, the phase position of the output clock pulse is regulated so that it is subsequently in phase with the input clock pulse. The second control loop selects to generate the output clock depending on the fixed the phase deviations from the input clock which were the most suitable for this purpose, were those of the intermediate clocks adjacent to one another for carrying out the interpolation. If, for example, larger temperature changes lead to phase deviations of the intermediate clocks compared to their setpoints, the first control loop adjusts. Under certain circumstances, this readjustment can lead to a sudden change in the phase position of the intermediate clocks. Since the second control loop always uses two of these intermediate clocks for its interpolation, these sudden changes also have sudden changes in the output clock generated by the second control loop.
Der Erfindung liegt die Aufgabe zugrunde, eine synchroneThe invention has for its object a synchronous
Schaltung anzugeben, bei der mittels eines Taktgenerators aus einem ersten Takt ein mit diesem synchroner zweiter Takt erzeugt wird, der zur Steuerung der Datenübertragung mittels eines Ausgangstreibers und/oder eines Eingangstreibers dient. Dabei soll der zweite Takt eine möglichst starre Phasenlage zum ersten Takt aufweisen, die Datenübertragung über den Treiber jedoch keinen sprunghaften Änderungen des zweiten Taktes ausgesetzt sein.Specify a circuit in which a clock is used to generate a second clock which is synchronous with this and which is used to control the data transmission by means of an output driver and / or an input driver. The second clock should have a phase position that is as rigid as possible to the first clock, but the data transmission via the driver should not be subjected to sudden changes in the second clock.
Diese Aufgabe wird mit einer synchronen Schaltung gemäß Patentanspruch 1 gelost. Vorteilhafte Aus- und Weiterbildungen der Erfindung sind Gegenstand abhangiger Ansprüche.This object is achieved with a synchronous circuit according to claim 1. Advantageous developments and further developments of the invention are the subject of dependent claims.
Die synchrone Schaltung kann zum Beispiel ein synchroner Speicher sein oder ein Prozessor. Wesentlich ist nur, daß die Schaltung einer mit einem ersten Takt synchronen Datenübertragung dient.The synchronous circuit can be, for example, a synchronous memory or a processor. It is only essential that the circuit is used for data transmission synchronous with a first clock.
Die synchrone integrierte Schaltung weist einen Takteingang zur Zufuhrung eines ersten Taktes und einen Taktgenerator zur Erzeugung eines zweiten Taktes auf, der phasenstarr zum ersten Takt ist. Das heißt, die beiden Takten weisen eine feste Phasenbeziehung zueinander auf. Der Taktgenerator weist einen Eingang auf, der mit dem Takteingang verbunden ist, und einen Taktausgang zur Ausgabe des zweiten Taktes, der mit einem Steuereingang einer Datenubertragungsemheit verbunden ist, die zum Ausgeben von Daten aus der und/oder zum Einlesen von Daten m die Schaltung im wesentlichen synchron mit dem ersten Takt dient. Der Taktgenerator weist wenigstens zwei hintereinander geschaltete Regelkreise auf, die zur Regelung der Phasenlage des zweiten Taktes dienen, wobei der erste Regel- kreis zur Erzeugung wenigstens zweier Zwischentakte aus dem ersten Takt dient, von denen jeder eine bestimmte Phasenlage zum ersten Takt aufweist, und wobei der zweite Regelkreis zur Erzeugung des zweiten Taktes aus den Zwischentakten dient. Weiterhin weist die Schaltung eine Deaktivierungsemheit zur Deaktivierung der Regelung des erstes Regelkreises wahrend der Übertragung von Daten durch die Datenubertragungsemheit auf, so daß die Regelung der Phasenlage der Zwischentakte unterbrochen wird und entsprechende Steuersignale zur Einstellung dieser Phasenlagen konstant gehalten werden.The synchronous integrated circuit has a clock input for supplying a first clock and a clock generator for generating a second clock, which is phase-locked to the first clock. That is, the two bars have a fixed Phase relationship to each other. The clock generator has an input which is connected to the clock input, and a clock output for outputting the second clock which is connected to a control input of a data transmission unit which is used for outputting data from and / or for reading in data serves essentially in sync with the first bar. The clock generator has at least two series-connected control loops which are used to regulate the phase position of the second clock cycle, the first control loop being used to generate at least two intermediate clock cycles from the first clock cycle, each of which has a specific phase relationship to the first clock cycle, and wherein the second control loop is used to generate the second cycle from the intermediate cycles. Furthermore, the circuit has a deactivation unit for deactivating the regulation of the first control circuit during the transmission of data by the data transmission unit, so that the regulation of the phase position of the intermediate clocks is interrupted and corresponding control signals for setting these phase positions are kept constant.
Dadurch, daß die Regelung des ersten Regelkreises wahrend der Übertragung von Daten deaktiviert wird, ergeben sich wahrend der Datenübertragung keine sprunghaften Änderungen der Phasenlagen der Zwischentakte. Daher kommt es auch nicht zu an- sonsten auftretenden sprunghaften Veränderungen der Phasenlage des zweiten Taktes, die der zweite Regelkreis erst wieder ausregeln mußte. Wenn dagegen keine Daten von der Datenubertragungsemheit übertragen werden, sind sprunghafte Veränderungen der Phasenlage der Zwischentakte und des zweiten Tak- tes unkritisch, da der zweite Takt m diesen Zeiträumen nicht für die Steuerung der Datenubertragungsemheit benotigt wird. Die Regelung des ersten Regelkreises kann daher immer aktiviert werden, wenn keine Daten von der Datenubertragungsemheit zu übertragen sind. Da sich im Normalbetrieb immer Zeit- räume, m denen Daten übertragen werden, und Zeiträume, m denen keine Daten zu übertragen sind, abwechseln, erfolgt bei jeder erneuten Aktivierung des ersten Regelkreises eine ge¬ naue Nachregelung der Phasenlagen der Zwischentakte.Because the control of the first control loop is deactivated during the transmission of data, there are no sudden changes in the phase positions of the intermediate clock cycles during the data transmission. For this reason, there are no otherwise sudden changes in the phase position of the second cycle, which the second control loop first had to correct. If, on the other hand, no data is transmitted from the data transmission unit, abrupt changes in the phase position of the intermediate clocks and the second clock are not critical, since the second clock m is not required for controlling the data transmission unit in these time periods. The control of the first control loop can therefore always be activated if no data is to be transmitted from the data transmission unit. Since periods in which data are transmitted and periods in which no data are to be transferred alternate during normal operation, at E ach reactivate the first control loop an ge ¬ precise adjustment of the phase positions of the intermediate clock.
Die Datenubertragungsemheit kann eine Eingangs- und/oder ei- ne Ausgangsschaltung der synchronen Schaltung sein.The data transmission unit can be an input and / or an output circuit of the synchronous circuit.
Phasendrift der Zwischentakte wird hauptsachlich durch Tempe¬ raturschwankungen beim Betrieb der Schaltung ausgelost. Grö¬ ßere Temperaturschwankungen erfolgen jedoch nur innerhalb re- lativ langer Zeiträume. Deswegen ist es unkritisch, den ersten Regelkreis wahrend der im allgemeinen hierzu relativ kurzen Zeiträume zu deaktivieren, wahrend derer die Datenübertragung stattfindet. Da der zweite Regelkreis wahrend der Datenübertragung aktiviert bleibt, ist auch wahrend der Da- tenubertragung für eine ausreichende Ausregelung kleinerer Störungen gesorgt.Phase drift of the intermediate clock is chiefly by temperature ¬ ing temperatures of the circuit drawn during operation. However, large ¬ ßere temperature fluctuations take place only within rela- tively long periods of time. It is therefore not critical to deactivate the first control loop during the generally relatively short periods of time during which the data transmission takes place. Since the second control loop remains activated during the data transmission, sufficient regulation of smaller disturbances is also ensured during the data transmission.
Der Taktgenerator kann beispielsweise wie die im oben genannten Artikel von Sidiropoulos und Horowitz beschriebene zwei- stufige DLL-Schaltung gestaltet sein. Sem erster Regelkreis erzeugt dann aus dem ersten Takt mehrere um jeweils den gleichen Phasenwinkel gegeneinander phasenverschobene Zwischentakte und sein zweiter Regelkreis erzeugt den zweiten Takt durch Interpolation zwischen jeweils zwei pnasenmaßig benach- barten Zwischentakten.The clock generator can be designed, for example, like the two-stage DLL circuit described in the above-mentioned article by Sidiropoulos and Horowitz. The first control loop then generates from the first cycle a plurality of intermediate clocks phase-shifted with respect to one another by the same phase angle in each case, and its second control loop generates the second clock cycle by interpolation between two intermediate clock pulses which are adjacent in terms of the phase.
Nach einer Weiterbildung weist der erste Regelkreis einen Phasendetektor zur Ermittlung der Phasendifferenz zwischen wenigstens einem der Zwischentakte und dem ersten Takt auf. Der erste Regelkreis stellt seine Steuersignale, die zur Einstellung der Phasenlagen der Zwischentakte dienen, m Abhängigkeit von einem Ausgangssignal des Phasendetektors em. Ferner weist der erste Regelkreis eine Speichereinheit zum Speichern der Steuersignale auf, deren Speichermhalt bei ak- tivierter Regelung des ersten Steuerkreises fortwahrend geändert wird und deren Speichermhalt bei deaktivierter Regelung des ersten Regelkreises konstant bleibt. Die Speichereinheit sorgt vorteilhafterweise für das Kon- stanthalten der Steuersignale wahrend der Deaktivierung des ersten Regelkreis, das heißt wahrend der Datenübertragung durch die Datenubertragungsemheit.According to a further development, the first control loop has a phase detector for determining the phase difference between at least one of the intermediate clocks and the first clock. The first control loop provides its control signals, which are used to set the phase positions of the intermediate clocks, as a function of an output signal of the phase detector em. Furthermore, the first control circuit has a memory unit for storing the control signals, the memory content of which is constantly changed when the first control circuit is activated and whose memory content remains constant when the first control circuit is deactivated. The S peichereinheit advantageously provides for the con- stanthalten of the control signals during the deactivation of the first control loop, that is, during the data transmission through the Datenubertragungsemheit.
Eine Ausfuhrungsform der synchronen Schaltung weist einen Eingang zum Empfang eines Steuersignals von einer externen Steuereinheit auf, die zum Steuern der Datenübertragung durch die Datenubertragungsemheit dient, wobei die Deaktivierungs- emheit des Speichers m Abhängigkeit vom Steuersignal die Regelung des ersten Regelkreises deaktiviert. Wenn die synchrone Schaltung em synchroner Speicher ist, kann die Steuereinheit beispielsweise em Controller oder Mikroprozessor sein, der durch Adressierung des Speichers die Übertragung von Daten über die Datenubertragungsemheit steuert. Da m diesem Fall durch die externe Steuereinheit festgelegt wird, wann eine Datenübertragung zu erfolgen hat, kann sie problemlos auch dazu dienen, der Deaktivierungse heit das entspre- chende Steuersignal zu übermitteln, so daß eine Deaktivierung des ersten Regelkreises zeitgleich mit der durchzuführenden Datenübertragung erfolgt.One embodiment of the synchronous circuit has an input for receiving a control signal from an external control unit which is used to control the data transmission by the data transmission unit, the deactivation unit of the memory deactivating the control of the first control loop as a function of the control signal. If the synchronous circuit is a synchronous memory, the control unit can be, for example, a controller or microprocessor which controls the transmission of data via the data transmission unit by addressing the memory. Since in this case the external control unit determines when a data transmission is to take place, it can also be used without problems to transmit the corresponding control signal to the deactivation unit, so that the first control circuit is deactivated at the same time as the data transmission to be carried out.
Bei einer alternativen Ausfuhrungsform weist die Schaltung einen Ausgang zum Übermitteln eines Steuersignals an eine externe Steuereinheit auf, die zum Steuern der Datenübertragung durch die Datenubertragungsemheit dient, wobei das Steuersignal angibt, ob der erste Regelkreis durch die Deaktivierungsemheit deaktiviert ist. Diese Ausfuhrungsform ist dann vorteilhaft, wenn die Schaltung unabhängig von der externen Steuereinheit eine Deaktivierung ihres ersten Regelkreises vornimmt, indem sie beispielsweise m festgelegten Zeitmter- vallen eine Aktivierung und Deaktivierung des ersten Regelkreises vornimmt. Diese Zeitmtervalle können so bemessen sein, daß eine ausreichend genaue Regelung der Zwischentakte durch den ersten Regelkreis erfolgt und größere Phasenfehler vermieden werden. Das an die externe Steuereinheit uber it- telte Steuersignal gibt dieser an, wann die Datenübertragung über die Datenubertragungsemheit gestartet werden darf, da dann der erste Regelkreis deaktiviert st, und wann keine Da¬ ten übertragen werden dürfen, da der erste Regelkreis gerade aktiv ist.In an alternative embodiment, the circuit has an output for transmitting a control signal to an external control unit, which is used to control the data transmission by the data transmission unit, the control signal indicating whether the first control loop is deactivated by the deactivation unit. This embodiment is advantageous if the circuit deactivates its first control loop independently of the external control unit, for example by activating and deactivating the first control loop in predetermined time intervals. These time intervals can be dimensioned such that the intermediate cycles are controlled with sufficient accuracy by the first control loop and larger phase errors are avoided. The to the external control unit via it Telte control signal indicates that when the data transfer above may be started over the Datenubertragungsemheit since then the first loop st disabled, and when not allowed to be transferred ü Since ¬ th, as the first control loop is active.
Die Erfindung wird im folgenden anhand der Figuren naher er¬ läutert.The invention is explained in more detail below with reference to the figures.
Figur 1 zeigt em Ausfuhrungsbeispiel der synchronen Schaltung in Form eines integrierten Speichers,FIG. 1 shows an exemplary embodiment of the synchronous circuit in the form of an integrated memory,
Figur 2 zeigt em Ausfuhrungsbeispiel eines ersten Regelkreises aus Figur 1 undFigure 2 shows an exemplary embodiment of a first control loop from Figure 1 and
Figur 3 zeigt em Phasendiagramm zu Zwischentakten aus der Figur 2.FIG. 3 shows a phase diagram for intermediate clocks from FIG. 2.
Figur 1 zeigt einen synchronen integrierten Speicher M, von dem nur die für die Erfindung wesentlichen Komponenten dargestellt sind. Der Speicher M weist einen Speicherbereich MC mit Speicherzellen auf, m denen Daten gespeichert sind. Er weist weiterhin eine Datenubertragungsemheit beziehungsweise em Interface DRV auf, das zu speichernde Daten 7 zum Spei- cherbereich MC und auszulesende Daten 7 vom Speicherbereich MC nach außerhalb des Speichers M übertragt. Außerhalb des Speichers ist eine externe Steuereinheit CTR, beispielsweise em Mikroprozessor, angeordnet. Von der Steuereinheit CTR werden m den Speicher M einzuschreibende Daten zur Daten- ubertragungsemheit DRV übertragen. Außerdem werden auszulesende Daten von der Datenubertragungsemheit DRV zur externen Steuereinheit CTR übertragen.FIG. 1 shows a synchronous integrated memory M, of which only the components essential for the invention are shown. The memory M has a memory area MC with memory cells in which data are stored. It also has a data transmission unit or an interface DRV, which transmits data 7 to be stored to the memory area MC and data 7 to be read out from the memory area MC to the outside of the memory M. An external control unit CTR, for example a microprocessor, is arranged outside the memory. The control unit CTR transmits data to be written into the memory M to the data transmission unit DRV. In addition, data to be read out are transmitted from the data transmission unit DRV to the external control unit CTR.
Der Speicher M weist ferner eine interne Steuereinheit 3 auf, der von der externen Steuereinheit CTR Steuersignale 4 zugeführt werden, m deren Abhängigkeit sie eine Adressierung der Speicherzellen innerhalb des Speicherbereiches MC und eine Aktivierung beziehungsweise Deaktivierung der Datenubertra¬ gungsemheit DRV vornimmt. Die interne Steuereinheit 3 bein¬ haltet u.a. eine Adreßdecodierungsemheit, der von der exter¬ nen Steuereinheit CTR übermittelte Adressen zugeführt werden. Die externe Steuereinheit CTR erzeugt außerdem einen ersten Takt CLKE, der einem Takteingang des Speichers M zugeführt wird und mit dem synchron die Übertragung von Daten 7 über die Datenubertragungsemheit DRV erfolgen soll.The memory M furthermore has an internal control unit 3, to which control signals 4 are supplied by the external control unit CTR, the dependence of which signals and addressing the memory cells within the memory area MC Activation or deactivation of Datenubertra ¬ gungsemheit DRV performs. The internal control unit 3 including, among other things constitutes a ¬ Adreßdecodierungsemheit, the NEN of the exter ¬ control unit CTR transmitted addresses are supplied. The external control unit CTR also generates a first clock CLKE, which is fed to a clock input of the memory M and with which data 7 is to be transmitted synchronously via the data transmission unit DRV.
Zur synchronen Ausgabe der Daten 7 durch die Datenubertragungsemheit DRV mit dem ersten Takt CLKE weist der Speicher M einen Taktgenerator G auf, der aus dem ersten Taktsignal CLKE einen zu diesem phasenstarren zweiten Takt CLKINT erzeugt. Der zweite Takt CLKINT wird einem Steuereingang der Datenubertragungsemheit DRV zugeführt, um eine vom zweiten Takt CLKINT getaktete Übertragung der Daten 7 zu erreichen.For the synchronous output of the data 7 by the data transmission unit DRV with the first clock CLKE, the memory M has a clock generator G, which generates a second clock CLKINT, which is phase-rigid with respect to this, from the first clock signal CLKE. The second clock CLKINT is fed to a control input of the data transmission unit DRV in order to achieve a transmission of the data 7 clocked by the second clock CLKINT.
Der Taktgenerator G m Figur 1 weist zwei hintereinander geschaltete Regelkreise 1, 2 auf. Dem Eingang des ersten Regel- kreises 1 wird der erste Takt CLKE zugeführt. Der erste Regelkreis 1 weist acht Ausgange auf, an denen er acht Zwischentakte CLKi erzeugt, die gegeneinander jeweils eine Phasenverschiebung von 45° aufweisen. Eingängen des zweiten Regelkreises 2 werden die acht Zwischentakte CLKi zugef hrt. Der zweite Regelkreis erzeugt an seinem Ausgang, der mit dem Steuereingang der Datenubertragungsemheit DRV verbunden ist, den mit dem ersten Takt CLKE synchronen zweiten Takt CLKINT.The clock generator G m Figure 1 has two control loops 1, 2 connected in series. The first clock CLKE is fed to the input of the first control circuit 1. The first control loop 1 has eight outputs, on which it generates eight intermediate clocks CLKi, each of which has a phase shift of 45 ° with respect to one another. The eight intermediate clocks CLKi are fed to inputs of the second control circuit 2. At its output, which is connected to the control input of the data transmission unit DRV, the second control loop generates the second clock CLKINT, which is synchronous with the first clock CLKE.
Figur 2 zeigt em Ausfuhrungsbeispiel des ersten Regelkreises 1. Der erste Regelkreis 1 und der zweite Regelkreis 2 bilden eine DLL-Schaltung. Insbesondere der zweite Regelkreis 2, jedoch auch einige Komponenten des ersten Regelkreises 1, können wie die Regelkreise beim eingangs erwähnten Artikel von Sidiropoulos und Horowitz gestaltet sein. Gemäß Figur 2 weist der erste Regelkreis 1 vier analoge Verzogerungselemente D auf, die m einer Reihenschaltung hintereinander angeordnet sind und deren Verzogerungszeiten einstellbar sind. Einem Eingang der Reihenschaltung wird der erste Takt CLKE zuge¬ führt. Jedes Verzogerungsglied D bewirkt eine Phasenverschie¬ bung seines Eingangstaktes um 45°. Vor und nach jedem Verzo¬ gerungsglied D ist eine Treiberschaltung T angeordnet, die zum Verstarken der Eingangs- bzw. Ausgangssignale der Verzo- gerungselemente D dient und zur Ausgabe dieser m invertierter und m nicht invertierter Form. Als Ausgangssignale des ersten Regelkreises übermitteln die Treiberschaltungen T jeweils das entsprechende durch das zugehörige Verzogerungsele- ment phasenverschobene Taktsignal als Zwischentakt CLKi sowie den hierzu invertierten Takt /CLKi an den zweiten Regelkreis 2.FIG. 2 shows an exemplary embodiment of the first control loop 1. The first control loop 1 and the second control loop 2 form a DLL circuit. In particular, the second control loop 2, but also some components of the first control loop 1, can be designed like the control loops in the article by Sidiropoulos and Horowitz mentioned at the beginning. According to FIG. 2, the first control circuit 1 has four analog delay elements D, which are arranged in series in a series connection and whose delay times are adjustable. One Input of the series is the first CLKE leads supplied ¬. Each Verzogerungsglied D effects a phase shift of its input clock ¬ bung 45 °. Before and after each delay Verzo ¬ membered D a driver circuit T is arranged, which serves to amplify the input and output signals of the delay elements D distorted, and for outputting the inverted and non m m inverted form. As output signals of the first control circuit, the driver circuits T each transmit the corresponding clock signal phase-shifted by the associated delay element as the intermediate clock CLKi and the clock / CLKi inverted to the second control circuit 2.
Figur 3 zeigt em Phasendiagramm, das die Phasenlage der acht Zwischentakte CLKi im ausgeregelten Zustand zeigt.FIG. 3 shows a phase diagram which shows the phase relationship of the eight intermediate clocks CLKi in the regulated state.
Das invertierte Ausgangssignal /CLK4 des letzten Verzogerung- selementes D der Reihenschaltung m Figur 2 wird einem ersten Phasendetektor φl zugeführt, der dessen Phasenlage mit der Phasenlage des ersten Taktes CLKE vergleicht. Das Ergebnis des Vergleichs wird an eine Steuereinheit 10 des ersten Regelkreises 1 übermittelt, die entsprechende digitale Steuersignale 20 erzeugt, die der Einstellung der Verzögerung durch die Verzogerungselemente D dienen. Die Steuersignale 20 wer- den m einer Speichereinheit MEM gespeichert und bei durch den ersten Phasendetektor φl festgestellten Phasenfehlern standig aktualisiert. Die m der Speichereinheit MEM gespeicherten Steuersignale werden einem Dιgιtal-/Analog-Wandler D/A zugeführt, der die analog gewandelten Steuersignale Steu- eremgangen der Verzogerungsglieder D zufuhrt.The inverted output signal / CLK4 of the last delay element D of the series circuit m FIG. 2 is fed to a first phase detector φl, which compares the phase position of the phase position of the first clock CLKE. The result of the comparison is transmitted to a control unit 10 of the first control circuit 1, which generates corresponding digital control signals 20 which are used to set the delay by the delay elements D. The control signals 20 are stored in a memory unit MEM and are continuously updated in the event of phase errors detected by the first phase detector φl. The control signals stored in the memory unit MEM are fed to a digital / analog converter D / A, which supplies the control signals of the delayed elements D to the control signals which are converted to analog.
Beim geschilderten Ausfuhrungsbeispiel sind die Steuereinheit 10 des ersten Regelkreises sowie seine Speicneremheit MEM digitale Komponenten. Diese Komponenten können jedoch m an- deren Ausfuhrungsbeispielen der Erfindung auch analog realisiert werden. Außerdem ist es möglich, daß es sich bei den Verzogerungsgliedern D, anders als bei diesem Ausfuhrungsbei- spiel, um digitale Komponenten handelt. Dann entfallt die Notwendigkeit des Dιgιtal-/Analog-Wandlers am Ausgang der Speichereinheit MEM. Auch der erste Phasendetektor φl kann entweder analog oder digital aufgebaut sein.In the exemplary embodiment described, the control unit 10 of the first control loop and its memory unit MEM are digital components. However, these components can also be implemented analogously in other exemplary embodiments of the invention. It is also possible that, in contrast to this embodiment, the delay elements D game about digital components. Then the need for the Dιgιtal- / analog converter at the output of the memory unit MEM. The first phase detector φl can also be constructed either analog or digital.
Dem zweiten Regelkreis 2 werden die acht vom ersten Regelkreis 1 erzeugten Zwischentakte CLKi zugeführt. In Abhängig¬ keit von einem Ergebnissignal eines zweiten Phasendetektors φ2, der die Phasendifferenz zwischen dem vom zweiten Regel- kreis 2 erzeugten zweiten Takt CLKINT und dem ersten Takt CLKE feststellt, wählt der zweite Regelkreis 2 phasenmaßig benachbarte der jeweils 45° Phasendifferenz aufweisenden Zwischentakte CLKINT aus. Weiterhin fuhrt der zweite Regelkreis 2 eine Interpolation zwischen diesen beiden ausgewählten Zwi- schentakten CLKi m Abhängigkeit von der durch den zweiten Phasendetektor φ2 festgestellten Phasendifferenz durch.The eight intermediate clocks CLKi generated by the first control loop 1 are fed to the second control loop 2. In Depending ¬ speed of a result signal of a second phase detector φ2, which detects the phase difference between the second clock generated by the second control circuit 2 CLKINT and the first clock CLKE, the second control circuit 2 selects phasenmaßig adjacent the respective 45 ° phase difference having intermediate clocks CLKINT from . Furthermore, the second control circuit 2 carries out an interpolation between these two selected intermediate clock cycles CLKi m depending on the phase difference determined by the second phase detector φ2.
Der Speicher M weist, wie m den beiden Figuren eingezeichnet, eine Deaktivierungsemheit AKT auf, deren Ausgang gemäß Figur 2 mit der Steuereinheit 10 des ersten Regelkreises 1 verbunden ist. Die Deaktivierungsemheit AKT aktiviert den ersten Regelkreis 1 immer dann, wenn keine Daten von der Datenubertragungsemheit DRV zu übertragen sind. Sie deaktiviert den ersten Regelkreis 1, wenn Daten 7 von der Daten- ubertragungsemheit DRV übertragen werden. Im aktivierten Zustand fuhrt der erste Regelkreis 1 die Regelung der Phasenlagen seiner Zwischentakte CLKi über Veränderung semer Steuersignale 20 durch. Wird er jedoch von der Deaktivierungsemheit AKT deaktiviert, wird die Regelung des ersten Regelkrei- ses 1 unterbrochen und seine Steuereinheit 10 nimmt keine Anpassung der m der Speichereinheit MEM gespeicherten Steuersignale mehr vor. Bei deaktiviertem erstem Regelkreis 1 werden also die m der Speichereinheit MEM gespeicherten Steuersignale konstant gehalten, auch wenn der erste Phasendetektor φl eine Phasenabweichung feststellt. Die konstant gehaltenen Steuersignale 20 bedingen, daß eine Veränderung der Phasenlage der Zwischentakte CLKi nur durch Fehlereinflusse wie bei- spielsweise Temperaturanderungen, ausgelost werden, nicht je¬ doch aufgrund einer Regelung.As shown in the two figures, the memory M has a deactivation unit AKT, the output of which is connected to the control unit 10 of the first control circuit 1 according to FIG. The deactivation unit AKT activates the first control loop 1 whenever no data is to be transmitted from the data transmission unit DRV. It deactivates the first control loop 1 when data 7 are transmitted by the data transmission unit DRV. In the activated state, the first control loop 1 regulates the phase positions of its intermediate clocks CLKi by changing its control signals 20. However, if it is deactivated by the deactivation unit AKT, the regulation of the first control circuit 1 is interrupted and its control unit 10 no longer adapts the control signals stored in the memory unit MEM. When the first control loop 1 is deactivated, the control signals stored in the memory unit MEM are kept constant, even if the first phase detector φl detects a phase deviation. The control signals 20 which are kept constant mean that a change in the phase position of the intermediate clocks CLKi can only be caused by error influences such as , will be drawn game as temperature changes, not per ¬ but under a scheme.
Wahrend der erste Regelkreis 1 sporadisch deaktiviert wird, ist der zweite Regelkreis 2 standig aktiviert, so daß er auch wahrend der Übertragung von Daten 7 über die Datenubertra¬ gungsemheit DRV die Phasenlage des zweiten Taktes CLKINT re¬ gelt. Somit wird auch im deaktivierten Zustand des ersten Re¬ gelkreises 1 eine genaue Phasenregelung des zweiten Taktes CLKINT gewährleistet. Die Deaktivierung des ersten Regelkreises 1 wahrend der Übertragung von Daten 7 durch die Datenubertragungsemheit DRV hat den Vorteil, daß wahrend dieses Zeitraumes keine sprunghafte Veränderung der m der Speichereinheit MEM gespeicherten Steuersignale 20 durch die Steuereinheit 10 des ersten Regelkreises 1 vorgenommen wird. Somit wird keine sprunghafte Änderung der Verzogerungszeiten der Verzogerungsglieder D ausgelost. Zur Ausregelung der wahrend der Deaktivierung des ersten Regelkreises 1 auftretenden Fehlemflusse ist der zweite Regelkreis 2 ausreichend. Wah- rend der Übertragung von Daten über die Datenubertragungsemheit DRV ist also die Synchronitat mit dem externen Taktsignal CLKE gewährleistet, ohne daß es zu sprunghaften Veränderungen kommt, die sich m einem Phasenjitter des internen Taktsignals CLKINT äußern wurden.While the first control loop 1 is sporadically disabled, the second control circuit 2 is constantly activated so that he gel during the transmission of data 7 on the Datenubertra ¬ gungsemheit DRV the phase position of the second clock CLKINT re ¬. Thus, the well in the deactivated state Re first ¬ gelkreises 1 ensures an accurate phase control of the second clock CLKINT. The deactivation of the first control circuit 1 during the transmission of data 7 by the data transmission unit DRV has the advantage that during this period the control unit 10 of the first control circuit 1 does not change the control signals 20 stored in the memory unit MEM. Thus, no sudden change in the delay times of the delay elements D is triggered. The second control circuit 2 is sufficient to compensate for the errors occurring during the deactivation of the first control circuit 1. During the transmission of data via the data transmission unit DRV, the synchronicity with the external clock signal CLKE is thus ensured without sudden changes which would manifest themselves in a phase jitter of the internal clock signal CLKINT.
Sobald keine Daten über die Datenubertragungsemheit DRV zu übertragen sind, wird der erste Regelkreis 1 durch die Deaktivierungsemheit AKT wieder aktiviert, so daß anschließend auch größere Fehlemflusse unter Mitwirkung des ersten Regel- kreises 1 ausgeregelt werden können. Die dabei aufgrund von sprunghaften Änderungen der Steuersignale 20 innerhalb des ersten Regelkreises 1 auftretenden Regelemflusse sind dann unbedenklich, da der zweite Takt CLKINT wahrend dieser Zeiträume nicht zur Steuerung der Datenubertragungsemheit DRV benotigt wird. Bei aktiviertem erstem Regelkreis 1, das heißt vor der näch¬ sten Datenausgabe durch die Datenubertragungsemheit DRV, er¬ folgt also eine optimale Regelung des internen Taktsignales CLKINT. Wahrend der Zeiträume, m denen eine Datenübertragung erfolgt, ist der erste Regelkreis 1 deaktiviert und die exak¬ te Phasenlage des zweiten Taktes CLKINT wird allem durch die Regelung des zweiten Regelkreises 2 gewährleistet.As soon as no data is to be transmitted via the data transmission unit DRV, the first control circuit 1 is reactivated by the deactivation unit AKT, so that even larger errors can then be corrected with the participation of the first control circuit 1. The control emissions occurring due to sudden changes in the control signals 20 within the first control circuit 1 are then harmless, since the second clock CLKINT is not required to control the data transmission unit DRV during these periods. With activated first control loop 1, that is before the night vi ¬ th data output by the Datenubertragungsemheit DRV, it follows ¬ so optimum control of the internal clock signal C LKINT. During the periods m which a data transmission takes place, the first control circuit 1 is disabled and the exak ¬ te phase position of the second clock CLKINT is mainly ensured by the control of the second control loop. 2
Figur 1 ist zu entnehmen, daß der Speicher M einen Eingang IN aufweist, über den der Deaktivierungsemheit AKT em Steuersignal 5 von der externen Steuereinheit CTR zugeführt wird. Über dieses Steuersignal 5 steuert die externe Steuereinheit CTR den Aktivierungszustand des ersten Regelkreises 1. Bei diesem Ausfuhrungsbeispiel sorgt die externe Steuereinheit CTR über das Steuersignal 5 dafür, daß der erste Regelkreis 1 immer dann durch die Deaktivierungsemheit AKT deaktivert wird, wenn die externe Steuereinheit CTR der internen Steuereinheit 3 des Speichers M die Anweisung für eine Ausgabe von im Speicherbereich MC gespeicherten Daten 7 oder für em Em- lesen von zu speichernden Daten 7 übermittelt. Auf diese Weise ist gewahrleistet, daß die Deaktivierung des Regelkreises 1 spätestens zeitgleich mit einer Übertragung von Daten 7 durch die Datenubertragungsemheit DRV erfolgt. Bei anderen Ausfuhrungsbeispielen der Erfindung kann dieses Steuersignal 5 auch von den an die interne Steuereinheit 3 des Speichers M übermittelten Steuersignalen 4 der externen Steuereinheit CTR innerhalb des Speichers abgeleitet werden, so daß kein zusätzlicher Eingang des Speichers notwendig ist.FIG. 1 shows that the memory M has an input IN, via which the deactivation unit AKT is supplied with a control signal 5 from the external control unit CTR. The external control unit CTR controls the activation state of the first control circuit 1 via this control signal 5. In this exemplary embodiment, the external control unit CTR uses the control signal 5 to ensure that the first control circuit 1 is deactivated by the deactivation unit AKT whenever the external control unit CTR internal control unit 3 of the memory M transmits the instruction for outputting data 7 stored in the memory area MC or for reading data 7 to be stored. In this way it is ensured that the deactivation of the control circuit 1 takes place at the same time as a transmission of data 7 by the data transmission unit DRV. In other exemplary embodiments of the invention, this control signal 5 can also be derived from the control signals 4 of the external control unit CTR transmitted to the internal control unit 3 of the memory M within the memory, so that no additional input of the memory is necessary.
Alternativ zum soeben erläuterten Ausfuhrungsbeispiel desAs an alternative to the exemplary embodiment of the
Speichers, das heißt alternativ zum Vorsehen des Eingangs IN zur Übermittlung des Steuersignals 5, kann der Speicher M auch (wie m Figur 1 gestrichelt eingezeichnet) einen Ausgang OUT zur Ausgabe eines Steuersignals 6 von der Deaktivierungs- emheit AKT zur externen Steuereinheit CTR aufweisen. In diesem Fall teilt die Deaktivierungsemheit AKT der externen Steuereinheit CTR mit, wann sie den ersten Regelkreis 1 aktiviert und wann sie ihn deaktiviert. Gibt das Steuersignal 6 an, daß der erste Regelkreis 1 gerade aktivert ist, wird die externe Steuereinheit CTR der internen Steuereinheit 3 keine Anweisung zur Übertragung von Daten 7 übermitteln. Erst wenn die Deaktivierungsemheit AKT ihr mitteilt, daß der erste Re- gelkreis 1 deaktiviert worden ist, erfolgt die Übermittlung eines Kommandos zur Übertragung der Daten 7. Das zuletzt ge¬ schilderte Ausfuhrungsbeispiel des Speichers hat den Vorteil, daß die Aktivierung beziehungsweise die Deaktivierung des ersten Regelkreises 1 durch den Speicher M selbstgesteuert er- folgen kann. Beispielsweise kann die DeaktivierungsemheitMemory, that is, alternatively to providing the input IN for transmitting the control signal 5, the memory M can also (as shown in dashed lines in FIG. 1) have an output OUT for outputting a control signal 6 from the deactivation unit AKT to the external control unit CTR. In this case, the deactivation unit AKT tells the external control unit CTR when it activates the first control loop 1 and when it deactivates it. Gives the control signal 6 in that the first control circuit 1 is just at aktivert, the external control unit CTR of the internal control unit 3 no A MANUAL for transmitting data 7 transmitted. Only when the Deaktivierungsemheit AKT telling it that the first has been disabled re gelkreis 1, the transmission takes place of a command for transferring the data 7. The last ge ¬ described exemplary embodiment, the memory has the advantage that the activation or deactivation of the first Control circuit 1 can be self-controlled by the memory M. For example, the deactivation unit
AKT dann eine Zeitgebereinheit enthalten und m regelmäßigen, nicht zu langen zeitlichen Abstanden die Aktivierung beziehungsweise die Deaktivierung vornehmen, so daß immer eine optimale Regelung der Phasenlage des zweiten Taktes CLKINT og-AKT then contain a timer unit and carry out the activation or deactivation at regular, not too long time intervals, so that there is always an optimal regulation of the phase position of the second clock CLKINT og-
Selbstverständlich sind auch andere Ausfuhrungsbeispiele des Speichers möglich, bei denen mehr als zwei Regelkreise hintereinander geschaltet sind. Die am Eingang des Taktgenera- tors G angeordneten Regelkreise, wie der erste Regelkreis 1 m Figur 1, dienen einer Grobregelung der Phasenlage des zweiten Taktes CLKINT. Dagegen dienen Regelkreise, die naher am Ausgang des Taktgenerators G angeordnet sind, einer immer feineren Regelung seiner Phasenlage. In Figur 1 ist der erste Regelkreis 1 also für die Grobregelung und der zweite Regelkreis 2 für eine Feinregelung der Phasenlage des zweiten Taktes CLKINT zustandig. Es ist sinnvoll, bei Vorhandensein von mehr als zwei Regelkreisen innerhalb des Taktgenerators G immer diejenigen Regelkreise (einen oder mehrere) zu deaktivie- ren, die für die Grobregelung zustandig sind, und die Feinregelung aktiviert zu lassen.Of course, other exemplary embodiments of the memory are also possible, in which more than two control loops are connected in series. The control loops arranged at the input of the clock generator G, like the first control loop 1 m in FIG. 1, serve to roughly regulate the phase position of the second clock CLKINT. In contrast, control loops, which are arranged closer to the output of the clock generator G, serve to regulate its phase position ever more precisely. In FIG. 1, the first control loop 1 is therefore responsible for the coarse control and the second control loop 2 for fine control of the phase position of the second clock CLKINT. If there are more than two control loops within the clock generator G, it makes sense to always deactivate those control loops (one or more) that are responsible for the coarse control and to keep the fine control activated.
Obwohl die hier beschriebenen Regelkreise 1, 2 eine DLL- Schaltung bilden, ist die Erfindung auch mit anderen Re- gelprmzipien realisierbar, beispielsweise unter Einsatz von PLL- (Phase Locked Loop) Schaltungen. Wichtig ist nur, daß der Taktgenerator G einen wenigstens zweistufigen Regelkreis, wie m Figur 1 gezeigt, aufweist. Es kann auch vorgesehen sein, daß die Regelung des Regelkrei¬ ses 1 nicht bei jeder Übertragung von Daten durch die Datenübertragungseinheit DRV deaktiviert wird. Beispielsweise kann dies nur in einer Normalbetriebsart des Speichers M erfolgen, während in einer Testbetriebsart der erste Regelkreis 1 ständig aktiviert bleibt. Es kann auch vorgesehen sein, daß der erste Regelkreis 1 nicht jedes Mal wieder aktiviert wird, wenn gerade keine Daten ausgegeben werden, sondern nur während bestimmter Betriebszustände des Speichers M, beispiels- weise bei seiner Initialisierung oder einer Kalibrierung von Ausgangstreibern innerhalb der Datenübertragungseinheit DRV. Außerdem ist es möglich, daß der erste Regelkreis nur entweder beim Ausgeben oder beim Einlesen von Daten 7 durch die Datenübertragungseinheit DRV deaktiviert wird. Although the control loops 1, 2 described here form a DLL circuit, the invention can also be implemented with other control principles, for example using PLL (phase locked loop) circuits. It is only important that the clock generator G has an at least two-stage control loop, as shown in FIG. 1. It can also be provided that the control of Regelkrei ¬ ses is not deactivated at each transmission of data by the data transmission unit DRV. 1 For example, this can only be done in a normal operating mode of the memory M, while in a test operating mode the first control loop 1 remains activated continuously. It can also be provided that the first control circuit 1 is not reactivated each time when no data is being output, but only during certain operating states of the memory M, for example during its initialization or a calibration of output drivers within the data transmission unit DRV. In addition, it is possible for the first control loop to be deactivated only by the data transmission unit DRV either when outputting or when reading in data 7.

Claims

Patentansprüche claims
1. Synchrone Schaltung (M)1. Synchronous circuit (M)
- mit einem Takteingang zur Zuführung eines ersten Taktes (CLKE) ,- with a clock input for feeding a first clock (CLKE),
- mit einem Taktgenerator (G) zur Erzeugung eines zweiten Taktes (CLKINT) , der phasenstarr zum ersten Takt (CLKE) ist, mit einem Eingang, der mit dem Takteingang verbunden ist, und mit einem Taktausgang zur Ausgabe des zweiten Tak- tes,with a clock generator (G) for generating a second clock (CLKINT), which is phase-locked to the first clock (CLKE), with an input connected to the clock input, and with a clock output for outputting the second clock,
- bei der der Taktausgang des Taktgenerators (G) mit einem Steuereingang einer Datenübertragungseinheit (DRV) verbunden ist, die zum Ausgeben von Daten aus der und/oder zum Einlesen von Daten in die integrierte Schaltung im wesent- liehen synchron mit dem ersten Takt (CLKE) dient,- In which the clock output of the clock generator (G) is connected to a control input of a data transmission unit (DRV) which is essentially synchronous with the first clock (CLKE.) for outputting data from and / or for reading data into the integrated circuit ) serves
- deren Taktgenerator wenigstens zwei hintereinander geschal¬ tete Regelkreise (1, 2) aufweist zur Regelung der Phasenlage des zweiten Taktes (CLKINT) , wobei der erste Regelkreis (1) zur Erzeugung wenigstens zweier Zwischentakte (CLKi) aus dem ersten Takt (CLKE) dient, von denen jeder eine bestimmte Phasenlage zum ersten Takt aufweist, und wobei der zweite Regelkreis (2) zur Erzeugung des zweiten Taktes (CLKINT) aus den Zwischentakten (CLKi) dient,- the clock generator, at least two consecutively geschal ¬ preparing control loops (1, 2) for regulating the phase position of the second clock (CLKINT), wherein the first control loop (1) at least two for producing intermediate clock (CLKi) from the first clock (CLKE) serves , each of which has a specific phase position with respect to the first cycle, and wherein the second control loop (2) is used to generate the second cycle (CLKINT) from the intermediate cycles (CLKi),
- und mit einer Deaktivierungseinheit (AKT) zur Deaktivierung der Regelung des ersten Regelkreises (1) während der Übertragung von Daten durch die Datenübertragungseinheit (DRV) , so daß die Regelung der Phasenlagen der Zwischentakte (CLKi) unterbrochen wird und entsprechende Steuersignale (20) zur Einstellung dieser Phasenlagen konstant gehalten werden.- And with a deactivation unit (AKT) for deactivating the control of the first control circuit (1) during the transfer of data through the data transfer unit (DRV), so that the control of the phase positions of the intermediate clocks (CLKi) is interrupted and corresponding control signals (20) for Setting of these phase positions can be kept constant.
2. Synchrone Schaltung nach Anspruch 1,2. Synchronous circuit according to claim 1,
- deren erster Regelkreis (1) aus dem ersten Takt (CLKE) mehrere um jeweils den gleichen Winkel gegeneinander phasen- verschobene Zwischentakte (CLKi) erzeugt - und deren zweiter Regelkreis (2) den zweiten Takt (CLKINT) durch Interpolation zwischen jeweils zwei phasenmäßig benachbarten Zwischentakten (CLKi) erzeugt.- The first control circuit (1) from the first clock (CLKE) generates several intermediate clocks (CLKi) which are phase-shifted by the same angle in relation to each other - And whose second control circuit (2) generates the second clock (CLKINT) by interpolation between two phase-related intermediate clocks (CLKi).
3. Synchrone Schaltung nach Anspruch 1 oder 2,3. Synchronous circuit according to claim 1 or 2,
- deren erster Regelkreis (1) einen Phasendetektor (φl) zur Ermittlung der Phasendifferenz zwischen wenigstens einem der Zwischentakte (CLKi) und dem ersten Takt (CLKE) aufweist, - deren erster Regelkreis (1) seine Steuersignale (20) in Abhängigkeit von einem Ausgangssignal des Phasendetektors (φl) einstellt,- whose first control loop (1) has a phase detector (φl) for determining the phase difference between at least one of the intermediate clocks (CLKi) and the first clock (CLKE), - whose first control loop (1) has its control signals (20) as a function of an output signal of the phase detector (φl),
- und deren erster Regelkreis (1) eine Speichereinheit (MEM) zum Speichern der Steuersignale (20) enthält, deren Spei- cherinhalt bei aktivierter Regelung des ersten Regelkreises (1) fortwährend geändert wird und deren Speicherinhalt bei deaktivierter Regelung des ersten Regelkreises (1) konstant bleibt.- and whose first control circuit (1) contains a memory unit (MEM) for storing the control signals (20), the memory content of which is continuously changed when the control system of the first control circuit (1) is activated and the memory content of which is deactivated when the control system of the first control circuit (1) is deactivated remains constant.
4. Synchrone Schaltung nach Anspruch 1, mit einem Eingang (IN) zum Empfang eines Steuersignals (5) von einer externen Steuereinheit (CTR) , die zum Steuern der Datenübertragung durch die Datenübertragungseinheit (DRV) dient, wobei die Deaktivierungseinheit (AKT) in Abhängigkeit vom Steuersignal (5) die Regelung des ersten Regelkreises (1) deaktiviert.4. Synchronous circuit according to claim 1, with an input (IN) for receiving a control signal (5) from an external control unit (CTR), which is used to control the data transmission by the data transmission unit (DRV), the deactivation unit (AKT) depending the control signal (5) deactivates the control of the first control circuit (1).
5. Synchrone Schaltung nach Anspruch 1, mit einem Ausgang (OUT) zum Übermitteln eines Steuersignals (6) an eine externe Steuereinheit (CTR), die zum Steuern der Datenübertragung durch die Datenübertragungseinheit (DRV) dient, wobei das Steuersignal (6) angibt, ob der erste Regelkreis (1) durch die Deaktivierungseinheit (AKT) deaktiviert ist. 5. Synchronous circuit according to claim 1, with an output (OUT) for transmitting a control signal (6) to an external control unit (CTR), which is used to control the data transmission by the data transmission unit (DRV), the control signal (6) indicating, whether the first control loop (1) is deactivated by the deactivation unit (AKT).
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100543465B1 (en) * 2003-08-04 2006-01-20 고려대학교 산학협력단 Apparatus and method generating delayed clock signal
US6975557B2 (en) * 2003-10-02 2005-12-13 Broadcom Corporation Phase controlled high speed interfaces
US7430680B2 (en) * 2005-01-19 2008-09-30 Broadcom Corporation System and method to align clock signals

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5485490A (en) 1992-05-28 1996-01-16 Rambus, Inc. Method and circuitry for clock synchronization
US5554945A (en) 1994-02-15 1996-09-10 Rambus, Inc. Voltage controlled phase shifter with unlimited range
US5805872A (en) * 1995-09-08 1998-09-08 Digital Equipment Corporation Apparatus for generation of control signals from the read cycle rate and read speed of a memory
US5734301A (en) * 1996-08-15 1998-03-31 Realtek Semiconductor Corporation Dual phase-locked loop clock synthesizer
JPH1069769A (en) * 1996-08-29 1998-03-10 Fujitsu Ltd Semiconductor integrated circuit
JP3979690B2 (en) * 1996-12-27 2007-09-19 富士通株式会社 Semiconductor memory device system and semiconductor memory device
US6487648B1 (en) * 1999-12-15 2002-11-26 Xilinx, Inc. SDRAM controller implemented in a PLD

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See references of WO0017883A1 *

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KR100646892B1 (en) 2006-11-17
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