EP0946981A1 - Method for manufacturing a memory cell configuration - Google Patents

Method for manufacturing a memory cell configuration

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Publication number
EP0946981A1
EP0946981A1 EP97947716A EP97947716A EP0946981A1 EP 0946981 A1 EP0946981 A1 EP 0946981A1 EP 97947716 A EP97947716 A EP 97947716A EP 97947716 A EP97947716 A EP 97947716A EP 0946981 A1 EP0946981 A1 EP 0946981A1
Authority
EP
European Patent Office
Prior art keywords
trenches
rows
mos transistors
memory cells
word lines
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
EP97947716A
Other languages
German (de)
French (fr)
Inventor
Franz Hofmann
Josef Willer
Hans Reisinger
Wolfgang Krautschneider
Paul-Werner Von Basse
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Siemens AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Siemens AG filed Critical Siemens AG
Publication of EP0946981A1 publication Critical patent/EP0946981A1/en
Ceased legal-status Critical Current

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Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B20/00—Read-only memory [ROM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass

Definitions

  • the disk is mechanically rotated in a reader.
  • the point-like depressions are scanned using a laser diode and a photocell.
  • Typical sampling rates are 2 x 40 kHz.
  • Approx. 5 Gbit information can be stored on a plastic disk.
  • the reader comprises moving parts that wear mechanically, that require a comparatively large volume, that only allow slow data access and that consume a lot of power.
  • the reader is sensitive to vibrations and is therefore of limited use for mobile systems.
  • Solid-state memories in particular silicon, are often used to store smaller amounts of data.
  • the individual memory cells are selected via a word line.
  • the gate electrode of the MOS transistors is one each Word line connected.
  • the input of each MOS transistor is connected to a reference line, the output to a bit line.
  • the reading process evaluates whether a current flows through the transistor or not.
  • the logical values zero and one are assigned accordingly.
  • the storage of zero and one in these read-only memories is brought about by the fact that no MOS transistor is produced in memory cells in which the logic value associated with the “no current flow through the transistor” state is stored, or no conductive connection to the bit line is realized Alternatively, the two logic values can be realized by MOS transistors, which have different threshold voltages due to different implantations in the channel area.
  • planar read-only silicon memories are limited to memory densities of 1 bit / 2 .
  • the surface of the silicon substrate is provided with hole-like trenches, to which a source region adjoins at the bottom, to which a drain region surrounds the trench and on the flanks of which a channel region is arranged.
  • the surface of the trench is provided with a gate dielectric and the trench is filled with a gate electrode. Zero and one are distinguished in this arrangement in that no trench is etched and no transistor is produced for one of the logic values. Neighbors
  • Memory cells are isolated from one another by insulation structures which are arranged on the side thereof.
  • a read-only memory cell arrangement with first memory cells that comprise a vertical MOS transistor and with second memory cells that do not include a vertical MOS transistor has been proposed.
  • the memory cells are arranged along opposite flanks of strip-shaped, parallel insulation trenches.
  • the memory cell arrangement can be implemented with a space requirement of 2F-2 per memory cell, F being the minimum structure size of the respective technology.
  • the invention is based on the problem of specifying a method for producing a memory cell arrangement on a semiconductor base, in which an increased memory density is achieved with a few production steps and high yield.
  • a cell array with memory cells arranged in rows and columns is formed on a main surface of the semiconductor substrate.
  • First memory cells, in which a first logic value is stored have a MOS transistor that is vertical to the main surface.
  • Second memory cells in which a second logic value is stored, do not have a MOS transistor.
  • the digital information is stored in this memory cell arrangement by the arrangement of the first and second memory cells.
  • the semiconductor substrate preferably has monocrystalline silicon at least in the region of the cell field.
  • a monocrystalline silicon wafer or an SOI substrate is preferably used as the semiconductor substrate.
  • the semiconductor substrate is at least in the area of the cell field of G
  • isolation structures are formed which cover the surface of the first word lines.
  • the memory cells are then formed, which are arranged along the second rows in each case between adjacent first rows.
  • a second electrode layer is produced and structured.
  • the structuring of the second word lines is not critical.
  • the distance between the first word lines and the adjacent second word lines can thus be less than the width of the first word lines and the second word lines. A space requirement of less than 2F ⁇ can thus be realized in the method.
  • An insulating layer which is structured together with the first electrode layer, is preferably applied to the first electrode layer to form the insulation structures. Insulating spacers are formed on the flanks of the first word lines.
  • the holes are preferably formed with a width which is greater than the width of the first word lines to be produced later. This creates gaps after the formation of the first word lines and the first gate electrodes in the region of the vertical MOS transistors to the side of the first gate electrodes. These gaps are created prior to the formation of the holes for the vertical MOS transistors that run along the second line 1 1 1 1 1
  • FIG. 1 shows a semiconductor substrate after the formation of a p-doped well and a trench mask.
  • FIG. 2 shows a section through the semiconductor substrate after the formation of stripe-shaped trenches.
  • Figure 3 shows the section after the formation of spacers on the
  • FIG. 4 shows the section through the semiconductor substrate after the trenches have been filled with trench fillings and subsequently etched back.
  • FIG. 5 shows the section through the semiconductor substrate after formation of a first programming mask and etching of first holes.
  • FIG. 6 shows the section through the semiconductor substrate after formation of a first electrode layer, an insulation layer and a word line mask.
  • FIG. 7 shows the section through the semiconductor substrate after the formation of first word lines and first gate electrodes and removal of the word line mask.
  • FIG. 8 shows the section designated VIII-VIII in FIG. 7.
  • FIG. 9 shows the section designated IX-IX in FIG. 7.
  • FIG. 10 shows a top view of the structure shown in FIGS. 7, 8 and 9.
  • FIG. 11 shows the section through the semiconductor substrate shown in FIG. 9 after the filling of columns formed on the side of the first gate electrodes with insulating material and the formation of insulating spacers on the flanks of the first word lines.
  • FIG. 12 shows the section designated XII-XII in FIG. 11.
  • FIG. 13 shows the section shown in FIG. 11 after forming a second programming mask and opening two holes.
  • FIG. 14 shows the section designated XIV-XIV in FIG. 13.
  • Figure 15 shows a top view of the structure shown in Figure 13 and Figure 14.
  • FIG. 16 shows the section shown in FIG. 14, which is designated XVI-XVI in FIG. 17, after formation of a second gate dielectric and a second electrode layer.
  • FIG. 17 shows the section shown in FIG. 13, designated XVII-XVII in FIG. 16, after deposition of a second electrode layer.
  • FIG. 18 shows the section shown in FIG. 17 after isotropic etching of the second electrode layer
  • FIG. 19 shows a plan view of the finished memory cell arrangement with a cell array and control circuit.
  • a semiconductor substrate 1 made of, for example, p-doped monocrystalline silicon with a dopant concentration of 5 ⁇ 10 ⁇ 5 cm ⁇ 3
  • an insulation structure surrounding the cell field for example a LOCOS isolation or a shallow trench, is first defined to define a cell field. Isolation formed (not shown).
  • a p-doped well 2 with a dopant concentration of 2 x 10-L7 cm “ 3 is then produced by implantation and subsequent annealing in the cell field (see FIG. 1).
  • the p-doped well is made to a depth of, for example, 1 .mu.m
  • an SiO 2 layer for example in a TEOS process, to a thickness of, for example, 300 nm and photolithographically structuring the ⁇ iO 2
  • a trench mask 3 is formed by layer anisotropic etching with CHF3, O2.
  • the trench mask 3 has strip-shaped openings which have a width of a minimally producible structure size F, for example 0.4 ⁇ m.
  • the distance between adjacent strip-shaped openings is also a minimum feature size F, for example 0.4 ⁇ m.
  • the length of the strip-shaped openings is, for example, 250 ⁇ m.
  • strip-shaped trenches 5 are etched in a main area 4 of the semiconductor substrate 1 (see FIG. 2).
  • the etching is carried out anisotropically, for example with HBr, He, O2, NF3.
  • the depth of the trenches 5 is, for example, 0.5 ⁇ m.
  • masking spacers 6 are formed on the flanks of the trenches 5 by conformal deposition and anisotropic etching back of an SiO 2 layer (see FIG. 3).
  • masking spacers 6 are formed on the flanks of the trenches 5 by conformal deposition and anisotropic etching back of an SiO 2 layer (see FIG. 3).
  • the implantation is carried out only in the cell field, ie outside the cell field, the semiconductor substrate 1 is covered with a photoresist mask, the adjustment of which is not critical.
  • the strip-shaped doped regions have a dopant concentration in the range of 1 x 10 ⁇ 1 cm ⁇ 3 an d a depth in the range of 0.2 microns.
  • the side walls of the trenches 5 are covered by the masking spacers 6.
  • a thin oxide layer 8 is formed on the surface of the trenches 5 by thermal oxidation. This improves the crystal surface.
  • the trenches 5 are then provided with a trench filling 9 by conformal deposition, for example in a TEOS process of silicon oxide and anisotropic etching back (see FIG. 4). For example, CHF3, O2 is used to selectively etch back to silicon.
  • a first programming mask 10 is then produced from photoresist with the aid of photolithographic process steps (see FIG. 5).
  • the first programming mask 10 has openings at locations where vertical MOS transistors are to be formed.
  • the corresponding opening has a rectangular cross section parallel to the main surface 4, which parallel to the trenches 5 has a length of two minimum structure widths F, that is to say 0.8 ⁇ m, for example, and a width transverse to the trenches 5 from a minimum structure width F, for example 0.4 ⁇ m. Adjacent openings coincide.
  • Openings for a vertical MOS transistor each overlap one flank of the trench 9.
  • the anisotropic etching selective to silicon for example using HBr, CI2, He, removes the trench fillings 9 exposed within the openings of the first programming mask 10 to form first holes 100.
  • a gate dielectric 11 is formed at least on the side walls of the trenches 5.
  • the gate dielectric 11 is formed, for example, by thermal oxidation at 820 ° C. in a thickness of, for example, 10 nm (see FIG. 6).
  • the gate dielectric 11 is formed during thermal oxidation on all exposed silicon surfaces, in particular on exposed surfaces of the strip-shaped doped regions 7.
  • a first electrode layer 12 is then formed over the entire surface, for example from doped polysilicon (see FIG. 6).
  • the first electrode layer 12 can be formed from metal silicide or metal.
  • the first electrode layer 12 is formed, for example, by in-situ doped deposition of polysilicon in a layer thickness of, for example, 400 nm.
  • the first electrode layer 12 completely fills the first holes 100 formed with the aid of the first programming mask 10 for the vertical MOS transistors.
  • An insulating layer 13 made of silicon nitride with a thickness of 100 nm is then applied to the first electrode layer 12.
  • a word line mask 14 made of photoresist is formed on the insulating layer 13 with the aid of photolithographic process steps.
  • the word line mask 14 has strip-shaped openings which run transversely to the trenches 5. In the direction of the trenches 5, the strip-shaped openings have a width of, for example, a minimum structure size F, that is to say, for example, 0.4 ⁇ m. The distance between adjacent strip-shaped openings is also a minimum structure size F, for example 0.4 ⁇ m. 1
  • FIG. P2 A top view of the structure is shown in FIG. P2 here denotes the contours of the openings in the second programming mask 18.
  • the second programming mask 18 is adjusted so that the openings P2 on the one hand overlap an edge of a trench 5 and on the other hand two adjacent first word lines 12 '. Due to the selectivity of the etching used, the second holes 180 are then formed on the flank of the trench 5 between the two adjacent word lines 12 '.
  • a second gate dielectric 19 is formed at least on the exposed flanks of the trenches 5, on which vertical MOS transistors are formed (see FIG. 16).
  • the second gate dielectric 19 is formed, for example, by thermal oxidation at a temperature of 820 ° C. in a layer thickness of 10 nm.
  • the second gate dielectric 19 is formed during the thermal oxidation on all exposed silicon surfaces, in particular on exposed surfaces of the strip-shaped doped regions 7.
  • a second electrode layer 20 is then deposited, for example from doped polysilicon.
  • the second electrode layer 20 is formed, for example, by in-situ doped deposition in a thickness of, for example, 400 nm (see FIG. 16 and FIG. 17).
  • the second electrode layer 20 can be formed from metal silicide or metal.
  • the second electrode layer 20 completely fills the second holes 180 and the spaces between adjacent first word lines 12 '.
  • second gate electrodes 20'' By isotropically etching back the second electrode layer 20, for example with CF4, O2, N2, second word lines 20 'and, in the region of the second holes 180, second gate electrodes 20''are then formed in a self-aligned manner (see FIG. 18).
  • the isotropic etching back takes place selectively to silicon g 1

Abstract

In order to manufacture a memory cell configuration comprising a first series of memory cells including a vertical MOS transistor and a second series of memory cells without MOS transistor, the memory cells being arranged along the opposing flanks of strip-shaped pits, tiled memory cells are built one after the other along said pits (5). The spacing between the memory cells is determined according to a spacer technology enabling to meet the space need per memory cell, i.e. 1F<2>, where F represents the minimum structural quantity specific to said technology.

Description

Beschreibungdescription
Verfahren zur Herstellung einer Speicherzellenanordnung.Method for producing a memory cell arrangement.
Für viele elektronische Systeme werden Speicher benötigt, in die Daten in digitaler Form fest eingeschrieben sind. Derartige Speicher werden unter anderem als Festwertspeicher, Lesespeicher oder Read-Only-Memory bezeichnet.Many electronic systems require memories in which data is permanently written in digital form. Such memories are referred to, inter alia, as read-only memories, read memories or read-only memories.
Für große Datenmengen, wie insbesondere die digitale Abspeicherung von Musik, werden als Lesespeicher vielfach KunststoffScheiben, sogenannte Compact Discε, verwendet, die mit Aluminium beschichtet sind. In der Beschichtung weisen diese Scheiben zweierlei punktartige Vertiefungen auf, die den lo- gischen Werten Null und Eins zugeordnet werden. In der Anordnung dieser Vertiefungen ist die Information digital abgespeichert .For large amounts of data, such as, in particular, the digital storage of music, plastic disks, so-called compact discs, which are coated with aluminum, are often used as read memories. In the coating, these disks have two types of point-like depressions, which are assigned the logical values zero and one. The information is stored digitally in the arrangement of these wells.
Zum Lesen der auf einer Compact Disc gespeicherten Daten wird die Scheibe in einem Lesegerät mechanisch rotiert. Die punktartigen Vertiefungen werden über eine Laserdiode und eine Photozelle abgetastet. Typische Abtastraten sind dabei 2 x 40 kHz. Auf einer KunststoffScheibe können ca. 5 Gbit Informationen gespeichert werden.To read the data stored on a compact disc, the disk is mechanically rotated in a reader. The point-like depressions are scanned using a laser diode and a photocell. Typical sampling rates are 2 x 40 kHz. Approx. 5 Gbit information can be stored on a plastic disk.
Das Lesegerät umfaßt bewegte Teile, die mechanisch verschleißen, die vergleichsweise viel Volumen benötigen, die nur einen langsamen Datenzugriff erlauben und großen Stromverbrauch aufweisen. Darüber hinaus ist das Lesegerät emp- findlich gegen Erschütterungen und daher für mobile Systeme nur begrenzt geeignet .The reader comprises moving parts that wear mechanically, that require a comparatively large volume, that only allow slow data access and that consume a lot of power. In addition, the reader is sensitive to vibrations and is therefore of limited use for mobile systems.
Zur Speicherung kleinerer Datenmengen werden vielfach Festwertspeicher auf Halbleiterbasis, insbesondere Silizium, ver- wendet. Beim Auslesen der Speicherzellenanordnung werden die einzelnen Speicherzellen über eine Wortleitung ausgewählt. Die Gateelektrode der MOS-Transistoren ist jeweils mit einer Wortleitung verbunden. Der Eingang jedes MOS-Transistors ist mit einer Referenzleitung verbunden, der Ausgang mit einer Bitleitung. Beim Lesevorgang wird bewertet, ob ein Strom durch den Transistor fließt oder nicht. Entsprechend werden die logischen Werte Null und Eins zugeordnet.Solid-state memories, in particular silicon, are often used to store smaller amounts of data. When reading out the memory cell arrangement, the individual memory cells are selected via a word line. The gate electrode of the MOS transistors is one each Word line connected. The input of each MOS transistor is connected to a reference line, the output to a bit line. The reading process evaluates whether a current flows through the transistor or not. The logical values zero and one are assigned accordingly.
Technisch wird die Speicherung von Null und Eins bei diesen Festwertspeichern dadurch bewirkt, daß in Speicherzellen, in denen der dem Zustand „kein Stromfluß durch den Transistor" zugeordnete logische Wert gespeichert ist, kein MOS-Transistor hergestellt wird oder keine leitende Verbindung zur Bitleitung realisiert wird. Alternativ können die beiden logischen Werte durch MOS-Transistoren realisiert werden, die durch unterschiedliche Implantationen im Kanalgebiet unter- schiedliche Einsatzspannungen aufweisen.Technically, the storage of zero and one in these read-only memories is brought about by the fact that no MOS transistor is produced in memory cells in which the logic value associated with the “no current flow through the transistor” state is stored, or no conductive connection to the bit line is realized Alternatively, the two logic values can be realized by MOS transistors, which have different threshold voltages due to different implantations in the channel area.
Diese bekannten Siliziumspeicher weisen meist einen planaren Aufbau auf. Damit wird pro Speicherzelle ein minimaler Flächenbedarf erforderlich, der bei etwa 4 bis 6 F2 liegt, wobei F die in der jeweiligen Technologie kleinste herstellbareThese known silicon memories mostly have a planar structure. This requires a minimal space requirement per memory cell, which is approximately 4 to 6 F 2 , F being the smallest that can be produced in the respective technology
Strukturgröße ist. Planare Festwertsiliziumspeicher sind damit bei einer 0,4 μm-Technologie auf Speicherdichten um 1 Bit/um2 begrenzt.Structure size is. With 0.4 μm technology, planar read-only silicon memories are limited to memory densities of 1 bit / 2 .
Aus US-PS 4 954 854 ist bekannt, in einem Festwertspeicher vertikale MOS-Transistoren zu verwenden. Dazu wird die Oberfläche des Siliziumsubstrats mit lochartigen Gräben versehen, an die am Boden ein Sourcegebiet angrenzt, an die an der Substratoberfläche ein den Graben umgebendes Draingebiet an- grenzt und entlang deren Flanken ein Kanalgebiet angeordnet ist. Die Oberfläche des Grabens wird mit einem Gatedielektrikum versehen und der Graben mit einer Gateelektrode aufgefüllt. Null und Eins werden in dieser Anordnung dadurch unterschieden, daß für einen der logischen Werte kein Graben geätzt und kein Transistor hergestellt wird. BenachbarteFrom US Pat. No. 4,954,854 it is known to use vertical MOS transistors in a read-only memory. For this purpose, the surface of the silicon substrate is provided with hole-like trenches, to which a source region adjoins at the bottom, to which a drain region surrounds the trench and on the flanks of which a channel region is arranged. The surface of the trench is provided with a gate dielectric and the trench is filled with a gate electrode. Zero and one are distinguished in this arrangement in that no trench is etched and no transistor is produced for one of the logic values. Neighbors
Speicherzellen sind durch Isolationsstrukturen, die seitlich davon angeordnet sind, gegeneinander isoliert. In der älteren deutschen Patentanmeldung P 19 514 834.7 ist eine Festwertspeicherzellenanordnung mit ersten Speicherzellen, die einen vertikalen MOS-Transistor umfassen, und mit zweiten Speicherzellen, die keinen vertikalen MOS-Transistor umfassen, vorgeschlagen worden. Die Speicherzellen sind dabei entlang gegenüberliegenden Flanken von streifenförmigen, parallel verlaufenden Isolationsgräben angeordnet. Die Speicherzellenanordnung ist mit einem Platzbedarf pro Speicherzelle von 2F-2 realisierbar, wobei F die minimale Strukturgröße der jeweiligen Technologie ist.Memory cells are isolated from one another by insulation structures which are arranged on the side thereof. In the older German patent application P 19 514 834.7, a read-only memory cell arrangement with first memory cells that comprise a vertical MOS transistor and with second memory cells that do not include a vertical MOS transistor has been proposed. The memory cells are arranged along opposite flanks of strip-shaped, parallel insulation trenches. The memory cell arrangement can be implemented with a space requirement of 2F-2 per memory cell, F being the minimum structure size of the respective technology.
Der Erfindung liegt das Problem zugrunde, ein Verfahren zur Herstellung einer Speicherzellenanordnung auf Halbleiterbasiε anzugeben, bei dem mit wenigen Herstellungsschritten und hoher Ausbeute eine erhöhte Speicherdichte erzielt wird.The invention is based on the problem of specifying a method for producing a memory cell arrangement on a semiconductor base, in which an increased memory density is achieved with a few production steps and high yield.
Dieses Problem wird erfindungsgemäß gelöst durch ein Verfahren gemäß Anspruch 1. Weitere Ausgestaltungen der Erfindung gehen aus den Unteransprüchen hervor.This problem is solved according to the invention by a method according to claim 1. Further developments of the invention emerge from the subclaims.
In dem Verfahren werden an einer Hauptfläche des Halbleitersubstrats ein Zellenfeld mit in Zeilen und Spalten angeordneten Speicherzellen gebildet. Dabei weisen erste Speicherzel- len, in denen ein erster logischer Wert gespeichert ist, einen zur Hauptfläche vertikalen MOS-Transistor auf. Zweite Speicherzellen, in denen ein zweiter logischer Wert gespeichert ist, weisen dagegen keinen MOS-Transistor auf. Die digitale Information wird in dieser Speicherzellenanordnung durch die Anordnung der ersten und zweiten Speicherzellen gespeichert.In the method, a cell array with memory cells arranged in rows and columns is formed on a main surface of the semiconductor substrate. First memory cells, in which a first logic value is stored, have a MOS transistor that is vertical to the main surface. Second memory cells, in which a second logic value is stored, do not have a MOS transistor. The digital information is stored in this memory cell arrangement by the arrangement of the first and second memory cells.
Das Halbleitersubstrat weist vorzugsweise mindestens im Bereich des Zellenfeldes monokristallines Silizium auf. Vor- zugsweise wird eine monokristalline Siliziumscheibe oder ein SOI-Substrat als Halbleitersubstrat verwendet. Das Halblei- tersubstrat ist mindestens im Bereich des Zellenfeldes von gThe semiconductor substrate preferably has monocrystalline silicon at least in the region of the cell field. A monocrystalline silicon wafer or an SOI substrate is preferably used as the semiconductor substrate. The semiconductor substrate is at least in the area of the cell field of G
HH
G • coG • co
Φ -U φΦ -U φ
4J <H co r-i 4J4J <H co r-i 4J
54 •ti co φ 44 -H54 • ti co φ 44 -H
Φ g Dl G φ φΦ g Dl G φ φ
G ~ ΛG ~ Λ
-H TJ •rd φ -H SH-H TJ • rd φ -H SH
X CD co o ti E SH rd 3 ΦX CD co o ti E SH rd 3 Φ
-H TJ-H TJ
D) ND ) N
• G •H Di• G • H Tue
TJ ti rH GTJ ti rH G
54 rH •H G54 rH • HG
•H rH O rH• H rH O rH
Ss 'G rHSs' G rH
44 Φ •ti44 Φ • ti
4-> G CO 4H4-> G CO 4H
SH Φ -H 4HSH Φ -H 4H
Φ Λ Φ GΦ Λ Φ G
-H rd Ss-H rd Ss
54 54 co54 54 co
G Ü Di ΦG Ü Di Φ
4J G -H4J G -H
X 54 N Φ ti Φ SH SHX 54 N Φ ti Φ SH SH
54 G o 4454 G o 44
4J -H > 544Y-H> 54
CO Φ ΦCO Φ Φ
XX
4-> 4-> rH ti4-> 4-> rH ti
•H -H rd ti g g •H r4 • H -H rd ti gg • H r4
SHSH
Di G Φ φDi G Φ φ
G Φ 4J GG Φ 4J G
G TJ rd -HG TJ rd -H
TJ 54 S Φ rH φTJ 54 S Φ rH φ
•H S G 44 rQ Φ ti• H S G 44 rQ Φ ti
G G TJ rd φ Φ GG G TJ rd φ Φ G
Λ X Φ -* rd •rd SH υΛ X Φ - * rd • rd SH υ
54 54 Φ -H54 54 Φ -H
CD CD -H rH rH -QCD CD -H rH rH -Q
54 Φ o G54 G o G
Φ -H to -HΦ -H to -H
TJ P -H K TJ P -HK
rH rH C C n r rH rH CC no
Anschließend werden Isolationsstrukturen gebildet, die die Oberfläche der ersten Wortleitungen bedecken.Then isolation structures are formed which cover the surface of the first word lines.
Nachfolgend werden die Speicherzellen gebildet, die entlang der zweiten Zeilen jeweils zwischen benachbarten ersten Zeilen angeordnet sind. Zur Bildung zweiter Gateelektroden der in den zweiten Zeilen angeordneten, vertikalen MOS- Transistoren und zweiter Wortleitungen, die zwischen benach- harten ersten Wortleitungen angeordnet sind, wird eine zweite Elektrodenschicht erzeugt und strukturiert .The memory cells are then formed, which are arranged along the second rows in each case between adjacent first rows. To form second gate electrodes of the vertical MOS transistors arranged in the second rows and second word lines, which are arranged between adjacent first word lines, a second electrode layer is produced and structured.
Da die ersten Wortleitungen gegen die zweiten Wortleitungen durch die Isolationsstrukturen isoliert sind und da die Iso- lationsstrukturen vor der Erzeugung der zweiten Wortleitungen gebildet werden, ist die Strukturierung der zweiten Wortleitungen unkritisch. Der Abstand zwischen den ersten Wortleitungen und den benachbarten zweiten Wortleitungen kann somit geringer sein als die Breite der ersten Wortleitungen und der zweiten Wortleitungen. Damit ist in dem Verfahren ein Platzbedarf pro Speicherzelle von unter 2F^ realisierbar.Since the first word lines are isolated from the second word lines by the isolation structures and since the isolation structures are formed before the second word lines are generated, the structuring of the second word lines is not critical. The distance between the first word lines and the adjacent second word lines can thus be less than the width of the first word lines and the second word lines. A space requirement of less than 2F ^ can thus be realized in the method.
Vorzugsweise wird zur Bildung der Isolationsstrukturen auf die erste Elektrodenschicht eine isolierende Schicht aufge- bracht, die gemeinsam mit der ersten Elektrodenschicht strukturiert wird. An den Flanken der ersten Wortleitungen werden isolierende Spacer gebildet.An insulating layer, which is structured together with the first electrode layer, is preferably applied to the first electrode layer to form the insulation structures. Insulating spacers are formed on the flanks of the first word lines.
Vorzugsweise werden zur Bildung der vertikalen MOS- Transistoren, die entlang den ersten Zeilen angeordnet sind, die Löcher mit einer größeren Breite gebildet, als es der Breite der später herzustellenden ersten Wortleitungen entspricht . Dadurch entstehen nach der Bildung der ersten Wortleitungen und der ersten Gateelektroden im Bereich der verti- kalen MOS-Transistoren seitlich der ersten Gateelektroden Spalte. Diese Spalte werden vor der Bildung der Löcher für die vertikalen MOS-Transistoren, die entlang den zweiten Zei- 1 1 1 1 1To form the vertical MOS transistors which are arranged along the first lines, the holes are preferably formed with a width which is greater than the width of the first word lines to be produced later. This creates gaps after the formation of the first word lines and the first gate electrodes in the region of the vertical MOS transistors to the side of the first gate electrodes. These gaps are created prior to the formation of the holes for the vertical MOS transistors that run along the second line 1 1 1 1 1
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Figur 1 zeigt ein Halbleitersubstrat nach Bildung einer p- dotierten Wanne und einer Grabenmaske.FIG. 1 shows a semiconductor substrate after the formation of a p-doped well and a trench mask.
Figur 2 zeigt einen Schnitt durch das Halbleitersubstrat nach Bildung von streifenförmigen Gräben.FIG. 2 shows a section through the semiconductor substrate after the formation of stripe-shaped trenches.
Figur 3 zeigt den Schnitt nach Bildung von Spacern an denFigure 3 shows the section after the formation of spacers on the
Grabenwänden und Bildung streifenförmiger dotierter Gebiete an den Grabenböden sowie zwischen benachbarten Gräben.Trench walls and formation of stripe-shaped doped areas on the trench floors and between neighboring trenches.
Figur 4 zeigt den Schnitt durch das Halbleitersubstrat nach Auffüllung der Gräben mit Grabenfüllungen und nach- folgender Rückätzung.FIG. 4 shows the section through the semiconductor substrate after the trenches have been filled with trench fillings and subsequently etched back.
Figur 5 zeigt den Schnitt durch das Halbleitersubstrat nach Bildung einer ersten Programmiermaske und Ätzung erster Löcher.FIG. 5 shows the section through the semiconductor substrate after formation of a first programming mask and etching of first holes.
Figur 6 zeigt den Schnitt durch das Halbleitersubstrat nach Bildung einer ersten Elektrodenschicht, einer Isolationsschicht und einer Wortleitungsmaske.FIG. 6 shows the section through the semiconductor substrate after formation of a first electrode layer, an insulation layer and a word line mask.
Figur 7 zeigt den Schnitt durch das Halbleitersubstrat nach Bildung erster Wortleitungen und erster Gateelektroden und Entfernung der Wortleitungsmaske.FIG. 7 shows the section through the semiconductor substrate after the formation of first word lines and first gate electrodes and removal of the word line mask.
Figur 8 zeigt den in Figur 7 mit VIII-VIII bezeichneten Schnitt.FIG. 8 shows the section designated VIII-VIII in FIG. 7.
Figur 9 zeigt den in Figur 7 mit IX-IX bezeichneten Schnitt.FIG. 9 shows the section designated IX-IX in FIG. 7.
Figur 10 zeigt eine Aufsicht auf die in Figur 7, 8 und 9 dar- gestellte Struktur. Figur 11 zeigt den in Figur 9 dargestellten Schnitt durch das Halbleitersubstrat nach Auffüllung von seitlich der ersten Gateelektroden entstandenen Spalten mit isolierendem Material und Bildung von isolierenden Spacern an den Flanken der ersten Wortleitungen.FIG. 10 shows a top view of the structure shown in FIGS. 7, 8 and 9. FIG. 11 shows the section through the semiconductor substrate shown in FIG. 9 after the filling of columns formed on the side of the first gate electrodes with insulating material and the formation of insulating spacers on the flanks of the first word lines.
Figur 12 zeigt den in Figur 11 mit XII-XII bezeichneten Schnitt.FIG. 12 shows the section designated XII-XII in FIG. 11.
Figur 13 zeigt den in Figur 11 dargestellten Schnitt nach Bildung einer zweiten Programmiermaske und Öffnung zweiter Löcher.FIG. 13 shows the section shown in FIG. 11 after forming a second programming mask and opening two holes.
Figur 14 zeigt den in Figur 13 mit XIV-XIV bezeichneten Schnitt.FIG. 14 shows the section designated XIV-XIV in FIG. 13.
Figur 15 zeigt eine Aufsicht auf die in Figur 13 und Figur 14 dargestellte Struktur.Figure 15 shows a top view of the structure shown in Figure 13 and Figure 14.
Figur 16 zeigt den in Figur 14 dargestellten Schnitt, der in Figur 17 mit XVI-XVI bezeichnet ist, nach Bildung eines zweiten Gatedielektrikums und einer zweiten Elektrodenschicht .FIG. 16 shows the section shown in FIG. 14, which is designated XVI-XVI in FIG. 17, after formation of a second gate dielectric and a second electrode layer.
Figur 17 zeigt den in Figur 13 dargestellten Schnitt, der in Figur 16 mit XVII-XVII bezeichnet ist, nach Abscheidung einer zweiten Elektrodenschicht.FIG. 17 shows the section shown in FIG. 13, designated XVII-XVII in FIG. 16, after deposition of a second electrode layer.
Figur 18 zeigt den in Figur 17 dargestellten Schnitt nach isotropem Ätzen der zweiten Elektrodenschicht zurFIG. 18 shows the section shown in FIG. 17 after isotropic etching of the second electrode layer
Bildung zweiter Wortleitungen und zweiter Gateelektroden.Formation of second word lines and second gate electrodes.
Figur 19 zeigt eine Aufsicht auf die fertige Speicherzellen- anordnung mit Zellenfeld und Ansteuerschaltung.FIG. 19 shows a plan view of the finished memory cell arrangement with a cell array and control circuit.
Die Darstellungen in den Figuren sind nicht maßstäblich. In einem Halbleitersubstrat 1 aus zum Beispiel p-dotiertem monokristallinem Silizium mit einer Dotierstoffkonzentration von 5 x 10^5 cm~3 wird zunächst zur Definition eines Zellen- feldes eine das Zellenfeld umgebende Isolationsstruktur, zum Beispiel eine LOCOS-Isolation oder eine Shallow-Trench- Isolation gebildet (nicht dargestellt) .The representations in the figures are not to scale. In a semiconductor substrate 1 made of, for example, p-doped monocrystalline silicon with a dopant concentration of 5 × 10 ^ 5 cm ~ 3, an insulation structure surrounding the cell field, for example a LOCOS isolation or a shallow trench, is first defined to define a cell field. Isolation formed (not shown).
Anschließend wird eine p-dotierte Wanne 2 mit einer Dotier- Stoffkonzentration von 2 x 10-L7 cm"3 durch Implantation und anschließendes Tempern im Zellenfeld erzeugt (siehe Figur 1) . Die p-dotierte Wanne wird in einer Tiefe von zum Beispiel 1 um gebildet. Durch Abscheidung einer Siθ2 -Schicht beispielsweise in einem TEOS-Verfahren in einer Dicke von zum Beispiel 300 nm und photolithographischer Strukturierung der Ξiθ2~A p-doped well 2 with a dopant concentration of 2 x 10-L7 cm " 3 is then produced by implantation and subsequent annealing in the cell field (see FIG. 1). The p-doped well is made to a depth of, for example, 1 .mu.m By depositing an SiO 2 layer, for example in a TEOS process, to a thickness of, for example, 300 nm and photolithographically structuring the ΞiO 2
Schicht durch anisotropes Ätzen mit CHF3, O2 wird eine Grabenmaske 3 gebildet. Die Grabenmaske 3 weist streifenförmige Öffnungen auf, die eine Breite von einer minimal herstellbaren Strukturgröße F, zum Beispiel von 0,4 um aufweisen. Der Abstand zwischen benachbarten streifenförmigen Öffnungen beträgt ebenfalls eine minimale Strukturgröße F, zum Beispiel 0,4 um. Die Länge der streifenförmigen Öffnungen beträgt zum Beispiel 250 um.A trench mask 3 is formed by layer anisotropic etching with CHF3, O2. The trench mask 3 has strip-shaped openings which have a width of a minimally producible structure size F, for example 0.4 μm. The distance between adjacent strip-shaped openings is also a minimum feature size F, for example 0.4 µm. The length of the strip-shaped openings is, for example, 250 µm.
Unter Verwendung der Grabenmaske 3 als Ätzmaske werden in einer Hauptfläche 4 des Halbleitersubstrats 1 streifenförmige Gräben 5 geätzt (siehe Figur 2). Die Ätzung erfolgt anisotrop zum Beispiel mit HBr, He, O2 , NF3. Die Tiefe der Gräben 5 beträgt zum Beispiel 0,5 um.Using the trench mask 3 as an etching mask, strip-shaped trenches 5 are etched in a main area 4 of the semiconductor substrate 1 (see FIG. 2). The etching is carried out anisotropically, for example with HBr, He, O2, NF3. The depth of the trenches 5 is, for example, 0.5 µm.
Nach Entfernen der Grabenmaske 3 wird durch konforme Abscheidung und anisotropes Rückätzen einer Siθ2-Schicht an den Flanken der Gräben 5 maskierende Spacer 6 gebildet (siehe Figur 3) . Anschließend wird durch eine Implantation zum Bei- spiel mit Arsen mit einer Energie von 50 keV und einer Dosis von 5 x lθl5 cm"2 streifenförmige dotierte Gebiete 7 am Boden der Gräben 5 und zwischen benachbarten Gräben 5 an der Hauptfläche 4 gebildet (siehe Figur 3). Die Implantation erfolgt nur im Zellenfeld, das heißt außerhalb des Zellenfeldes wird das Halbleitersubstrat 1 mit einer Photolackmaske abgedeckt, deren Justierung unkritisch ist. Die streifenförmigen dotierten Gebiete weisen eine Dotierstoffkonzentration im Bereich von 1 x 10^1 cm~3 und eine Tiefe im Bereich von 0,2 um auf. Bei der Implantation werden die Seitenwände der Gräben 5 durch die maskierenden Spacer 6 abgedeckt .After removal of the trench mask 3, masking spacers 6 are formed on the flanks of the trenches 5 by conformal deposition and anisotropic etching back of an SiO 2 layer (see FIG. 3). Subsequently game by implantation of examples with arsenic at an energy of 50 keV and a dose of 5 x lθl5 cm "2 strip-shaped doped regions 7 at the bottom of the trenches and between adjacent trenches 5 5 on the Main surface 4 formed (see Figure 3). The implantation is carried out only in the cell field, ie outside the cell field, the semiconductor substrate 1 is covered with a photoresist mask, the adjustment of which is not critical. The strip-shaped doped regions have a dopant concentration in the range of 1 x 10 ^ 1 cm ~ 3 an d a depth in the range of 0.2 microns. During the implantation, the side walls of the trenches 5 are covered by the masking spacers 6.
Nach Entfernen der maskierenden Spacer 6 durch naßchemisches Ätzen zum Beispiel mit HF, HF-Dampf wird an der Oberfläche der Gräben 5 eine dünne Oxidschicht 8 durch thermische Oxida- tion gebildet. Dadurch wird die Kristalloberfläche verbessert. Anschließend wird durch konforme Abscheidung zum Bei- spiel in einem TEOS-Verfahren von Siliziumoxid und anisotropes Rückätzen die Gräben 5 mit einer Grabenfüllung 9 versehen (siehe Figur 4) . Die Rückätzung erfolgt zum Beispiel mit CHF3 , O2 selektiv zu Silizium.After the masking spacers 6 have been removed by wet chemical etching, for example using HF, HF steam, a thin oxide layer 8 is formed on the surface of the trenches 5 by thermal oxidation. This improves the crystal surface. The trenches 5 are then provided with a trench filling 9 by conformal deposition, for example in a TEOS process of silicon oxide and anisotropic etching back (see FIG. 4). For example, CHF3, O2 is used to selectively etch back to silicon.
Anschließend wird eine erste Programmiermaske 10 aus Photolack mit Hilfe photolithograpischer Prozeßschritte erzeugt (siehe Figur 5) . Die erste Programmiermaske 10 weist Öffnungen an Orten auf, an denen vertikale MOS-Transistoren gebildet werden sollen. Für jeden der MOS-Transistoren weist die entsprechende Öffnung einen rechteckigen Querschnitt parallel zur Hauptfläche 4 auf, der parallel zu den Gräben 5 eine Länge von zwei minimalen Strukturbreiten F, das heißt zum Beispiel 0,8 um, und quer zu den Gräben 5 eine Breite von einer minimalen Strukturbreite F, das heißt zum Beispiel von 0,4 um, auf. Benachbarte Öffnungen fallen dabei zusammen. DieA first programming mask 10 is then produced from photoresist with the aid of photolithographic process steps (see FIG. 5). The first programming mask 10 has openings at locations where vertical MOS transistors are to be formed. For each of the MOS transistors, the corresponding opening has a rectangular cross section parallel to the main surface 4, which parallel to the trenches 5 has a length of two minimum structure widths F, that is to say 0.8 μm, for example, and a width transverse to the trenches 5 from a minimum structure width F, for example 0.4 µm. Adjacent openings coincide. The
Öffnungen für einen vertikalen MOS-Transistor überlappen dabei jeweils eine Flanke des Grabens 9.Openings for a vertical MOS transistor each overlap one flank of the trench 9.
Durch anisotropes Ätzen selektiv zu Silizium zum Beispiel mit HBr, CI2, He werden zur Bildung von ersten Löchern 100 die innerhalb der Öffnungen der ersten Programmiermaske 10 freiliegenden Grabenfüllungen 9 entfernt. Dabei wird die Oberflä- ehe des am Grabenboden angeordneten streifenförmigen dotierten Gebietes 7 in den jeweiligen Öffnungen freigelegt (siehe Figur 5) .The anisotropic etching selective to silicon, for example using HBr, CI2, He, removes the trench fillings 9 exposed within the openings of the first programming mask 10 to form first holes 100. The surface Before the strip-shaped doped region 7 arranged on the trench floor is exposed in the respective openings (see FIG. 5).
Nach Entfernen des Photolacks der ersten Programmiermaske 10 wird mindestens an den Seitenwänden der Gräben 5 ein Gatedielektrikum 11 gebildet. Das Gatedielektrikum 11 wird zum Beispiel durch thermische Oxidation bei 820°C in einer Dicke von zum Beispiel 10 nm gebildet (siehe Figur 6) . Das Gatedielek- trikum 11 entsteht bei der thermischen Oxidation an allen freiliegenden Siliziumflächen, insbesondere an freiliegenden Oberflächen der streifenförmigen dotierten Gebiete 7.After removing the photoresist of the first programming mask 10, a gate dielectric 11 is formed at least on the side walls of the trenches 5. The gate dielectric 11 is formed, for example, by thermal oxidation at 820 ° C. in a thickness of, for example, 10 nm (see FIG. 6). The gate dielectric 11 is formed during thermal oxidation on all exposed silicon surfaces, in particular on exposed surfaces of the strip-shaped doped regions 7.
Anschließend wird ganzflächig eine erste Elektrodenschicht 12 zum Beispiel aus dotiertem Polysilizium gebildet (siehe Figur 6) . Alternativ kann die erste Elektrodenschicht 12 aus Me- tallsilizid oder Metall gebildet werden. Die erste Elektrodenschicht 12 wird zum Beispiel durch in situ dotierte Abscheidung von Polysilizium in einer Schichtdicke von zum Bei- spiel 400 nm gebildet. Die erste Elektrodenschicht 12 füllt die mit Hilfe der ersten Programmiermaske 10 gebildeten ersten Löcher 100 für die vertikalen MOS-Transistoren vollständig auf .A first electrode layer 12 is then formed over the entire surface, for example from doped polysilicon (see FIG. 6). Alternatively, the first electrode layer 12 can be formed from metal silicide or metal. The first electrode layer 12 is formed, for example, by in-situ doped deposition of polysilicon in a layer thickness of, for example, 400 nm. The first electrode layer 12 completely fills the first holes 100 formed with the aid of the first programming mask 10 for the vertical MOS transistors.
Auf die erste Elektrodenschicht 12 wird anschließend eine isolierende Schicht 13 aus Siliziumnitrid in einer Dicke von 100 nm aufgebracht. Auf der isolierenden Schicht 13 wird eine Wortleitungsmaske 14 aus Photolack mit Hilfe photolithogra- pischer Prozeßschritte gebildet. Die Wortleitungsmaske 14 weist streifenförmige Öffnungen auf, die quer zu den Gräben 5 verlaufen. Die streifenförmigen Öffnungen weisen in Richtung der Gräben 5 eine Breite von zum Beispiel einer minimalen Strukturgröße F, das heißt zum Beispiel 0,4 um auf. Der Abstand zwischen benachbarten streifenförmigen Öffnungen be- trägt ebenfalls eine minimale Strukturgröße F, zum Beispiel 0,4 um. 1An insulating layer 13 made of silicon nitride with a thickness of 100 nm is then applied to the first electrode layer 12. A word line mask 14 made of photoresist is formed on the insulating layer 13 with the aid of photolithographic process steps. The word line mask 14 has strip-shaped openings which run transversely to the trenches 5. In the direction of the trenches 5, the strip-shaped openings have a width of, for example, a minimum structure size F, that is to say, for example, 0.4 μm. The distance between adjacent strip-shaped openings is also a minimum structure size F, for example 0.4 μm. 1
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In Figur 15 ist eine Aufsicht auf die Struktur dargestellt. Mit P2 sind dabei die Konturen der Öffnungen in der zweiten Programmiermaske 18 bezeichnet. Die zweite Programmiermaske 18 wird so justiert, daß die Öffnungen P2 einerseits eine Flanke eines Grabens 5 überlappen und andererseits zwei benachbarte erste Wortleitungen 12'. Durch die Selektivität der verwendeten Ätzung werden die zweiten Löcher 180 dann an der Flanke des Grabens 5 zwischen den beiden benachbarten Wort- leitungen 12' gebildet.A top view of the structure is shown in FIG. P2 here denotes the contours of the openings in the second programming mask 18. The second programming mask 18 is adjusted so that the openings P2 on the one hand overlap an edge of a trench 5 and on the other hand two adjacent first word lines 12 '. Due to the selectivity of the etching used, the second holes 180 are then formed on the flank of the trench 5 between the two adjacent word lines 12 '.
Nach Entfernen des Photolacks der zweiten Programmiermaske 18 wird mindestens an den freiliegenden Flanken der Gräben 5, an denen vertikale MOS-Transistoren gebildet werden, ein zweites Gatedielektrikum 19 gebildet (siehe Figur 16) . Das zweite Gatedielektrikum 19 wird zum Beispiel durch thermische Oxidation bei einer Temperatur von 820°C in einer Schichtdicke von 10 nm gebildet. Das zweite Gatedielektrikum 19 entsteht bei der thermischen Oxidation an allen freiliegenden Siliziumflä- chen, insbesondere an freiliegenden Oberflächen der streifenförmigen dotierten Gebiete 7.After removing the photoresist of the second programming mask 18, a second gate dielectric 19 is formed at least on the exposed flanks of the trenches 5, on which vertical MOS transistors are formed (see FIG. 16). The second gate dielectric 19 is formed, for example, by thermal oxidation at a temperature of 820 ° C. in a layer thickness of 10 nm. The second gate dielectric 19 is formed during the thermal oxidation on all exposed silicon surfaces, in particular on exposed surfaces of the strip-shaped doped regions 7.
Anschließend wird eine zweite Elektrodenschicht 20 zum Beispiel aus dotiertem Polysilizium abgeschieden. Die zweite Elektrodenschicht 20 wird zum Beispiel durch in situ dotierte Abscheidung in einer Dicke von zum Beispiel 400 nm gebildet (siehe Figur 16 und Figur 17) . Alternativ kann die zweite Elektrodenschicht 20 aus Metallsilizid oder Metall gebildet werden. Die zweite Elektrodenschicht 20 füllt die zweiten Lö- eher 180 und die Zwischenräume zwischen benachbarten ersten Wortleitungen 12' vollständig auf.A second electrode layer 20 is then deposited, for example from doped polysilicon. The second electrode layer 20 is formed, for example, by in-situ doped deposition in a thickness of, for example, 400 nm (see FIG. 16 and FIG. 17). Alternatively, the second electrode layer 20 can be formed from metal silicide or metal. The second electrode layer 20 completely fills the second holes 180 and the spaces between adjacent first word lines 12 '.
Durch isotropes Rückätzen der zweiten Elektrodenschicht 20 zum Beispiel mit CF4, O2 , N2 werden anschließend selbstju- stiert zweite Wortleitungen 20' und, im Bereich der zweiten Löcher 180 zweite Gateelektroάen 20'' gebildet (siehe Figur 18) . Die isotrope Rückätzung erfolgt selektiv zu Siliziumni- g 1By isotropically etching back the second electrode layer 20, for example with CF4, O2, N2, second word lines 20 'and, in the region of the second holes 180, second gate electrodes 20''are then formed in a self-aligned manner (see FIG. 18). The isotropic etching back takes place selectively to silicon g 1
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Claims

Patentansprüche claims
1. Verfahren zur Herstellung einer Speicherzellenanordnung,1. Method for producing a memory cell arrangement,
- bei dem an einer Hauptfläche (4) eines Halbleitersubstrates (1) ein Zellenfeld mit in Zeilen und Spalten angeordneten Speicherzellen gebildet werden, wobei erste Speicherzellen, in denen ein erster logischer Wert gespeichert ist, einen zur Hauptfläche (4) vertikalen MOS-Transistor aufweisen und zweite Speicherzellen, in denen ein zweiter logischer Wert gespeichert ist, keinen MOS-Transistor aufweisen,- In which on a main surface (4) of a semiconductor substrate (1) a cell array with memory cells arranged in rows and columns is formed, first memory cells, in which a first logical value is stored, having a vertical to the main surface (4) MOS transistor and second memory cells in which a second logic value is stored do not have a MOS transistor,
- bei dem das Halbleitersubstrat (1) mindestens im Bereich des Zellfeldes von einem ersten Leitfähigkeitstyp dotiert ist,- in which the semiconductor substrate (1) is doped at least in the area of the cell field of a first conductivity type,
- bei dem im wesentlichen parallel in Richtung der Spalten verlaufende, streifenförmige Gräben (5) erzeugt werden,in which strip-shaped trenches (5) which run essentially parallel to the columns are produced,
- bei dem am Boden der Gräben (5) und an der Hauptfläche (4) zwischen benachbarten Gräben (5) jeweils streifenförmige, dotierte Gebiete (7) gebildet werden, die von einem zweiten, zum ersten entgegengesetzten Leitfähigkeitstyp dotiert sind,in which strip-shaped, doped regions (7) are formed on the bottom of the trenches (5) and on the main surface (4) between adjacent trenches (5), which are doped with a second conductivity type opposite to the first,
- bei dem die Gräben (5) mit einer Grabenfüllung (9) aus einem ersten isolierenden Material gefüllt werden,- in which the trenches (5) are filled with a trench filling (9) made of a first insulating material,
- bei dem die Speicherzellen jeweils an gegenüberliegenden Flanken der Gräben (5) gebildet werden,- in which the memory cells are formed on opposite flanks of the trenches (5),
- bei dem zur Bildung vertikaler MOS-Transistoren Löcher (100, 180) geöffnet werden, die jeweils an eine Flanke eines der Gräben (5) angrenzen und die bis auf das am Boden des Grabens (5) verlaufende dotierte Gebiet (7) reichen und deren Oberfläche mit einem Gatedielektrikum (11, 19) und einer mit einer Wortleitung (12', 20') verbundenen Gateelektrode (12'', 20'') versehen werden,- In which holes (100, 180) are opened to form vertical MOS transistors, each of which adjoins a flank of one of the trenches (5) and which extend to the doped region (7) extending to the bottom of the trench (5) and whose surface with a gate dielectric (11, 19) and a gate electrode (12 '', 20 '') connected with a word line (12 ', 20'),
- bei dem zunächst die Speicherzellen gebildet werden, die entlang erster Zeilen angeordnet sind, die mit zweiten Zeilen alternierend angeordnet sind und mit diesen die Zeilen des Zellenfeldes bilden,in which the memory cells are first formed, which are arranged along first rows, which are arranged alternately with second rows and form the rows of the cell field with these,
- bei dem zur Bildung erster Gateelektroden (12'') der in den ersten Zeilen angeordneten vertikalen MOS-Transistoren und erster Wortleitungen (12') die parallel zu den ersten Zeilen verlaufen, eine erste Elektrodenschicht (12) erzeugt und strukturiert wird,in which a first electrode layer (12) is produced and structured in order to form first gate electrodes (12 '') of the vertical MOS transistors and first word lines (12 ') arranged in the first lines which run parallel to the first lines,
- bei dem Isolationsstrukturen (17, 13) gebildet werden, die die Oberfläche der ersten Wortleitungen (12') und der ersten Elektroden (12'') bedecken,insulation structures (17, 13) are formed which cover the surface of the first word lines (12 ') and the first electrodes (12' '),
- bei dem anschließend die Speicherzellen gebildet werden, die entlang der zweiten Zeilen angeordnet sind,in which the memory cells are then formed, which are arranged along the second rows,
- bei dem zur Bildung zweiter Gateelektroden (20'') der in den zweiten Zeilen angeordneten MOS-Transistoren und zweiter Wortleitungen (20'), die zwischen benachbarten ersten Wortleitungen (12') angeordnet sind, eine zweite Elektrodenschicht (20) erzeugt und strukturiert wird.- In the formation of second gate electrodes (20 '') of the MOS transistors arranged in the second rows and second word lines (20 '), which are arranged between adjacent first word lines (12'), a second electrode layer (20) is generated and structured becomes.
2. Verfahren nach Anspruch 1, bei dem zur Bildung der Isolationsstrukturen (13, 17) auf die erste Elektrodenschicht (12) eine isolierende Schicht (13) aufgebracht wird, die gemeinsam mit der ersten Elektrodenschicht (12) strukturiert wird, und an den Flanken der ersten Wortleitungen (12') isolierende Spacer (17) gebildet werden.2. The method according to claim 1, wherein to form the insulation structures (13, 17) on the first electrode layer (12) an insulating layer (13) is applied, which is structured together with the first electrode layer (12), and on the flanks insulating spacers (17) of the first word lines (12 ') are formed.
3. Verfahren nach Anspruch 1 oder 2, - bei dem zur Bildung der vertikalen MOS-Transistoren, die entlang der ersten Zeilen angeordnet sind, die Löcher (100) mit einer größeren Breite als die später zu strukturierenden ersten Wortleitungen (12') und ersten Gateelektroden (12'') gebildet werden, so daß nach der Bildung der ersten Wortleitungen (12') und der ersten Gateelektroden (12'') im Bereich der vertikalen MOS-Transistoren seitlich der ersten Gateelektroden (12'') Spalte (15) entstehen,3. The method according to claim 1 or 2, in which the holes (100) are formed with a greater width than the first word lines (12 ') and first gate electrodes (12'') to be structured to form the vertical MOS transistors which are arranged along the first rows, so that after the formation of the first word lines (12 ') and the first gate electrodes (12'') in the area of the vertical MOS transistors, gaps (15) are formed to the side of the first gate electrodes (12''),
- bei dem die Spalte (15) vor der Bildung der Löcher (180) für die vertikalen MOS-Transistoren, die entlang der zweiten Zeilen angerodnet sind, mit dem ersten isolierenden Material aufgefüllt werden,the gaps (15) are filled with the first insulating material prior to the formation of the holes (180) for the vertical MOS transistors which are arranged along the second rows,
- bei dem die Isolationsstrukturen (13, 17) aus einem zweiten isolierenden Material gebildet werden, zu dem die Grabenfüllungen (9) und die zweite Elektrodenschicht (20) selektiv ätzbar sind,- in which the insulation structures (13, 17) are formed from a second insulating material, for which the trench fillings (9) and the second electrode layer (20) can be selectively etched,
- bei dem die zweite Elektrodenschicht (20) durch Rückätzen selektiv zu den Isolationsstrukturen (13, 17) strukturiert wird.- In which the second electrode layer (20) is selectively structured by etching back to the insulation structures (13, 17).
4. Verfahren nach einem der Ansprüche 1 bis 3, bei dem vor der Bildung der streifenförmigen dotierten Gebiete (7) an den Seitenwänden der Gräben (5) maskierende Spacer (6) gebildet werden, die vor dem Auffüllen der Gräben (5) entfernt werden.4. The method according to any one of claims 1 to 3, in which prior to the formation of the strip-shaped doped regions (7) on the side walls of the trenches (5) masking spacers (6) are formed, which are removed before the trenches (5) are filled .
5. Verfahren nach einem der Ansprüche 1 bis 4,5. The method according to any one of claims 1 to 4,
- bei dem der Abstand zwischen benachbarten Gräben (5) im wesentlichen gleich der Breite der Gräben (5) ist,- in which the distance between adjacent trenches (5) is substantially equal to the width of the trenches (5),
- bei dem sich das Loch zur Bildung der vertikalen MOS- Transistoren jeweils bis zur halben Breite des Grabens (5) erstreckt . - In which the hole to form the vertical MOS transistors extends in each case up to half the width of the trench (5).
6. Verfahren nach einem der Ansprüche 1 bis 5,6. The method according to any one of claims 1 to 5,
- bei dem die Grabenfüllungen (9) Siliziumoxid aufweisen,- in which the trench fillings (9) have silicon oxide,
- bei dem die Isolationsstrukturen (13, 17) Siliziumnitrid aufweisen,- in which the insulation structures (13, 17) have silicon nitride,
- bei dem das Halbleitersubstrat (1) mindestens im Bereich des Zellenfeldes monokristallines Silizium umfaßt.- In which the semiconductor substrate (1) comprises monocrystalline silicon at least in the region of the cell field.
7. Verfahren nach einem der Ansprüche 1 bis 6,7. The method according to any one of claims 1 to 6,
- bei dem die Gräben (5) in Richtung der Spalten so dimensio- niert werden, daß sie über das Zellenfeld hinausragen,- in which the trenches (5) are dimensioned in the direction of the columns in such a way that they protrude beyond the cell field,
- bei dem gleichzeitig mit der Bildung der vertikalen MOS- Transistoren, die entlang den ersten Zeilen angeordnet sind, außerhalb des Zellenfeldes vertikale MOS-Transistoren für eine Ansteuerschaltung für die streifenförmigen dotierten Gebiete (7) gebildet werden. - In the simultaneous with the formation of the vertical MOS transistors, which are arranged along the first rows, vertical MOS transistors for a drive circuit for the strip-shaped doped regions (7) are formed outside the cell field.
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