EP0513328A1 - Circuits logiques pour un systeme matriciel auto-balaye au silicium amorphe - Google Patents

Circuits logiques pour un systeme matriciel auto-balaye au silicium amorphe

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EP0513328A1
EP0513328A1 EP92901620A EP92901620A EP0513328A1 EP 0513328 A1 EP0513328 A1 EP 0513328A1 EP 92901620 A EP92901620 A EP 92901620A EP 92901620 A EP92901620 A EP 92901620A EP 0513328 A1 EP0513328 A1 EP 0513328A1
Authority
EP
European Patent Office
Prior art keywords
electrode
transistor
signal
control
capacitor
Prior art date
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Withdrawn
Application number
EP92901620A
Other languages
German (de)
English (en)
Inventor
Roger Green Stewart
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Technicolor SA
Original Assignee
Thomson SA
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Thomson SA filed Critical Thomson SA
Publication of EP0513328A1 publication Critical patent/EP0513328A1/fr
Withdrawn legal-status Critical Current

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    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/2007—Display of intermediate tones
    • G09G3/2011—Display of intermediate tones by amplitude modulation
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3685—Details of drivers for data electrodes
    • G09G3/3688—Details of drivers for data electrodes suitable for active matrices only
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/027—Details of drivers for data electrodes, the drivers handling digital grey scale data, e.g. use of D/A converters

Definitions

  • This invention relates to the components of a circuit making it possible to generate control pulses of a width proportional, for example, to a binary number applied to these components.
  • US Patent No. 4,742,346 to Gillette presents a liquid crystal display device (LCD - Liquid Crystal Display) incorporating a control circuit, integrated with the LCD elements on an ordinary substrate.
  • LCD - Liquid Crystal Display incorporating a control circuit, integrated with the LCD elements on an ordinary substrate.
  • Several programmable counter circuits are located within the control circuit. The binary values representing the brightness of the image are applied to these counters which generate pulses of duration proportional to these values. The duration of the pulses is then converted into voltage variations to be applied to each display element.
  • the pulses must represent binary values of eight bits, and that the longest one is approximately equivalent to the active part of the horizontal line time of the video signal, which is approximately 50 us.
  • the counter must work at a speed of around 5 MHz, the reverse of 50/256 ⁇ s.
  • the counter circuit is manufactured using amorphous silicon transistors (aSi), this speed tends to be too high to be supported by this type of assembly.
  • programmable counters are often relatively complex and involve a large number of active elements.
  • the present invention covers the components of a logic circuit that can be used with devices having relatively low carrier mobility, such as, for example, when it comes to generating pulses of variable width in a self-scanned LCD system.
  • the logic circuit includes load and drop transistors as well as a capacitance, the main conductive links of the transistors and of the capacitance being
  • REPLACEMENT SHEET % connected in series between a first supply bus and a time-varying voltage source.
  • the charge transistor is coupled to the capacitance, and the capacitance to the potential varying over time.
  • the logic signals, the first (A) and the second (B), are applied to the control electrode of the first and second transistor.
  • the time varying potential (C) is designed to limit the load passing through the load transistor, to allow the use of a relatively small drop transistor.
  • the time-varying potential has a sufficiently large amplitude to open the charge transistor if the latter is non-conducting.
  • a selective conduction element (diode) is coupled between a locking potential point ?? and the connection of the charge transistor with the capacitor, in order to limit the voltage at this point.
  • Figure 1 is a simplified block diagram of a pulse generator of variable width.
  • Figure 2 is a logic diagram of an example circuit that could be used for stages processing a single bit generating a variable pulse width, as shown in Figure 1.
  • Figure 3 presents a chronogram of the voltages allowing to describe the circuit of Figure 2.
  • Figure 4 is a logic diagram showing the connection of two of the single-bit stages shown in Figure 2.
  • Figure 5 is a timing diagram illustrating the operation of the circuit of Figure 4.
  • E ILLE DE EPA Figure 6 is a timing diagram illustrating the profiles of the clock signals required in the case of a four-bit system.
  • Figure 7 is a diagram of another single bit stage generating a variable pulse and also making use of the present invention.
  • Figures 8, 9 and 10 show the timing diagram corresponding to the operation of the circuit of Figure 7.
  • Figure 1 shows, in general block diagram, the pulse generator of variable width which includes many stages 90 to a single bit. These stages are connected in cascade in order to respectively process the bits of binary data Dl to Dn (n being any integer).
  • Each of the single-bit stages 90 is synchronized by a different pair of clock signals oAn, 0Bn, supplied by the clock pulse generator 91.
  • Each processing stage connected in cascade has a data bit input terminal making it possible to apply a bit of a word carrying information on the duration of the pulse.
  • Each stage also has an output terminal, and an input terminal for the start pulse.
  • the input terminal for the start pulse of each processing stage forming part of the cascade is connected to the output terminal of the previous stage.
  • An external source start pulse is applied to the input terminal for the start pulse of the stage processing the most significant data bit.
  • the data bits are decoded in the order of their weight, each stage being successively activated by an output transition provided by the previous stage (processing the stronger adjacent bit), this transition corresponding to a predetermined transition of one clock phases oAn, Bn, applied to this stage.
  • the stage which processes the least significant bit provides the output signal, V D , constituting a pulse of duration which represents either the length of the word carrying information applied to all the stages, or the trailing transition period of the variable width pulse.
  • Figure 2 shows the arrangement of the logic circuit of a single-bit stage 90, for one of the embodiments of the invention.
  • the single bit stage 90 includes a pair of AND gates 92 and 94, an OR gate 96, another AND gate 98, a switching transistor 100, a capacitor 102, a second switching transistor 104 and a inverter 106.
  • the operation of the single-bit stage 90 will be described with reference to the timing diagram of FIG. 3.
  • a precharge pulse 108 is applied to the gate of the transistor 104, which turns it on for the duration of the pulse 108 and discharges the storage capacitor 102 to a source of reference potential (ground for example). This initializes stage 90 to a single bit.
  • the binary data bit D ⁇ applied to the single-bit stage is a logical zero, it will deactivate the AND gate 94 and activate the AND gate 92 via the inverter 106.
  • a pulse 112 of the clock aAl is applied to the other input of the AND gate 92, the output of the AND gate 92 goes high, providing a high level input to the OR gate 96.
  • the output signal from the OR gate 96 will go to high level and will be applied to an input of AND gate 98. If, simultaneously, the start signal 110 is at the top, AND gate 98 is activated and its output signal will go from low level or high level, from application of the input of high level from the OR gate 96.
  • variable width output pulse begins with the leading edge of the precharge pulse and ends with the stable part of the clock pulse 0AI or 0BI.
  • leading edge of the pulse is defined by the leading edge of the clock pulse 0AI or 0BI, and that the trailing edge is defined by the leading edge of the precharge pulse.
  • the last definition of the variable clock pulse is that which is applicable.
  • the output signal V D from a single bit circuit 90 can be applied to the start input of a next stage connected in cascade to this circuit, in order to unlock or activate the next stage 90 in the chain (see explanations below).
  • another precharging pulse 108 is applied to the gate of transistor 104, in order to discharge the capacitor 102 and to reinitialize stage 90 for the next bit cycle.
  • Figure 4 shows the connection of several single-bit stages shown in Figure 2, for processing or decoding of a binary signal containing "n" bits.
  • the precharge signal 120 is the subject of a common connection to the gates of the transistors 104 of each of the stages 90 with a single bit. Thus, all the stages are initialized simultaneously. It should also be noted that two different clock pulses are required
  • Figure 5 shows the timing diagram for the example in which two single bit stages are connected in cascade to decode a data signal comprising two bits, D1 and D2.
  • the signals 108, 110, 112 and 114 are very similar to those of FIG. 3 and are associated for the decoding of the most significant bit of the binary data signal D1.
  • the profiles of the synchronization pulses 120 and 122 are respectively associated with the clock pulses 0A2 and 0B2, for application to the second stage 90, for the decoding of the least significant bit D2, in this example.
  • the AND gate 98 of the second stage will be activated from the first clock pulse 0BI (114) after the positive transition from the start pulse 110. Considering that D 2 is a "0", the output V D will go up at the time of the next clock pulse 0A2 (120), as indicated by the profile 128 timed by T Q ⁇ . However, if D 2 is a "1", the AND gate 92 of the second stage will be inhibited and the AND gate 94 activated. Therefore, the
  • REPLACEMENT SHEET transistor 100 of this stage will only be turned on during the next clock pulse 0B2 (122), the output voltage transition being represented by the profile 130 timed by T 1 1 .
  • the four possible pulse width variations for a two-bit signal and for the particular clock signals 0An, 0Bn, shown in Figure 5, are illustrated by profiles 124 to 130.
  • the dots Transitions can be changed by changing the points in time when synchronization transitions occur.
  • the output voltage of this stage will remain unchanged regardless of the changes in the state of the data or of the clock. .
  • the output state is stored in the respective capacitors 102 which can only be discharged by the transistors 104 following the precharge pulses 0pc.
  • the combination of the transistors 100 and 104 with the capacitor 102 serves the function of setting flip-flop - setting to 0, 0pc providing the setting signal to 1 and the AND gate 98 providing the setting signal to 0.
  • the transistors 100 and 104 and the capacitor 102 can be replaced by a bistable element.
  • the clock cycles 0A1 and 0BI presented in FIG. 5 have a duration T.
  • such a reduction by a factor of one-half of the durations of the clock cycles of a stage compared to the preceding stage is applicable whatever the number of stages 90 connected in cascade.
  • n 4
  • the timing diagram corresponds to Figure 6.
  • this diagram indicates, in this case of decoding , four single-bit stages must be daisy-chained, with four distinct series of clock pulses, 0AI to 0A4 and 0BI to 0B4. If we consider a
  • REPLACEMENT SHEET binary data signal having a four-bit value of "0000"
  • the output voltage V D does not leave the zero level Volt to go to a higher level only after a time delay TJ, following the first clock pulse 0A1 112 ( see diagram). This corresponds to T Q 0 in the two-stage cascade of Figure 5.
  • the level change occurs mainly at the start of the first clock pulse 0A4 136 (see diagram).
  • Figure 7 shows another embodiment of a single-bit counter circuit, mounted according to dynamic or pulse logic.
  • a priming method is used to obtain sufficiently rapid switching speeds from devices with slow pulse logic, such as amorphous silicon devices, which makes it possible to use circuit 140 in the system presented on the Figure 1, for example.
  • Each one-bit counter stage 140 can be connected in cascade for the decoding of words with several data bits, as indicated above for the counter stages 90.
  • each counter stage 140 comprises transistors 142 to 152 of the same type of conductivity, the boosters 154 and 156, the internal capacities 158, 160, 162, 164, 166 and 168 drawn in dotted lines, as well as the dispersion or parasitic capacities 170, 172, 174 and 176, also drawn in dotted lines.
  • transistors 144 and 148 whose source electrode is connected to node 188, and either transistor 145 whose drain electrode is coupled to node 188.
  • the source electrode of transistor 145 is coupled to ground potential.
  • the drain electrodes of transistors 144 and 148 are respectively connected to clock buses 0An and 0Bn, via link capacitors 154 and 156. If the logic input values applied to the gates of transistors 144, 145 and 148 are respectively Dn , MI and Dn.
  • the logical state of node 188 can be represented as follows:
  • NODE 188 (((Dn-0An) + (Dn-0Bn)) • MI)
  • the signal MI corresponds to the start pulse, but is reversed in polarity with respect to the start pulse evoked for Figures 2 and 3. As long as the start pulse MI is at the high level, the output at node 188 will be at the low level. Conversely, if MI is at the low level and that either Dn is at the high level and 0An occurs, or Dn. is at the high level and 0Bn occurs, node 188 will present a logical "1" at the time of 0Bn or 0An. The output voltage at node 188 is stored by the dispersion capacitor 172.
  • the input signal to the gates of the transistors 144 and 148 as well as the output signal of the node 188 are provided by the intermediate dynamic inverters of the preload type.
  • these intermediate inverters include the pairs of transistors (142,143), (150,151) and (152,149) whose source-drain conductive paths are connected in series between the relatively positive potential + Vg and the relatively negative supply voltage .
  • the buffer output signal is taken from the connection of the pair of transistors.
  • the input signal and a precharge pulse are applied to the gate of the transistor coupled to the relatively negative potential of the power supply.
  • the 0pc precharge pulse occurs for a relatively short time, at the start of each bit period (note that a bit period for an LCD display application corresponds to a horizontal line time).
  • the logic level of the data applied to the signal input of the buffer inverter must be determined before the end of the precharge pulse.
  • the buffer inverter comprising the transistors 142 and 143, and generating the logic signal Dn applied to the gate of the transistor 144.
  • the complement of Dn, Dn supplied for example by a storage circuit (not drawn), is applied to the gate of transistor 143.
  • the precharge pulse 0pc is applied to the gate of transistor 142 and the logic signal Dn is available at node 196. If the input signal, for example Dn, is a level logic state low, making the falling transistor (143) non-conducting, the charging transistor (142) will charge the node
  • the charge transistor (142) is made non-conducting, the potential Vg being stored by the dispersion capacitor (170) associated with the output node of the buffer inverter.
  • the falling transistor (143) will be on, which will prevent any charge accumulation in the dispersion capacitor (170) associated with the output node (196) of the buffer reverser.
  • the potential of the output node (196) of the inverter will be a low logic level.
  • Dn is a high or low logic level, the logic value determined by the capacity 170 is retained for the duration of the word carrying information, that is to say approximately during the active part of the horizontal line time relative to l 'LCD display application.
  • the intermediate preload inverters are used to apply the values in data bits to the transistors 144 and 148, so that, when a high logic level is applied to their respective gate (144, 148), the impedance at the source of the value in bits of data be extremely strong. This allows an increase in the capacitive voltage at the gate, as will be explained below.
  • a preload buffer inverter in which a charge is first accumulated on the output node of the inverter, then discharged according to the logical level of the applied data, one avoids building an inverter with proportional transistors. Thus, a relatively rapid drop is obtained with relatively small drop transistors.
  • the relatively negative potential of their supply is, by hypothesis, that of the mass.
  • the relatively negative supply potential is nominally that of the ground, although it may be preferable to establish it at an amplitude
  • the amplitude of the supply V B is a value which determines the low level of the output signal MO. As this signal must be able to present the low level logic value, the amplitude of V B must be
  • the output signal MO is preloaded at logic level "1" at the start of the bit cycle, and is discharged at logic level "0" at the time of the first positive pulse at
  • 0pc being the amplitude of the precharge clock pulse applied to transistor 142 or 150
  • V ⁇ being the threshold voltage of the transistors (possibly of the order of several Volts).
  • the time available is limited. If we consider an active line interval of 53 s and 8-bit data, for example, the clock phase synchronization period 0A8, 0B8 is
  • the load capacity of transistors 144 and 148 is improved by increasing the control voltage of the gates. Let us consider that node 196 has a logical "1" and that we wish to charge node 188 by means of transistor 144. As we know, the higher the source-carrier potential applied to a transistor, the higher the current than it will drive will be strong and, therefore, the less time it will take for the capacitive load.
  • the impedance at node 196 is mainly capacitive since the two transistors 142 and 143 are not conductive (if node 196 has a logical "1"). Either a positive clock pulse 0A applied to the drain electrode 155 of transistor 144, as there is a logic potential of "1" on transistor 144, node 188 will start to charge via the drain-source conductor path. It should however be noted that part of the clock pulse 0A applied to the drain electrode of the transistor 144 will couple to the gate of the latter via the capacitor 158, which improves the control voltage of this gate. and puts the transistor on stronger.
  • Capacities 158, 160 and 170 are designed relative to one another to: a) increase the control voltage on the gate of transistor 144 and improve its efficiency when a logic "1" is applied to its gate, b) ensure that the transistor 144 has not been accidentally turned on by coupling the clock potential to its gate, when the transistor 143 fixes the amplitude of the gate at ground level, c) avoid that a clock potential sufficient to accidentally put transistor 149 on is not coupled to node 188 via capacitors 158 and 160.
  • the transistor 145 is as small as possible. This is achieved on the one hand by restricting the total charge available to charge the capacitor 172, on the other hand by limiting the instantaneous current conducted by the transistor 144 (148).
  • the total available load is limited by capacitively coupling the clock signal An (0Bn) to the drain electrode of transistor 144 (148).
  • the instantaneous current is limited by providing clock pulses with relatively long positive transitions (see Figure 8). However, since the clock signals are capacitively coupled to transistor 144 (148), the amplitude of these signals must be increased.
  • the maximum current available for transistor 144 (148) is proportional to Cdv / dt, C being the value of the link capacity and dv / dt the rate of change of the clock signal.
  • the transistor 145 must simply be large enough to conduct the current Cdv / dt in order to keep the node 188 lower than the threshold voltage of the transistor 149 when the potential MI is high.
  • REPLACEMENT SHEET There is an additional advantage in the use of a ramp-shaped clock signal: as long as the clock signal increases, the potential at the drain electrode of transistor 144 (148) increases, and a part of this increase is coupled to the gate of transistor 144 (148). This increase in the potential of the gate tends to soften the harmful restrictions concerning the load characteristics of the source follower applicable to field effect transistors 144 (148). Conversely, if the clock signals had rapid growth times, a relatively large potential would instantly appear at the drain electrode of transistor 144 (148).
  • the voltage at the drain electrode would decrease as the charge of its drain would run out, and a negative potential would be coupled to the gate of the transistor (via the capacitor 158) which would tend to complicate the load characteristics of the source follower.
  • a high instantaneous voltage at the drain electrode can cause a harmful stress on
  • the drain electrode of transistor 144 (148), which is prepared to be non-conducting, will have excessive potential.
  • the transistors 146, 147, protected by a diode are connected between their respective drain electrodes and a point of locking potential, for example 15 volts. These transistors connected to diodes are biased so as to be conducting when the voltage of the corresponding drain exceeds the bias voltage plus the threshold voltage of the transistor connected to a diode, and thereby fixes the drain voltage at a safe level. .
  • the transistors connected to a diode have virtually no effect on the voltage at the drain of the transistor 144 (148) which is conducting, because the load coupled to the drain from the clock signal is discharged from the drain by the conducting transistor at almost comparable speed and.
  • Figure 9 shows several signal profiles corresponding to a single bit stage 140 with a non-conducting transistor 143.
  • the node 196 has a certain voltage level during a period T, as indicated by the curve 198.
  • the transistor 144 will turn on.
  • the curve 198 is representative of the voltage at the node 196 at the times when D n is "down", and when the start input signal or MI are "up".
  • the curve 200 shows the small voltage pulses 195 at the node 188
  • the curve 202 the voltage (+ V g ) at the node 190
  • the profile 204 represents a clock signal, whether it 'acts of 0An or oBn. If the signal MI goes "down" while the state of the other signals remains the same, the node 188 will undergo a voltage transition, as indicated by the curve 206, and the node 196 will present the voltage represented by the curve 208, when the control signal 0An or 0Bn is applied to the counter stage 140, in the form of the clock signal 204.
  • the curve 210 illustrates the discharge of the node 190 when the node 188 goes high. In practice, computer simulations have shown that node 190 does not discharge significantly before about T / 2 has elapsed (see Figure 9 for profile 210). This feature can improve synchronization in the case of multiple cascaded stages.
  • REPLACEMENT SHEET can however cumulate and result in a non-negligible discharge, over a long time interval such as 50 ⁇ s after the end of the precharge pulse 180.
  • the maximum pulse amplitude 195 (signal 200) must be around 3 volts below the voltage threshold V TH of transistor 149.
  • FIG. 10 shows the voltage profiles associated with the different nodes in this case.
  • Curve 216 shows the voltage at node 196 as it is, whether the signal MI is "low” or "high".
  • Curve 212 represents the very low parasitic voltage at node 188 when the signal MI is "high”.
  • Curve 214 shows a rather large voltage at this same node when the signal MI is "low”.
  • Curve 218 represents the voltage at node 190 indicating that the signal MO remains at + V S (voltage at node 190), while curve 220 shows that a relatively large oscillation of the voltage occurs at node 155; this voltage 220 can however approach the curve 204 in amplitude since the device 144 is then non-conducting. This strong oscillation of the voltage can tend to "switch on" 144 via a coupling via the capacitor 158. To avoid this, the latching transistors 146 and 147 are provided to limit the amplitude of the curve 220 by compared to curve 204, this limitation being represented by curve 220 '.
  • a pulse at node 188 will reach an insignificant level if the respective transistors 144 and 148 remain off during the clock pulse of the channel 204 corresponding, A or 0Bn.
  • the transistors 143 and 151 must be provided sufficiently large, from the point of view of the device, to keep the voltage at the corresponding node (196 or 222) at a level below a transistor threshold voltage above the voltage appearing at node 188, during the duration of pulse 204, whether it is 0An or oBn.
  • the transistors 143 and 151 each have a channel width w equal to 15 microns, if we consider that the transistors 144 and 148 each have a channel width w of 200 microns. Therefore, in this way, the small data switching devices make it possible to control very large switching devices. This characteristic is considered to be unique and specific to stages 140 of primed circuits with preloaded node described here.

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Abstract

Un circuit logique comprend des transistors de charge et chuteurs ainsi qu'un condensateur, les liaisons conductrices principales de ces transistors et ce condensateur étant reliées en série entre un premier bus d'alimentation et une source de potentiel variant dans le temps. Le transistor de charge est connecté au condensateur, et le condensateur au potentiel variant dans le temps. Un premier et un second signal logique sont appliqués aux électrodes de contrôle respectives des premier et second transistors. Le potentiel variable dans le temps est prévu pour limiter la charge passant par le transistor de charge, ce qui permet d'utiliser un transistor chuteur relativement petit. Le potentiel variant dans le temps a une amplitude suffisamment large pour avoir tendance à activer le transistor de charge, si ce transistor est non-conducteur. Un élément de conduction sélective (diode) est relié entre un point de potentiel de verrouillage, et la connexion entre le transistor de charge et le condensateur.

Description

Circuits logiques pour un système matriciel auto-balayé au silicium amorphe
Cette invention concerne les composants d'un circuit permettant de générer des impulsions de contrôle d'une largeur proportionnelle, par exemple, à un nombre binaire appliqué à ces composants.
Le brevet américain n° 4,742,346 de Gillette (inclus ici en référence) présente un dispositif d'affichage à cristaux liquides (LCD - Liquid Crystal Display) incorporant un circuit de commande, intégré aux éléments LCD sur un substrat ordinaire. Plusieurs circuits compteurs programmables se trouvent au sein du circuit de commande. Les valeurs binaires représentant la luminosité de l'image sont appliquées a ces compteurs qui génèrent des impulsions d'une durée proportionnelle à ces valeurs. La durée des impulsions est ensuite convertie en variations de tension à appliquer à chaque élément d'affichage.
Supposons que les impulsions doivent représenter des valeurs binaires de huit bits, et que la plus longue équivaut environ à la partie active du temps de ligne horizontale du signal vidéo, qui est approximativement de 50 us . Pour satisfaire ces contraintes, le compteur doit travailler à une vitesse d'environ 5 MHz, soit la réciproque de 50/256 μs. Par contre si, pour des raisons économiques, on fabrique le circuit du compteur en utilisant des transistors au silicium amorphe (aSi), cette vitesse tend à être trop élevée pour être supportée par ce type de montage. De plus, les compteurs programmables sont souvent relativement complexes et impliquent un nombre important d'éléments actifs.
La présente invention couvre les composants d'un circuit logique pouvant être utilisé avec des appareils ayant une mobilité de porteurs relativement faible comme, par exemple, lorsqu'il s'agit de générer des impulsions de largeur variable dans un système LCD auto-balayé.
Le circuit logique comprend des transistors de charge et chuteurs ainsi qu'une capacité, les principales liaisons conductrices des transistors et de la capacité étant
FEUILLE DE REMPLACEMENT % reliées en série entre un premier bus d'alimentation et une source de tension variant dans le temps. Le transistor de charge est couplé à la capacité, et la capacité au potentiel variant dans le temps. Les signaux logiques, le premier (A) et le second (B) , sont appliqués à l'électrode de commande du premier et du second transistor. Le potentiel variant dans le temps (C) est conçu pour limiter la charge passant par le transistor de charge, afin de permettre l'utilisation d'un transistor chuteur relativement petit. Le potentiel variant dans le temps présente une amplitude suffisamment large pour ouvrir le transistor de charge si ce dernier est non-passant. Un élément à conduction sélective (diode) est couplé entre un point de potentiel de verrouillage?? et la connexion du transistor de charge avec la capacité, afin de limiter la tension en ce point. D'après les dispositions précédentes, le circuit logique donne la fonction booléenne suivant :
A-C-B" Dans une autre réalisation à titre d'exemple, la logique prévoit de réaliser la fonction booléenne suivante :
(A-C + Â-D) -B où D représente un second signal variant dans le temps.
La présente invention sera mieux comprise et d'autres avantages apparaîtront à la lecture de la description qui va suivre, donnée à titre non limitatif, et grâce aux dessins annexés parmi lesquels:
La Figure 1 est un schéma synoptique simplifié d'un générateur d'impulsions de largeur variable.
La Figure 2 est un schéma logique d'un exemple de circuit qui pourrait servir pour les étages traitant un seul bit générant une largeur d'impulsion variable, tels que présentés sur la Figure 1.
La Figure 3 présente un chronogramme des tensions permettant de décrire le circuit de la Figure 2.
La Figure 4 est un schéma logique montrant la connexion de deux des étages à un seul bit présentés à la Figure 2.
La Figure 5 est un chronogramme illustrant le fonctionnement du circuit de la Figure 4.
E ILLE DE E P A La Figure 6 est un }chronogramme illustrant les profiles des signaux d'horloge requis dans le cas d'un système à quatre bits.
La Figure 7 est un schéma d'un autre étage à un seul bit générant une impulsion variable et faisant également appel à la présente invention.
Les Figures 8, 9 et 10 représentent le chronogramme correspondant au fonctionnement du circuit de la Figure 7. La Figure 1 présente, sous forme synoptique générale, le générateur d'impulsions de largeur variable qui comprend de nombreux étages 90 à un seul bit. Ces étages sont montées en cascade afin de traiter respectivement les bits de données binaires Dl à Dn (n étant un entier quelconque) . Chacun des étages 90 à un seul bit est synchronisé par un couple différent de signaux d'horloge oAn, 0Bn, fournis par le générateur d'impulsion d'horloge 91.
Chaque étage de traitement connecté en cascade dispose d'une borne d'entrée de bits de données permettant d'appliquer un bit d'un mot porteur d'information sur la durée de l'impulsion. Chaque étage dispose également d'une borne de sortie, et d'une borne d'entrée pour l'impulsion de démarrage. La borne d'entrée pour l'impulsion de démarrage de chaque étage de traitement faisant partie de la cascade est reliée à la borne de sortie de l'étage précédent. Une impulsion de démarrage de source externe est appliquée à la borne d'entrée pour l'impulsion de démarrage de l'étage traitant le bit de données de poids fort. Les bits de données sont décodés dans l'ordre de leur poids, chaque étage étant successivement activé par une transition de sortie fournie par l'étage précédent (traitant le bit adjacent plus fort), cette transition correspondant à une transition prédéterminée de l'une des phases d'horloge oAn, Bn, appliquée à cet étage. L'étage qui traite le bit de poids faible fournit le signal de sortie, VD, constituant une impulsion de durée qui représente soit la longueur du mot porteur d'information appliqué à tous les étages, soit la période de transition traînante de l'impulsion à largeur variable.
FEUILLE DE REMPLACEMENT k
La Figure 2 représente la disposition du circuit logique d'un étage 90 à un seul bit, pour l'une des réalisations de l'invention. Comme indiqué, l'étage 90 à un seul bit comprend une paire de portes ET 92 et 94, une porte OU 96, une autre porte ET 98, un transistor de commutation 100, un condensateur 102, un second transistor de commutation 104 et un inverseur 106. Le fonctionnement de l'étage 90 à un seul bit sera décrit en se référant au chronogramme de la Figure 3. Au début d'un intervalle d'impulsion à largeur variable, une impulsion de précharge 108 est appliquée à la grille du transistor 104, ce qui met celui-ci en fonction pour la durée de l'impulsion 108 et décharge le condensateur de stockage 102 vers une source de potentiel de référence (la masse par exemple) . Ceci initialise l'étage 90 à un seul bit. Si le bit de données binaire D^ appliqué à l'étage à un seul bit est un zéro logique, il désactivera la porte ET 94 et activera la porte ET 92 via l'inverseur 106. Lorsqu'une impulsion 112 de l'horloge aAl est appliquée à l'autre entrée de la porte ET 92, la sortie de la porte ET 92 passe au niveau haut, fournissant une entrée de niveau haut à la porte OU 96. A son tour, le signal de sortie de la porte OU 96 passera au niveau haut et sera appliqué à une entrée de la porte ET 98. Si, simultanément, le signal de démarrage 110 est en haut, la porte ET 98 est activée et son signal de sortie passera du niveau bas ou niveau haut, dès l'application de l'entrée de niveau haut provenant de la porte OU 96. Le signal de sortie de niveau "haut de la porte ET 98 est appliqué à la grille du transistor 100, préparant celui-ci à charger le condensateur 102 vers +Vg et provoquant le passage de la tension de sortie Vp au niveau haut, en même temps que les transitions positives de l'impulsion 0AI (voir le chronogramme de Fig.3 VD (D1=0) ) .
Si D^ est un niveau logique haut, c'est-à-dire un "1" binaire, l'inverseur 106 appliquera un "0" à une entrée de la porte ET 92, désactivant cette porte, et un "1" binaire est appliqué à une entrée de la porte ET 94, activant cette porte. Lorsque le signal d'impulsion d'horloge 0BI passe à l'état "1" binaire, le signal de sortie de la porte ET 94 passe de l'état "0" à l'état r"1", ce signal étant couplé à une entrée de la porte ET 98 par l'intermédiaire de la porte OU 96. Comme la porte ET 98 est déjà activée via le signal de démarrage de niveau haut 110 relié à son autre borne d'entrée, le signal de sortie de la porte ET 98 passera de l'état "0" à l'état "1". Le stade "1" conditionne la fourniture par le transistor 100 d'une sortie logique de niveau haut Vp, coïncidant avec les transitions positives de l'impulsion d'horloge oBl (voir le chronogramme de Fig.3 VD (Dl=l)").
Dans le système de la Figure 2, l'impulsion de sortie à largeur variable commence avec le front avant de l'impulsion de précharge et se termine avec la partie stable de l'impulsion d'horloge 0AI ou 0BI. Ou bien, on peut considérer que le front avant de l'impulsion est définie par le front avant de l'impulsion d'horloge 0AI ou 0BI, et que le front arrière est définie par le front de top de l'impulsion de précharge. Dans le cas d'applications-types de balayage LCD, la dernière définition de l'impulsion d'horloge variable est celle qui est applicable.
Le signal de sortie VD provenant d'un circuit 90 à un seul bit peut être appliqué à l'entrée de démarrage d'un étage suivant connecté en cascade à ce circuit, afin de déverrouiller ou d'activer l'étage 90 suivant dans la chaîne (cf. explications ci-après). Avant d'appliquer un nouveau bit de données à l'étage 90, on applique une autre impulsion de précharge 108 à la grille du transistor 104, afin de décharger le condensateur 102 et de réinitialiser l'étage 90 pour le prochain cycle du bit.
La Figure 4 montre la connexion de plusieurs étages à un seul bit présentés sur la Figure 2, en vue du traitement ou du décodage d'un signal binaire contenant "n" bits. Il faut noter que le signal de précharge 120 fait l'objet d'une connexion commune aux grilles des transistors 104 de chacun des étages 90 à un seul bit. Ainsi, tous les étages sont initialisés simultanément. Il faut également noter que deux impulsions d'horloge différentes sont nécessaires
FEUILLE DE REMPLACEMENT pour chaque étage 90, aucun étage ne recevant les mêmes impulsions d'horloge qu'un autre.
La Figure 5 représente le chronogramme pour 1'exemple dans lequel deux étages à un seul bit sont connectés en cascade pour décoder un signal de données comprenant deux bits, Dl et D2. Dans la Figure 5, les signaux 108, 110, 112 et 114 sont très similaires à celles de la Figure 3 et sont associées pour le décodage du bit de poids fort du signal de données binaire Dl. Les profils des impulsions de synchronisation 120 et 122 sont associées respectivement avec les impulsions d'horloge 0A2 et 0B2, en vue de l'application au second étage 90, pour le décodage du bit de poids faible D2, dans cet exemple.
Le décodage du bit Dl est pratiquement identique au processus décrit précédemment pour l'étage à un seul bit de la Figure 2. Si Dl est "0", le noeud 130 du premier étage passera "en haut" en détectant le front avant de la première impulsion d'horloge 0A1, représentée sur la
Figure 5 par l'impulsion 112. Lorsque le noeud 130 passe "en haut", la porte ET 98 de l'étage comparateur 90 suivant est activé. Maintenant, si le bit de données D2 est "0", le signal de sortie VD passera au niveau "haut" dès l'impulsion d'horloge suivante 0A2, représentée par l'impulsion 120 sur la Figure 5. Le changement d'état du signal de sortie VD est indiqué par le profil 124. Ce changement se produit après une durée de temporisation TQ Q suivant la transition positive du signal démarrage. En revanche, si le bit de données D2 est "en haut" ou "1", le signal de sortie VD passera au niveau "haut" au moment de l'impulsion d'horloge suivante 0B2, comme l'indique le profil 126 temporisée par TQ ^ .
Si O^ est "1", la porte ET 98 du second étage sera activé dès la première impulsion d'horloge 0BI (114) après la transition positive de l'impulsion de démarrage 110. Considérant que D2 est un "0", la sortie VD passera en haut au moment de l'impulsion d'horloge 0A2 suivante (120), comme l'indique le profil 128 temporisée par TQ ^ . Cependant, si D2 est un "1", la porte ET 92 du second étage sera inhibée et la porte ET 94 activée. Par conséquent, le
FEUILLE DE REMPLACEMENT transistor 100 de cet étage- ne sera mis en fonction que lors de l'impulsion d'horloge 0B2 suivante (122), la transition de tension de sortie étant représentée par le profil 130 temporisée par T1 1. Les quatre variations de largeur d'impulsion possibles pour un signal à deux bits et pour les signaux d'horloge particuliers 0An, 0Bn, présentés par la Figure 5, sont illustrés par les profils 124 à 130. Toutefois, il faut noter que les points de transition peuvent être modifiés en changeant les points dans le temps où les transitions de synchronisation se produisent. Il faut également noter que, une fois qu'un étage produit une sortie logique de niveau haut (aux noeuds respectifs 130), la tension de sortie de cet étage restera inchangée quelles que soient les modifications d'état des données ou de l'horloge. La raison en est que l'état de sortie est stocké dans les condensateurs respectifs 102 qui ne peuvent être déchargés que par les transistors 104 à la suite des impulsions de précharge 0pc. Enfin, il faut noter que la combinaison des transistors 100 et 104 avec le condensateur 102 sert la fonction de bascule de mise à 1 - mise à 0, 0pc fournissant le signal de mise à 1 et la porte ET 98 fournissant le signal de mise a 0. Ainsi, pour des raisons pratiques, on peut remplacer les transistors 100 et 104 et le condensateur 102 par un élément bistable.
Les cycles d'horloge 0A1 et 0BI présentés par la Figure 5 ont une durée T. Les cycles d'horloge 0A2 et 0B2, pour le deuxième étage 90 ou l'étage suivant dans le montage en cascade, ont une durée de T/2. Dans cet exemple, une telle réduction par un facteur d'un demi des durées des cycles d'horloge d'un étage par rapport à l'étage précédent, est applicable quel que soit le nombre d'étages 90 montés en cascade. Donc, si n = 4, pour le décodage d'un signal de données à quatre bits contenant les bits Dl, D2, D3 et D4, le chronogramme correspond à la Figure 6. Comme l'indique ce diagramme, dans ce cas de décodage, il faut connecter en cascade quatre étages à un seul bit, avec quatre séries distinctes d'impulsions d'horloge, 0AI à 0A4 et 0BI à 0B4. Si l'on considère un
FEUILLE DE REMPLACEMENT signal de données binaire ayant une valeur à quatre bits de "0000", la tension de sortie VD ne quitte le niveau zéro Volt pour passer à un niveau supérieur qu'après une temporisation TJ, suivant la première impulsion d'horloge 0A1 112 (cf. diagramme) . Ceci correspond à TQ 0 dans la cascade à deux étages de la Figure 5. Le changement de niveau se produit principalement au début de la première impulsion d'horloge 0A4 136 (cf. diagramme) .
La Figure 7 présente une autre réalisation d'un circuit compteur à un seul bit, monté selon une logique dynamique ou impulsionnelle. Dans ce cas, on utilise une méthode d'amorçage pour obtenir des vitesses de commutation suffisamment rapides à partir des appareils à logique impulsionnelle lente, comme les appareils au silicium amorphe, ce qui permet d'utiliser le circuit 140 dans le système présenté sur la Figure 1, par exemple. Chaque étage compteur à un bit 140 peut être connecté en cascade pour le décodage de mots à plusieurs bits de données, comme indiqué précédemment pour les étages compteurs 90. Dans cet exemple, chaque étage compteur 140 comprend les transistors 142 à 152 de même type de conductivité, les condensateurs-survolteurs 154 et 156, les capacités intérieures 158, 160, 162, 164, 166 et 168 dessinées en pointillé, ainsi que les capacités de dispersion ou parasitaires 170, 172, 174 et 176, également dessinées en pointillé.
Soient tout d'abord les transistors 144 et 148 dont l'électrode de source est reliée au noeud 188, et soit le transistor 145 dont l'électrode de drain est couplée au noeud 188. L'électrode de source du transistor 145 est couplée au potentiel de la masse. Les électrodes de drain des transistors 144 et 148 sont respectivement connectées aux bus d'horloge 0An et 0Bn, via les condensateurs de liaison 154 et 156. Si les valeurs d'entrée logique appliquées aux grilles des transistors 144, 145 et 148 sont respectivement Dn, MI et Dn. L'état logique du noeud 188 peut être représenté ainsi :
NOEUD 188 = (((Dn-0An) + (Dn-0Bn)) • MI)
FEUILLE DE REMPLACEMENT Le signal MI correspond à l'impulsion de démarrage, mais est inversé en polarité par rapport à l'impulsion de démarrage évoquée pour les Figures 2 et 3. Tant que l'impulsion de démarrage MI est au niveau haut, la sortie au noeud 188 sera au niveau bas. Réciproquement, si MI est au niveau bas et que, soit Dn est au niveau haut et 0An se produit, soit Dn. est au niveau haut et 0Bn se produit, le noeud 188 présentera un "1" logique au moment de 0Bn ou de 0An. La tension de sortie au noeud 188 est stockée par la capacité de dispersion 172.
Le signal d'entrée aux grilles des transistors 144 et 148 ainsi que le signal de sortie du noeud 188 sont fournis par les inverseurs dynamiques intermédiaires de type précharge. Dans la Figure 7, ces inverseurs intermédiaires comprennent les couples de transistors (142,143), (150,151) et (152,149) dont les chemins conducteurs source-drain sont connectés en série entre le potentiel relativement positif +Vg et la tension d'alimentation relativement négative. Le signal de sortie du tampon est pris à partir de la connexion du couple de transistors. On applique le signal d'entrée et une impulsion de précharge à la grille du transistor couplé au potentiel relativement négatif de l'alimentation. L'impulsion de précharge 0pc se produit pendant une durée relativement courte, au début de chaque période de bit (noter qu'une période de bit pour une application d'affichage LCD correspond à un temps de ligne horizontale) . Le niveau logique des données appliqué à l'entrée du signal de l'inverseur de tampon doit être déterminé avant la fin de l'impulsion de précharge. Se reporter à l'inverseur de tampon comprenant les transistors 142 et 143, et générant le signal logique Dn appliqué à la grille du transistor 144. Le complément de Dn, Dn, fourni par exemple par un circuit de stockage (non dessiné), est appliqué à la grille du transistor 143. L'impulsion de précharge 0pc est appliquée à la grille du transistor 142 et le signal logique Dn est disponible au noeud 196. Si le signal d'entrée, par exemple Dn, est un état logique de niveau bas, ce qui rend le transistor chuteur (143) non- passant, le transistor de charge (142) chargera le noeud de
FEUILLE DE REMPLACEMENT sortie (196) au potentiel d'alimentation positif Vg pendant l'impulsion pc. A la fin de l'impulsion de précharge, le transistor de charge (142) est rendu non-passant, le potentiel Vg étant stocké par la capacité de dispersion (170) associée au noeud de sortie de l'inverseur de tampon. Inversement, si le signal d'entrée (Dn) est un niveau logique haut, le transistor chuteur (143) sera passant, ce qui empêchera toute accumulation de charge dans la capacité de dispersion (170) associée au noeud de sortie (196) de l'inverseur de tampon. Dans ce cas, peu après la fin de l'impulsion de charge, au moins, le potentiel du noeud de sortie (196) de l'inverseur sera un niveau logique bas. Que Dn soit un niveau logique haut ou bas, la valeur logique déterminée par la capacité 170 est conservée pendant la durée du mot porteur d'information, c'est-à-dire approximativement pendant la partie active du remps de ligne horizontale relatif à l'application d'affichage- LCD.
Les inverseurs intermédiaires de précharge servent a appliquer les valeurs en bits de données aux transistors 144 et 148, afin que, quand un niveau logique haut est appliqué à leur grille respective (144, 148), l'impédance à la source de la valeur en bits de données soit extrêmement forte. Ceci permet une augmentation de la tension capacitive au niveau de la grille, comme il sera expliqué ci-après. En utilisant un inverseur de tampon de précharge dans lequel une charge est d'abord accumulée sur le noeud de sortie de l'inverseur, puis déchargée selon le niveau logique de la donnée appliquée, on évite de construire un inverseur avec des transistors proportionnés. Ainsi, on obtient une chute relativement rapide avec des transistors chuteurs relativement petits.
Si l'on considère les inverseurs intermédiaires en entrée qui comprennent les transistors (142,143) et (150,151), le potentiel relativement négatif de leur alimentation est, par hypothèse, celui de la masse. En ce qui concerne le tampon en sortie comprenant les transistors 152 et 149, le potentiel d'alimentation relativement négatif est nominalement celui de la masse, bien qu'il soit éventuellement préférable de l'établir à une amplitude
I D légèrement inférieure à la ens on d'enclenchement ou de seuil des transistors 145. La raison en est la suivante : au début d'un cycle de bit, le noeud de sortie 190 est préchargé au potentiel d'alimentation positif Vs. Ce
5 potentiel est stocké par une capacité de dispersion 176 relativement petite. Si celle-ci est déchargée accidentellement, elle ne peut être rechargée (dans ce système) qu'au cycle de bit suivant. Par conséquent, il est impératif que le transistor chuteur 149 ne soit pas
10 rendu passant accidentellement. Elever le niveau de potentiel appliqué à l'électrode de source du transistor
149 élève le niveau de potentiel applicable à sa grille avant qu'il ne soit mis en fonction. Ainsi, en appliquant le potentiel relativement plus positif VB à l'électrode de
15 source du transistor 149, l'immunité du système contre le bruit est accrue. L'amplitude de l'alimentation VB est une valeur qui détermine le niveau bas du signal de sortie MO. Comme ce signal doit être capable de présenter la valeur logique de niveau bas, l'amplitude de VB doit être
20 inférieure au maximum autorisé pour une valeur logique de niveau bas.
Le signal de sortie MO est préchargé au niveau logique "1", au début du cycle de bit, et est déchargé au niveau logique "0" au moment de la première impulsion positive au
25 noeud 188. Ceci ne peut se produire qu'après le passage au niveau bas du signal d'entrée MI.
La synchronisation relative des composants du circuit présenté à la Figure 7 est illustré par les profils de la Figure 8.
30 En se référant à nouveau à la Figure 7, il est envisagé que tous les transistors de charge 142, 144, 148,
150 et 152 soient à enrichissement, et chargent donc leur noeud de sortie respectif dans un mode suiveur de source relativement lent. En ce qui concerne les inverseurs
35 intermédiaires de précharge, ceci à peu d'impact car la précharge se produira normalement pendant les intervalles de suppression de lignes. Les intervalles de suppression fournissent en effet suffisamment de temps pour le
FEUILLE DE REMPLACEMENT chargement, même dans le cas de transistors de charge relativement petits et de faible mobilité.
Il n'en est pas de même pour le temps de chargement du noeud 188 par les transistors 144 ou 148. En premier lieu, la tension de commande appliquée aux grilles des transistors 144 et 148 n'est pas plus large que (0pc - Vτ) ,
0pc étant l'amplitude de l'impulsion d'horloge de précharge appliquée au transistor 142 ou 150, et Vτ étant la tension de seuil des transistors (éventuellement de l'ordre de plusieurs Volts) . En second lieu, la durée disponible est limitée. Si l'on considère un intervalle de ligne active de 53 s et des données à 8 bits, par exemple, la période de synchronisation des phases d'horloge 0A8, 0B8 est de
53/128 μs, soit 0,415 μs, ce qui représente une durée relativement courte pour charger le noeud 188.
La capacité de charge des transistors 144 et 148 est améliorée en augmentant la tension de commande des grilles. Considérons que le noeud 196 présente un "1" logique et que l'on désire charger le noeud 188 au moyen du transistor 144. Comme on le sait, plus le potentiel porte-source appliqué à un transistor est élevé, plus le courant qu'il conduira sera fort et, par conséquent, moins il faudra de temps pour la charge capacitive.
L'impédance au noeud 196 est principalement capacitive puisque les deux transistors 142 et 143 ne sont pas conducteurs (si le noeud 196 présente un "1" logique) . Soit une impulsion d'horloge positive 0A appliquée à l'électrode de drain 155 du transistor 144, comme il existe un potentiel de "1" logique sur le transistor 144, le noeud 188 commencera à charger via le chemin conducteur drain- source. Il faut cependant noter qu'une partie de l'impulsion d'horloge 0A appliquée à l'électrode de drain du transistor 144 se couplera à la grille de celui-ci via la capacité 158, ce qui améliore la tension de commande de cette grille et met le transistor en fonction plus forte. De plus, alors que le noeud 188 commence à charger, une partie de son potentiel est recouplée à la grille par l'intermédiaire de la capacité 160, obtenant ainsi une meilleure attaque de cette grille. Les capacités 158, 160 et 170 sont conçues .'une par rapport à 1 'autre pour : a) augmenter la tension de commande sur la grille du transistor 144 et améliorer son rendement lorsqu'un "1" logique est appliqué à sa porte, b) assurer que le transistor 144 n'a pas été accidentellement mis en fonction par un couplage du potentiel d'horloge à sa grille, lorsque le transistor 143 fixe l'amplitude de la porte au niveau de la masse, c) éviter qu'un potentiel d'horloge suffisant pour mettre accidentellement en fonction le transistor 149 ne soit couplé au noeud 188 par l'intermédiaire des capacités 158 et 160.
Pour diverses raisons, il est préférable que le transistor 145 soit le plus petit possible. Ceci est réalisé d'une part en restreignant la charge totale disponible pour charger la capacité 172, d'autre part en limitant le courant instantané conduit par le transistor 144 (148) . La charge totale disponible est limitée en couplant de manière capacitive le signal d'horloge An (0Bn) à l'électrode de drain du transistor 144 (148). On limite le courant instantané en fournissant des impulsions d'horloge présentant des transitions positives relativement longues (cf. Figure 8). Cependant, comme les signaux d'horloge sont couplés de manière capacitive au transistor 144 (148), il faut augmenter l'amplitude de ces signaux. Selon les valeurs relatives des capacités 154, 158 et 172, il faut éventuellement accroître l'amplitude du signal d'horloge jusqu'à un niveau pouvant endommager le transistor, en cas de couplage avec le drain du transistor 144. La résolution de ce problème est expliquée ci-après.
Le courant maximum disponible pour le transistor 144 (148) est proportionnel à Cdv/dt, C étant la valeur de la capacité de liaison et dv/dt le vitesse de changement du signal d'horloge. Le transistor 145 doit simplement être suffisamment large pour conduire le courant Cdv/dt afin de maintenir le noeud 188 inférieur à la tension de seuil du transistor 149 lorsque le potentiel MI est haut.
FEUILLE DE REMPLACEMENT Il existe un avantage supplémentaire dans l'utilisation d'un signal d'horloge en forme de rampe : tant que le signal d'horloge grimpe, le potentiel au niveau de l'électrode de drain du transistor 144 (148) augmente, et une partie de cet accroissement est couplée à la porte du transistor 144 (148) . Cet augmentation du potentiel de la porte tend à assouplir les restrictions nuisibles concernant les caractéristiques de charge du suiveur de source applicables aux transistors à effet de champ 144 (148). A l'inverse, si les signaux d'horloge avaient des temps de croissance rapide, un potentiel relativement important apparaîtrait instantanément au niveau de l'électrode de drain du transistor 144 (148). Si ce transistor était prévu pour être passant, la tension à l'électrode de drain diminuerait au fur et à mesure que la charge de son drain s'épuiserait, et un potentiel négatif serait couplé à la grille du transistor (via le condensateur 158) ce qui tendrait à compliquer les caractéristiques de charge du suiveur de source. De plus, une forte tension instantanée au niveau de l'électrode de drain peut provoquer une contrainte nuisible sur
1'appareil.
Que le signal d'horloge ait un temps de croissance rapide ou lent, l'électrode de drain du transistor 144 (148), préparé, lui, pour être non-passant, présentera un potentiel excessif. Pour éviter une telle situation, les transistors 146, 147, protégés par une diode sont connectés entre leur électrode de drain respective et un point de potentiel de verrouillage, par exemple 15 Volts. Ces transistors connectés à des diodes sont polarisés de manière à être passants lorsque la tension du drain correspondant dépasse la tension de polarisation plus la tension de seuil du transistor connecté à une diode, et par là même, fixe la tension du drain à un niveau sûr. Les transistors connectés à une diode n'ont virtuellement aucun effet sur la tension au niveau du drain du transistor 144 (148) qui est passant, car la charge couplée au drain à partir du signal d'horloge est déchargée du drain par le transistor passant à une vitesse presque comparable et.
FEUILLE DE REMPLA E N ainsi, la tension du drain n'atteint pas la tension αe verrouillage d'amplitude.
La Figure 9 représente plusieurs profils de signaux correspondant à un étage 140 à un seul bit avec un transistor 143 non-passant. Le noeud 196 a un certain niveau de tension pendant une période T, comme l'indique la courbe 198. Comme le noeud 196 se trouve statiquement à environ +VS, ou légèrement au-dessus, le transistor 144 deviendra passant. Il faut noter que la courbe 198 est représentative de la tension au noeud 196 aux moments où Dn est "en bas", et où le signal d'entrée de démarrage ou MI sont "en haut". De même, dans ce cas, la courbe 200 montre les petites impulsions de tension 195 au noeud 188, la courbe 202 la tension (+Vg) au noeud 190, et le profil 204 représente un signal d'horloge, qu'il s'agisse de 0An ou de oBn. Si le signal MI passe "en bas" alors que l'état des autres signaux reste le même, le noeud 188 subira une transition de tension, comme indiqué par la courbe 206, et le noeud 196 présentera la tension figurée par la courbe 208, lorsque le signal de commande 0An ou 0Bn est appliquée à l'étage compteur 140, sous la forme du signal d'horloge 204. La courbe 210 illustre la décharge du noeud 190 lorsque le noeud 188 passe au niveau haut. En pratique, des simulations informatiques ont montré que le noeud 190 ne se déchargeait pas de manière sensible avant qu'environ T/2 ne se soit écoulé (cf. Figure 9 pour le profil 210) . Cette caractéristique peut améliorer la synchronisation dans le cas de multiples étages en cascade.
Dans la Figure 9, si le signal MI est "en haut" au moment où 0An ou 0Bn se produit, le transistor 145 reste passant, et le noeud 188 ne peut élever la tension que faiblement (comme indiqué par la courbe 200) et ce, même si le transistor 144 reste conducteur. L'élévation de tension au noeud 188, à cet instant (signal 200), est insuffisant pour enclencher le transistor 149, sauf si cette augmentation dépasse la tension de seuil (V TH) ' Par conséquent, une tension impulsionnelle simple 200 au noeud 188, à cet instant, ne peut pas provoquer la décharge du noeud 190. Plusieurs de ces impulsions approchant le seuil
FEUILLE DE REMPLACEMENT peuvent cependant se cumuler et se traduire par une décharge non négligeable, sur un long intervalle de temps tel que 50 μs après la fin de l'impulsion de précharge 180. Pour éviter une décharge intempestive de ce type, il a été établi expérimentalement que l'amplitude maximum d'impulsion 195 (signal 200) doit se situer autour de 3 Volts sous le seuil de tension VTH du transistor 149.
A l'étage 140 de la Figure 7, considérons que le bit de donnée Dn est "bas" et que Dn est "haut", donc le transistor 143 est passant. La Figure 10 présente les profils de tension associés aux différents noeuds dans ce cas. La courbe 216 montre la tension au noeud 196 telle qu'elle est, que le signal MI soit "bas" ou "haut". La courbe 212 représente la très faible tension parasite au noeud 188 lorsque le signal MI est "haut". La courbe 214 montre une tension plutôt large à ce même noeud lorsque le signal MI est "bas". La courbe 218 représente la tension au noeud 190 en indiquant que le signal MO reste à +VS (tension au noeud 190), alors que la courbe 220 montre qu'une oscillation relativement importante de la tension se produit au noeud 155 ; cette tension 220 peut cependant approcher la courbe 204 en amplitude puisque l'appareil 144 est alors non-passant. Cette forte oscillation de la tension peut avoir tendance à "enclencher" 144 par l'intermédiaire d'un couplage via le condensateur 158. Pour éviter ceci, les transistors de verrouillage 146 et 147 sont prévus pour limiter l'amplitude de la courbe 220 par rapport à la courbe 204, cette limitation étant figurée par la courbe 220'. Avec un transistor de canal 143 conducteur et l'autre transistor de canal 151 non-conducteur, ou inversement, une impulsion au noeud 188 atteindra un niveau insignifiant si les transistors respectifs 144 et 148 restent hors fonction pendant l'impulsion d'horloge du canal 204 correspondante, A or 0Bn. En considérant que c'est le cas, les transistors 143 et 151 doivent être prévus suffisamment larges, du point de vue du dispositif, pour conserver la tension au noeud correspondant (196 ou 222) à un niveau inférieur à une tension de seuil de transistor au-dessus de la tension apparaissant 4au- noeud 188, pendant la durée de l'impulsion 204, qu'il s'agisse de 0An ou de oBn. En pratique, si la période T (Figure 9 ou 10) est égale à 0,7 μs, il suffit que les transistors 143 et 151 aient chacun une largeur de canal w égale à 15 microns, si l'on considère que les transistors 144 et 148 ont chacun une largeur de canal w de 200 microns. Par conséquent, de cette manière, les petits appareils de commutation de données permettent de commander des appareils de commutation très larges. Cette caractéristique est considérée comme unique et propre aux étages 140 des circuits amorcés à noeud préchargé décrits ici.
FEUILLE DE REMPLACEMENT

Claims

REVEND ΛICATIONS
1. Circuit logique caractérisé en ce que :
- une source de tension d'alimentation ; - une source d'un premier et d'un deuxième signal de contrôle ;
- une source d'un troisième signal de contrôle, ce dernier ayant un front avant relativement long et un front arrière relativement court ; - un condensateur ;
- un premier et un second transistor ayant chacun une première et une seconde électrode ainsi qu'une liaison conductrice principale entre les deux, et ayant chacun une électrode de contrôle, la première électrode du premier transistor étant reliée à la seconde électrode du second transistor, la première électrode de ce second transistor étant reliée à ladite source de tension d'alimentation, et ledit condensateur étant connecté entre la seconde électrode du premier transistor et ladite source d'un troisième signal de contrôle ;
- des moyens permettant d'appliquer lesdits premier et deuxième signaux de contrôle aux électrodes de contrôle respectives des premier et deuxième transistors ;
- des moyens de conduction sélective, connectés à la seconde électrode du premier transistor, permettant d'éviter que les tensions au niveau de cette seconde électrode ne dépassent une amplitude prédéterminée.
2. Circuit logique selon la revendication 1, caractérisé en ce que les moyens permettant l'application des premiers signaux de contrôle à l'électrode de contrôle du premier transistor révèlent une forte impédance au niveau de cette électrode, au moment où un signal de contrôle est envoyé pour préparer l'activation du premier transistor.
3. Circuit logique selon la revendication 2, caractérisé en ce qu'il comprend en outre un autre
FEUILLE DE REMPLACEMENT condensateur relié entre la première électrode et l'électrode de contrôle du premier transistor.
4. Circuit logique selon la revendication 1, caractérisé en ce qu'il comprend en outre :
- un troisième transistor identique au premier transistor ;
- un second moyen de conduction sélective identique aux moyens de conduction sélective précédemment cités ; - un second condensateur ;
- une source pour un quatrième signal de contrôle, ce dernier signal ayant un front avant relativement long et un front arrière relativement court, et ayant une phase différente de celle dudit troisième signal de contrôle, ce quatrième signal étant connecté à la seconde électrode du troisième transistor via le second condensateur et la première électrode du troisième transistor étant reliée à la seconde électrode du deuxième transistor ;
- des moyens pour relier les moyens de conduction sélective à la seconde électrode du troisième transistor afin d'empêcher que les tensions au niveau de la seconde électrode de ce troisième transistor ne dépassent une amplitude prédéterminée.
5. Circuit logique selon la revendication 4, caractérisé en ce qu'il comprend également :
- un quatrième transistor ayant une première et une seconde électrode ainsi qu'un liaison conductrice principale entre les deux, et ayant une électrode de contrôle, cette dernière électrode étant connectée à la première électrode des premier et troisième transistors, et la première électrode du quatrième transistor étant reliée à la tension d'alimentation ;
- des moyens de charge couplés à la seconde électrode du quatrième transistor.
6. Moyens logiques caractérisés en ce que :
- les sources respectives des premier et second signaux à deux niveaux ;
FEUILLE DE REMPLACEMENT - au moins un transistor ayant un liaison conductrice principale reliant la première et la seconde électrode, et ayant une électrode de contrôle ;
- un condensateur pour coupler le premier signal à deux niveaux à la première électrode ;
- des moyens pour coupler le second signal à deux niveau, à l'électrode de contrôle ;
- des moyens de liaison à la première électrode afin d'éviter que les tensions au niveau de cette première électrode ne dépassent une tension prédéterminée ;
- un noeud de sortie relié à la seconde électrode.
7. Moyens logiques selon la revendication 6, caractérisés en ce qu'ils comprennent au moins un autre condensateur connecté entre la première ou la seconde électrode et l'électrode de contrôle, afin d'appliquer une tension renforcée à partir de la première ou de la seconde électrode et de l'électrode de contrôle.
8. Moyens logiques selon la revendication 6 caractérisés en ce que les moyens de liaison entre le second signal à deux niveaux et l'électrode de contrôle comprennent :
- un autre transistor ayant un liaison conductrice principale reliée entre l'électrode de contrôle et une source de tension d'alimentation, et ayant une électrode de contrôle connectée à ladite source du second signal à deux niveaux ;
- des moyens permettant de charger sélectivement l'électrode de contrôle d'au moins un transistor, à une tension prédéterminée différente de la tension 'alimentation.
9. Dispositif logique caractérisé en ce qu'il comprend :
- des sources des premier et second potentiels ;
- des sources respectives des premier, second et troisième signaux à deux niveaux, ce troisième signal ayant une front avant relativement long par rapport au front
FEUILLE DE REMPLA arrière, et une amplitude suffisante pour activer un transistor auquel il s'appliquerait ;
- un noeud de sortie ;
- un premier, un second et un troisième transistor Ξ ayant chacun une électrode de contrôle ainsi qu'une première et une seconde électrode, les premières électrodes des premier et second transistors étant interconnectées, la seconde électrode du second transistor et la première électrode du troisième transistor étant connectées au noeud 0 de sortie, la seconde électrode du troisième transistor étant reliée à la source du premier potentiel et la seconde électrode du premier transistor étant reliée à la source du second potentiel ;
- des moyens pour coupler les sources des premier et Ξ second signaux à deux niveaux aux électrodes de contrôle respectives des second et troisième transistors ;
- des moyens reliées à l'électrode de contrôle du premier transistor pour préparer le premier transistor afin d'empêcher que les tensions au niveau de la première 0 électrode ne dépassent une tension prédéterminée inférieure à ladite amplitude du troisième signal ;
- un condensateur connecté entre la source du troisième signal à deux niveaux et la première électrode des premier et second transistors.
FEUILLE DE REMPLACEMENT
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