DE69631351T2 - ASIC bus structure based on multiplexers - Google Patents

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DE69631351T2 DE69631351T DE69631351T DE69631351T2 DE 69631351 T2 DE69631351 T2 DE 69631351T2 DE 69631351 T DE69631351 T DE 69631351T DE 69631351 T DE69631351 T DE 69631351T DE 69631351 T2 DE69631351 T2 DE 69631351T2
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    • GPHYSICS
    • G06COMPUTING; CALCULATING; COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38Information transfer, e.g. on bus
    • G06F13/40Bus structure
    • G06F13/4004Coupling between buses
    • G06F13/4022Coupling between buses using switching circuits, e.g. switching matrix, connection or expansion network
    • GPHYSICS
    • G06COMPUTING; CALCULATING; COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14Handling requests for interconnection or transfer

Description

  • Die Erfindung betrifft ein System und ein Verfahren zum Koppeln von Daten zwischen M Knoten gemäß dem Oberbegriff des Anspruchs 1 bzw. 6 und somit Buskonstruktionen, die digitale Signale in einer integrierten Schaltung koppeln, und genauer eine Buskonstruktion, die eine Beschädigung durch konkurrierende Signale, metallische Bus-Leiterbahnen, die hohe Ströme verkraften, und Testschwierigkeiten, die mit Tristate-Puffermodulen des Standes der Technik auftreten, vermeidet.The The invention relates to a system and a method for coupling Data between M nodes according to the generic term of claim 1 and 6 and thus bus constructions, the digital Coupling signals in an integrated circuit, and more precisely a bus construction, the damage by competing signals, metallic bus traces that high currents cope with, and test problems with Tristate buffer modules state of the art avoids.
  • Bei der Fertigung großer anwendungsspezifischer integrierter Schaltungen ("ASICs") ist es die übliche Praxis, die ASIC als eine Reihe von Teilabschnitten zu entwerfen, deren Knoten mit breiten Bussen verbunden sind. Falls die Verbindung z. B. 16 Bits erfordert, kann der integrierte Schaltungschip ("IC"-Chip) sechzehn 1-Bit-breite Busse mit Freigabe- oder Arbitrierungssignalen enthalten, die die Quelle des mit dem Ein-Bit-Bus gekoppelten Bits bestimmen. Die Busse sind metallische Leiterbahnen mit niedrigem spezifischem Widerstand, die so bemessen sind, dass sie den Stromfluß aufnehmen können, der bei den über den Bus übertragenen Signalen auftritt.at manufacturing large application specific integrated circuits ("ASICs"), it is common practice to design the ASIC as a series of sections, the Nodes are connected with wide buses. If the connection z. B. requires 16 bits, the integrated circuit chip ("IC" chip) can accommodate sixteen 1-bit buses with enable or arbitration signals that contain the source of the bit coupled to the one-bit bus. The buses are metallic conductor tracks with low specific resistance, which are dimensioned so that they can take up the current flow, the with the over transferred the bus Signals occurs.
  • 1 zeigt eine Konfiguration des Standes der Technik, in der die Daten auf einem integrierten Schaltungschip 4, der Tristate-Puffermodule 6-0, 6-1, 6-2, 6-3 verwendet (obgleich stattdessen mehr oder weniger als vier Puffermodule verwendet werden können), zu oder von einem Ein-Bit-Bus 2 gekoppelt sind. Jedes Puffermodul definiert einen Eingangs/Ausgangs-Knoten ("E/A"), der durch Aktivierung eines geeigneten Freigabe-Arbitrierungs-Auswahlsignals mit einem oder mit mehreren Unterabschnitten oder Schaltungen auf dem IC-Chip 4 gekoppelt werden kann. 1 shows a configuration of the prior art, in which the data on an integrated circuit chip 4 , the Tristate buffer modules 6-0 . 6-1 . 6-2 . 6-3 used (although more or fewer than four buffer modules can be used instead) to or from a one-bit bus 2 are coupled. are coupled. Each buffer module defines an input / output node ("I / O"), which is activated by activating an appropriate enable arbitration select signal with one or more subsections or circuits on the IC chip Each buffer module defines an input / output node ("I / O"), which is activated by activating an appropriate enable arbitration select signal with one or more subsections or circuits on the IC chip 4 4th can be coupled. can be coupled.
  • Jedes Puffermodul besitzt einen Eingangsport, einen Freigabe- oder Arbitrierungsport und einen Ausgangsport. Beispielsweise besitzt der Puffer 6-0 einen Eingangsport, der in der Weise gekoppelt ist, dass er ein E/A-Signal Dout0 von anderswo auf dem IC-Chip 4 empfängt. Der Puffer 6-0 Jedes Puffermodul besitzt einen Eingangsport, einen Freigabe- oder Arbitrierungsport und einen Ausgangsport. Beispielsweise besitzt der Puffer 6-0 einen Eingangsport, der in der Weise gekoppelt ist, dass er ein E/A-Signal Dout0 von anderswo auf dem IC-Chip 4 empfängt. Der Puffer 6-0 Jedes Puffermodul besitzt einen Eingangsport, einen Freigabe- oder Arbitrierungsport und einen Ausgangsport. Beispielsweise besitzt der Puffer 6-0 einen Eingangsport, der in der Weise gekoppelt ist, dass er ein E/A-Signal Dout0 von anderswo auf dem IC-Chip 4 empfängt. Der Puffer 6-0 Jedes Puffermodul besitzt einen Eingangsport, einen Freigabe- oder Arbitrierungsport und einen Ausgangsport. Beispielsweise besitzt der Puffer 6-0 einen Eingangsport, der in der Weise gekoppelt ist, dass er ein E/A-Signal Dout0 von anderswo auf dem IC-Chip 4 empfängt. Der Puffer 6-0 Jedes Puffermodul besitzt einen Eingangsport, einen Freigabe- oder Arbitrierungsport und einen Ausgangsport. Beispielsweise besitzt der Puffer 6-0 einen Eingangsport, der in der Weise gekoppelt ist, dass er ein E/A-Signal Dout0 von anderswo auf dem IC-Chip 4 empfängt. Der Puffer 6-0 Jedes Puffermodul besitzt einen Eingangsport, einen Freigabe- oder Arbitrierungsport und einen Ausgangsport. Beispielsweise besitzt der Puffer 6-0 einen Eingangsport, der in der Weise gekoppelt ist, dass er ein E/A-Signal Dout0 von anderswo auf dem IC-Chip 4 empfängt. Der Puffer 6-0 besitzt einen Freigabeport, der so gekoppelt ist, dass er ein Freigabe- oder Arbitrierungsausgangssignal ARB-0 empfängt, und außerdem einen Ausgangsport, der so gekoppelt ist, dass er ein Signal Din0 liefert. has an enable port coupled to receive an enable or arbitration output signal ARB-0 and an output port coupled to provide a signal Din0. Nach Art üblicher Tristate-Puffer wiederholt das Signal Din0 das Signal Dout0 nur dann, wenn ARB-0 in einem Freigabezustand ist. In the manner of conventional tristate buffers, the signal Din0 only repeats the signal Dout0 when ARB-0 is in an enable state. Auf diese Weise kann die Unterabschnittsschaltung, die Dout0 erzeugt, ein Bit dieses Signals über den Bus In this way the subsection circuit that generates Dout0 can send one bit of this signal over the bus 2 2 an eine andere Unterabschnittsschaltung übermitteln, die ebenfalls mit dem Bus to another subsection circuit that is also on the bus 2 2 gekoppelt werden kann. can be coupled. Each buffer module has an input port, an enable or arbitration port and an output port. For example, the buffer has Each buffer module has an input port, an enable or arbitration port and an output port. For example, the buffer has 6-0 6-0 an input port coupled to have an I / O signal Dout0 from elsewhere on the IC chip an input port coupled to have an I / O signal Dout0 from elsewhere on the IC chip 4 4th receives. receives. The buffer The buffer 6-0 6-0 has an enable port that is coupled to receive an enable or arbitration output signal ARB-0 and also an output port that is coupled to provide a Din0 signal. has an enable port that is coupled to receive an enable or arbitration output signal ARB-0 and also an output port that is coupled to provide a Din0 signal. In the manner of conventional tristate buffers, the Din0 signal only repeats the Dout0 signal when ARB-0 is in an enable state. In the manner of conventional tristate buffers, the Din0 signal only repeats the Dout0 signal when ARB-0 is in an enable state. In this way, the subsection circuit that Dout0 generates can have one bit of this signal on the bus In this way, the subsection circuit that Dout0 generates can have one bit of this signal on the bus 2 2 to another subsection circuit that is also on the bus to another subsection circuit that is also on the bus 2 2 can be coupled. can be coupled.
  • Falls das E/A-Signal Dout0 mit dem Bus 2 gekoppelt werden soll, ist ARB-0 in einem Freigabezustand, der ermöglicht, dass der Puffer 6-0 eine Wiederholung des Signals Dout0 ausgibt. Demgegenüber sind die Freigabesignale ARB-1, ARB-2, ARB-3 jeweils in einem Sperrzustand, der verhindert, dass die jeweiligen Puffer 6-1 , 6-2 , 6-3 ein Signal an den Bus 2 Falls das E/A-Signal Dout0 mit dem Bus 2 gekoppelt werden soll, ist ARB-0 in einem Freigabezustand, der ermöglicht, dass der Puffer 6-0 eine Wiederholung des Signals Dout0 ausgibt. Demgegenüber sind die Freigabesignale ARB-1, ARB-2, ARB-3 jeweils in einem Sperrzustand, der verhindert, dass die jeweiligen Puffer 6-1 , 6-2 , 6-3 ein Signal an den Bus 2 Falls das E/A-Signal Dout0 mit dem Bus 2 gekoppelt werden soll, ist ARB-0 in einem Freigabezustand, der ermöglicht, dass der Puffer 6-0 eine Wiederholung des Signals Dout0 ausgibt. Demgegenüber sind die Freigabesignale ARB-1, ARB-2, ARB-3 jeweils in einem Sperrzustand, der verhindert, dass die jeweiligen Puffer 6-1 , 6-2 , 6-3 ein Signal an den Bus 2 Falls das E/A-Signal Dout0 mit dem Bus 2 gekoppelt werden soll, ist ARB-0 in einem Freigabezustand, der ermöglicht, dass der Puffer 6-0 eine Wiederholung des Signals Dout0 ausgibt. Demgegenüber sind die Freigabesignale ARB-1, ARB-2, ARB-3 jeweils in einem Sperrzustand, der verhindert, dass die jeweiligen Puffer 6-1 , 6-2 , 6-3 ein Signal an den Bus 2 Falls das E/A-Signal Dout0 mit dem Bus 2 gekoppelt werden soll, ist ARB-0 in einem Freigabezustand, der ermöglicht, dass der Puffer 6-0 eine Wiederholung des Signals Dout0 ausgibt. Demgegenüber sind die Freigabesignale ARB-1, ARB-2, ARB-3 jeweils in einem Sperrzustand, der verhindert, dass die jeweiligen Puffer 6-1 , 6-2 , 6-3 ein Signal an den Bus 2 Falls das E/A-Signal Dout0 mit dem Bus 2 gekoppelt werden soll, ist ARB-0 in einem Freigabezustand, der ermöglicht, dass der Puffer 6-0 eine Wiederholung des Signals Dout0 ausgibt. Demgegenüber sind die Freigabesignale ARB-1, ARB-2, ARB-3 jeweils in einem Sperrzustand, der verhindert, dass die jeweiligen Puffer 6-1 , 6-2 , 6-3 ein Signal an den Bus 2 Falls das E/A-Signal Dout0 mit dem Bus 2 gekoppelt werden soll, ist ARB-0 in einem Freigabezustand, der ermöglicht, dass der Puffer 6-0 eine Wiederholung des Signals Dout0 ausgibt. Demgegenüber sind die Freigabesignale ARB-1, ARB-2, ARB-3 jeweils in einem Sperrzustand, der verhindert, dass die jeweiligen Puffer 6-1 , 6-2 , 6-3 ein Signal an den Bus 2 Falls das E/A-Signal Dout0 mit dem Bus 2 gekoppelt werden soll, ist ARB-0 in einem Freigabezustand, der ermöglicht, dass der Puffer 6-0 eine Wiederholung des Signals Dout0 ausgibt. Demgegenüber sind die Freigabesignale ARB-1, ARB-2, ARB-3 jeweils in einem Sperrzustand, der verhindert, dass die jeweiligen Puffer 6-1 , 6-2 , 6-3 ein Signal an den Bus 2 Falls das E/A-Signal Dout0 mit dem Bus 2 gekoppelt werden soll, ist ARB-0 in einem Freigabezustand, der ermöglicht, dass der Puffer 6-0 eine Wiederholung des Signals Dout0 ausgibt. Demgegenüber sind die Freigabesignale ARB-1, ARB-2, ARB-3 jeweils in einem Sperrzustand, der verhindert, dass die jeweiligen Puffer 6-1 , 6-2 , 6-3 ein Signal an den Bus 2 Falls das E/A-Signal Dout0 mit dem Bus 2 gekoppelt werden soll, ist ARB-0 in einem Freigabezustand, der ermöglicht, dass der Puffer 6-0 eine Wiederholung des Signals Dout0 ausgibt. Demgegenüber sind die Freigabesignale ARB-1, ARB-2, ARB-3 jeweils in einem Sperrzustand, der verhindert, dass die jeweiligen Puffer 6-1 , 6-2 , 6-3 ein Signal an den Bus 2 Falls das E/A-Signal Dout0 mit dem Bus 2 gekoppelt werden soll, ist ARB-0 in einem Freigabezustand, der ermöglicht, dass der Puffer 6-0 eine Wiederholung des Signals Dout0 ausgibt. Demgegenüber sind die Freigabesignale ARB-1, ARB-2, ARB-3 jeweils in einem Sperrzustand, der verhindert, dass die jeweiligen Puffer 6-1 , 6-2 , 6-3 ein Signal an den Bus 2 Falls das E/A-Signal Dout0 mit dem Bus 2 gekoppelt werden soll, ist ARB-0 in einem Freigabezustand, der ermöglicht, dass der Puffer 6-0 eine Wiederholung des Signals Dout0 ausgibt. Demgegenüber sind die Freigabesignale ARB-1, ARB-2, ARB-3 jeweils in einem Sperrzustand, der verhindert, dass die jeweiligen Puffer 6-1 , 6-2 , 6-3 ein Signal an den Bus 2 ausgeben. output. Es soll jederzeit nur ein Signal ARB in dem Freigabezustand sein, dh, es wird jederzeit nur ein Tristate-Puffermodul ausgewählt, um die Signale Dout mit dem Bus Only one signal ARB should be in the release state at any time, ie only one tristate buffer module is selected at any time in order to connect the signals Dout to the bus 2 2 zu koppeln. to pair. If the I / O signal Dout0 with the bus If the I / O signal Dout0 with the bus 2 2 To be coupled, ARB-0 is in an enable state that allows the buffer To be coupled, ARB-0 is in an enable state that allows the buffer 6-0 6-0 outputs a repetition of the signal Dout0. outputs a repetition of the signal Dout0. In contrast, the enable signals ARB-1, ARB-2, ARB-3 are each in a blocking state, which prevents the respective buffers In contrast, the enable signals ARB-1, ARB-2, ARB-3 are each in a blocking state, which prevents the respective buffers 6-1 6-1 . . 6-2 6-2 . . 6-3 6-3 a signal to the bus a signal to the bus 2 2 output. output. Only one signal ARB should be in the release state at all times, ie only one tristate buffer module is selected at any time in order to transmit the signals Dout to the bus Only one signal ARB should be in the release state at all times, ie only one tristate buffer module is selected at any time in order to transmit the signals Dout to the bus 2 2 to couple. to couple.
  • Die Puffermodule dienen auf die beschriebene Weise als Mechanismen, die die Signale zwischen dem Puffer-E/A-Knoten und dem Bus 2 Die Puffermodule dienen auf die beschriebene Weise als Mechanismen, die die Signale zwischen dem Puffer-E/A-Knoten und dem Bus 2 koppeln, wobei die Kopplung durch die Freigabesignale ARB bestimmt ist. couple, the coupling being determined by the release signals ARB. In the manner described, the buffer modules serve as mechanisms that control the signals between the buffer I / O node and the bus In the manner described, the buffer modules serve as mechanisms that control the signals between the buffer I / O node and the bus 2 2 couple, the coupling being determined by the enable signals ARB. couple, the coupling being determined by the enable signals ARB.
  • Selbstverständlich gibt es N Busse 2 und N Gruppen von Puffern 6 , wobei jeder Puffer einen Eingangsport, einen Arbitrierungsport und einen Ausgangsport besitzt, falls der Bus N Bits breit ist. Unter Verwendung von 1 als Beispiel wiederholt eine IC, die einen 16 Bits breiten Bus erfordert, die Konstruktion aus 1 sechzehn Mal. Es gäbe sechzehn Buskonstruktionen 2 und 64 (z. B. 16 × 4) Puffermodule 6 Selbstverständlich gibt es N Busse 2 und N Gruppen von Puffern 6 , wobei jeder Puffer einen Eingangsport, einen Arbitrierungsport und einen Ausgangsport besitzt, falls der Bus N Bits breit ist. Unter Verwendung von 1 als Beispiel wiederholt eine IC, die einen 16 Bits breiten Bus erfordert, die Konstruktion aus 1 sechzehn Mal. Es gäbe sechzehn Buskonstruktionen 2 und 64 (z. B. 16 × 4) Puffermodule 6 Selbstverständlich gibt es N Busse 2 und N Gruppen von Puffern 6 , wobei jeder Puffer einen Eingangsport, einen Arbitrierungsport und einen Ausgangsport besitzt, falls der Bus N Bits breit ist. Unter Verwendung von 1 als Beispiel wiederholt eine IC, die einen 16 Bits breiten Bus erfordert, die Konstruktion aus 1 sechzehn Mal. Es gäbe sechzehn Buskonstruktionen 2 und 64 (z. B. 16 × 4) Puffermodule 6 Selbstverständlich gibt es N Busse 2 und N Gruppen von Puffern 6 , wobei jeder Puffer einen Eingangsport, einen Arbitrierungsport und einen Ausgangsport besitzt, falls der Bus N Bits breit ist. Unter Verwendung von 1 als Beispiel wiederholt eine IC, die einen 16 Bits breiten Bus erfordert, die Konstruktion aus 1 sechzehn Mal. Es gäbe sechzehn Buskonstruktionen 2 und 64 (z. B. 16 × 4) Puffermodule 6 Selbstverständlich gibt es N Busse 2 und N Gruppen von Puffern 6 , wobei jeder Puffer einen Eingangsport, einen Arbitrierungsport und einen Ausgangsport besitzt, falls der Bus N Bits breit ist. Unter Verwendung von 1 als Beispiel wiederholt eine IC, die einen 16 Bits breiten Bus erfordert, die Konstruktion aus 1 sechzehn Mal. Es gäbe sechzehn Buskonstruktionen 2 und 64 (z. B. 16 × 4) Puffermodule 6 Selbstverständlich gibt es N Busse 2 und N Gruppen von Puffern 6 , wobei jeder Puffer einen Eingangsport, einen Arbitrierungsport und einen Ausgangsport besitzt, falls der Bus N Bits breit ist. Unter Verwendung von 1 als Beispiel wiederholt eine IC, die einen 16 Bits breiten Bus erfordert, die Konstruktion aus 1 sechzehn Mal. Es gäbe sechzehn Buskonstruktionen 2 und 64 (z. B. 16 × 4) Puffermodule 6 Selbstverständlich gibt es N Busse 2 und N Gruppen von Puffern 6 , wobei jeder Puffer einen Eingangsport, einen Arbitrierungsport und einen Ausgangsport besitzt, falls der Bus N Bits breit ist. Unter Verwendung von 1 als Beispiel wiederholt eine IC, die einen 16 Bits breiten Bus erfordert, die Konstruktion aus 1 sechzehn Mal. Es gäbe sechzehn Buskonstruktionen 2 und 64 (z. B. 16 × 4) Puffermodule 6 Selbstverständlich gibt es N Busse 2 und N Gruppen von Puffern 6 , wobei jeder Puffer einen Eingangsport, einen Arbitrierungsport und einen Ausgangsport besitzt, falls der Bus N Bits breit ist. Unter Verwendung von 1 als Beispiel wiederholt eine IC, die einen 16 Bits breiten Bus erfordert, die Konstruktion aus 1 sechzehn Mal. Es gäbe sechzehn Buskonstruktionen 2 und 64 (z. B. 16 × 4) Puffermodule 6 Selbstverständlich gibt es N Busse 2 und N Gruppen von Puffern 6 , wobei jeder Puffer einen Eingangsport, einen Arbitrierungsport und einen Ausgangsport besitzt, falls der Bus N Bits breit ist. Unter Verwendung von 1 als Beispiel wiederholt eine IC, die einen 16 Bits breiten Bus erfordert, die Konstruktion aus 1 sechzehn Mal. Es gäbe sechzehn Buskonstruktionen 2 und 64 (z. B. 16 × 4) Puffermodule 6 Selbstverständlich gibt es N Busse 2 und N Gruppen von Puffern 6 , wobei jeder Puffer einen Eingangsport, einen Arbitrierungsport und einen Ausgangsport besitzt, falls der Bus N Bits breit ist. Unter Verwendung von 1 als Beispiel wiederholt eine IC, die einen 16 Bits breiten Bus erfordert, die Konstruktion aus 1 sechzehn Mal. Es gäbe sechzehn Buskonstruktionen 2 und 64 (z. B. 16 × 4) Puffermodule 6 Selbstverständlich gibt es N Busse 2 und N Gruppen von Puffern 6 , wobei jeder Puffer einen Eingangsport, einen Arbitrierungsport und einen Ausgangsport besitzt, falls der Bus N Bits breit ist. Unter Verwendung von 1 als Beispiel wiederholt eine IC, die einen 16 Bits breiten Bus erfordert, die Konstruktion aus 1 sechzehn Mal. Es gäbe sechzehn Buskonstruktionen 2 und 64 (z. B. 16 × 4) Puffermodule 6 Selbstverständlich gibt es N Busse 2 und N Gruppen von Puffern 6 , wobei jeder Puffer einen Eingangsport, einen Arbitrierungsport und einen Ausgangsport besitzt, falls der Bus N Bits breit ist. Unter Verwendung von 1 als Beispiel wiederholt eine IC, die einen 16 Bits breiten Bus erfordert, die Konstruktion aus 1 sechzehn Mal. Es gäbe sechzehn Buskonstruktionen 2 und 64 (z. B. 16 × 4) Puffermodule 6 Selbstverständlich gibt es N Busse 2 und N Gruppen von Puffern 6 , wobei jeder Puffer einen Eingangsport, einen Arbitrierungsport und einen Ausgangsport besitzt, falls der Bus N Bits breit ist. Unter Verwendung von 1 als Beispiel wiederholt eine IC, die einen 16 Bits breiten Bus erfordert, die Konstruktion aus 1 sechzehn Mal. Es gäbe sechzehn Buskonstruktionen 2 und 64 (z. B. 16 × 4) Puffermodule 6 Selbstverständlich gibt es N Busse 2 und N Gruppen von Puffern 6 , wobei jeder Puffer einen Eingangsport, einen Arbitrierungsport und einen Ausgangsport besitzt, falls der Bus N Bits breit ist. Unter Verwendung von 1 als Beispiel wiederholt eine IC, die einen 16 Bits breiten Bus erfordert, die Konstruktion aus 1 sechzehn Mal. Es gäbe sechzehn Buskonstruktionen 2 und 64 (z. B. 16 × 4) Puffermodule 6 , wobei für jede Bitposition in dem Bus eine solche Konstruktion vorhanden ist. where there is such a construction for each bit position in the bus. Allerdings wäre jede Gruppe von sechzehn Puffermodulen mit dem gleichen ARB-Signal gekoppelt, wobei die vier ARB-Signale somit jeweils mit Blöcken von sechzehn Puffermodulen gekoppelt sind. However, each group of sixteen buffer modules would be coupled to the same ARB signal, the four ARB signals thus each being coupled to blocks of sixteen buffer modules. Of course there are N buses Of course there are N buses 2 2 and N groups of buffers and N groups of buffers 6 6th where each buffer has an input port, an arbitration port and an output port if the bus is N bits wide. where each buffer has an input port, an arbitration port and an output port if the bus is N bits wide. Under the use of Under the use of 1 1 as an example, an IC that requires a 16 bit wide bus repeats the construction as an example, an IC that requires a 16 bit wide bus repeats the construction 1 1 sixteen times. sixteen times. There were sixteen bus designs There were sixteen bus designs 2 2 and other 64 64 (eg 16 × 4) buffer modules (eg 16 × 4) buffer modules 6 6th with such a construction for each bit position on the bus. with such a construction for each bit position on the bus. However, each group of sixteen buffer modules would be coupled to the same ARB signal, the four ARB signals thus being coupled to blocks of sixteen buffer modules. However, each group of sixteen buffer modules would be coupled to the same ARB signal, the four ARB signals thus being coupled to blocks of sixteen buffer modules.
  • 2A zeigt eine typische Implementierung eines Tristate-Puffers, z. Figure 3 shows a typical implementation of a tri-state buffer, e.g. B. des Puffers B. the buffer 6-0 6-0 , der typischerweise von einer oberen Spannungsversorgung Vdd und von einer unteren Spannungsversorgung Vss, die häufig die Masse ist, arbeitet. which typically operates from an upper voltage supply Vdd and from a lower voltage supply Vss which is often ground. An seinem Eingangsport empfängt der Puffer The buffer receives at its input port 6-0 6-0 Dout0, während an seinem Ausgangsport das Ausgangssignal Din0 vorhanden ist, das das Freigabesignal ARB-0 liefert (das z. B. eine digitale "1" ist). Dout0, while at its output port the output signal Din0 is present, which supplies the enable signal ARB-0 (which is a digital "1", for example). Je nach Schaltungskonstruktion kann Din0 Dout0 wiederholen oder eine invertierte Version von Dout0 sein, wobei der Puffer Depending on the circuit design, Din0 can repeat Dout0 or be an inverted version of Dout0, with the buffer 6-0 6-0 freigeben kann, wenn ARB-0 eine digitale "0" ist. can release when ARB-0 is a digital "0". 2A 2A shows a typical implementation of a tristate buffer, eg B. the buffer shows a typical implementation of a tristate buffer, eg B. the buffer 6-0 6-0 , which typically works from an upper voltage supply Vdd and from a lower voltage supply Vss, which is often the ground. , which typically works from an upper voltage supply Vdd and from a lower voltage supply Vss, which is often the ground. The buffer receives at its input port The buffer receives at its input port 6-0 6-0 Dout0, while at its output port there is the output signal Din0 which provides the enable signal ARB-0 (eg which is a digital "1"). Dout0, while at its output port there is the output signal Din0 which provides the enable signal ARB-0 (eg which is a digital "1"). Depending on the circuit design, Din0 can repeat Dout0 or be an inverted version of Dout0, using the buffer Depending on the circuit design, Din0 can repeat Dout0 or be an inverted version of Dout0, using the buffer 6-0 6-0 enable if ARB-0 is a digital "0". enable if ARB-0 is a digital "0".
  • Der Ausgang des Puffers 6-0 ist mit einer Lastimpedanz Z L gekoppelt gezeigt, die allgemein durch einen Widerstand R L dargestellt werden kann, der mit einer effektiven kapazitiven Last C L nebengeschlossen ist. Die Lastimpedanz Z L repräsentiert die Last, die der Pufferausgang sieht. Wie später beschrieben wird, enthält Z L Lastbeiträge von dem Bus, von den drei anderen Puffermodulen und von dem Port Din0 des Puffers 6-0 selbst. The exit of the buffer 6-0 Der Ausgang des Puffers 6-0 ist mit einer Lastimpedanz Z L gekoppelt gezeigt, die allgemein durch einen Widerstand R L dargestellt werden kann, der mit einer effektiven kapazitiven Last C L nebengeschlossen ist. Die Lastimpedanz Z L repräsentiert die Last, die der Pufferausgang sieht. Wie später beschrieben wird, enthält Z L Lastbeiträge von dem Bus, von den drei anderen Puffermodulen und von dem Port Din0 des Puffers 6-0 selbst. The exit of the buffer 6-0 Der Ausgang des Puffers 6-0 ist mit einer Lastimpedanz Z L gekoppelt gezeigt, die allgemein durch einen Widerstand R L dargestellt werden kann, der mit einer effektiven kapazitiven Last C L nebengeschlossen ist. Die Lastimpedanz Z L repräsentiert die Last, die der Pufferausgang sieht. Wie später beschrieben wird, enthält Z L Lastbeiträge von dem Bus, von den drei anderen Puffermodulen und von dem Port Din0 des Puffers 6-0 selbst. The exit of the buffer 6-0 Der Ausgang des Puffers 6-0 ist mit einer Lastimpedanz Z L gekoppelt gezeigt, die allgemein durch einen Widerstand R L dargestellt werden kann, der mit einer effektiven kapazitiven Last C L nebengeschlossen ist. Die Lastimpedanz Z L repräsentiert die Last, die der Pufferausgang sieht. Wie später beschrieben wird, enthält Z L Lastbeiträge von dem Bus, von den drei anderen Puffermodulen und von dem Port Din0 des Puffers 6-0 selbst. The exit of the buffer 6-0 Der Ausgang des Puffers 6-0 ist mit einer Lastimpedanz Z L gekoppelt gezeigt, die allgemein durch einen Widerstand R L dargestellt werden kann, der mit einer effektiven kapazitiven Last C L nebengeschlossen ist. Die Lastimpedanz Z L repräsentiert die Last, die der Pufferausgang sieht. Wie später beschrieben wird, enthält Z L Lastbeiträge von dem Bus, von den drei anderen Puffermodulen und von dem Port Din0 des Puffers 6-0 selbst. The exit of the buffer 6-0 Der Ausgang des Puffers 6-0 ist mit einer Lastimpedanz Z L gekoppelt gezeigt, die allgemein durch einen Widerstand R L dargestellt werden kann, der mit einer effektiven kapazitiven Last C L nebengeschlossen ist. Die Lastimpedanz Z L repräsentiert die Last, die der Pufferausgang sieht. Wie später beschrieben wird, enthält Z L Lastbeiträge von dem Bus, von den drei anderen Puffermodulen und von dem Port Din0 des Puffers 6-0 selbst. The exit of the buffer 6-0 is shown coupled to a load impedance Z L , which can generally be represented by a resistor R L which is shunted with an effective capacitive load C L. The load impedance Z L represents the load that the buffer output sees. is shown coupled to a load impedance Z L , which can generally be represented by a resistor R L which is shunted with an effective capacitive load C L. The load impedance Z L represents the load that the buffer output sees. As will be described later, Z L contains load contributions from the bus, from the three other buffer modules and from the Din0 port of the buffer As will be described later, Z L contains load contributions from the bus, from the three other buffer modules and from the Din0 port of the buffer 6-0 6-0 self. self.
  • Wie in 2A gezeigt ist, kann der Puffer 6 mit Bipolartransistoren, mit Komplementär-Metall-auf-Halbleiter-Transistoren ("CMOS"-Transistoren) oder mit einer Kombination von jedem ("BiCMOS") implementiert sein. Typischerweise enthält der Puffer 6 Wie in 2A gezeigt ist, kann der Puffer 6 mit Bipolartransistoren, mit Komplementär-Metall-auf-Halbleiter-Transistoren ("CMOS"-Transistoren) oder mit einer Kombination von jedem ("BiCMOS") implementiert sein. Typischerweise enthält der Puffer 6 Wie in 2A gezeigt ist, kann der Puffer 6 mit Bipolartransistoren, mit Komplementär-Metall-auf-Halbleiter-Transistoren ("CMOS"-Transistoren) oder mit einer Kombination von jedem ("BiCMOS") implementiert sein. Typischerweise enthält der Puffer 6 Wie in 2A gezeigt ist, kann der Puffer 6 mit Bipolartransistoren, mit Komplementär-Metall-auf-Halbleiter-Transistoren ("CMOS"-Transistoren) oder mit einer Kombination von jedem ("BiCMOS") implementiert sein. Typischerweise enthält der Puffer 6 Wie in 2A gezeigt ist, kann der Puffer 6 mit Bipolartransistoren, mit Komplementär-Metall-auf-Halbleiter-Transistoren ("CMOS"-Transistoren) oder mit einer Kombination von jedem ("BiCMOS") implementiert sein. Typischerweise enthält der Puffer 6 Wie in 2A gezeigt ist, kann der Puffer 6 mit Bipolartransistoren, mit Komplementär-Metall-auf-Halbleiter-Transistoren ("CMOS"-Transistoren) oder mit einer Kombination von jedem ("BiCMOS") implementiert sein. Typischerweise enthält der Puffer 6 zwei Inverter I1 (hier ein NAND-Gatter) und I2, die in Serie geschaltet sind, oder I3 (hier ein NOR-Gatter) und I2, die in Serie geschaltet sind. two inverters I1 (here a NAND gate) and I2 which are connected in series, or I3 (here a NOR gate) and I2 which are connected in series. Der Ausgang des ersten Inverters ist als Eingang in den zweiten Inverter dargestellt, während der Ausgang des zweiten Inverters der Pufferausgang ist, der die gleiche Phase wie der Eingang in den ersten Inverter besitzt. The output of the first inverter is shown as an input to the second inverter, while the output of the second inverter is the buffer output, which has the same phase as the input to the first inverter. As in As in 2A 2A is shown, the buffer is shown, the buffer 6 6th with bipolar transistors, with complementary metal-on-semiconductor transistors ("CMOS" transistors) or with a combination of each ("BiC MOS "). with bipolar transistors, with complementary metal-on-semiconductor transistors ("CMOS" transistors) or with a combination of each ("BiC MOS"). The buffer typically contains The buffer typically contains 6 6th two inverters I1 (here a NAND gate) and I2, which are connected in series, or I3 (here a NOR gate) and I2, which are connected in series. two inverters I1 (here a NAND gate) and I2, which are connected in series, or I3 (here a NOR gate) and I2, which are connected in series. The output of the first inverter is shown as an input to the second inverter, while the output of the second inverter is the buffer output, which has the same phase as the input to the first inverter. The output of the first inverter is shown as an input to the second inverter, while the output of the second inverter is the buffer output, which has the same phase as the input to the first inverter.
  • In der CMOS-Implementierung von 2A umfasst jeder Inverter einen P-Pull-up-Metall-auf-Halbleiter-Transistor (Pull-up-"PMOS"-Transistor) sowie einen N-MOS-Transistor ("NMOS"-Transistor), die zwischen Vdd und Vss in Serie geschaltet sind. Beispielsweise kann I1 einen PMOS-Transistor P1 (nicht gezeigt) und einen NMOS-Transistor N1 (nicht gezeigt) umfassen, während I2 einen PMOS-Transistor P2 und einen NMOS-Transistor N2 umfasst und I3 die Transistoren P3, N3 (nicht gezeigt) umfasst. Da I2 eine verhältnismäßig große Last ansteuert, sind die Ausgangstransistoren P2 und N2 allgemein größer bemessene Vorrichtungen als die Transistoren, die in I1 oder I3 enthalten sind.In the CMOS implementation of 2A Each inverter includes a P-pull-up metal-on-semiconductor transistor (pull-up "PMOS" transistor) and an N-MOS transistor ("NMOS" transistor) connected in series between Vdd and Vss are switched. Each inverter includes a P-pull-up metal-on-semiconductor transistor (pull-up "PMOS" transistor) and an N-MOS transistor ("NMOS" transistor) connected in series between Vdd and Vss are switched. For example, I1 may include a PMOS transistor P1 (not shown) and an NMOS transistor N1 (not shown), while I2 includes a PMOS transistor P2 and an NMOS transistor N2, and I3 includes transistors P3, N3 (not shown) , Since I2 drives a relatively large load, the output transistors P2 and N2 are generally larger devices than the transistors included in I1 or I3. For example, I1 may include a PMOS transistor P1 (not shown) and an NMOS transistor N1 (not shown), while I2 includes a PMOS transistor P2 and an NMOS transistor N2, and I3 includes transistors P3, N3 (not shown), Since I2 drives a relatively large load, the output transistors P2 and N2 are generally larger devices than the transistors included in I1 or I3.
  • Die Arbitrierungs- oder Freigabefunktion kann mit dem NAND-Gatter (I1), der gezeigten INVERTER- und NOR-Gatter- (I3)-Logik oder mit anderen, dem Fachmann auf dem relevanten Gebiet wohlbekannten Techniken implementiert sein. The Arbitration or release function can be done with the NAND gate (I1), the INVERTER and NOR gate (I3) logic shown or with others, Techniques well known to those skilled in the relevant art his.
  • Wenn Dout0 eine digitale "1" ist, wird in I1 der Transistor P1 ausgeschaltet und der Transistor N1 eingeschaltet, wobei das Ausgangssignal des ersten Inverters eine digitale "0" ist. Beim Empfang dieser "0" wird in dem zweiten Inverter I2 P2 eingeschaltet, N2 ausgeschaltet und das Signal Din0 zu einer digitalen "1 ", wobei der Puffer 6-0 Strom in den Bus 2 Wenn Dout0 eine digitale "1" ist, wird in I1 der Transistor P1 ausgeschaltet und der Transistor N1 eingeschaltet, wobei das Ausgangssignal des ersten Inverters eine digitale "0" ist. Beim Empfang dieser "0" wird in dem zweiten Inverter I2 P2 eingeschaltet, N2 ausgeschaltet und das Signal Din0 zu einer digitalen "1 ", wobei der Puffer 6-0 Strom in den Bus 2 Wenn Dout0 eine digitale "1" ist, wird in I1 der Transistor P1 ausgeschaltet und der Transistor N1 eingeschaltet, wobei das Ausgangssignal des ersten Inverters eine digitale "0" ist. Beim Empfang dieser "0" wird in dem zweiten Inverter I2 P2 eingeschaltet, N2 ausgeschaltet und das Signal Din0 zu einer digitalen "1 ", wobei der Puffer 6-0 Strom in den Bus 2 Wenn Dout0 eine digitale "1" ist, wird in I1 der Transistor P1 ausgeschaltet und der Transistor N1 eingeschaltet, wobei das Ausgangssignal des ersten Inverters eine digitale "0" ist. Beim Empfang dieser "0" wird in dem zweiten Inverter I2 P2 eingeschaltet, N2 ausgeschaltet und das Signal Din0 zu einer digitalen "1 ", wobei der Puffer 6-0 Strom in den Bus 2 liefert. supplies. Wenn Dout0 eine digitale "0" ist, wird P1 eingeschaltet, wird N1 ausgeschaltet und wird das Ausgangssignal von dem ersten Inverter zu einer "1". When Dout0 is a digital "0", P1 is turned on, N1 is turned off, and the output from the first inverter becomes a "1". Beim Empfang dieser "1" wird P2 in dem zweiten Inverter ausgeschaltet, wird N2 eingeschaltet, ist das Signal Din0 eine "0" und zieht der Puffer When this "1" is received, P2 in the second inverter is switched off, N2 is switched on, the signal Din0 is a "0" and the buffer is pulled 6-0 6-0 Strom aus dem Bus Electricity from the bus 2 2 . . When Dout0 is a digital "1", the transistor P1 is turned off in I1 and the transistor N1 is turned on, the output signal of the first inverter being a digital "0". When Dout0 is a digital "1", the transistor P1 is turned off in I1 and the transistor N1 is turned on, the output signal of the first inverter being a digital "0". When this "0" is received, P2 is switched on in the second inverter I2, N2 is switched off and the Din0 signal becomes a digital "1", the buffer When this "0" is received, P2 is switched on in the second inverter I2, N2 is switched off and the Din0 signal becomes a digital "1", the buffer 6-0 6-0 Electricity in the bus Electricity in the bus 2 2 supplies. supplies. When Dout0 is a digital "0", P1 is turned on, N1 is turned off, and the output from the first inverter becomes "1". When Dout0 is a digital "0", P1 is turned on, N1 is turned off, and the output from the first inverter becomes "1". When this "1" is received, P2 is switched off in the second inverter, N2 is switched on, the Din0 signal is a "0" and the buffer is pulled When this "1" is received, P2 is switched off in the second inverter, N2 is switched on, the Din0 signal is a "0" and the buffer is pulled 6-0 6-0 Electricity from the bus Electricity from the bus 2 2 , ,
  • 2B zeigt die Spannungs- und Stromsignalformen, die dem Ausgangspuffer 6-0 zugeordnet sind. Obgleich Dout0 vor dem Zeitpunkt t 0 "1" ist, wird z. B. der Puffer 6-0 erst freigegeben, um das Ausgangssignal Din0 zu liefern, nachdem das Freigabesignal ARB-0 hoch geworden ist. Zum Zeitpunkt t 1 wird Dout0 tief, wobei das Signal Din0 ebenfalls tief wird, da ARB-0 den Puffer 6-0 2B zeigt die Spannungs- und Stromsignalformen, die dem Ausgangspuffer 6-0 zugeordnet sind. Obgleich Dout0 vor dem Zeitpunkt t 0 "1" ist, wird z. B. der Puffer 6-0 erst freigegeben, um das Ausgangssignal Din0 zu liefern, nachdem das Freigabesignal ARB-0 hoch geworden ist. Zum Zeitpunkt t 1 wird Dout0 tief, wobei das Signal Din0 ebenfalls tief wird, da ARB-0 den Puffer 6-0 2B zeigt die Spannungs- und Stromsignalformen, die dem Ausgangspuffer 6-0 zugeordnet sind. Obgleich Dout0 vor dem Zeitpunkt t 0 "1" ist, wird z. B. der Puffer 6-0 erst freigegeben, um das Ausgangssignal Din0 zu liefern, nachdem das Freigabesignal ARB-0 hoch geworden ist. Zum Zeitpunkt t 1 wird Dout0 tief, wobei das Signal Din0 ebenfalls tief wird, da ARB-0 den Puffer 6-0 2B zeigt die Spannungs- und Stromsignalformen, die dem Ausgangspuffer 6-0 zugeordnet sind. Obgleich Dout0 vor dem Zeitpunkt t 0 "1" ist, wird z. B. der Puffer 6-0 erst freigegeben, um das Ausgangssignal Din0 zu liefern, nachdem das Freigabesignal ARB-0 hoch geworden ist. Zum Zeitpunkt t 1 wird Dout0 tief, wobei das Signal Din0 ebenfalls tief wird, da ARB-0 den Puffer 6-0 2B zeigt die Spannungs- und Stromsignalformen, die dem Ausgangspuffer 6-0 zugeordnet sind. Obgleich Dout0 vor dem Zeitpunkt t 0 "1" ist, wird z. B. der Puffer 6-0 erst freigegeben, um das Ausgangssignal Din0 zu liefern, nachdem das Freigabesignal ARB-0 hoch geworden ist. Zum Zeitpunkt t 1 wird Dout0 tief, wobei das Signal Din0 ebenfalls tief wird, da ARB-0 den Puffer 6-0 2B zeigt die Spannungs- und Stromsignalformen, die dem Ausgangspuffer 6-0 zugeordnet sind. Obgleich Dout0 vor dem Zeitpunkt t 0 "1" ist, wird z. B. der Puffer 6-0 erst freigegeben, um das Ausgangssignal Din0 zu liefern, nachdem das Freigabesignal ARB-0 hoch geworden ist. Zum Zeitpunkt t 1 wird Dout0 tief, wobei das Signal Din0 ebenfalls tief wird, da ARB-0 den Puffer 6-0 2B zeigt die Spannungs- und Stromsignalformen, die dem Ausgangspuffer 6-0 zugeordnet sind. Obgleich Dout0 vor dem Zeitpunkt t 0 "1" ist, wird z. B. der Puffer 6-0 erst freigegeben, um das Ausgangssignal Din0 zu liefern, nachdem das Freigabesignal ARB-0 hoch geworden ist. Zum Zeitpunkt t 1 wird Dout0 tief, wobei das Signal Din0 ebenfalls tief wird, da ARB-0 den Puffer 6-0 immer noch freigibt. still releases. Die in Strichlinien gezeichnete Spannungssignalform in der Signalform Din0 repräsentiert den Fall einer verhältnismäßig großen Lastkapazität C L . The voltage waveform drawn in dashed lines in the waveform Din0 represents the case of a relatively large load capacitance C L. Wenn C L nicht besonders groß ist, steigt die Ausgangsspannungs-Signalform schneller an, wobei sie aber wie gezeigt über- und unterschwingen kann. If C L is not particularly large, the output voltage waveform will rise faster, but it may overshoot and undershoot as shown. 2 B 2 B shows the voltage and current waveforms that the output buffer shows the voltage and current waveforms that the output buffer 6-0 6-0 assigned. assigned. Although Dout0 is "1" before time t 0 , eg B. the buffer Although Dout0 is "1" before time t 0 , eg B. the buffer 6-0 6-0 only released to provide the output signal Din0 after the enable signal ARB-0 has gone high. only released to provide the output signal Din0 after the enable signal ARB-0 has gone high. At time t 1 Dout0 goes low, the signal Din0 also goes low because ARB-0 the buffer At time t 1 Dout0 goes low, the signal Din0 also goes low because ARB-0 the buffer 6-0 6-0 still releases. still releases. The voltage waveform shown in dashed lines in the signal form Din0 represents the case of a relatively large load capacitance C L. If C L is not particularly large, the output voltage waveform rises faster, but it can overshoot and undershoot as shown. The voltage waveform shown in dashed lines in the signal form Din0 represents the case of a relatively large load capacitance C L. If C L is not particularly large, the output voltage waveform rises faster, but it can overshoot and undershoot as shown.
  • Somit ist von der Signalform Din0 klar, dass die Ausgangsspannungs-Anstiegsgeschwindigkeit (dV/dt) fällt, während C L steigt. Um dies zu kompensieren, muss der Puffer 6-0 mit größeren Ausgangsinvertertransistoren implementiert werden, die mehr Strom (i) liefern oder ziehen können. (Natürlich setzt dies voraus, dass die IC, die die Puffer 6 enthält, ausreichend Fläche besitzt, um darauf größere Transistoren zu fertigen.) Die Fähigkeit, ein großes C L durch Erhöhen des Ausgangspufferstroms zu kompensieren, folgt aus der Gleichung: i = C L ΔV/Δt. Somit ist von der Signalform Din0 klar, dass die Ausgangsspannungs-Anstiegsgeschwindigkeit (dV/dt) fällt, während C L steigt. Um dies zu kompensieren, muss der Puffer 6-0 mit größeren Ausgangsinvertertransistoren implementiert werden, die mehr Strom (i) liefern oder ziehen können. (Natürlich setzt dies voraus, dass die IC, die die Puffer 6 enthält, ausreichend Fläche besitzt, um darauf größere Transistoren zu fertigen.) Die Fähigkeit, ein großes C L durch Erhöhen des Ausgangspufferstroms zu kompensieren, folgt aus der Gleichung: i = C L ΔV/Δt. Somit ist von der Signalform Din0 klar, dass die Ausgangsspannungs-Anstiegsgeschwindigkeit (dV/dt) fällt, während C L steigt. Um dies zu kompensieren, muss der Puffer 6-0 mit größeren Ausgangsinvertertransistoren implementiert werden, die mehr Strom (i) liefern oder ziehen können. (Natürlich setzt dies voraus, dass die IC, die die Puffer 6 enthält, ausreichend Fläche besitzt, um darauf größere Transistoren zu fertigen.) Die Fähigkeit, ein großes C L durch Erhöhen des Ausgangspufferstroms zu kompensieren, folgt aus der Gleichung: i = C L ΔV/Δt. Somit ist von der Signalform Din0 klar, dass die Ausgangsspannungs-Anstiegsgeschwindigkeit (dV/dt) fällt, während C L steigt. Um dies zu kompensieren, muss der Puffer 6-0 mit größeren Ausgangsinvertertransistoren implementiert werden, die mehr Strom (i) liefern oder ziehen können. (Natürlich setzt dies voraus, dass die IC, die die Puffer 6 enthält, ausreichend Fläche besitzt, um darauf größere Transistoren zu fertigen.) Die Fähigkeit, ein großes C L durch Erhöhen des Ausgangspufferstroms zu kompensieren, folgt aus der Gleichung: i = C L ΔV/Δt. Somit ist von der Signalform Din0 klar, dass die Ausgangsspannungs-Anstiegsgeschwindigkeit (dV/dt) fällt, während C L steigt. Um dies zu kompensieren, muss der Puffer 6-0 mit größeren Ausgangsinvertertransistoren implementiert werden, die mehr Strom (i) liefern oder ziehen können. (Natürlich setzt dies voraus, dass die IC, die die Puffer 6 enthält, ausreichend Fläche besitzt, um darauf größere Transistoren zu fertigen.) Die Fähigkeit, ein großes C L durch Erhöhen des Ausgangspufferstroms zu kompensieren, folgt aus der Gleichung: i = C L ΔV/Δt. Somit ist von der Signalform Din0 klar, dass die Ausgangsspannungs-Anstiegsgeschwindigkeit (dV/dt) fällt, während C L steigt. Um dies zu kompensieren, muss der Puffer 6-0 mit größeren Ausgangsinvertertransistoren implementiert werden, die mehr Strom (i) liefern oder ziehen können. (Natürlich setzt dies voraus, dass die IC, die die Puffer 6 enthält, ausreichend Fläche besitzt, um darauf größere Transistoren zu fertigen.) Die Fähigkeit, ein großes C L durch Erhöhen des Ausgangspufferstroms zu kompensieren, folgt aus der Gleichung: i = C L ΔV/Δt. Thus Din0 clear from the waveform that the output voltage slew rate falls (dV / dt), while C L increases. Thus Din0 clear from the waveform that the output voltage slew rate falls (dV / dt), while C L increases. To compensate for this, the buffer To compensate for this, the buffer 6-0 6-0 can be implemented with larger output inverter transistors that can supply or draw more current (i). can be implemented with larger output inverter transistors that can supply or draw more current (i). (Of course, this assumes that the IC is the buffer (Of course, this assumes that the IC is the buffer 6 6th contains enough area to fabricate larger transistors thereon.) The ability to compensate for a large C L by increasing the output buffer current follows from the equation: contains enough area to fabricate larger transistors thereon.) The ability to compensate for a large C L by increasing the output buffer current follows from the equation: i = C L .DELTA.V / .DELTA.t. i = C L .DELTA.V / .DELTA.t.
  • Obgleich Transistoren, die hohe Ströme behandeln, die Ausgangsspannungs-Anstiegsgeschwindigkeit verbessern können, kann eine hohe Stromfähigkeit nachteilig sein. Da sich die Zustände der verschiedenen Pull-up- und Pull-down-Transistoren nicht in idealer Synchronität ändern, funktionieren die Puffer 6-0 Obgleich Transistoren, die hohe Ströme behandeln, die Ausgangsspannungs-Anstiegsgeschwindigkeit verbessern können, kann eine hohe Stromfähigkeit nachteilig sein. Da sich die Zustände der verschiedenen Pull-up- und Pull-down-Transistoren nicht in idealer Synchronität ändern, funktionieren die Puffer 6-0 in der Praxis nicht ideal. not ideal in practice. Die Ausgangspuffer-Stromsignalform zeigt den Gesamtstrom i o , der über den Puffer The output buffer current waveform shows the total current i o passing through the buffer 6-0 6-0 fließt. flows. Die in Strichlinien gezeichnete Signalform des Stroms i o repräsentiert den Gesamtstrom, der von dem Puffer gezogen wird, wenn die verschiedenen Puffertransistoren selbst große Vorrichtungen, z. The dashed line waveform of current i o represents the total current drawn by the buffer when the various buffer transistors are themselves large devices, e.g. B. Vorrichtungen mit einem verhältnismäßig hohen Drain-Strom, sind. B. devices with a relatively high drain current are. Although transistors that handle high currents can improve the output voltage slew rate, high current capability can be disadvantageous. Although transistors that handle high currents can improve the output voltage slew rate, high current capability can be disadvantageous. Since the states of the various pull-up and pull-down transistors do not change in ideal synchrony, the buffers work Since the states of the various pull-up and pull-down transistors do not change in ideal synchrony, the buffers work 6-0 6-0 not ideal in practice. not ideal in practice. The output buffer current waveform shows the total current i o across the buffer The output buffer current waveform shows the total current i o across the buffer 6-0 6-0 flows. flows. The dashed waveform of the current i o represents the total current drawn by the buffer when the various buffer transistors themselves are large devices, eg B. Devices with a relatively high drain current. The dashed waveform of the current i o represents the total current drawn by the buffer when the various buffer transistors themselves are large devices, eg B. Devices with a relatively high drain current.
  • Anhand dieser Signalform wird angemerkt, dass, wenn sich die Zustände der Puffertransistoren ändern, z. B. zu den Zeitpunkten t0 und t1, Stromspitzen auf treten. Diese Spitzen werden erzeugt, da die PMOS- und NMOS-Transistoren in jedem Transistor einen kurzen Moment gleichzeitig eingeschaltet sind und somit einen Niederimpedanz-Strompfad zwischen den Spannungsversorgungen Vdd und Vss Leistung darstellen. Außerdem treten Stromspitzen auf, da die Lastkapazitätskomponente CL von ZL (je nach der Richtung der Ausgangszustandsänderung) zu Vdd geladen oder zu Vss entladen wird.Using this waveform, it is noted that if the states of the buffer transistors change, e.g. B. at times t 0 and t 1 , current peaks occur. These peaks are generated because the PMOS and NMOS transistors in each transistor are turned on simultaneously for a short moment and thus represent a low impedance current path between the Vdd and Vss power supplies. In addition, current peaks occur because the load capacitance component C L is charged from Z L (depending on the direction of the initial state change) to Vdd or discharged to Vss.
  • Somit legt die Signalform von io in 2B nahe, dass eine Kompensation einer großen Lastkapazität CL dadurch, dass der Puffer 6-0 mit Hochstrom-Transistoren implementiert ist, die Stromspitzen verschärft. Für den Fachmann auf dem Gebiet ist klar, dass Stromspitzen-Signalformen viele Hochfrequenz-Komponenten enthalten können, die elektromagnetisches ("EM"-) und Radiofrequenz- ("RF") Rauschen repräsentieren, das andere Signale, die auf der IC implementiert sind, die den Puffer 6 enthält, und Signale anderswo in einem System, das diese IC enthält, stören kann.Thus the waveform of i o in 2 B suggests that a compensation of a large load capacity C L by the fact that the buffer 6-0 is implemented with high current transistors, the current peaks are aggravated. is implemented with high current transistors, the current peaks are aggravated. It will be appreciated by those skilled in the art that peak current waveforms can include many high frequency components that represent electromagnetic ("EM") and radio frequency ("RF") noise that other signals implemented on the IC, the the buffer It will be appreciated by those skilled in the art that peak current waveforms can include many high frequency components that represent electromagnetic ("EM") and radio frequency ("RF") noise that other signals implemented on the IC, the buffer 6 6th contains, and can interfere with signals elsewhere in a system containing this IC. contains, and can interfere with signals elsewhere in a system containing this IC.
  • Aus dem Vorstehenden ist klar, dass die Verwendung der Tristate-Puffer 6 viele Probleme schafft. Obgleich in vollständig kundenangepassten integrierten Schaltungschips üblicherweise die Konfiguration aus 1 verwendet wird, verschärft diese Konfiguration die Stromspitzen und den Bedarf an der Fertigung verhältnismäßig breiter metallischer Leiterbahnen des Busses 2 . In der Praxis liegt die Breite des Metalls des Busses 2 Aus dem Vorstehenden ist klar, dass die Verwendung der Tristate-Puffer 6 viele Probleme schafft. Obgleich in vollständig kundenangepassten integrierten Schaltungschips üblicherweise die Konfiguration aus 1 verwendet wird, verschärft diese Konfiguration die Stromspitzen und den Bedarf an der Fertigung verhältnismäßig breiter metallischer Leiterbahnen des Busses 2 . In der Praxis liegt die Breite des Metalls des Busses 2 Aus dem Vorstehenden ist klar, dass die Verwendung der Tristate-Puffer 6 viele Probleme schafft. Obgleich in vollständig kundenangepassten integrierten Schaltungschips üblicherweise die Konfiguration aus 1 verwendet wird, verschärft diese Konfiguration die Stromspitzen und den Bedarf an der Fertigung verhältnismäßig breiter metallischer Leiterbahnen des Busses 2 . In der Praxis liegt die Breite des Metalls des Busses 2 Aus dem Vorstehenden ist klar, dass die Verwendung der Tristate-Puffer 6 viele Probleme schafft. Obgleich in vollständig kundenangepassten integrierten Schaltungschips üblicherweise die Konfiguration aus 1 verwendet wird, verschärft diese Konfiguration die Stromspitzen und den Bedarf an der Fertigung verhältnismäßig breiter metallischer Leiterbahnen des Busses 2 . In der Praxis liegt die Breite des Metalls des Busses 2 Aus dem Vorstehenden ist klar, dass die Verwendung der Tristate-Puffer 6 viele Probleme schafft. Obgleich in vollständig kundenangepassten integrierten Schaltungschips üblicherweise die Konfiguration aus 1 verwendet wird, verschärft diese Konfiguration die Stromspitzen und den Bedarf an der Fertigung verhältnismäßig breiter metallischer Leiterbahnen des Busses 2 . In der Praxis liegt die Breite des Metalls des Busses 2 Aus dem Vorstehenden ist klar, dass die Verwendung der Tristate-Puffer 6 viele Probleme schafft. Obgleich in vollständig kundenangepassten integrierten Schaltungschips üblicherweise die Konfiguration aus 1 verwendet wird, verschärft diese Konfiguration die Stromspitzen und den Bedarf an der Fertigung verhältnismäßig breiter metallischer Leiterbahnen des Busses 2 . In der Praxis liegt die Breite des Metalls des Busses 2 Aus dem Vorstehenden ist klar, dass die Verwendung der Tristate-Puffer 6 viele Probleme schafft. Obgleich in vollständig kundenangepassten integrierten Schaltungschips üblicherweise die Konfiguration aus 1 verwendet wird, verschärft diese Konfiguration die Stromspitzen und den Bedarf an der Fertigung verhältnismäßig breiter metallischer Leiterbahnen des Busses 2 . In der Praxis liegt die Breite des Metalls des Busses 2 Aus dem Vorstehenden ist klar, dass die Verwendung der Tristate-Puffer 6 viele Probleme schafft. Obgleich in vollständig kundenangepassten integrierten Schaltungschips üblicherweise die Konfiguration aus 1 verwendet wird, verschärft diese Konfiguration die Stromspitzen und den Bedarf an der Fertigung verhältnismäßig breiter metallischer Leiterbahnen des Busses 2 . In der Praxis liegt die Breite des Metalls des Busses 2 im Bereich von etwa 3 μm. in the range of about 3 μm. In einigen Anwendungen kann der Umstand, dass eine ausreichend breite metallische Leiterbahn für den Bus bereitgestellt werden muss, wegen Platzbedarfserwägungen den Entwurf anderer Abschnitte der IC beeinträchtigen. In some applications, having a sufficiently wide metallic trace for the bus can affect the design of other sections of the IC because of space considerations. From the above it is clear that the use of the tristate buffer From the above it is clear that the use of the tristate buffer 6 6th creates many problems. creates many problems. Although in a fully customized integrier circuit chips usually do the configuration Although in a fully customized integrated circuit chips usually do the configuration 1 1 is used, this configuration exacerbates the current peaks and the need to manufacture relatively wide metallic conductor tracks of the bus is used, this configuration exacerbates the current peaks and the need to manufacture relatively wide metallic conductor tracks of the bus 2 2 , In practice, the width of the metal of the bus is , In practice, the width of the metal of the bus is 2 2 in the range of approximately 3 μm. in the range of approximately 3 μm. In some applications, the need to provide a sufficiently wide metallic trace for the bus can affect the design of other sections of the IC due to space considerations. In some applications, the need to provide a sufficiently wide metallic trace for the bus can affect the design of other sections of the IC due to space considerations.
  • Da jedes Puffermodul immer mit mehr als einem anderen Puffermodul, z. B. mit drei anderen Puffermodulen, gekoppelt ist, ist die Konfiguration aus 1 keine Punkt-zu-Punkt-Konfiguration. Wie nun beschrieben wird, führt dies dazu, dass jeder Puffer eine wesentliche Lastimpedanz Z L sieht, mit der resultierenden Verschlechterung der Signalspannungs-Anstiegsgeschwindigkeit. Since each buffer module always has more than one other buffer module, eg B. coupled with three other buffer modules, the configuration is off 1 no point-to-point configuration. As will now be described, this results in each buffer seeing a substantial load impedance Z L , with the resulting deterioration in the signal voltage slew rate. Da jedes Puffermodul immer mit mehr als einem anderen Puffermodul, z. B. mit drei anderen Puffermodulen, gekoppelt ist, ist die Konfiguration aus 1 keine Punkt-zu-Punkt-Konfiguration. Wie nun beschrieben wird, führt dies dazu, dass jeder Puffer eine wesentliche Lastimpedanz Z L sieht, mit der resultierenden Verschlechterung der Signalspannungs-Anstiegsgeschwindigkeit. Since each buffer module always has more than one other buffer module, eg B. coupled with three other buffer modules, the configuration is off 1 no point-to-point configuration. As will now be described, this results in each buffer seeing a substantial load impedance Z L , with the resulting deterioration in the signal voltage slew rate. Da jedes Puffermodul immer mit mehr als einem anderen Puffermodul, z. B. mit drei anderen Puffermodulen, gekoppelt ist, ist die Konfiguration aus 1 keine Punkt-zu-Punkt-Konfiguration. Wie nun beschrieben wird, führt dies dazu, dass jeder Puffer eine wesentliche Lastimpedanz Z L sieht, mit der resultierenden Verschlechterung der Signalspannungs-Anstiegsgeschwindigkeit. Since each buffer module always has more than one other buffer module, eg B. coupled with three other buffer modules, the configuration is off 1 no point-to-point configuration. As will now be described, this results in each buffer seeing a substantial load impedance Z L , with the resulting deterioration in the signal voltage slew rate. Da jedes Puffermodul immer mit mehr als einem anderen Puffermodul, z. B. mit drei anderen Puffermodulen, gekoppelt ist, ist die Konfiguration aus 1 keine Punkt-zu-Punkt-Konfiguration. Wie nun beschrieben wird, führt dies dazu, dass jeder Puffer eine wesentliche Lastimpedanz Z L sieht, mit der resultierenden Verschlechterung der Signalspannungs-Anstiegsgeschwindigkeit. Since each buffer module always has more than one other buffer module, eg B. coupled with three other buffer modules, the configuration is off 1 no point-to-point configuration. As will now be described, this results in each buffer seeing a substantial load impedance Z L , with the resulting deterioration in the signal voltage slew rate. Da jedes Puffermodul immer mit mehr als einem anderen Puffermodul, z. B. mit drei anderen Puffermodulen, gekoppelt ist, ist die Konfiguration aus 1 keine Punkt-zu-Punkt-Konfiguration. Wie nun beschrieben wird, führt dies dazu, dass jeder Puffer eine wesentliche Lastimpedanz Z L sieht, mit der resultierenden Verschlechterung der Signalspannungs-Anstiegsgeschwindigkeit. Since each buffer module always has more than one other buffer module, eg B. coupled with three other buffer modules, the configuration is off 1 no point-to-point configuration. As will now be described, this results in each buffer seeing a substantial load impedance Z L , with the resulting deterioration in the signal voltage slew rate.
  • Beispielsweise wird angenommen, dass ARB-0 den Puffer 6-0 freigibt, während ARB-1, ARB-2, ARB-3 die Puffer 6-1 , 6-2 , 6-3 Beispielsweise wird angenommen, dass ARB-0 den Puffer 6-0 freigibt, während ARB-1, ARB-2, ARB-3 die Puffer 6-1 , 6-2 , 6-3 Beispielsweise wird angenommen, dass ARB-0 den Puffer 6-0 freigibt, während ARB-1, ARB-2, ARB-3 die Puffer 6-1 , 6-2 , 6-3 Beispielsweise wird angenommen, dass ARB-0 den Puffer 6-0 freigibt, während ARB-1, ARB-2, ARB-3 die Puffer 6-1 , 6-2 , 6-3 Beispielsweise wird angenommen, dass ARB-0 den Puffer 6-0 freigibt, während ARB-1, ARB-2, ARB-3 die Puffer 6-1 , 6-2 , 6-3 Beispielsweise wird angenommen, dass ARB-0 den Puffer 6-0 freigibt, während ARB-1, ARB-2, ARB-3 die Puffer 6-1 , 6-2 , 6-3 Beispielsweise wird angenommen, dass ARB-0 den Puffer 6-0 freigibt, während ARB-1, ARB-2, ARB-3 die Puffer 6-1 , 6-2 , 6-3 Beispielsweise wird angenommen, dass ARB-0 den Puffer 6-0 freigibt, während ARB-1, ARB-2, ARB-3 die Puffer 6-1 , 6-2 , 6-3 sperren. lock. Die Last Z L , die der freigegebene (z. B. eingeschaltete) Puffer The load Z L that the released (e.g. switched on) buffer 6-0 6-0 sieht, enthält: (a) die metallische Leiterbahn für den Bus sees contains: (a) the metallic trace for the bus 2 2 , (b) was immer an Din0 gekoppelt ist, (c) die Ausgangsimpedanzkapazität jedes der anderen drei gesperrten (z. B. ausgeschalteten) Puffer und (d) die Last Din1, Din2, Din3, die jeder der drei anderen Eingangspuffer beiträgt. , (b) whatever is coupled to Din0, (c) the output impedance capacitance of each of the other three blocked (e.g., disabled) buffers, and (d) the load Din1, Din2, Din3 contributed by each of the three other input buffers. Die resultierende Last sind die Last der metallischen Leiterbahn und sieben Pufferlasten. The resulting load is the load of the metallic conductor track and seven buffer loads. Da die metallische Leiterbahn typischerweise etwa zwölf Pufferlasten äquivalent ist, muss der eingeschaltete Puffer etwa sechzehn Äquivalenzlasten ansteuern. Since the metallic conductor track is typically equivalent to around twelve buffer loads, the switched-on buffer must control around sixteen equivalent loads. Eine Standardäquivalenzlast ist etwa 0,032 pF, dh 31,3 Standardäquivalenzlasten repräsentieren etwa 1,0 pF. A standard equivalent load is approximately 0.032 pF, ie 31.3 standard equivalent loads represent approximately 1.0 pF. For example, it is assumed that ARB-0 is the buffer For example, it is assumed that ARB-0 is the buffer 6-0 6-0 releases the buffers while ARB-1, ARB-2, ARB-3 releases the buffers while ARB-1, ARB-2, ARB-3 6-1 6-1 . . 6-2 6-2 . . 6-3 6-3 lock. lock. The load Z L , which is the released (eg switched on) buffer The load Z L , which is the released (eg switched on) buffer 6-0 6-0 sees contains: (a) the metallic conductor track for the bus sees contains: (a) the metallic conductor track for the bus 2 2 , (b) whatever is coupled to Din0, (c) the output impedance capacitance of each of the other three locked (eg, turned off) buffers, and (d) the load Din1, Din2, Din3 that each of the other three input buffers contribute. , (b) whatever is coupled to Din0, (c) the output impedance capacitance of each of the other three locked (eg, turned off) buffers, and (d) the load Din1, Din2, Din3 that each of the other three input buffers contribute. The resulting load is the load on the metallic trace and seven buffer loads. The resulting load is the load on the metallic trace and seven buffer loads. Since the metallic conductor track is typically equivalent to approximately twelve buffer loads, the switched-on buffer must drive approximately sixteen equivalent loads. Since the metallic conductor track is typically equivalent to approximately twelve buffer loads, the switched-on buffer must drive approximately sixteen equivalent loads. A standard equivalent load is about 0.032 pF, ie 31.3 standard equivalent loads represent about 1.0 pF. A standard equivalent load is about 0.032 pF, ie 31.3 standard equivalent loads represent about 1.0 pF.
  • Leider muss der Pufferstrom i o erhöht werden, wenn die Tristate-Puffer sechzehn Äquivalenzlasten ansteuern und dabei die Ausgangssignale Din immer noch mit einer ausreichend schnellen Spannungsanstiegsgeschwindigkeit liefern sollen. Dies erfordert wiederum größer bemessene Puffer-Transistoren und kann die Stromspitzen und die Rauscherzeugung erhöhen. Unfortunately, the buffer current i o must be increased if the tristate buffers are to drive sixteen equivalent loads and the output signals Din are still to be delivered with a sufficiently rapid voltage rise rate. This in turn requires larger buffer transistors and can increase current peaks and noise generation.
  • Weiter ist aus 1 und 2A Weiter ist aus 1 und 2A Weiter ist aus 1 und 2A Weiter ist aus 1 und 2A ersichtlich, dass jederzeit nicht mehr als ein Ausgangsfreigabesignal ARB eingeschaltet (z. B. "1") sein kann. It can be seen that no more than one output enable signal ARB can be switched on (e.g. "1") at any time. Eine zeitliche Überschneidung zwischen den Freigabesignalen, oder eine "Arbitrierungskonkurrenz", kann bewirken, dass ein eingeschalteter Puffer eine Last mit sehr niedriger Impedanz, die einen anderen eingeschalteten Puffer enthält, anzusteuern versucht und umgekehrt. A temporal overlap between the release signals, or an "arbitration competition", can cause an activated buffer to try to control a load with a very low impedance that contains another activated buffer and vice versa. Üblicherweise beschädigt der resultierende hohe Stromfluss die IC 4, wenn er sie nicht zerstört. The resulting high current flow usually damages the IC 4 if it does not destroy it. Further is over Further is over 1 1 and other 2A 2A it can be seen that no more than one output enable signal ARB can be switched on at any time (for example "1"). it can be seen that no more than one output enable signal ARB can be switched on at any time (for example "1"). A temporal overlap between the enable signals, or "arbitration competition", can cause a buffer that is on to attempt to drive a very low impedance load that contains another buffer that is on, and vice versa. A temporal overlap between the enable signals, or "arbitration competition", can cause a buffer that is on to attempt to drive a very low impedance load that contains another buffer that is on, and vice versa. The resulting high current flow usually damages the IC 4 if it does not destroy it. The resulting high current flow usually damages the IC 4 if it does not destroy it.
  • Der Test von Tristate-Pufferkonfigurationen des Standes der Technik wie etwa der in 1 gezeigten ist äußerst anspruchsvoll und kann allgemein mit herkömmlichen automatischen Testroutinen und -ausrüstungen nicht ausgeführt werden. Bei herkömmlichen Testroutinen ist es sehr schwierig zu bestimmen, welcher aus einer Gruppe von Tristate-Puffern den Bus zu einem gegebenen Zeitpunkt tatsächlich ansteuert. Ferner können herkömmliche Testroutinen das Auftreten einer Konkurrenz nicht mit großer Sicherheit erfassen. Mit anderen Worten, um die Konfiguration aus 1 erfolgreich zu testen, muss nachgewiesen werden, dass nie eine Konkurrenz auftreten kann. Die Testprozeduren und -ausrüstungen, die erforderlich sind, um dies nachzuweisen, sind schwer zu implementieren.The testing of prior art tristate buffer configurations such as that in FIG 1 shown is extremely demanding and generally cannot be performed with conventional automatic test routines and equipment. shown is extremely demanding and generally cannot be performed with conventional automatic test routines and equipment. With conventional test routines, it is very difficult to determine which of a group of tristate buffers actually drives the bus at a given time. With conventional test routines, it is very difficult to determine which of a group of tristate buffers actually drives the bus at a given time. Furthermore, conventional test routines cannot detect the occurrence of competition with great certainty. Furthermore, conventional test routines cannot detect the occurrence of competition with great certainty. In other words, to get the configuration out In other words, to get the configuration out 1 1 To test successfully, it must be demonstrated that competition can never occur. To test successfully, it must be demonstrated that competition can never occur. The testing procedures and equipment required to demonstrate this are difficult to implement. The testing procedures and equipment required to demonstrate this are difficult to implement.
  • Obgleich zum schnellen Test von ICs üblicherweise Abtasttestprotokolle verwendet werden, können diese Routinen beispielsweise bei Tristate-Pufferkonfigurationen wie etwa der in 1 Obgleich zum schnellen Test von ICs üblicherweise Abtasttestprotokolle verwendet werden, können diese Routinen beispielsweise bei Tristate-Pufferkonfigurationen wie etwa der in 1 gezeigten nicht verwendet werden. shown cannot be used. In diesen Tests werden die verschiedenen Flipflops in einer IC vorübergehend in einem Ring miteinander gekoppelt und bekannte Datenmuster durch den Ring geleitet. In these tests, the various flip-flops in an IC are temporarily coupled to one another in a ring and known data patterns are passed through the ring. Leider werden zufällige Ausgangsansteuersignale durch den Ring ausgebreitet, wenn Tristate-Puffer vorhanden sind, was eine Unbestimmtheit und, schlimmer, eine Konkurrenz in die Testprozedur einführt. Unfortunately, if tri-state buffers are present, random output drive signals are propagated through the ring, which introduces uncertainty and, worse, contention into the test procedure. Although scan test protocols are commonly used to test ICs quickly, these routines can be used, for example, in tristate buffer configurations such as that shown in FIG Although scan test protocols are commonly used to test ICs quickly, these routines can be used, for example, in tristate buffer configurations such as that shown in FIG 1 1 shown are not used. shown are not used. In these tests, the various flip-flops in an IC are temporarily coupled together in a ring and known data patterns are passed through the ring. In these tests, the various flip-flops in an IC are temporarily coupled together in a ring and known data patterns are passed through the ring. Unfortunately, random output drive signals are propagated through the ring if tristate buffers are present, which introduces uncertainty and, worse, competition into the test procedure. Unfortunately, random output drive signals are propagated through the ring if tristate buffers are present, which introduces uncertainty and, worse, competition into the test procedure.
  • Aus US-A-4 383 314 sind ein System und ein Verfahren zum Koppeln von Daten zwischen M getrennten integrierten Schaltungen bekannt, die gemäß dem Oberbegriff von Anspruch 1 bzw. 6 in einem Netz mit einer Ringtopologie angeordnet sind.Out US-A-4 383 314 is a system and method for coupling Data between M separate integrated circuits known according to the generic term of claim 1 and 6 arranged in a network with a ring topology are.
  • Zusammengefasst besteht ein Bedarf an einer Konstruktion auf dem IC-Bus, die die Konkurrenz- und Testprobleme im Zusammenhang mit Tristate-Pufferkonfigurationen des Standes der Technik vermeidet. Es sollte möglich sein, eine solche Konstruktion mit IC- und Metallleiterbahnflächen zu fertigen, die das, was zur Implementierung einer Tristate-Pufferbuskonfiguration erforderlich ist, nicht übersteigen.Summarized there is a need for a design on the IC bus that will Competitive and testing issues related to tristate buffer configurations avoids the prior art. Such a construction should be possible with IC and metal conductor surfaces to manufacture the what to implement a tristate buffer bus configuration is not required to exceed.
  • Die vorliegende Erfindung schafft eine solche Buskonstruktion. The The present invention provides such a bus construction.
  • Die Erfindung ist in den Ansprüchen 1 und 6 definiert. The Invention is in the claims 1 and 6 defined.
  • Eine bevorzugte Ringbuskonstruktion ist mit M X:1-Multiplexermodulen (wobei M eine ganze Zahl ≥ 2 ist) gebildet, wobei jedem Modul ein Eingangs/Ausgangs-Port zugeordnet ist, der mit dem Bus kommunizieren kann. Jedes Modul besitzt einen Ausgangsport (Dout) und einen Arbitrierungsport ("ARB"-Port) und X Eingangsports ("LOCALout", "Din1", "Din2", ... "Din[X – 1]"). Der Ausgangsport Dout eines Moduls Mi ist über einen Anteil des leitenden Busses mit [X – 1] Eingangsports an einem benachbarten Modul Di+1 gekoppelt. Somit ist der Ausgangsport Dout0 des Moduls M0 mit [X – 1] Eingangsports am Modul M1 gekoppelt, ist der Port Dout1 des Moduls M1 mit [X – 1] Eingangsports des Moduls M2 gekoppelt usw. Da der Ausgangsport jedes Moduls, wie durch den Zustand eines mit dem Arbitrie rungsport des Moduls gekoppelten Arbitrierungsauswahlsignals (ARB) bestimmt ist, mit einem gewählten der X INPUT-Ports dieses Moduls gekoppelt ist, sind die Module X:1-Module. Der Zustand der Arbitrierungsauswahlsignale definiert einen Bus-Signalpfad zwischen dem Eingangsport LOCALout eines mit dem Bus gekoppelten Moduls und den Eingangsports Din der anderen Module.A preferred ring bus construction is formed with MX: 1 multiplexer modules (where M is an integer ≥ 2), each module being assigned an input / output port that can communicate with the bus. Each module has an output port (Dout) and an arbitration port ("ARB" port) and X input ports ("LOCALout", "Din1", "Din2", ... "Din [X - 1]"). The exit port Dout of a module M i is coupled via a portion of the conductive bus to [X-1] input ports on an adjacent module D i + 1 . Thus, the output port Dout 0 of the module M 0 is coupled to [X - 1] input ports on the module M 1 , the port Dout 1 of the module M 1 is coupled to [X - 1] input ports of the module M 2 etc. Since the output port each Module, as determined by the state of an arbitration selection signal (ARB) coupled to the arbitration port of the module, is coupled to a selected one of the X INPUT ports of this module, the modules are X: 1 modules. The state of the arbitration selection signals defines a bus signal path between the input port LOCAL out of a module coupled to the bus and the input ports D in the other module.
  • In der bevorzugten Ausführungsform werden wenigstens zwei 2:1-Multiplexermodule verwendet. Jedes 2:1-Multiplexermodul besitzt einen Ausgangsport ("Dout"), einen Arbitrierungsport ("ARB"), einen ersten Eingangsport ("LOCALout") und einen zweiten Eingangsport (Din), der an den Ausgang eines benachbarten Moduls gekoppelt ist.In the preferred embodiment at least two 2: 1 multiplexer modules are used. Each 2: 1 multiplexer module has an output port ("Dout"), an arbitration port ("ARB"), a first input port ("LOCALout") and a second Input port (Din) that connects to the output of a neighboring module is coupled.
  • Diese Konfiguration ist eine Punkt-zu-Punkt-Konfiguration, wobei der Ausgangsport Dout eines Moduls lediglich den Eingangsport Din desjenigen Moduls sieht, mit dem er gekoppelt ist. Somit wird in Bezug auf die Tristate-fähige Puffermodul-Buskonfiguration des Standes der Technik für jeden Modulausgang eine kleine Äquivalenzlast dargestellt. Dies ermöglicht, dass die vorliegende Erfindung mit einem verhältnismäßig kleinen Modulstrom arbeitet, der eine Verringerung der Breite der Metallisierungsspuren, die die Busverbindungen implementieren, ermöglicht. Da die Multiplexermodule keine Ausgangstransistoren mit hoher Strombehandlung zu besitzen brauchen, nehmen die Multiplexermodule keinen thermischen Schaden, falls zwischen den ARB-Signalen eine Konkurrenzüberschneidung auftritt. Da kein Konkurrenzschaden auftritt, kann auf die vorliegende Erfindung ein automatischer Test einschließlich eines Abtasterzeugungstests angewendet werden.This Configuration is a point-to-point configuration, with the output port Dout of a module only the input port Din of that module with which he is paired. Thus, in terms of tristate-capable buffer module bus configuration state of the art for everyone Module output a small equivalent load shown. This makes possible, that the present invention operates with a relatively small module current, which is a reduction in the width of the metallization traces implement the bus connections. Because the multiplexer modules to have no output transistors with high current treatment need, the multiplexer modules take no thermal damage, if there is a conflict of competition between the ARB signals. There No competition damage occurs to the present invention an automatic test including a scan generation test be applied.
  • Weitere Merkmale und Vorteile der Erfindung gehen aus der folgenden Beschreibung, in der die bevorzugten Ausführungsformen ausführlich dargestellt sind, in Verbindung mit den beigefügten Zeichnungen hervor. Further Features and advantages of the invention are evident from the following description, in the the preferred embodiments in detail are shown in conjunction with the accompanying drawings.
  • 1 zeigt eine chipintegrierte Buskonfiguration, die Tristate-Puffermodule verwendet, gemäß dem Stand der Technik. 1 Figure 4 shows an on-chip bus configuration using Tristate buffer modules according to the prior art. 1 zeigt eine chipintegrierte Buskonfiguration, die Tristate-Puffermodule verwendet, gemäß dem Stand der Technik. 1 Figure 4 shows an on-chip bus configuration using Tristate buffer modules according to the prior art. 1 zeigt eine chipintegrierte Buskonfiguration, die Tristate-Puffermodule verwendet, gemäß dem Stand der Technik. 1 Figure 4 shows an on-chip bus configuration using Tristate buffer modules according to the prior art. 1 zeigt eine chipintegrierte Buskonfiguration, die Tristate-Puffermodule verwendet, gemäß dem Stand der Technik. 1 Figure 4 shows an on-chip bus configuration using Tristate buffer modules according to the prior art.
  • 2A zeigt ein allgemeines Tristate-Puffermodul gemäß dem Stand der Technik. 2A 2A zeigt ein allgemeines Tristate-Puffermodul gemäß dem Stand der Technik. 2A 2A zeigt ein allgemeines Tristate-Puffermodul gemäß dem Stand der Technik. 2A shows a general tristate buffer module according to the prior art. shows a general tristate buffer module according to the prior art.
  • 2B zeigt Spannungs- und Stromsignalformen für das Tristate-Puffermodul aus 2A . 2 B shows voltage and current waveforms for the Tristate buffer module 2A , 2B zeigt Spannungs- und Stromsignalformen für das Tristate-Puffermodul aus 2A . 2 B shows voltage and current waveforms for the Tristate buffer module 2A , 2B zeigt Spannungs- und Stromsignalformen für das Tristate-Puffermodul aus 2A . 2 B shows voltage and current waveforms for the Tristate buffer module 2A , 2B zeigt Spannungs- und Stromsignalformen für das Tristate-Puffermodul aus 2A . 2 B shows voltage and current waveforms for the Tristate buffer module 2A , 2B zeigt Spannungs- und Stromsignalformen für das Tristate-Puffermodul aus 2A . 2 B shows voltage and current waveforms for the Tristate buffer module 2A , 2B zeigt Spannungs- und Stromsignalformen für das Tristate-Puffermodul aus 2A . 2 B shows voltage and current waveforms for the Tristate buffer module 2A , 2B zeigt Spannungs- und Stromsignalformen für das Tristate-Puffermodul aus 2A . 2 B shows voltage and current waveforms for the Tristate buffer module 2A , 2B zeigt Spannungs- und Stromsignalformen für das Tristate-Puffermodul aus 2A . 2 B shows voltage and current waveforms for the Tristate buffer module 2A ,
  • 3A zeigt eine chipintegrierte Ringbuskonstruktion, die Multiplexermodule verwendet, gemäß der vorliegenden Erfindung. 3A Figure 3 shows an on-chip ring bus construction using multiplexer modules in accordance with the present invention. 3A zeigt eine chipintegrierte Ringbuskonstruktion, die Multiplexermodule verwendet, gemäß der vorliegenden Erfindung. 3A Figure 3 shows an on-chip ring bus construction using multiplexer modules in accordance with the present invention. 3A zeigt eine chipintegrierte Ringbuskonstruktion, die Multiplexermodule verwendet, gemäß der vorliegenden Erfindung. 3A Figure 3 shows an on-chip ring bus construction using multiplexer modules in accordance with the present invention. 3A zeigt eine chipintegrierte Ringbuskonstruktion, die Multiplexermodule verwendet, gemäß der vorliegenden Erfindung. 3A Figure 3 shows an on-chip ring bus construction using multiplexer modules in accordance with the present invention.
  • 3B zeigt Spannungssignalformen für ein Multiplexermodul, wie es in 3A gezeigt ist. 3B shows voltage waveforms for a multiplexer module as in 3A is shown. 3B zeigt Spannungssignalformen für ein Multiplexermodul, wie es in 3A gezeigt ist. 3B shows voltage waveforms for a multiplexer module as in 3A is shown. 3B zeigt Spannungssignalformen für ein Multiplexermodul, wie es in 3A gezeigt ist. 3B shows voltage waveforms for a multiplexer module as in 3A is shown. 3B zeigt Spannungssignalformen für ein Multiplexermodul, wie es in 3A gezeigt ist. 3B shows voltage waveforms for a multiplexer module as in 3A is shown. 3B zeigt Spannungssignalformen für ein Multiplexermodul, wie es in 3A gezeigt ist. 3B shows voltage waveforms for a multiplexer module as in 3A is shown. 3B zeigt Spannungssignalformen für ein Multiplexermodul, wie es in 3A gezeigt ist. 3B shows voltage waveforms for a multiplexer module as in 3A is shown. 3B zeigt Spannungssignalformen für ein Multiplexermodul, wie es in 3A gezeigt ist. 3B shows voltage waveforms for a multiplexer module as in 3A is shown. 3B zeigt Spannungssignalformen für ein Multiplexermodul, wie es in 3A gezeigt ist. 3B shows voltage waveforms for a multiplexer module as in 3A is shown.
  • 4 zeigt ein allgemeines Multiplexermodul gemäß der vorliegenden Erfindung. Figure 3 shows a general multiplexer module according to the present invention. 4 4th Figure 4 shows a general multiplexer module according to the present invention. Figure 4 shows a general multiplexer module according to the present invention.
  • 3A zeigt einen Ein-Bit-Ringbus 102 , der auf einem integrierten Schaltungschip 104 ausgebildet ist, der eine ASIC sein kann, die eine in Unterabschnitten ausgebildete Schaltungsanordnung enthält. Der Ringbus 102 in 3A enthält M = 4 Zweiwege-Multiplexermodule (z. B. X = 2- oder 2:1-Multiplexermodule) 106-0 , 106-1 , 106-2 und 106-3 . Jedes Multiplexermodul definiert einen E/A-Knoten, der über den Bus mit einem oder mit mehreren Unterabschnitten oder -schaltungen auf dem IC-Chip 104 gekoppelt sein kann. In einer IC mit einem N-Bit-breiten Bus ist das in 3A Gezeigte N Mal wiederholt, wobei jedes Signal ARB mit N Multiplexermodulen gekoppelt ist. 3A shows a one-bit ring bus 102 on an integrated circuit chip 104 3A zeigt einen Ein-Bit-Ringbus 102 , der auf einem integrierten Schaltungschip 104 ausgebildet ist, der eine ASIC sein kann, die eine in Unterabschnitten ausgebildete Schaltungsanordnung enthält. Der Ringbus 102 in 3A enthält M = 4 Zweiwege-Multiplexermodule (z. B. X = 2- oder 2:1-Multiplexermodule) 106-0 , 106-1 , 106-2 und 106-3 . Jedes Multiplexermodul definiert einen E/A-Knoten, der über den Bus mit einem oder mit mehreren Unterabschnitten oder -schaltungen auf dem IC-Chip 104 gekoppelt sein kann. In einer IC mit einem N-Bit-breiten Bus ist das in 3A Gezeigte N Mal wiederholt, wobei jedes Signal ARB mit N Multiplexermodulen gekoppelt ist. 3A shows a one-bit ring bus 102 on an integrated circuit chip 104 3A zeigt einen Ein-Bit-Ringbus 102 , der auf einem integrierten Schaltungschip 104 ausgebildet ist, der eine ASIC sein kann, die eine in Unterabschnitten ausgebildete Schaltungsanordnung enthält. Der Ringbus 102 in 3A enthält M = 4 Zweiwege-Multiplexermodule (z. B. X = 2- oder 2:1-Multiplexermodule) 106-0 , 106-1 , 106-2 und 106-3 . Jedes Multiplexermodul definiert einen E/A-Knoten, der über den Bus mit einem oder mit mehreren Unterabschnitten oder -schaltungen auf dem IC-Chip 104 gekoppelt sein kann. In einer IC mit einem N-Bit-breiten Bus ist das in 3A Gezeigte N Mal wiederholt, wobei jedes Signal ARB mit N Multiplexermodulen gekoppelt ist. 3A shows a one-bit ring bus 102 on an integrated circuit chip 104 3A zeigt einen Ein-Bit-Ringbus 102 , der auf einem integrierten Schaltungschip 104 ausgebildet ist, der eine ASIC sein kann, die eine in Unterabschnitten ausgebildete Schaltungsanordnung enthält. Der Ringbus 102 in 3A enthält M = 4 Zweiwege-Multiplexermodule (z. B. X = 2- oder 2:1-Multiplexermodule) 106-0 , 106-1 , 106-2 und 106-3 . Jedes Multiplexermodul definiert einen E/A-Knoten, der über den Bus mit einem oder mit mehreren Unterabschnitten oder -schaltungen auf dem IC-Chip 104 gekoppelt sein kann. In einer IC mit einem N-Bit-breiten Bus ist das in 3A Gezeigte N Mal wiederholt, wobei jedes Signal ARB mit N Multiplexermodulen gekoppelt ist. 3A shows a one-bit ring bus 102 on an integrated circuit chip 104 3A zeigt einen Ein-Bit-Ringbus 102 , der auf einem integrierten Schaltungschip 104 ausgebildet ist, der eine ASIC sein kann, die eine in Unterabschnitten ausgebildete Schaltungsanordnung enthält. Der Ringbus 102 in 3A enthält M = 4 Zweiwege-Multiplexermodule (z. B. X = 2- oder 2:1-Multiplexermodule) 106-0 , 106-1 , 106-2 und 106-3 . Jedes Multiplexermodul definiert einen E/A-Knoten, der über den Bus mit einem oder mit mehreren Unterabschnitten oder -schaltungen auf dem IC-Chip 104 gekoppelt sein kann. In einer IC mit einem N-Bit-breiten Bus ist das in 3A Gezeigte N Mal wiederholt, wobei jedes Signal ARB mit N Multiplexermodulen gekoppelt ist. 3A shows a one-bit ring bus 102 on an integrated circuit chip 104 3A zeigt einen Ein-Bit-Ringbus 102 , der auf einem integrierten Schaltungschip 104 ausgebildet ist, der eine ASIC sein kann, die eine in Unterabschnitten ausgebildete Schaltungsanordnung enthält. Der Ringbus 102 in 3A enthält M = 4 Zweiwege-Multiplexermodule (z. B. X = 2- oder 2:1-Multiplexermodule) 106-0 , 106-1 , 106-2 und 106-3 . Jedes Multiplexermodul definiert einen E/A-Knoten, der über den Bus mit einem oder mit mehreren Unterabschnitten oder -schaltungen auf dem IC-Chip 104 gekoppelt sein kann. In einer IC mit einem N-Bit-breiten Bus ist das in 3A Gezeigte N Mal wiederholt, wobei jedes Signal ARB mit N Multiplexermodulen gekoppelt ist. 3A shows a one-bit ring bus 102 on an integrated circuit chip 104 3A zeigt einen Ein-Bit-Ringbus 102 , der auf einem integrierten Schaltungschip 104 ausgebildet ist, der eine ASIC sein kann, die eine in Unterabschnitten ausgebildete Schaltungsanordnung enthält. Der Ringbus 102 in 3A enthält M = 4 Zweiwege-Multiplexermodule (z. B. X = 2- oder 2:1-Multiplexermodule) 106-0 , 106-1 , 106-2 und 106-3 . Jedes Multiplexermodul definiert einen E/A-Knoten, der über den Bus mit einem oder mit mehreren Unterabschnitten oder -schaltungen auf dem IC-Chip 104 gekoppelt sein kann. In einer IC mit einem N-Bit-breiten Bus ist das in 3A Gezeigte N Mal wiederholt, wobei jedes Signal ARB mit N Multiplexermodulen gekoppelt ist. 3A shows a one-bit ring bus 102 on an integrated circuit chip 104 3A zeigt einen Ein-Bit-Ringbus 102 , der auf einem integrierten Schaltungschip 104 ausgebildet ist, der eine ASIC sein kann, die eine in Unterabschnitten ausgebildete Schaltungsanordnung enthält. Der Ringbus 102 in 3A enthält M = 4 Zweiwege-Multiplexermodule (z. B. X = 2- oder 2:1-Multiplexermodule) 106-0 , 106-1 , 106-2 und 106-3 . Jedes Multiplexermodul definiert einen E/A-Knoten, der über den Bus mit einem oder mit mehreren Unterabschnitten oder -schaltungen auf dem IC-Chip 104 gekoppelt sein kann. In einer IC mit einem N-Bit-breiten Bus ist das in 3A Gezeigte N Mal wiederholt, wobei jedes Signal ARB mit N Multiplexermodulen gekoppelt ist. 3A shows a one-bit ring bus 102 on an integrated circuit chip 104 3A zeigt einen Ein-Bit-Ringbus 102 , der auf einem integrierten Schaltungschip 104 ausgebildet ist, der eine ASIC sein kann, die eine in Unterabschnitten ausgebildete Schaltungsanordnung enthält. Der Ringbus 102 in 3A enthält M = 4 Zweiwege-Multiplexermodule (z. B. X = 2- oder 2:1-Multiplexermodule) 106-0 , 106-1 , 106-2 und 106-3 . Jedes Multiplexermodul definiert einen E/A-Knoten, der über den Bus mit einem oder mit mehreren Unterabschnitten oder -schaltungen auf dem IC-Chip 104 gekoppelt sein kann. In einer IC mit einem N-Bit-breiten Bus ist das in 3A Gezeigte N Mal wiederholt, wobei jedes Signal ARB mit N Multiplexermodulen gekoppelt ist. 3A shows a one-bit ring bus 102 on an integrated circuit chip 104 3A zeigt einen Ein-Bit-Ringbus 102 , der auf einem integrierten Schaltungschip 104 ausgebildet ist, der eine ASIC sein kann, die eine in Unterabschnitten ausgebildete Schaltungsanordnung enthält. Der Ringbus 102 in 3A enthält M = 4 Zweiwege-Multiplexermodule (z. B. X = 2- oder 2:1-Multiplexermodule) 106-0 , 106-1 , 106-2 und 106-3 . Jedes Multiplexermodul definiert einen E/A-Knoten, der über den Bus mit einem oder mit mehreren Unterabschnitten oder -schaltungen auf dem IC-Chip 104 gekoppelt sein kann. In einer IC mit einem N-Bit-breiten Bus ist das in 3A Gezeigte N Mal wiederholt, wobei jedes Signal ARB mit N Multiplexermodulen gekoppelt ist. 3A shows a one-bit ring bus 102 on an integrated circuit chip 104 3A zeigt einen Ein-Bit-Ringbus 102 , der auf einem integrierten Schaltungschip 104 ausgebildet ist, der eine ASIC sein kann, die eine in Unterabschnitten ausgebildete Schaltungsanordnung enthält. Der Ringbus 102 in 3A enthält M = 4 Zweiwege-Multiplexermodule (z. B. X = 2- oder 2:1-Multiplexermodule) 106-0 , 106-1 , 106-2 und 106-3 . Jedes Multiplexermodul definiert einen E/A-Knoten, der über den Bus mit einem oder mit mehreren Unterabschnitten oder -schaltungen auf dem IC-Chip 104 gekoppelt sein kann. In einer IC mit einem N-Bit-breiten Bus ist das in 3A Gezeigte N Mal wiederholt, wobei jedes Signal ARB mit N Multiplexermodulen gekoppelt ist. 3A shows a one-bit ring bus 102 on an integrated circuit chip 104 3A zeigt einen Ein-Bit-Ringbus 102 , der auf einem integrierten Schaltungschip 104 ausgebildet ist, der eine ASIC sein kann, die eine in Unterabschnitten ausgebildete Schaltungsanordnung enthält. Der Ringbus 102 in 3A enthält M = 4 Zweiwege-Multiplexermodule (z. B. X = 2- oder 2:1-Multiplexermodule) 106-0 , 106-1 , 106-2 und 106-3 . Jedes Multiplexermodul definiert einen E/A-Knoten, der über den Bus mit einem oder mit mehreren Unterabschnitten oder -schaltungen auf dem IC-Chip 104 gekoppelt sein kann. In einer IC mit einem N-Bit-breiten Bus ist das in 3A Gezeigte N Mal wiederholt, wobei jedes Signal ARB mit N Multiplexermodulen gekoppelt ist. 3A shows a one-bit ring bus 102 on an integrated circuit chip 104 3A zeigt einen Ein-Bit-Ringbus 102 , der auf einem integrierten Schaltungschip 104 ausgebildet ist, der eine ASIC sein kann, die eine in Unterabschnitten ausgebildete Schaltungsanordnung enthält. Der Ringbus 102 in 3A enthält M = 4 Zweiwege-Multiplexermodule (z. B. X = 2- oder 2:1-Multiplexermodule) 106-0 , 106-1 , 106-2 und 106-3 . Jedes Multiplexermodul definiert einen E/A-Knoten, der über den Bus mit einem oder mit mehreren Unterabschnitten oder -schaltungen auf dem IC-Chip 104 gekoppelt sein kann. In einer IC mit einem N-Bit-breiten Bus ist das in 3A Gezeigte N Mal wiederholt, wobei jedes Signal ARB mit N Multiplexermodulen gekoppelt ist. 3A shows a one-bit ring bus 102 on an integrated circuit chip 104 3A zeigt einen Ein-Bit-Ringbus 102 , der auf einem integrierten Schaltungschip 104 ausgebildet ist, der eine ASIC sein kann, die eine in Unterabschnitten ausgebildete Schaltungsanordnung enthält. Der Ringbus 102 in 3A enthält M = 4 Zweiwege-Multiplexermodule (z. B. X = 2- oder 2:1-Multiplexermodule) 106-0 , 106-1 , 106-2 und 106-3 . Jedes Multiplexermodul definiert einen E/A-Knoten, der über den Bus mit einem oder mit mehreren Unterabschnitten oder -schaltungen auf dem IC-Chip 104 gekoppelt sein kann. In einer IC mit einem N-Bit-breiten Bus ist das in 3A Gezeigte N Mal wiederholt, wobei jedes Signal ARB mit N Multiplexermodulen gekoppelt ist. 3A shows a one-bit ring bus 102 on an integrated circuit chip 104 3A zeigt einen Ein-Bit-Ringbus 102 , der auf einem integrierten Schaltungschip 104 ausgebildet ist, der eine ASIC sein kann, die eine in Unterabschnitten ausgebildete Schaltungsanordnung enthält. Der Ringbus 102 in 3A enthält M = 4 Zweiwege-Multiplexermodule (z. B. X = 2- oder 2:1-Multiplexermodule) 106-0 , 106-1 , 106-2 und 106-3 . Jedes Multiplexermodul definiert einen E/A-Knoten, der über den Bus mit einem oder mit mehreren Unterabschnitten oder -schaltungen auf dem IC-Chip 104 gekoppelt sein kann. In einer IC mit einem N-Bit-breiten Bus ist das in 3A Gezeigte N Mal wiederholt, wobei jedes Signal ARB mit N Multiplexermodulen gekoppelt ist. 3A shows a one-bit ring bus 102 on an integrated circuit chip 104 3A zeigt einen Ein-Bit-Ringbus 102 , der auf einem integrierten Schaltungschip 104 ausgebildet ist, der eine ASIC sein kann, die eine in Unterabschnitten ausgebildete Schaltungsanordnung enthält. Der Ringbus 102 in 3A enthält M = 4 Zweiwege-Multiplexermodule (z. B. X = 2- oder 2:1-Multiplexermodule) 106-0 , 106-1 , 106-2 und 106-3 . Jedes Multiplexermodul definiert einen E/A-Knoten, der über den Bus mit einem oder mit mehreren Unterabschnitten oder -schaltungen auf dem IC-Chip 104 gekoppelt sein kann. In einer IC mit einem N-Bit-breiten Bus ist das in 3A Gezeigte N Mal wiederholt, wobei jedes Signal ARB mit N Multiplexermodulen gekoppelt ist. 3A shows a one-bit ring bus 102 on an integrated circuit chip 104 3A zeigt einen Ein-Bit-Ringbus 102 , der auf einem integrierten Schaltungschip 104 ausgebildet ist, der eine ASIC sein kann, die eine in Unterabschnitten ausgebildete Schaltungsanordnung enthält. Der Ringbus 102 in 3A enthält M = 4 Zweiwege-Multiplexermodule (z. B. X = 2- oder 2:1-Multiplexermodule) 106-0 , 106-1 , 106-2 und 106-3 . Jedes Multiplexermodul definiert einen E/A-Knoten, der über den Bus mit einem oder mit mehreren Unterabschnitten oder -schaltungen auf dem IC-Chip 104 gekoppelt sein kann. In einer IC mit einem N-Bit-breiten Bus ist das in 3A Gezeigte N Mal wiederholt, wobei jedes Signal ARB mit N Multiplexermodulen gekoppelt ist. 3A shows a one-bit ring bus 102 on an integrated circuit chip 104 3A zeigt einen Ein-Bit-Ringbus 102 , der auf einem integrierten Schaltungschip 104 ausgebildet ist, der eine ASIC sein kann, die eine in Unterabschnitten ausgebildete Schaltungsanordnung enthält. Der Ringbus 102 in 3A enthält M = 4 Zweiwege-Multiplexermodule (z. B. X = 2- oder 2:1-Multiplexermodule) 106-0 , 106-1 , 106-2 und 106-3 . Jedes Multiplexermodul definiert einen E/A-Knoten, der über den Bus mit einem oder mit mehreren Unterabschnitten oder -schaltungen auf dem IC-Chip 104 gekoppelt sein kann. In einer IC mit einem N-Bit-breiten Bus ist das in 3A Gezeigte N Mal wiederholt, wobei jedes Signal ARB mit N Multiplexermodulen gekoppelt ist. 3A shows a one-bit ring bus 102 on an integrated circuit chip 104 3A zeigt einen Ein-Bit-Ringbus 102 , der auf einem integrierten Schaltungschip 104 ausgebildet ist, der eine ASIC sein kann, die eine in Unterabschnitten ausgebildete Schaltungsanordnung enthält. Der Ringbus 102 in 3A enthält M = 4 Zweiwege-Multiplexermodule (z. B. X = 2- oder 2:1-Multiplexermodule) 106-0 , 106-1 , 106-2 und 106-3 . Jedes Multiplexermodul definiert einen E/A-Knoten, der über den Bus mit einem oder mit mehreren Unterabschnitten oder -schaltungen auf dem IC-Chip 104 gekoppelt sein kann. In einer IC mit einem N-Bit-breiten Bus ist das in 3A Gezeigte N Mal wiederholt, wobei jedes Signal ARB mit N Multiplexermodulen gekoppelt ist. 3A shows a one-bit ring bus 102 on an integrated circuit chip 104 3A zeigt einen Ein-Bit-Ringbus 102 , der auf einem integrierten Schaltungschip 104 ausgebildet ist, der eine ASIC sein kann, die eine in Unterabschnitten ausgebildete Schaltungsanordnung enthält. Der Ringbus 102 in 3A enthält M = 4 Zweiwege-Multiplexermodule (z. B. X = 2- oder 2:1-Multiplexermodule) 106-0 , 106-1 , 106-2 und 106-3 . Jedes Multiplexermodul definiert einen E/A-Knoten, der über den Bus mit einem oder mit mehreren Unterabschnitten oder -schaltungen auf dem IC-Chip 104 gekoppelt sein kann. In einer IC mit einem N-Bit-breiten Bus ist das in 3A Gezeigte N Mal wiederholt, wobei jedes Signal ARB mit N Multiplexermodulen gekoppelt ist. 3A shows a one-bit ring bus 102 on an integrated circuit chip 104 3A zeigt einen Ein-Bit-Ringbus 102 , der auf einem integrierten Schaltungschip 104 ausgebildet ist, der eine ASIC sein kann, die eine in Unterabschnitten ausgebildete Schaltungsanordnung enthält. Der Ringbus 102 in 3A enthält M = 4 Zweiwege-Multiplexermodule (z. B. X = 2- oder 2:1-Multiplexermodule) 106-0 , 106-1 , 106-2 und 106-3 . Jedes Multiplexermodul definiert einen E/A-Knoten, der über den Bus mit einem oder mit mehreren Unterabschnitten oder -schaltungen auf dem IC-Chip 104 gekoppelt sein kann. In einer IC mit einem N-Bit-breiten Bus ist das in 3A Gezeigte N Mal wiederholt, wobei jedes Signal ARB mit N Multiplexermodulen gekoppelt ist. 3A shows a one-bit ring bus 102 on an integrated circuit chip 104 3A zeigt einen Ein-Bit-Ringbus 102 , der auf einem integrierten Schaltungschip 104 ausgebildet ist, der eine ASIC sein kann, die eine in Unterabschnitten ausgebildete Schaltungsanordnung enthält. Der Ringbus 102 in 3A enthält M = 4 Zweiwege-Multiplexermodule (z. B. X = 2- oder 2:1-Multiplexermodule) 106-0 , 106-1 , 106-2 und 106-3 . Jedes Multiplexermodul definiert einen E/A-Knoten, der über den Bus mit einem oder mit mehreren Unterabschnitten oder -schaltungen auf dem IC-Chip 104 gekoppelt sein kann. In einer IC mit einem N-Bit-breiten Bus ist das in 3A Gezeigte N Mal wiederholt, wobei jedes Signal ARB mit N Multiplexermodulen gekoppelt ist. 3A shows a one-bit ring bus 102 on an integrated circuit chip 104 3A zeigt einen Ein-Bit-Ringbus 102 , der auf einem integrierten Schaltungschip 104 ausgebildet ist, der eine ASIC sein kann, die eine in Unterabschnitten ausgebildete Schaltungsanordnung enthält. Der Ringbus 102 in 3A enthält M = 4 Zweiwege-Multiplexermodule (z. B. X = 2- oder 2:1-Multiplexermodule) 106-0 , 106-1 , 106-2 und 106-3 . Jedes Multiplexermodul definiert einen E/A-Knoten, der über den Bus mit einem oder mit mehreren Unterabschnitten oder -schaltungen auf dem IC-Chip 104 gekoppelt sein kann. In einer IC mit einem N-Bit-breiten Bus ist das in 3A Gezeigte N Mal wiederholt, wobei jedes Signal ARB mit N Multiplexermodulen gekoppelt ist. 3A shows a one-bit ring bus 102 on an integrated circuit chip 104 3A zeigt einen Ein-Bit-Ringbus 102 , der auf einem integrierten Schaltungschip 104 ausgebildet ist, der eine ASIC sein kann, die eine in Unterabschnitten ausgebildete Schaltungsanordnung enthält. Der Ringbus 102 in 3A enthält M = 4 Zweiwege-Multiplexermodule (z. B. X = 2- oder 2:1-Multiplexermodule) 106-0 , 106-1 , 106-2 und 106-3 . Jedes Multiplexermodul definiert einen E/A-Knoten, der über den Bus mit einem oder mit mehreren Unterabschnitten oder -schaltungen auf dem IC-Chip 104 gekoppelt sein kann. In einer IC mit einem N-Bit-breiten Bus ist das in 3A Gezeigte N Mal wiederholt, wobei jedes Signal ARB mit N Multiplexermodulen gekoppelt ist. 3A shows a one-bit ring bus 102 on an integrated circuit chip 104 3A zeigt einen Ein-Bit-Ringbus 102 , der auf einem integrierten Schaltungschip 104 ausgebildet ist, der eine ASIC sein kann, die eine in Unterabschnitten ausgebildete Schaltungsanordnung enthält. Der Ringbus 102 in 3A enthält M = 4 Zweiwege-Multiplexermodule (z. B. X = 2- oder 2:1-Multiplexermodule) 106-0 , 106-1 , 106-2 und 106-3 . Jedes Multiplexermodul definiert einen E/A-Knoten, der über den Bus mit einem oder mit mehreren Unterabschnitten oder -schaltungen auf dem IC-Chip 104 gekoppelt sein kann. In einer IC mit einem N-Bit-breiten Bus ist das in 3A Gezeigte N Mal wiederholt, wobei jedes Signal ARB mit N Multiplexermodulen gekoppelt ist. 3A shows a one-bit ring bus 102 on an integrated circuit chip 104 3A zeigt einen Ein-Bit-Ringbus 102 , der auf einem integrierten Schaltungschip 104 ausgebildet ist, der eine ASIC sein kann, die eine in Unterabschnitten ausgebildete Schaltungsanordnung enthält. Der Ringbus 102 in 3A enthält M = 4 Zweiwege-Multiplexermodule (z. B. X = 2- oder 2:1-Multiplexermodule) 106-0 , 106-1 , 106-2 und 106-3 . Jedes Multiplexermodul definiert einen E/A-Knoten, der über den Bus mit einem oder mit mehreren Unterabschnitten oder -schaltungen auf dem IC-Chip 104 gekoppelt sein kann. In einer IC mit einem N-Bit-breiten Bus ist das in 3A Gezeigte N Mal wiederholt, wobei jedes Signal ARB mit N Multiplexermodulen gekoppelt ist. 3A shows a one-bit ring bus 102 on an integrated circuit chip 104 3A zeigt einen Ein-Bit-Ringbus 102 , der auf einem integrierten Schaltungschip 104 ausgebildet ist, der eine ASIC sein kann, die eine in Unterabschnitten ausgebildete Schaltungsanordnung enthält. Der Ringbus 102 in 3A enthält M = 4 Zweiwege-Multiplexermodule (z. B. X = 2- oder 2:1-Multiplexermodule) 106-0 , 106-1 , 106-2 und 106-3 . Jedes Multiplexermodul definiert einen E/A-Knoten, der über den Bus mit einem oder mit mehreren Unterabschnitten oder -schaltungen auf dem IC-Chip 104 gekoppelt sein kann. In einer IC mit einem N-Bit-breiten Bus ist das in 3A Gezeigte N Mal wiederholt, wobei jedes Signal ARB mit N Multiplexermodulen gekoppelt ist. 3A shows a one-bit ring bus 102 on an integrated circuit chip 104 is formed, which can be an ASIC, which contains a circuit arrangement formed in subsections. is formed, which can be an ASIC, which contains a circuit arrangement formed in subsections. The ring bus The ring bus 102 102 in in 3A 3A contains M = 4 two-way multiplexer modules (eg X = 2 or 2: 1 multiplexer modules) contains M = 4 two-way multiplexer modules (eg X = 2 or 2: 1 multiplexer modules) 106-0 106-0 . . 106-1 106-1 . . 106-2 106-2 and other 106-3 106-3 , Each multiplexer module defines an I / O node that is on the bus with one or more subsections or circuits on the IC chip Each multiplexer module defines an I / O node that is on the bus with one or more subsections or circuits on the IC chip 104 104 can be coupled. can be coupled. In an IC with an N-bit wide bus, that's in In an IC with an N-bit wide bus, that's in 3A 3A Repeated N times shown, each signal ARB being coupled to N multiplexer modules. Repeated N times shown, each signal ARB being coupled to N multiplexer modules.
  • Jedes gezeigte Multiplexermodul besitzt zwei Eingangsports, einen Ausgangsport und einen Arbitrierungsport. Da der Multiplexer-Ausgangsport mit einem gewählten der zwei Eingangsports gekoppelt ist, sind die Multiplexermodule Zweiwege-Module, wobei die Kopplung durch den Zustand des an den Arbitrierungsport gekoppelten Signals bestimmt ist. each The multiplexer module shown has two input ports, one output port and an arbitration port. Since the multiplexer output port with a chosen one the two input ports are coupled are the multiplexer modules Two-way modules, the coupling being through the state of the to the arbitration port coupled signal is determined.
  • Beispielsweise besitzt der Multiplexer 106-0 einen ersten Eingangsport, der in der Weise gekoppelt ist, dass er ein vom Multiplexer 106-1 Beispielsweise besitzt der Multiplexer 106-0 einen ersten Eingangsport, der in der Weise gekoppelt ist, dass er ein vom Multiplexer 106-1 Beispielsweise besitzt der Multiplexer 106-0 einen ersten Eingangsport, der in der Weise gekoppelt ist, dass er ein vom Multiplexer 106-1 Beispielsweise besitzt der Multiplexer 106-0 einen ersten Eingangsport, der in der Weise gekoppelt ist, dass er ein vom Multiplexer 106-1 als ein Ausgangssignal (Dout1) geliefertes E/A-Signal Din0 empfängt. receives I / O signal Din0 supplied as an output signal (Dout1). Der Multiplexer The multiplexer 106-0 106-0 besitzt einen zweiten Eingangsport, der in der Weise gekoppelt ist, dass er ein E/A-Signal LOCALout0 empfängt, das mit einem oder mit mehreren Unterabschnitten oder Schaltungen auf dem IC-Chip has a second input port coupled to receive an I / O signal LOCALout0 associated with one or more subsections or circuits on the IC chip 104 104 gekoppelt sein kann. can be coupled. Außerdem besitzt der Multiplexer The multiplexer also has 106-0 106-0 einen Arbitrierungsport, der in der Weise gekoppelt ist, dass er ein Arbitrierungssignal ARB-0 empfängt, und einen Ausgangsport, der ein Aus gangssignal Dout0 mit einem Eingangsport an einem benachbarten Multiplexer, hier an dem Modul an arbitration port which is coupled in such a way that it receives an arbitration signal ARB-0, and an output port which has an output signal Dout0 with an input port on an adjacent multiplexer, here on the module 106-3 106-3 , koppelt. , couples. For example, the multiplexer has For example, the multiplexer has 106-0 106-0 a first input port that is coupled to be one from the multiplexer a first input port that is coupled to be one from the multiplexer 106-1 106-1 receives I / O signal Din0 supplied as an output signal (Dout1). receives I / O signal Din0 supplied as an output signal (Dout1). The multiplexer The multiplexer 106-0 106-0 has a second input port that is coupled to receive an I / O signal LOCALout0 that has one or more subsections or circuits on the IC chip has a second input port that is coupled to receive an I / O signal LOCALout0 that has one or more subsections or circuits on the IC chip 104 104 can be coupled. can be coupled. The multiplexer also has The multiplexer also has 106-0 106-0 an arbitration port which is coupled in such a way that it receives an arbitration signal ARB-0, and an output port which has an output signal Dout0 with an input port on an adjacent multiplexer, here on the module an arbitration port which is coupled in such a way that it receives an arbitration signal ARB-0, and an output port which has an output signal Dout0 with an input port on an adjacent multiplexer, here on the module 106-3 106-3 , couples. , couples.
  • Wie durch die Spannungssignalform in 3B gezeigt ist, ist Dout0 gleich Din0, wenn ARB-0 eine digitale "1" ist, während Dout0 gleich LOCALout0 ist, wenn ARB-0 eine digitale "0" ist. 4 zeigt eine allgemeine Implementierung des Multiplexermoduls 106-0 , wie es zwei NMOS-Feldeffekt-Transistoren N4, N5 und einen Inverter I4 umfasst. Natürlich könnten andere Implementierungen verwendet werden einschließlich Implementierungen, die die Polarität des Arbitrierungssignalergebnisses derart in Dout invertieren, dass es Din0 ist, wenn ARB-0 eine "0" ist, während es LOCALout0 ist, wenn ARB-0 gleich "1" ist. As by the voltage waveform in 3B Wie durch die Spannungssignalform in 3B gezeigt ist, ist Dout0 gleich Din0, wenn ARB-0 eine digitale "1" ist, während Dout0 gleich LOCALout0 ist, wenn ARB-0 eine digitale "0" ist. 4 zeigt eine allgemeine Implementierung des Multiplexermoduls 106-0 , wie es zwei NMOS-Feldeffekt-Transistoren N4, N5 und einen Inverter I4 umfasst. Natürlich könnten andere Implementierungen verwendet werden einschließlich Implementierungen, die die Polarität des Arbitrierungssignalergebnisses derart in Dout invertieren, dass es Din0 ist, wenn ARB-0 eine "0" ist, während es LOCALout0 ist, wenn ARB-0 gleich "1" ist. As by the voltage waveform in 3B Wie durch die Spannungssignalform in 3B gezeigt ist, ist Dout0 gleich Din0, wenn ARB-0 eine digitale "1" ist, während Dout0 gleich LOCALout0 ist, wenn ARB-0 eine digitale "0" ist. 4 zeigt eine allgemeine Implementierung des Multiplexermoduls 106-0 , wie es zwei NMOS-Feldeffekt-Transistoren N4, N5 und einen Inverter I4 umfasst. Natürlich könnten andere Implementierungen verwendet werden einschließlich Implementierungen, die die Polarität des Arbitrierungssignalergebnisses derart in Dout invertieren, dass es Din0 ist, wenn ARB-0 eine "0" ist, während es LOCALout0 ist, wenn ARB-0 gleich "1" ist. As by the voltage waveform in 3B Wie durch die Spannungssignalform in 3B gezeigt ist, ist Dout0 gleich Din0, wenn ARB-0 eine digitale "1" ist, während Dout0 gleich LOCALout0 ist, wenn ARB-0 eine digitale "0" ist. 4 zeigt eine allgemeine Implementierung des Multiplexermoduls 106-0 , wie es zwei NMOS-Feldeffekt-Transistoren N4, N5 und einen Inverter I4 umfasst. Natürlich könnten andere Implementierungen verwendet werden einschließlich Implementierungen, die die Polarität des Arbitrierungssignalergebnisses derart in Dout invertieren, dass es Din0 ist, wenn ARB-0 eine "0" ist, während es LOCALout0 ist, wenn ARB-0 gleich "1" ist. As by the voltage waveform in 3B Wie durch die Spannungssignalform in 3B gezeigt ist, ist Dout0 gleich Din0, wenn ARB-0 eine digitale "1" ist, während Dout0 gleich LOCALout0 ist, wenn ARB-0 eine digitale "0" ist. 4 zeigt eine allgemeine Implementierung des Multiplexermoduls 106-0 , wie es zwei NMOS-Feldeffekt-Transistoren N4, N5 und einen Inverter I4 umfasst. Natürlich könnten andere Implementierungen verwendet werden einschließlich Implementierungen, die die Polarität des Arbitrierungssignalergebnisses derart in Dout invertieren, dass es Din0 ist, wenn ARB-0 eine "0" ist, während es LOCALout0 ist, wenn ARB-0 gleich "1" ist. As by the voltage waveform in 3B Wie durch die Spannungssignalform in 3B gezeigt ist, ist Dout0 gleich Din0, wenn ARB-0 eine digitale "1" ist, während Dout0 gleich LOCALout0 ist, wenn ARB-0 eine digitale "0" ist. 4 zeigt eine allgemeine Implementierung des Multiplexermoduls 106-0 , wie es zwei NMOS-Feldeffekt-Transistoren N4, N5 und einen Inverter I4 umfasst. Natürlich könnten andere Implementierungen verwendet werden einschließlich Implementierungen, die die Polarität des Arbitrierungssignalergebnisses derart in Dout invertieren, dass es Din0 ist, wenn ARB-0 eine "0" ist, während es LOCALout0 ist, wenn ARB-0 gleich "1" ist. As by the voltage waveform in 3B Wie durch die Spannungssignalform in 3B gezeigt ist, ist Dout0 gleich Din0, wenn ARB-0 eine digitale "1" ist, während Dout0 gleich LOCALout0 ist, wenn ARB-0 eine digitale "0" ist. 4 zeigt eine allgemeine Implementierung des Multiplexermoduls 106-0 , wie es zwei NMOS-Feldeffekt-Transistoren N4, N5 und einen Inverter I4 umfasst. Natürlich könnten andere Implementierungen verwendet werden einschließlich Implementierungen, die die Polarität des Arbitrierungssignalergebnisses derart in Dout invertieren, dass es Din0 ist, wenn ARB-0 eine "0" ist, während es LOCALout0 ist, wenn ARB-0 gleich "1" ist. As by the voltage waveform in 3B Wie durch die Spannungssignalform in 3B gezeigt ist, ist Dout0 gleich Din0, wenn ARB-0 eine digitale "1" ist, während Dout0 gleich LOCALout0 ist, wenn ARB-0 eine digitale "0" ist. 4 zeigt eine allgemeine Implementierung des Multiplexermoduls 106-0 , wie es zwei NMOS-Feldeffekt-Transistoren N4, N5 und einen Inverter I4 umfasst. Natürlich könnten andere Implementierungen verwendet werden einschließlich Implementierungen, die die Polarität des Arbitrierungssignalergebnisses derart in Dout invertieren, dass es Din0 ist, wenn ARB-0 eine "0" ist, während es LOCALout0 ist, wenn ARB-0 gleich "1" ist. As by the voltage waveform in 3B Dout0 is equal to Din0 when ARB-0 is digital "1", while Dout0 is LOCALout0 when ARB-0 is digital "0". Dout0 is equal to Din0 when ARB-0 is digital "1", while Dout0 is LOCALout0 when ARB-0 is digital "0". 4 4th shows a general implementation of the multiplexer module shows a general implementation of the multiplexer module 106-0 106-0 , as it comprises two NMOS field effect transistors N4, N5 and an inverter I4. , as it comprises two NMOS field effect transistors N4, N5 and an inverter I4. Of course, other implementations could are used including implementations that invert the polarity of the arbitration signal result in Dout such that it is Din0 when ARB-0 is "0", and LOCALout0 when ARB-0 is "1". Of course, other implementations could be used including implementations that invert the polarity of the arbitration signal result in Dout such that it is Din0 when ARB-0 is "0", and LOCALout0 when ARB-0 is "1".
  • Obgleich die in 4 gezeigte Ausführungsform eine einseitig gerichtete Multiplexereinheit darstellt, erkennt der Fachmann auf dem Gebiet, dass stattdessen eine doppelt gerichtete Multiplexereinheit vorgesehen sein kann. Die Verwendung doppelt gerichteter Multiplexereinheiten ermöglicht, dass eine Ringbuskonstruktion gemäß der vorliegenden Erfindung doppelt gerichtet arbeitet. Somit könnte in Bezug auf 3A Obgleich die in 4 gezeigte Ausführungsform eine einseitig gerichtete Multiplexereinheit darstellt, erkennt der Fachmann auf dem Gebiet, dass stattdessen eine doppelt gerichtete Multiplexereinheit vorgesehen sein kann. Die Verwendung doppelt gerichteter Multiplexereinheiten ermöglicht, dass eine Ringbuskonstruktion gemäß der vorliegenden Erfindung doppelt gerichtet arbeitet. Somit könnte in Bezug auf 3A Obgleich die in 4 gezeigte Ausführungsform eine einseitig gerichtete Multiplexereinheit darstellt, erkennt der Fachmann auf dem Gebiet, dass stattdessen eine doppelt gerichtete Multiplexereinheit vorgesehen sein kann. Die Verwendung doppelt gerichteter Multiplexereinheiten ermöglicht, dass eine Ringbuskonstruktion gemäß der vorliegenden Erfindung doppelt gerichtet arbeitet. Somit könnte in Bezug auf 3A Obgleich die in 4 gezeigte Ausführungsform eine einseitig gerichtete Multiplexereinheit darstellt, erkennt der Fachmann auf dem Gebiet, dass stattdessen eine doppelt gerichtete Multiplexereinheit vorgesehen sein kann. Die Verwendung doppelt gerichteter Multiplexereinheiten ermöglicht, dass eine Ringbuskonstruktion gemäß der vorliegenden Erfindung doppelt gerichtet arbeitet. Somit könnte in Bezug auf 3A ein mit D IN 0 gekoppeltes Signal über den Ring zu LOCAL OUT 0 durchgelassen werden oder könnte ein mit LOCAL OUT 0 gekoppeltes Signal über den Ring zu D IN 0 durchgelassen werden. a D IN 0 coupled signal through the ring to LOCAL OUT are transmitted could be a 0 or with LOCAL OUT 0 signal coupled via the ring D IN are transmitted 0th Although the in Although the in 4 4th the embodiment shown represents a unidirectional multiplexer unit, the person skilled in the art recognizes that a bidirectional multiplexer unit can be provided instead. the embodiment shown represents a unidirectional multiplexer unit, the person skilled in the art recognizes that a bidirectional multiplexer unit can be provided instead. The use of bidirectional multiplexer units allows a ring bus construction in accordance with the present invention to operate bidirectionally. The use of bidirectional multiplexer units allows a ring bus construction in accordance with the present invention to operate bidirectionally. Thus, in terms of Thus, in terms of 3A 3A a D IN 0 coupled signal through the ring to LOCAL OUT are transmitted could be a 0 or with LOCAL OUT 0 signal coupled via the ring D IN are transmitted 0th a D IN 0 coupled signal through the ring to LOCAL OUT are transmitted could be a 0 or with LOCAL OUT 0 signal coupled via the ring D IN are transmitted 0th
  • An dieser Stelle werden Ähnlichkeiten und Unterschiede zwischen der Konfiguration eines Multiplexermodul-Ringbusses 102 gemäß 3A An dieser Stelle werden Ähnlichkeiten und Unterschiede zwischen der Konfiguration eines Multiplexermodul-Ringbusses 102 gemäß 3A An dieser Stelle werden Ähnlichkeiten und Unterschiede zwischen der Konfiguration eines Multiplexermodul-Ringbusses 102 gemäß 3A An dieser Stelle werden Ähnlichkeiten und Unterschiede zwischen der Konfiguration eines Multiplexermodul-Ringbusses 102 gemäß 3A und einer Tristate-Puffermodul-Konfiguration gemäß and a tristate buffer module configuration according to 1A 1A dargestellt. shown. At this point there are similarities and differences between the configuration of a multiplexer module ring bus At this point there are similarities and differences between the configuration of a multiplexer module ring bus 102 102 according to according to 3A 3A and a tristate buffer module configuration according to and a tristate buffer module configuration according to 1A 1A shown. shown.
  • Die Konfigurationen sind dadurch ähnlich, dass ein gewählter E/A-Knoten, der einem Modul zugeordnet ist, gemäß dem Zustand der Arbitrierungsauswahlsignale mit einem anderen Knoten gekoppelt werden kann, der einem anderen Modul zugeordnet ist. Beispielsweise wird in 3A ein Signal Din0 über den MUX 106-1 , den MUX 106-2 und den MUX 106-3 durchgelassen, falls ARB-0 gleich "1" ist und ARB-1, ARB-2 und ARB-3 gleich "0" sind, wobei es an dem Knoten LOCALOUT0 des MUX 106-0 erscheint. Wie in 3A gezeigt ist, ist das gleiche Signal Din0 ebenfalls an den Knoten Din1, Din2 und Din3 vorhanden. Wie in 3A gezeigt ist, ist der Bus 102 Die Konfigurationen sind dadurch ähnlich, dass ein gewählter E/A-Knoten, der einem Modul zugeordnet ist, gemäß dem Zustand der Arbitrierungsauswahlsignale mit einem anderen Knoten gekoppelt werden kann, der einem anderen Modul zugeordnet ist. Beispielsweise wird in 3A ein Signal Din0 über den MUX 106-1 , den MUX 106-2 und den MUX 106-3 durchgelassen, falls ARB-0 gleich "1" ist und ARB-1, ARB-2 und ARB-3 gleich "0" sind, wobei es an dem Knoten LOCALOUT0 des MUX 106-0 erscheint. Wie in 3A gezeigt ist, ist das gleiche Signal Din0 ebenfalls an den Knoten Din1, Din2 und Din3 vorhanden. Wie in 3A gezeigt ist, ist der Bus 102 Die Konfigurationen sind dadurch ähnlich, dass ein gewählter E/A-Knoten, der einem Modul zugeordnet ist, gemäß dem Zustand der Arbitrierungsauswahlsignale mit einem anderen Knoten gekoppelt werden kann, der einem anderen Modul zugeordnet ist. Beispielsweise wird in 3A ein Signal Din0 über den MUX 106-1 , den MUX 106-2 und den MUX 106-3 durchgelassen, falls ARB-0 gleich "1" ist und ARB-1, ARB-2 und ARB-3 gleich "0" sind, wobei es an dem Knoten LOCALOUT0 des MUX 106-0 erscheint. Wie in 3A gezeigt ist, ist das gleiche Signal Din0 ebenfalls an den Knoten Din1, Din2 und Din3 vorhanden. Wie in 3A gezeigt ist, ist der Bus 102 Die Konfigurationen sind dadurch ähnlich, dass ein gewählter E/A-Knoten, der einem Modul zugeordnet ist, gemäß dem Zustand der Arbitrierungsauswahlsignale mit einem anderen Knoten gekoppelt werden kann, der einem anderen Modul zugeordnet ist. Beispielsweise wird in 3A ein Signal Din0 über den MUX 106-1 , den MUX 106-2 und den MUX 106-3 durchgelassen, falls ARB-0 gleich "1" ist und ARB-1, ARB-2 und ARB-3 gleich "0" sind, wobei es an dem Knoten LOCALOUT0 des MUX 106-0 erscheint. Wie in 3A gezeigt ist, ist das gleiche Signal Din0 ebenfalls an den Knoten Din1, Din2 und Din3 vorhanden. Wie in 3A gezeigt ist, ist der Bus 102 Die Konfigurationen sind dadurch ähnlich, dass ein gewählter E/A-Knoten, der einem Modul zugeordnet ist, gemäß dem Zustand der Arbitrierungsauswahlsignale mit einem anderen Knoten gekoppelt werden kann, der einem anderen Modul zugeordnet ist. Beispielsweise wird in 3A ein Signal Din0 über den MUX 106-1 , den MUX 106-2 und den MUX 106-3 durchgelassen, falls ARB-0 gleich "1" ist und ARB-1, ARB-2 und ARB-3 gleich "0" sind, wobei es an dem Knoten LOCALOUT0 des MUX 106-0 erscheint. Wie in 3A gezeigt ist, ist das gleiche Signal Din0 ebenfalls an den Knoten Din1, Din2 und Din3 vorhanden. Wie in 3A gezeigt ist, ist der Bus 102 Die Konfigurationen sind dadurch ähnlich, dass ein gewählter E/A-Knoten, der einem Modul zugeordnet ist, gemäß dem Zustand der Arbitrierungsauswahlsignale mit einem anderen Knoten gekoppelt werden kann, der einem anderen Modul zugeordnet ist. Beispielsweise wird in 3A ein Signal Din0 über den MUX 106-1 , den MUX 106-2 und den MUX 106-3 durchgelassen, falls ARB-0 gleich "1" ist und ARB-1, ARB-2 und ARB-3 gleich "0" sind, wobei es an dem Knoten LOCALOUT0 des MUX 106-0 erscheint. Wie in 3A gezeigt ist, ist das gleiche Signal Din0 ebenfalls an den Knoten Din1, Din2 und Din3 vorhanden. Wie in 3A gezeigt ist, ist der Bus 102 Die Konfigurationen sind dadurch ähnlich, dass ein gewählter E/A-Knoten, der einem Modul zugeordnet ist, gemäß dem Zustand der Arbitrierungsauswahlsignale mit einem anderen Knoten gekoppelt werden kann, der einem anderen Modul zugeordnet ist. Beispielsweise wird in 3A ein Signal Din0 über den MUX 106-1 , den MUX 106-2 und den MUX 106-3 durchgelassen, falls ARB-0 gleich "1" ist und ARB-1, ARB-2 und ARB-3 gleich "0" sind, wobei es an dem Knoten LOCALOUT0 des MUX 106-0 erscheint. Wie in 3A gezeigt ist, ist das gleiche Signal Din0 ebenfalls an den Knoten Din1, Din2 und Din3 vorhanden. Wie in 3A gezeigt ist, ist der Bus 102 Die Konfigurationen sind dadurch ähnlich, dass ein gewählter E/A-Knoten, der einem Modul zugeordnet ist, gemäß dem Zustand der Arbitrierungsauswahlsignale mit einem anderen Knoten gekoppelt werden kann, der einem anderen Modul zugeordnet ist. Beispielsweise wird in 3A ein Signal Din0 über den MUX 106-1 , den MUX 106-2 und den MUX 106-3 durchgelassen, falls ARB-0 gleich "1" ist und ARB-1, ARB-2 und ARB-3 gleich "0" sind, wobei es an dem Knoten LOCALOUT0 des MUX 106-0 erscheint. Wie in 3A gezeigt ist, ist das gleiche Signal Din0 ebenfalls an den Knoten Din1, Din2 und Din3 vorhanden. Wie in 3A gezeigt ist, ist der Bus 102 Die Konfigurationen sind dadurch ähnlich, dass ein gewählter E/A-Knoten, der einem Modul zugeordnet ist, gemäß dem Zustand der Arbitrierungsauswahlsignale mit einem anderen Knoten gekoppelt werden kann, der einem anderen Modul zugeordnet ist. Beispielsweise wird in 3A ein Signal Din0 über den MUX 106-1 , den MUX 106-2 und den MUX 106-3 durchgelassen, falls ARB-0 gleich "1" ist und ARB-1, ARB-2 und ARB-3 gleich "0" sind, wobei es an dem Knoten LOCALOUT0 des MUX 106-0 erscheint. Wie in 3A gezeigt ist, ist das gleiche Signal Din0 ebenfalls an den Knoten Din1, Din2 und Din3 vorhanden. Wie in 3A gezeigt ist, ist der Bus 102 Die Konfigurationen sind dadurch ähnlich, dass ein gewählter E/A-Knoten, der einem Modul zugeordnet ist, gemäß dem Zustand der Arbitrierungsauswahlsignale mit einem anderen Knoten gekoppelt werden kann, der einem anderen Modul zugeordnet ist. Beispielsweise wird in 3A ein Signal Din0 über den MUX 106-1 , den MUX 106-2 und den MUX 106-3 durchgelassen, falls ARB-0 gleich "1" ist und ARB-1, ARB-2 und ARB-3 gleich "0" sind, wobei es an dem Knoten LOCALOUT0 des MUX 106-0 erscheint. Wie in 3A gezeigt ist, ist das gleiche Signal Din0 ebenfalls an den Knoten Din1, Din2 und Din3 vorhanden. Wie in 3A gezeigt ist, ist der Bus 102 Die Konfigurationen sind dadurch ähnlich, dass ein gewählter E/A-Knoten, der einem Modul zugeordnet ist, gemäß dem Zustand der Arbitrierungsauswahlsignale mit einem anderen Knoten gekoppelt werden kann, der einem anderen Modul zugeordnet ist. Beispielsweise wird in 3A ein Signal Din0 über den MUX 106-1 , den MUX 106-2 und den MUX 106-3 durchgelassen, falls ARB-0 gleich "1" ist und ARB-1, ARB-2 und ARB-3 gleich "0" sind, wobei es an dem Knoten LOCALOUT0 des MUX 106-0 erscheint. Wie in 3A gezeigt ist, ist das gleiche Signal Din0 ebenfalls an den Knoten Din1, Din2 und Din3 vorhanden. Wie in 3A gezeigt ist, ist der Bus 102 Die Konfigurationen sind dadurch ähnlich, dass ein gewählter E/A-Knoten, der einem Modul zugeordnet ist, gemäß dem Zustand der Arbitrierungsauswahlsignale mit einem anderen Knoten gekoppelt werden kann, der einem anderen Modul zugeordnet ist. Beispielsweise wird in 3A ein Signal Din0 über den MUX 106-1 , den MUX 106-2 und den MUX 106-3 durchgelassen, falls ARB-0 gleich "1" ist und ARB-1, ARB-2 und ARB-3 gleich "0" sind, wobei es an dem Knoten LOCALOUT0 des MUX 106-0 erscheint. Wie in 3A gezeigt ist, ist das gleiche Signal Din0 ebenfalls an den Knoten Din1, Din2 und Din3 vorhanden. Wie in 3A gezeigt ist, ist der Bus 102 Die Konfigurationen sind dadurch ähnlich, dass ein gewählter E/A-Knoten, der einem Modul zugeordnet ist, gemäß dem Zustand der Arbitrierungsauswahlsignale mit einem anderen Knoten gekoppelt werden kann, der einem anderen Modul zugeordnet ist. Beispielsweise wird in 3A ein Signal Din0 über den MUX 106-1 , den MUX 106-2 und den MUX 106-3 durchgelassen, falls ARB-0 gleich "1" ist und ARB-1, ARB-2 und ARB-3 gleich "0" sind, wobei es an dem Knoten LOCALOUT0 des MUX 106-0 erscheint. Wie in 3A gezeigt ist, ist das gleiche Signal Din0 ebenfalls an den Knoten Din1, Din2 und Din3 vorhanden. Wie in 3A gezeigt ist, ist der Bus 102 Die Konfigurationen sind dadurch ähnlich, dass ein gewählter E/A-Knoten, der einem Modul zugeordnet ist, gemäß dem Zustand der Arbitrierungsauswahlsignale mit einem anderen Knoten gekoppelt werden kann, der einem anderen Modul zugeordnet ist. Beispielsweise wird in 3A ein Signal Din0 über den MUX 106-1 , den MUX 106-2 und den MUX 106-3 durchgelassen, falls ARB-0 gleich "1" ist und ARB-1, ARB-2 und ARB-3 gleich "0" sind, wobei es an dem Knoten LOCALOUT0 des MUX 106-0 erscheint. Wie in 3A gezeigt ist, ist das gleiche Signal Din0 ebenfalls an den Knoten Din1, Din2 und Din3 vorhanden. Wie in 3A gezeigt ist, ist der Bus 102 Die Konfigurationen sind dadurch ähnlich, dass ein gewählter E/A-Knoten, der einem Modul zugeordnet ist, gemäß dem Zustand der Arbitrierungsauswahlsignale mit einem anderen Knoten gekoppelt werden kann, der einem anderen Modul zugeordnet ist. Beispielsweise wird in 3A ein Signal Din0 über den MUX 106-1 , den MUX 106-2 und den MUX 106-3 durchgelassen, falls ARB-0 gleich "1" ist und ARB-1, ARB-2 und ARB-3 gleich "0" sind, wobei es an dem Knoten LOCALOUT0 des MUX 106-0 erscheint. Wie in 3A gezeigt ist, ist das gleiche Signal Din0 ebenfalls an den Knoten Din1, Din2 und Din3 vorhanden. Wie in 3A gezeigt ist, ist der Bus 102 Die Konfigurationen sind dadurch ähnlich, dass ein gewählter E/A-Knoten, der einem Modul zugeordnet ist, gemäß dem Zustand der Arbitrierungsauswahlsignale mit einem anderen Knoten gekoppelt werden kann, der einem anderen Modul zugeordnet ist. Beispielsweise wird in 3A ein Signal Din0 über den MUX 106-1 , den MUX 106-2 und den MUX 106-3 durchgelassen, falls ARB-0 gleich "1" ist und ARB-1, ARB-2 und ARB-3 gleich "0" sind, wobei es an dem Knoten LOCALOUT0 des MUX 106-0 erscheint. Wie in 3A gezeigt ist, ist das gleiche Signal Din0 ebenfalls an den Knoten Din1, Din2 und Din3 vorhanden. Wie in 3A gezeigt ist, ist der Bus 102 an sich ein Ring. a ring in itself. The configurations are similar in that a selected I / O node associated with one module can be coupled to another node associated with another module in accordance with the state of the arbitration selection signals. The configurations are similar in that a selected I / O node associated with one module can be coupled to another node associated with another module in accordance with the state of the arbitration selection signals. For example, in For example, in 3A 3A a signal Din0 via the MUX a signal Din0 via the MUX 106-1 106-1 , the MUX , the MUX 106-2 106-2 and the MUX and the MUX 106-3 106-3 passed if ARB-0 is "1" and ARB-1, ARB-2 and ARB-3 are "0", at the node LOCALOUT0 of the MUX passed if ARB-0 is "1" and ARB-1, ARB-2 and ARB-3 are "0", at the node LOCALOUT0 of the MUX 106-0 106-0 appears. appears. As in As in 3A 3A the same signal Din0 is also present at nodes Din1, Din2 and Din3. the same signal Din0 is also present at nodes Din1, Din2 and Din3. As in As in 3A 3A is shown is the bus is shown is the bus 102 102 in itself a ring. in itself a ring.
  • Im Gegensatz zum Stand der Technik gemäß 1A ist jedoch die Ringbuskonfiguration aus 3A eine Punkt-zu-Punkt-Konfiguration, da das Ausgangssignal eines Moduls lediglich mit einem anderen Modul gekoppelt ist. Beispielsweise sieht der Ausgang vom Modul 106-0 den Eingang Din3 des Moduls 106-3 Im Gegensatz zum Stand der Technik gemäß 1A ist jedoch die Ringbuskonfiguration aus 3A eine Punkt-zu-Punkt-Konfiguration, da das Ausgangssignal eines Moduls lediglich mit einem anderen Modul gekoppelt ist. Beispielsweise sieht der Ausgang vom Modul 106-0 den Eingang Din3 des Moduls 106-3 Im Gegensatz zum Stand der Technik gemäß 1A ist jedoch die Ringbuskonfiguration aus 3A eine Punkt-zu-Punkt-Konfiguration, da das Ausgangssignal eines Moduls lediglich mit einem anderen Modul gekoppelt ist. Beispielsweise sieht der Ausgang vom Modul 106-0 den Eingang Din3 des Moduls 106-3 Im Gegensatz zum Stand der Technik gemäß 1A ist jedoch die Ringbuskonfiguration aus 3A eine Punkt-zu-Punkt-Konfiguration, da das Ausgangssignal eines Moduls lediglich mit einem anderen Modul gekoppelt ist. Beispielsweise sieht der Ausgang vom Modul 106-0 den Eingang Din3 des Moduls 106-3 Im Gegensatz zum Stand der Technik gemäß 1A ist jedoch die Ringbuskonfiguration aus 3A eine Punkt-zu-Punkt-Konfiguration, da das Ausgangssignal eines Moduls lediglich mit einem anderen Modul gekoppelt ist. Beispielsweise sieht der Ausgang vom Modul 106-0 den Eingang Din3 des Moduls 106-3 Im Gegensatz zum Stand der Technik gemäß 1A ist jedoch die Ringbuskonfiguration aus 3A eine Punkt-zu-Punkt-Konfiguration, da das Ausgangssignal eines Moduls lediglich mit einem anderen Modul gekoppelt ist. Beispielsweise sieht der Ausgang vom Modul 106-0 den Eingang Din3 des Moduls 106-3 Im Gegensatz zum Stand der Technik gemäß 1A ist jedoch die Ringbuskonfiguration aus 3A eine Punkt-zu-Punkt-Konfiguration, da das Ausgangssignal eines Moduls lediglich mit einem anderen Modul gekoppelt ist. Beispielsweise sieht der Ausgang vom Modul 106-0 den Eingang Din3 des Moduls 106-3 Im Gegensatz zum Stand der Technik gemäß 1A ist jedoch die Ringbuskonfiguration aus 3A eine Punkt-zu-Punkt-Konfiguration, da das Ausgangssignal eines Moduls lediglich mit einem anderen Modul gekoppelt ist. Beispielsweise sieht der Ausgang vom Modul 106-0 den Eingang Din3 des Moduls 106-3 und nichts weiter. and nothing more. Die jedem Multiplexermodul zugeordnete interne Schaltungsanordnung trennt die Moduleingänge von der mit dem Modulausgang gekoppelten Lastimpedanz. The internal circuit arrangement assigned to each multiplexer module separates the module inputs from the load impedance coupled to the module output. In contrast to the prior art In contrast to the prior art 1A 1A however, the ring bus configuration is off however, the ring bus configuration is off 3A 3A a point-to-point configuration, since the output signal of one module is only coupled to another module. a point-to-point configuration, since the output signal of one module is only coupled to another module. For example, the output from the module sees For example, the output from the module sees 106-0 106-0 the input Din3 of the module the input Din3 of the module 106-3 106-3 and nothing else. and nothing else. The internal circuit arrangement assigned to each multiplexer module separates the module inputs from the load impedance coupled to the module output. The internal circuit arrangement assigned to each multiplexer module separates the module inputs from the load impedance coupled to the module output.
  • Die Ausgangstransistoren in jedem Multiplexermodul sehen eine kleinere Last Z L als die Ausgangstransistoren in einem Tristate-Puffermodul im Stand der Technik. Während die Ausgangsimpedanz, die die Tristate-Pufferkonfiguration des Standes der Technik aus 1 Die Ausgangstransistoren in jedem Multiplexermodul sehen eine kleinere Last Z L als die Ausgangstransistoren in einem Tristate-Puffermodul im Stand der Technik. Während die Ausgangsimpedanz, die die Tristate-Pufferkonfiguration des Standes der Technik aus 1 sieht, etwa sechzehn Äquivalenzlasten ist, ist die Ausgangsimpedanz, die ein Multiplexermodul gemäß der vorliegenden Erfindung sieht, lediglich etwa vier Äquivalenzlasten. sees is about sixteen equivalent loads, the output impedance that a multiplexer module according to the present invention sees is only about four equivalent loads. Die typische Signalübergangszeit für ein 2:1-Multiplexermodul ist etwa 500 ps, dh etwa zweimal so schnell wie die eines Tristate-Puffers des Standes der Technik. The typical signal transition time for a 2: 1 multiplexer module is about 500 ps, ​​ie about twice as fast as that of a prior art tri-state buffer. The output transistors in each multiplexer module see a smaller load Z L than the output transistors in a prior art tristate buffer module. The output transistors in each multiplexer module see a smaller load Z L than the output transistors in a prior art tristate buffer module. While the output impedance, which is the tristate buffer configuration of the prior art While the output impedance, which is the tristate buffer configuration of the prior art 1 1 is about sixteen equivalent loads, the output impedance seen by a multiplexer module according to the present invention is only about four equivalent loads. is about sixteen equivalent loads, the output impedance seen by a multiplexer module according to the present invention is only about four equivalent loads. The typical signal transition time for a 2: 1 multiplexer module is about 500 ps, ie about twice as fast as that of a prior art tristate buffer. The typical signal transition time for a 2: 1 multiplexer module is about 500 ps, ​​ie about twice as fast as that of a prior art tristate buffer.
  • Da die Multiplexermodule weniger stark belastet sind, können sie mit einer schnellen Spannungsanstiegsgeschwindigkeit arbeiten, die (da CLΔV/Δt verringert ist) einen verringerten Ausgangsstrom nutzt. Im Ergebnis kann die metallische Leiterbahn, die den Buspfad zwischen den Multiplexermodulen bildet, bei einem gegebenen spezifischen Widerstand in Bezug auf die Breite einer metallischen Leiterbahn, die im Stand der Technik aus 1 verwendet wird, eine kleinere Breite besitzen. Beispielsweise kann eine typische Breite einer metallischen Leiterbahn, die zur Implementierung von 3A verwendet wird, lediglich 0,8 μm sein. is used, be only 0.8 μm. Die Fähigkeit, schmalere metallische Leiterbahnen zu verwenden, schafft vorteilhaft eine höhere Flexibilität bei der Konstruktion des IC-Chipentwurfs und kann die kapazitive Last, die einer breiteren metallischen Leiterbahn zugeordnet ist, verringern. The ability to use narrower metallic traces advantageously provides greater flexibility in the design of the IC chip design and can reduce the capacitive load associated with a wider metallic trajectory. Because the multiplexer modules are less heavily loaded, they can operate at a rapid rate of voltage rise that uses a reduced output current (since C L ΔV / Δt is reduced). Because the multiplexer modules are less heavily loaded, they can operate at a rapid rate of voltage rise that uses a reduced output current (since C L ΔV / Δt is reduced). As a result, the metallic interconnect that forms the bus path between the multiplexer modules can, given a specific resistance with respect to the width of a metallic interconnect, be made in the prior art As a result, the metallic interconnect that forms the bus path between the multiplexer modules can, given a specific resistance with respect to the width of a metallic interconnect, be made in the prior art 1 1 is used to have a smaller width. is used to have a smaller width. For example, a typical width of a metallic trace used to implement For example, a typical width of a metallic trace used to implement 3A 3A is only 0.8 μm. is only 0.8 μm. The ability to use narrower metallic traces advantageously provides greater flexibility in the design of the IC chip design and can reduce the capacitive load associated with a wider metallic trace. The ability to use narrower metallic traces advantageously provides greater flexibility in the design of the IC chip design and can reduce the capacitive load associated with a wider metallic trace.
  • Selbst dann, wenn die Summe des Betriebsstroms, den die vier in 3A Selbst dann, wenn die Summe des Betriebsstroms, den die vier in 3A gezeigten Multiplexermodule erfordern, gleich dem Betriebsstrom ist, den ein einzelnes freigegebenes Tristate-Puffermodul des Standes der Technik erfordert, oder ihn sogar übersteigt, ist die vorliegende Erfindung immer noch vorteilhaft. require the multiplexer modules shown equals or exceeds the operating current that a single enabled tri-state buffer module of the prior art requires, the present invention is still advantageous. In der vorliegenden Erfindung wird der Ansteuerstrom unter den verschiedenen Multiple xermodulen verteilt, während im Stand der Technik der gesamte Ansteuerstrom von einem freigegebenen Tristate-Puffer geliefert wird. In the present invention, the drive current is distributed among the various multiple xermodules, while in the prior art the entire drive current is supplied by a released tristate buffer. Im Ergebnis ist es leichter, Multiplexermodule für geringeren Strom zu fertigen als Tristate-Puffermodule, die einen hohen Strom verkraften. As a result, it is easier to manufacture multiplexer modules for lower currents than tristate buffer modules that can withstand high currents. Even if the sum of the operating currents that the four in Even if the sum of the operating currents that the four in 3A 3A multiplexer modules shown is equal to the operating current that a single prior art shared tristate buffer module requires, or even exceeds, the present invention is still advantageous. Multiplexer modules shown is equal to the operating current that a single prior art shared tristate buffer module requires, or even exceeds, the present invention is still advantageous. In the present invention, the drive current is distributed among the various multiplexer modules, while in the prior art the entire drive current is supplied by an enabled tristate buffer. In the present invention, the drive current is distributed among the various multiplexer modules, while in the prior art the entire drive current is supplied by an enabled tristate buffer. As a result, it is easier to manufacture multiplexer modules for lower current than tristate buffer modules that can handle high current. As a result, it is easier to manufacture multiplexer modules for lower current than tristate buffer modules that can handle high current.
  • Die Konkurrenz per se ist bei der vorliegenden Erfindung kein Problem. Selbst wenn in 3A mehr als ein Arbitrierungssignal ARB irgendwie gleichzeitig eingeschaltet (z. B. "1") ist, werden weder die ausgewählten Multiplexermodule noch die IC 104 beschädigt. Dies steht im Gegensatz zu dem, was sich bei der Konfiguration des Standes der Technik aus 1 Die Konkurrenz per se ist bei der vorliegenden Erfindung kein Problem. Selbst wenn in 3A mehr als ein Arbitrierungssignal ARB irgendwie gleichzeitig eingeschaltet (z. B. "1") ist, werden weder die ausgewählten Multiplexermodule noch die IC 104 beschädigt. Dies steht im Gegensatz zu dem, was sich bei der Konfiguration des Standes der Technik aus 1 Die Konkurrenz per se ist bei der vorliegenden Erfindung kein Problem. Selbst wenn in 3A mehr als ein Arbitrierungssignal ARB irgendwie gleichzeitig eingeschaltet (z. B. "1") ist, werden weder die ausgewählten Multiplexermodule noch die IC 104 beschädigt. Dies steht im Gegensatz zu dem, was sich bei der Konfiguration des Standes der Technik aus 1 Die Konkurrenz per se ist bei der vorliegenden Erfindung kein Problem. Selbst wenn in 3A mehr als ein Arbitrierungssignal ARB irgendwie gleichzeitig eingeschaltet (z. B. "1") ist, werden weder die ausgewählten Multiplexermodule noch die IC 104 beschädigt. Dies steht im Gegensatz zu dem, was sich bei der Konfiguration des Standes der Technik aus 1 Die Konkurrenz per se ist bei der vorliegenden Erfindung kein Problem. Selbst wenn in 3A mehr als ein Arbitrierungssignal ARB irgendwie gleichzeitig eingeschaltet (z. B. "1") ist, werden weder die ausgewählten Multiplexermodule noch die IC 104 beschädigt. Dies steht im Gegensatz zu dem, was sich bei der Konfiguration des Standes der Technik aus 1 Die Konkurrenz per se ist bei der vorliegenden Erfindung kein Problem. Selbst wenn in 3A mehr als ein Arbitrierungssignal ARB irgendwie gleichzeitig eingeschaltet (z. B. "1") ist, werden weder die ausgewählten Multiplexermodule noch die IC 104 beschädigt. Dies steht im Gegensatz zu dem, was sich bei der Konfiguration des Standes der Technik aus 1 ergeben kann, in der zwei (oder mehr) Tristate-Puffermodule mit hohem Ausgangsstrom versuchen können, einander anzusteuern. in which two (or more) tristate buffer modules with a high output current can try to drive each other. Competition per se is not a problem with the present invention. Competition per se is not a problem with the present invention. Even if in Even if in 3A 3A If more than one arbitration signal ARB is somehow switched on at the same time (eg "1"), neither the selected multiplexer modules nor the IC If more than one arbitration signal ARB is somehow switched on at the same time (eg "1"), neither the selected multiplexer modules nor the IC 104 104 damaged. damaged. This is in contrast to what is seen in the configuration of the prior art This is in contrast to what is seen in the configuration of the prior art 1 1 in which two (or more) high output current tristate buffer modules can attempt to drive each other. in which two (or more) high output current tristate buffer modules can attempt to drive each other.
  • Falls eine Quasi-Konkurrenz in der vorliegenden Erfindung zur gleichzeitigen Auswahl zweier oder mehrerer Multiplexermodule führt, kann der richtige Zustand "0" oder "1" des mit dem Bus 102 Falls eine Quasi-Konkurrenz in der vorliegenden Erfindung zur gleichzeitigen Auswahl zweier oder mehrerer Multiplexermodule führt, kann der richtige Zustand "0" oder "1" des mit dem Bus 102 gekoppelten Bits fehlerhaft sein, wobei aber keine thermische Beschädigung an den Puffermodulen oder an der IC auftritt. coupled bits may be faulty, but there is no thermal damage to the buffer modules or to the IC. Eine Quasi-Konkurrenz in einer Mehrbit-Buskonfiguration könnte eines oder mehrere Bits beschädigen (z. B. könnte eine "0" zu einer "1" werden oder umgekehrt), wobei aber eine Beschädigung an der IC nicht zwangsläufig auftritt. Quasi-contention in a multi-bit bus configuration could damage one or more bits (e.g. a "0" could become a "1" or vice versa), but damage to the IC does not necessarily occur. If quasi-competition in the present invention results in the simultaneous selection of two or more multiplexer modules, the correct state can be "0" or "1" of that with the bus If quasi-competition in the present invention results in the simultaneous selection of two or more multiplexer modules, the correct state can be "0" or "1" of that with the bus 102 102 coupled bits may be faulty, but there is no thermal damage to the buffer modules or to the IC. coupled bits may be faulty, but there is no thermal damage to the buffer modules or to the IC. Quasi-competition in a multi-bit bus configuration could damage one or more bits (eg, a "0" could become a "1" or vice versa), but damage to the IC does not necessarily occur. Quasi-competition in a multi-bit bus configuration could damage one or more bits (eg, a "0" could become a "1" or vice versa), but damage to the IC does not necessarily occur.
  • Da die Konkurrenz oder Quasi-Konkurrenz kein Problem darstellt, das die IC 104 beschädigen oder zerstören kann, kann die vorliegende Erfindung leicht mit herkömmlichen Testprotokollen und mit herkömmlicher Testausrüstung getestet werden. Beispielsweise können im Gegensatz zu Techniken, die verwendet werden müssen, um zu versuchen, die IC 104 des Standes der Technik zu testen, Abtasttestprotokolle für den schnellen Test der IC 104 verwendet werden. Since the competition or quasi-competition is not a problem that the IC 104 can damage or destroy, the present invention can easily be tested with conventional test protocols and with conventional test equipment. For example, unlike techniques that must be used to try the IC 104 state of the art test, scan test protocols for quick test of IC 104 be used. Da die Konkurrenz oder Quasi-Konkurrenz kein Problem darstellt, das die IC 104 beschädigen oder zerstören kann, kann die vorliegende Erfindung leicht mit herkömmlichen Testprotokollen und mit herkömmlicher Testausrüstung getestet werden. Beispielsweise können im Gegensatz zu Techniken, die verwendet werden müssen, um zu versuchen, die IC 104 des Standes der Technik zu testen, Abtasttestprotokolle für den schnellen Test der IC 104 verwendet werden. Since the competition or quasi-competition is not a problem that the IC 104 can damage or destroy, the present invention can easily be tested with conventional test protocols and with conventional test equipment. For example, unlike techniques that must be used to try the IC 104 state of the art test, scan test protocols for quick test of IC 104 be used. Da die Konkurrenz oder Quasi-Konkurrenz kein Problem darstellt, das die IC 104 beschädigen oder zerstören kann, kann die vorliegende Erfindung leicht mit herkömmlichen Testprotokollen und mit herkömmlicher Testausrüstung getestet werden. Beispielsweise können im Gegensatz zu Techniken, die verwendet werden müssen, um zu versuchen, die IC 104 des Standes der Technik zu testen, Abtasttestprotokolle für den schnellen Test der IC 104 verwendet werden. Since the competition or quasi-competition is not a problem that the IC 104 can damage or destroy, the present invention can easily be tested with conventional test protocols and with conventional test equipment. For example, unlike techniques that must be used to try the IC 104 state of the art test, scan test protocols for quick test of IC 104 be used. Da die Konkurrenz oder Quasi-Konkurrenz kein Problem darstellt, das die IC 104 beschädigen oder zerstören kann, kann die vorliegende Erfindung leicht mit herkömmlichen Testprotokollen und mit herkömmlicher Testausrüstung getestet werden. Beispielsweise können im Gegensatz zu Techniken, die verwendet werden müssen, um zu versuchen, die IC 104 des Standes der Technik zu testen, Abtasttestprotokolle für den schnellen Test der IC 104 verwendet werden. Since the competition or quasi-competition is not a problem that the IC 104 can damage or destroy, the present invention can easily be tested with conventional test protocols and with conventional test equipment. For example, unlike techniques that must be used to try the IC 104 state of the art test, scan test protocols for quick test of IC 104 be used. Da die Konkurrenz oder Quasi-Konkurrenz kein Problem darstellt, das die IC 104 beschädigen oder zerstören kann, kann die vorliegende Erfindung leicht mit herkömmlichen Testprotokollen und mit herkömmlicher Testausrüstung getestet werden. Beispielsweise können im Gegensatz zu Techniken, die verwendet werden müssen, um zu versuchen, die IC 104 des Standes der Technik zu testen, Abtasttestprotokolle für den schnellen Test der IC 104 verwendet werden. Since the competition or quasi-competition is not a problem that the IC 104 can damage or destroy, the present invention can easily be tested with conventional test protocols and with conventional test equipment. For example, unlike techniques that must be used to try the IC 104 state of the art test, scan test protocols for quick test of IC 104 be used. Da die Konkurrenz oder Quasi-Konkurrenz kein Problem darstellt, das die IC 104 beschädigen oder zerstören kann, kann die vorliegende Erfindung leicht mit herkömmlichen Testprotokollen und mit herkömmlicher Testausrüstung getestet werden. Beispielsweise können im Gegensatz zu Techniken, die verwendet werden müssen, um zu versuchen, die IC 104 des Standes der Technik zu testen, Abtasttestprotokolle für den schnellen Test der IC 104 verwendet werden. Since the competition or quasi-competition is not a problem that the IC 104 can damage or destroy, the present invention can easily be tested with conventional test protocols and with conventional test equipment. For example, unlike techniques that must be used to try the IC 104 state of the art test, scan test protocols for quick test of IC 104 be used. Da die Konkurrenz oder Quasi-Konkurrenz kein Problem darstellt, das die IC 104 beschädigen oder zerstören kann, kann die vorliegende Erfindung leicht mit herkömmlichen Testprotokollen und mit herkömmlicher Testausrüstung getestet werden. Beispielsweise können im Gegensatz zu Techniken, die verwendet werden müssen, um zu versuchen, die IC 104 des Standes der Technik zu testen, Abtasttestprotokolle für den schnellen Test der IC 104 verwendet werden. Since the competition or quasi-competition is not a problem that the IC 104 can damage or destroy, the present invention can easily be tested with conventional test protocols and with conventional test equipment. For example, unlike techniques that must be used to try the IC 104 state of the art test, scan test protocols for quick test of IC 104 be used. Da die Konkurrenz oder Quasi-Konkurrenz kein Problem darstellt, das die IC 104 beschädigen oder zerstören kann, kann die vorliegende Erfindung leicht mit herkömmlichen Testprotokollen und mit herkömmlicher Testausrüstung getestet werden. Beispielsweise können im Gegensatz zu Techniken, die verwendet werden müssen, um zu versuchen, die IC 104 des Standes der Technik zu testen, Abtasttestprotokolle für den schnellen Test der IC 104 verwendet werden. Since the competition or quasi-competition is not a problem that the IC 104 can damage or destroy, the present invention can easily be tested with conventional test protocols and with conventional test equipment. For example, unlike techniques that must be used to try the IC 104 state of the art test, scan test protocols for quick test of IC 104 be used. Da die Konkurrenz oder Quasi-Konkurrenz kein Problem darstellt, das die IC 104 beschädigen oder zerstören kann, kann die vorliegende Erfindung leicht mit herkömmlichen Testprotokollen und mit herkömmlicher Testausrüstung getestet werden. Beispielsweise können im Gegensatz zu Techniken, die verwendet werden müssen, um zu versuchen, die IC 104 des Standes der Technik zu testen, Abtasttestprotokolle für den schnellen Test der IC 104 verwendet werden. Since the competition or quasi-competition is not a problem that the IC 104 can damage or destroy, the present invention can easily be tested with conventional test protocols and with conventional test equipment. For example, unlike techniques that must be used to try the IC 104 state of the art test, scan test protocols for quick test of IC 104 be used. Da die Konkurrenz oder Quasi-Konkurrenz kein Problem darstellt, das die IC 104 beschädigen oder zerstören kann, kann die vorliegende Erfindung leicht mit herkömmlichen Testprotokollen und mit herkömmlicher Testausrüstung getestet werden. Beispielsweise können im Gegensatz zu Techniken, die verwendet werden müssen, um zu versuchen, die IC 104 des Standes der Technik zu testen, Abtasttestprotokolle für den schnellen Test der IC 104 verwendet werden. Since the competition or quasi-competition is not a problem that the IC 104 can damage or destroy, the present invention can easily be tested with conventional test protocols and with conventional test equipment. For example, unlike techniques that must be used to try the IC 104 state of the art test, scan test protocols for quick test of IC 104 be used. Da die Konkurrenz oder Quasi-Konkurrenz kein Problem darstellt, das die IC 104 beschädigen oder zerstören kann, kann die vorliegende Erfindung leicht mit herkömmlichen Testprotokollen und mit herkömmlicher Testausrüstung getestet werden. Beispielsweise können im Gegensatz zu Techniken, die verwendet werden müssen, um zu versuchen, die IC 104 des Standes der Technik zu testen, Abtasttestprotokolle für den schnellen Test der IC 104 verwendet werden. Since the competition or quasi-competition is not a problem that the IC 104 can damage or destroy, the present invention can easily be tested with conventional test protocols and with conventional test equipment. For example, unlike techniques that must be used to try the IC 104 state of the art test, scan test protocols for quick test of IC 104 be used. Da die Konkurrenz oder Quasi-Konkurrenz kein Problem darstellt, das die IC 104 beschädigen oder zerstören kann, kann die vorliegende Erfindung leicht mit herkömmlichen Testprotokollen und mit herkömmlicher Testausrüstung getestet werden. Beispielsweise können im Gegensatz zu Techniken, die verwendet werden müssen, um zu versuchen, die IC 104 des Standes der Technik zu testen, Abtasttestprotokolle für den schnellen Test der IC 104 verwendet werden. Since the competition or quasi-competition is not a problem that the IC 104 can damage or destroy, the present invention can easily be tested with conventional test protocols and with conventional test equipment. For example, unlike techniques that must be used to try the IC 104 state of the art test, scan test protocols for quick test of IC 104 be used. Da die Konkurrenz oder Quasi-Konkurrenz kein Problem darstellt, das die IC 104 beschädigen oder zerstören kann, kann die vorliegende Erfindung leicht mit herkömmlichen Testprotokollen und mit herkömmlicher Testausrüstung getestet werden. Beispielsweise können im Gegensatz zu Techniken, die verwendet werden müssen, um zu versuchen, die IC 104 des Standes der Technik zu testen, Abtasttestprotokolle für den schnellen Test der IC 104 verwendet werden. Since the competition or quasi-competition is not a problem that the IC 104 can damage or destroy, the present invention can easily be tested with conventional test protocols and with conventional test equipment. For example, unlike techniques that must be used to try the IC 104 state of the art test, scan test protocols for quick test of IC 104 be used.
  • Obgleich 3A Obgleich 3A vier 2:1-Multiplexermodule zeigt, können zur Implementierung eines Busses so wenig wie zwei 2:1-Multiplexermodule verwendet werden. shows four 2: 1 multiplexer modules, as little as two 2: 1 multiplexer modules can be used to implement a bus. In Netzen verwendete Busse mit Ringtopologie können beispielsweise so viele wie zwanzig oder mehr 2:1-Multiplexermodule verwenden. For example, ring topology buses used in networks can use as many as twenty or more 2: 1 multiplexer modules. Ferner können X:1-Schaltmodule anders als als herkömmliche Multiplexer-Schaltungen implementiert werden. Furthermore, X: 1 switch modules can be implemented differently than conventional multiplexer circuits. Although Although 3A 3A shows four 2: 1 multiplexer modules, as few as two 2: 1 multiplexer modules can be used to implement a bus. shows four 2: 1 multiplexer modules, as few as two 2: 1 multiplexer modules can be used to implement a bus. For example, buses with ring topology used in networks can use as many as twenty or more 2: 1 multiplexer modules. For example, buses with ring topology used in networks can use as many as twenty or more 2: 1 multiplexer modules. Furthermore, X: 1 switching modules can be implemented differently than conventional multiplexer circuits. Furthermore, X: 1 switching modules can be implemented differently than conventional multiplexer circuits.
  • Wie angemerkt wurde, führt die Verwendung von 2:1-Multiplexern (z. B. X = 2) per Knoten zur Bildung eines einzigen Datenrings. Allerdings kann es für größere Busse mit vielen Lasten vorteilhaft sein, 3:1-Multiplexer (oder beliebig X:1-Multiplexer) zu verwenden. Die Erhöhung von X von 2 auf 3 erhöht die Last pro Multiplexer, da jeder Multiplexer daraufhin den in zwei Dimensionen ihm nächsten Knoten ansteuern muss. Allerdings verringert die Erhöhung von X die Gesamtzahl der Elemente in einem Busring.How was noted leads the use of 2: 1 multiplexers (e.g. X = 2) per node Formation of a single data ring. However, it can be for larger buses be advantageous with many loads, 3: 1 multiplexer (or any X: 1 multiplexer) to use. The increase increased from X to 3 from X. the load per multiplexer, since each multiplexer then the in two dimensions closest to him Must control nodes. However, increasing X decreases the total number of elements in a bus ring.
  • Ein Beispiel einer solchen Anordnung ist ein Bus mit 16 Knoten, effektiv die Konfiguration aus 3A, viermal wiederholt, mit vertikal ausgerichteten Ringbussen, die durch jeden Knoten verlaufen. Obgleich jeder Knoten dann zwei Lasten (z. B. die benachbarte Last in der gleichen Ebene und die benachbarte Last "darüber") ansteuern müsste, verringert sich die weiteste Entfernung zwischen zwei Lasten. Die Verringerung erfolgt von 15 Knoten für einen einzigen Ringbus auf 6 Knoten, d. h. auf drei Knoten in der horizontalen Ebene und drei Knoten in der vertikalen Ebene.An example of such an arrangement is a 16 node bus, effectively configuring it 3A , repeated four times, with vertically aligned ring buses running through each node. , repeated four times, with vertically aligned ring buses running through each node. Although each node would then have to drive two loads (eg, the adjacent load on the same plane and the adjacent load "above"), the longest distance between two loads is reduced. Although each node would then have to drive two loads (eg, the adjacent load on the same plane and the adjacent load "above"), the longest distance between two loads is reduced. The reduction takes place from 15 nodes for a single ring bus to 6 nodes, ie to three nodes in the horizontal plane and three nodes in the vertical plane. The reduction takes place from 15 nodes for a single ring bus to 6 nodes, ie to three nodes in the horizontal plane and three nodes in the vertical plane.
  • Somit definiert eine X:1-Multiplexermodulkonfiguration im Allgemeinen einen X-dimensionalen Würfel. Für die 2:1-Multiplexermodulkonfiguration aus 3A Somit definiert eine X:1-Multiplexermodulkonfiguration im Allgemeinen einen X-dimensionalen Würfel. Für die 2:1-Multiplexermodulkonfiguration aus 3A ist X = 2, wobei eine zweidimensionale ebene Konfiguration definiert wird. is X = 2, defining a two-dimensional planar configuration. Wenn X = 2 ist, ist das Ausgangssignal jedes Multiplexermoduls mit [X – 1] oder mit einem Eingang an einem benachbarten Modul gekoppelt. When X = 2, the output of each multiplexer module is coupled to [X-1] or to an input on an adjacent module. Falls X = 3 ist (z. B. falls 3:1-Multiplexermodule verwendet werden), würde eine dreidimensionale Würfelkonfiguration realisiert. If X = 3 (e.g. if 3: 1 multiplexer modules are used), a three-dimensional cube configuration would be implemented. In einer Dreiwegekonfiguration verzweigt jeder Multiplexer-Ausgang (Dout) zu [X – 1] oder 2 Eingängen an anderen der Module. In a three-way configuration, each multiplexer output (Dout) branches to [X - 1] or 2 inputs on other of the modules. Thus, an X: 1 multiplexer module configuration generally defines an X-dimensional cube. Thus, an X: 1 multiplexer module configuration generally defines an X-dimensional cube. For the 2: 1 multiplexer module configuration For the 2: 1 multiplexer module configuration 3A 3A X = 2, where a two-dimensional plane configuration is defined. X = 2, where a two-dimensional plane configuration is defined. When X = 2, the output of each multiplexer module is coupled to [X-1] or to an input on an adjacent module. When X = 2, the output of each multiplexer module is coupled to [X-1] or to an input on an adjacent module. If X = 3 (eg if 3: 1 multiplexer modules are used), a three-dimensional cube configuration would be realized. If X = 3 (eg if 3: 1 multiplexer modules are used), a three-dimensional cube configuration would be realized. In a three-way configuration, each multiplexer output (Dout) branches to [X - 1] or 2 inputs on other of the modules. In a three-way configuration, each multiplexer output (Dout) branches to [X - 1] or 2 inputs on other of the modules.
  • Zusammenfassend ermöglicht die Verwendung der Multiplexermodule, dass die vorliegende Erfindung leicht mit Multiplexer-Transistoren, die einen verhältnismäßig niedrigen Strom verkraften, implementiert wird. Die für die Implementierung der vorliegenden Erfindung erforderliche IC-Chipfläche übersteigt nicht die für die Implementierung einer herkömmlichen Tristate-Pufferkonfiguration mit der gleichen Anzahl von Eingangs/Ausgangs-Knoten erforderliche Chipfläche. Da jedes Multiplexermodul verhältnismäßig wenig Strom liefert oder zieht, kann die zur Implementierung des in 3A gezeigten Ringbusses verwendete metallische Leiterbahn dünner als im Fall für den im Stand der Technik aus 1 gezeigten Bus sein. shown bus. Da keine Schäden infolge Konkurrenz auftreten, eignet sich die vorliegende Erfindung für schnelle Tests mit Standardtesttechniken und -ausrüstungen einschließlich der Abtastung. Since there is no damage from competition, the present invention lends itself to rapid testing using standard testing techniques and equipment including scanning. In summary, the use of the multiplexer modules enables the present invention to be easily implemented with multiplexer transistors that can handle a relatively low current. In summary, the use of the multiplexer modules enables the present invention to be easily implemented with multiplexer transistors that can handle a relatively low current. The IC chip area required to implement the present invention does not exceed the chip area required to implement a conventional tristate buffer configuration with the same number of input / output nodes. The IC chip area required to implement the present invention does not exceed the chip area required to implement a conventional tristate buffer configuration with the same number of input / output nodes. Since each multiplexer module supplies or draws relatively little current, the implementation of the in Since each multiplexer module supplies or draws relatively little current, the implementation of the in 3A 3A shown ring bus used metallic conductor track thinner than in the case for the in the prior art shown ring bus used metallic conductor track thinner than in the case for the in the prior art 1 1 shown bus. shown bus. Because there is no competitive damage, the present invention is suitable for rapid testing using standard test techniques and equipment, including scanning. Because there is no competitive damage, the present invention is suitable for rapid testing using standard test techniques and equipment, including scanning.

Claims (9)

  1. System zum Koppeln von Daten zwischen M E/A-Knoten, wobei M eine ganze Zahl ≥ 2 ist, wobei das System umfasst: M Module (106), wovon jedes einen ersten Eingangsport (Din), der mit einem Eingangsknoten gekoppelt ist, einen Arbitrierungsport (ARB), der mit einem Arbitrierungssignal gekoppelt ist, und einen Ausgangsport (Dout), der mit einem Ausgangsknoten gekoppelt ist, besitzt, wobei der Ausgangsport (Dout) mit dem ersten Eingangsport (Din) desselben Moduls (106) gekoppelt ist, wenn das Arbitrierungssignal in einem ersten Zustand ist; und einen leitenden Bus (102), der eine elektrische Kopplung zwischen benachbarten Modulen schafft; wobei jedes Modul (106) einen zweiten Eingangsport (LOCALout) besitzt, der mit einem lokalen Ausgangsknoten gekoppelt ist; wobei der Ausgangsport (Dout) jedes Moduls (106 ) mit dem zweiten Eingangsport (LOCAL out ) desselben Moduls ( ) with the second input port (LOCAL out ) of the same module ( 106 106 ) gekoppelt ist, wenn das Arbitrierungssignal in einem zweiten Zustand ist; ) is coupled when the arbitration signal is in a second state; wobei die elektrische Kopplung, die durch den leitenden Bus ( where the electrical coupling established by the conductive bus ( 102 102 ) geschaffen wird, derart ist, dass der Eingangsknoten eines Moduls M i mit dem Ausgangsknoten eines Moduls M i+1 gekoppelt ist und der Eingangsknoten des Moduls M M–1 mit dem Ausgangsknoten des Moduls M i=0 gekoppelt ist, wobei i eine ganze Zahl 0 ≤ i ≤ M – 1 ist; Is provided) is such that the input node of a module M i to the output node of a module M i + coupled 1, and the input node of the module M M-1 is coupled to the output node of the module M i = 0, where all i a Number 0 ≤ i ≤ M - 1; wobei Signalzustände des Arbitrierungssignals, das mit jedem Modul ( where signal states of the arbitration signal that is sent with each module ( 106 106 ) gekoppelt ist, einen Signalpfad auf dem leitenden Bus ( ) is coupled, a signal path on the conductive bus ( 102 102 ) zwischen einem gewünschten Eingangsknoten an einem Modul ( ) between a desired input node on a module ( 106-0 106-0 ) und einem Ausgangsknoten an einem weiteren Modul ( ) and an output node on another module ( 106-1 106-1 ) definieren, wobei die Module so gekoppelt sind, dass sie eine Punkt-zu-Punkt-Kopplung ergeben; ) define, wherein the modules are coupled so that they result in a point-to-point coupling; dadurch gekennzeichnet , dass das System auf einer integrierten Schaltung gefertigt ist; characterized in that the system is fabricated on an integrated circuit; die Module X:1-Multiplexereinheiten mit jeweils X Eingangsports sind, wobei der Ausgangsport jedes Moduls mit einem der X Eingangsports desselben Moduls entsprechend dem Arbitrierungssignal gekoppelt ist und die Module so verbunden sind, dass sie einen X-dimensionalen Würfel bilden, wobei X eine ganze Zahl > 2 ist. the modules are X: 1 multiplexer units each with X input ports, the output port of each module being coupled to one of the X input ports of the same module according to the arbitration signal and the modules being connected to form an X-dimensional cube, where X is a whole Number> 2. System for coupling data between ME / A nodes, where M is an integer ≥ 2, the system comprising: M modules ( System for coupling data between ME / A nodes, where M is an integer ≥ 2, the system comprising: M modules ( 106 106 ), each having a first input port (D in ) coupled to an input node, an arbitration port (ARB) coupled to an arbitration signal, and an output port (D out ) coupled to an output node, wherein the output port (D out ) with the first input port (D in ) of the same module ( ), each having a first input port (D in ) coupled to an input node, an arbitration port (ARB) coupled to an arbitration signal, and an output port (D out ) coupled to an output node, wherein the output port (D out ) with the first input port (D in ) of the same module ( 106 106 ) is coupled when the arbitration signal is in a first state; ) is coupled when the arbitration signal is in a first state; and a conducting bus ( and a conducting bus ( 102 102 ) that creates an electrical coupling between adjacent modules; ) that creates an electrical coupling between adjacent modules; where each module ( where each module ( 106 106 ) has a second input port (LOCAL out ) coupled to a local output node; ) has a second input port (LOCAL out ) coupled to a local output node; where the output port (D out ) of each module ( where the output port (D out ) of each module ( 106 106 ) with the second input port (LOCAL out ) of the same module ( ) with the second input port (LOCAL out ) of the same module ( 106 106 ) is coupled when the arbitration signal is in a second state; ) is coupled when the arbitration signal is in a second state; where the electrical coupling through the conductive bus ( where the electrical coupling through the conductive bus ( 102 102 Is provided) is such that the input node of a module M i to the output node of a module M i + coupled 1, and the input node of the module M M-1 is coupled to the output node of the module M i = 0, where all ia Number 0 ≤ i ≤ M - 1; Is provided) is such that the input node of a module M i to the output node of a module M i + coupled 1, and the input node of the module M M-1 is coupled to the output node of the module M i = 0, where all ia Number 0 ≤ i ≤ M - 1; where signal states of the arbitration signal that are sent to each module ( where signal states of the arbitration signal that are sent to each module ( 106 106 ) is coupled, a signal path on the conductive bus ( ) is coupled, a signal path on the conductive bus ( 102 102 ) between a desired input node on a module ( ) between a desired input node on a module ( 106-0 106-0 ) and an output node on another module ( ) and an output node on another module ( 106-1 106-1 ) define, the modules being coupled so that they result in a point-to-point coupling; ) define, the modules being coupled so that they result in a point-to-point coupling; characterized in that the system is made on an integrated circuit; characterized in that the system is made on an integrated circuit; the modules are X: 1 multiplexer units with X input ports each, the output port being each Module is coupled to one of the X input ports of the same module in accordance with the arbitration signal and the modules are connected so that they form an X-dimensional cube, where X is an integer> 2. the modules are X: 1 multiplexer units with X input ports each, the output port being each module is coupled to one of the X input ports of the same module in accordance with the arbitration signal and the modules are connected so that they form an X -dimensional cube, where X is an integer> 2.
  2. System nach Anspruch 1, dadurch gekennzeichnet, dass X = 3 ist. System according to claim 1, characterized in that X = 3.
  3. System nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass für jedes Modul ( 106 System nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass für jedes Modul ( 106 ) der Ausgangsport (D out ) des Moduls von den Eingangsports (D in , LOCAL out ) des Moduls gepuffert ist. ) the output port (D out ) of the module is buffered by the input ports (D in , LOCAL out ) of the module. System according to claim 1 or 2, characterized in that for each module ( System according to claim 1 or 2, characterized in that for each module ( 106 106 ) the module's output port (D out ) is buffered by the module's input ports (D in , LOCAL out ). ) the module's output port (D out ) is buffered by the module's input ports (D in , LOCAL out ).
  4. System nach Anspruch 1, dadurch gekennzeichnet, dass jedes Modul ( 106 ) mit Metalloxidhalbleiter-Transistoren gefertigt ist. System according to claim 1, characterized in that each module ( 106 ) is made with metal oxide semiconductor transistors. System nach Anspruch 1, dadurch gekennzeichnet, dass jedes Modul ( 106 ) mit Metalloxidhalbleiter-Transistoren gefertigt ist. System according to claim 1, characterized in that each module ( 106 ) is made with metal oxide semiconductor transistors. System nach Anspruch 1, dadurch gekennzeichnet, dass jedes Modul ( 106 ) mit Metalloxidhalbleiter-Transistoren gefertigt ist. System according to claim 1, characterized in that each module ( 106 ) is made with metal oxide semiconductor transistors. System nach Anspruch 1, dadurch gekennzeichnet, dass jedes Modul ( 106 ) mit Metalloxidhalbleiter-Transistoren gefertigt ist. System according to claim 1, characterized in that each module ( 106 ) is made with metal oxide semiconductor transistors. System nach Anspruch 1, dadurch gekennzeichnet, dass jedes Modul ( 106 ) mit Metalloxidhalbleiter-Transistoren gefertigt ist. System according to claim 1, characterized in that each module ( 106 ) is made with metal oxide semiconductor transistors.
  5. System nach Anspruch 1, dadurch gekennzeichnet, dass wenigstens zwei Gruppen aus M Modulen ( 106 System nach Anspruch 1, dadurch gekennzeichnet, dass wenigstens zwei Gruppen aus M Modulen ( 106 ) vorgesehen sind; ) are provided; wobei jedes Modul einen dritten Eingangsport, der mit einem zweiten Eingangsknoten gekoppelt ist, umfasst; each module including a third input port coupled to a second input node; wobei der Ausgangsport jedes Moduls mit dem dritten Eingangsport desselben Moduls gekoppelt ist, wenn das Arbitrierungssignal in einem dritten Zustand ist; wherein the output port of each module is coupled to the third input port of the same module when the arbitration signal is in a third state; und der Ausgangsknoten jedes Moduls mit einem Eingangsknoten jedes von zwei benachbarten Modulen gekoppelt ist, wodurch eine Verbindung in Gestalt eines dreidimensionalen Würfels zwischen den Modulen ( and the output node of each module is coupled to an input node of each of two adjacent modules, whereby a connection in the form of a three-dimensional cube between the modules ( 106 106 ) gebildet wird. ) is formed. System according to claim 1, characterized in that at least two groups of M modules ( System according to claim 1, characterized in that at least two groups of M modules ( 106 106 ) are provided; ) are provided; each module including a third input port coupled to a second input node; each module including a third input port coupled to a second input node; wherein the output port of each module is coupled to the third input port of the same module when the arbitration signal is in a third state; wherein the output port of each module is coupled to the third input port of the same module when the arbitration signal is in a third state; and the output node of each module is coupled to an input node of each of two adjacent modules, thereby creating a three-dimensional cube connection between the modules ( and the output node of each module is coupled to an input node of each of two adjacent modules, thereby creating a three-dimensional cube connection between the modules ( 106 106 ) is formed. ) is formed.
  6. Verfahren zum Koppeln von Daten zwischen ME/A-Knoten, wobei M eine ganze Zahl ≥ 2 ist, wobei das Verfahren die folgenden Schritte umfasst: Vorsehen von M Modulen ( 106 Verfahren zum Koppeln von Daten zwischen ME/A-Knoten, wobei M eine ganze Zahl ≥ 2 ist, wobei das Verfahren die folgenden Schritte umfasst: Vorsehen von M Modulen ( 106 ), wovon jedes einen ersten Eingangsport (D in ), der mit einem Eingangsknoten gekoppelt ist, einen Arbitrierungsport (ARB), der mit einem Arbitrierungssignal gekoppelt ist, und einen Ausgangsport D out , der mit einem Ausgangsknoten gekoppelt ist, besitzt, wobei der Ausgangsport (D out ) mit dem ersten Eingangsknoten (D in ) desselben Moduls ( ), each of which has a first input port (D in ) coupled to an input node, an arbitration port (ARB) coupled to an arbitration signal, and an output port D out coupled to an output node, the output port (D out ) with the first input node (D in ) of the same module ( 106 106 ) gekoppelt ist, wenn das Arbitrierungssignal in einem ersten Zustand ist; ) is coupled when the arbitration signal is in a first state; und jedes Modul ( and each module ( 106 106 ) einen zweiten Eingangsport (LOCAL out ) besitzt, der mit einem lokalen Ausgangsknoten gekoppelt ist; ) has a second input port (LOCAL out ) which is coupled to a local output node; Vorsehen eines leitenden Busses ( Provide a leading bus ( 102 102 ), der eine elektrische Kopplung zwischen benachbarten Modulen ( ), which creates an electrical coupling between neighboring modules ( 106 106 ) schafft; ) creates; Koppeln des Ausgangsports (D out ) jedes Moduls ( Coupling the output port (D out ) of each module ( 106 106 ) mit dem zweiten Eingangsport (LOCAL out ) desselben Moduls ( ) with the second input port (LOCAL out ) of the same module ( 106 106 ), wenn das Arbitrierungssignal in einem zweiten Zustand ist; ) when the arbitration signal is in a second state; Schaffen der elektrischen Kopplung durch den leitenden Bus ( Creation of the electrical coupling through the conductive bus ( 102 102 ) in der Weise, dass der Eingangsknoten eines Moduls M i mit dem Ausgangsknoten eines Moduls M i+1 gekoppelt ist und der Eingangsknoten des Moduls M M–1 mit dem Ausgangsknoten des Moduls M i=0 gekoppelt ist, wobei i eine ganze Zahl 0 ≤ i ≤ M – 1 ist; ) In such a way that the input node of a module M i to the output node of a module M i + 1 is coupled and the input node of the module M M-1 to the output node of the module M i = is coupled to 0, where i is an integer of 0 ≤ i ≤ M-1; und Definieren eines Signalpfades auf dem leitenden Bus ( and defining a signal path on the conducting bus ( 102 102 ) zwischen einem gewünschten Eingangsknoten an einem Modul ( ) between a desired input node on a module ( 106-0 106-0 ) und einem Ausgangsknoten an einem weiteren Modul ( ) and an output node on another module ( 106-1 106-1 ) mittels der Signalzustände des mit jedem Modul ( ) by means of the signal states of the with each module ( 106 106 ) gekoppelten Arbitrierungssignals, wodurch eine Punkt-zu-Punkt-Kopplung zwischen den so gekoppelten Modulen ( ) coupled arbitration signal, creating a point-to-point coupling between the modules coupled in this way ( 106 106 ) geschaffen wird, gekennzeichnet durch Koppeln von Daten zwischen ME/A-Knoten auf einer integrierten Schaltung; ) characterized by coupling data between ME / O nodes on an integrated circuit; und Schaffen von X:1-Multiptexereinheiten als die Module ( and creating X: 1 multiptex units as the modules ( 106 106 ), wobei jede X:1-Multiplexereinheit X Eingangsports besitzt, und Koppeln des Ausgangsports jedes Moduls mit einem der X Eingangsports desselben Moduls entsprechend dem Arbitrierungssignal und Verbinden der Module, um einen X-dimensionalen Würfel zu formen, wobei X eine ganze Zahl > 2 ist. ), each X: 1 multiplexer unit having X input ports, and coupling the output port of each module to one of the X input ports of the same module according to the arbitration signal and connecting the modules to form an X-dimensional cube, where X is an integer> 2 is. A method of coupling data between ME / A nodes, where M is an integer ≥ 2, the method comprising the following steps: providing M modules ( A method of coupling data between ME / A nodes, where M is an integer ≥ 2, the method comprising the following steps: providing M modules ( 106 106 ), each having a first input port (D in ) coupled to an input node, an arbitration port (ARB) coupled to an arbitration signal, and an output port D out coupled to an output node, the output port (D out ) with the first input node (D in ) of the same module ( ), each having a first input port (D in ) coupled to an input node, an arbitration port (ARB) coupled to an arbitration signal, and an output port D out coupled to an output node, the output port (D out ) with the first input node (D in ) of the same module ( 106 106 ) is coupled when the arbitration signal is in a first state; ) is coupled when the arbitration signal is in a first state; and each module ( and each module ( 106 106 ) has a second input port (LOCAL out ) coupled to a local output node; ) has a second input port (LOCAL out ) coupled to a local output node; Providing a conductive bus ( Providing a conductive bus ( 102 102 ), which is an electrical coupling between neighboring modules ( ), which is an electrical coupling between neighboring modules ( 106 106 ) creates; ) creates; Coupling the output port (D out ) of each module ( Coupling the output port (D out ) of each module ( 106 106 ) with the second input port (LOCAL out ) of the same module ( ) with the second input port (LOCAL out ) of the same module ( 106 106 ) when the arbitration signal is in a second state; ) when the arbitration signal is in a second state; Creating the electrical coupling through the conductive bus ( Creating the electrical coupling through the conductive bus ( 102 102 ) In such a way that the input node of a module M i to the output node of a module M i + 1 is coupled and the input node of the module M M-1 to the output node of the module M i = is coupled to 0, where i is an integer of 0 ≤ i ≤ M - 1; ) In such a way that the input node of a module M i to the output node of a module M i + 1 is coupled and the input node of the module M M-1 to the output node of the module M i = is coupled to 0, where i is an integer of 0 ≤ i ≤ M - 1; and defining a signal path on the conductive bus ( and defining a signal path on the conductive bus ( 102 102 ) between a desired input node on a module ( ) between a desired input node on a module ( 106-0 106-0 ) and an output node on another module ( ) and an output node on another module ( 106-1 106-1 ) by means of the signal states of each module ( ) by means of the signal states of each module ( 106 106 ) coupled arbitration signal, whereby a point-to-point coupling between the modules thus coupled ( ) coupled arbitration signal, whereby a point-to-point coupling between the modules thus coupled ( 106 106 ) is created, characterized by coupling data between ME / A nodes on an integrated circuit; ) is created, characterized by coupling data between ME / A nodes on an integrated circuit; and creating X: 1 multiptexer units as the modules ( and creating X: 1 multiptexer units as the modules ( 106 106 ), each X: 1 multiplexer unit having X input ports, and coupling the output port of each module to one of the X input ports of the same module according to the arbitration signal and connecting the modules to form an X-dimensional cube, where X is an integer> 2 is. ), each X: 1 multiplexer unit having X input ports, and coupling the output port of each module to one of the X input ports of the same module according to the arbitration signal and connecting the modules to form an X-dimensional cube, where X is an integer> 2 is.
  7. Verfahren nach Anspruch 6, gekennzeichnet durch Wählen von X = 3. A method according to claim 6, characterized by selecting X = 3.
  8. Verfahren nach Anspruch 6 oder 7, gekennzeichnet durch Vorsehen eines Moduls ( 106 Verfahren nach Anspruch 6 oder 7, gekennzeichnet durch Vorsehen eines Moduls ( 106 ) mit einem Ausgangsport (D out ), der von den Eingangspors (D in , LOCAL out ) des Moduls gepuffert ist. ) with an output port (D out ) that is buffered by the input ports (D in , LOCAL out ) of the module. Method according to claim 6 or 7, characterized by providing a module ( Method according to claim 6 or 7, characterized by providing a module ( 106 106 ) with an output port (D out ) that is buffered by the input pores (D in , LOCAL out ) of the module. ) with an output port (D out ) that is buffered by the input pores (D in , LOCAL out ) of the module.
  9. Verfahren nach Anspruch 6, 7 oder 8, dadurch gekennzeichnet, dass jedes Modul ( 106 ) mit Metalloxidhalbleiter-Transistoren gefertigt ist. Method according to claim 6, 7 or 8, characterized in that each module ( 106 ) is made with metal oxide semiconductor transistors. Verfahren nach Anspruch 6, 7 oder 8, dadurch gekennzeichnet, dass jedes Modul ( 106 ) mit Metalloxidhalbleiter-Transistoren gefertigt ist. Method according to claim 6, 7 or 8, characterized in that each module ( 106 ) is made with metal oxide semiconductor transistors. Verfahren nach Anspruch 6, 7 oder 8, dadurch gekennzeichnet, dass jedes Modul ( 106 ) mit Metalloxidhalbleiter-Transistoren gefertigt ist. Method according to claim 6, 7 or 8, characterized in that each module ( 106 ) is made with metal oxide semiconductor transistors. Verfahren nach Anspruch 6, 7 oder 8, dadurch gekennzeichnet, dass jedes Modul ( 106 ) mit Metalloxidhalbleiter-Transistoren gefertigt ist. Method according to claim 6, 7 or 8, characterized in that each module ( 106 ) is made with metal oxide semiconductor transistors. Verfahren nach Anspruch 6, 7 oder 8, dadurch gekennzeichnet, dass jedes Modul ( 106 ) mit Metalloxidhalbleiter-Transistoren gefertigt ist. Method according to claim 6, 7 or 8, characterized in that each module ( 106 ) is made with metal oxide semiconductor transistors.
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