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Die Erfindung betrifft eine programmierbare logische
Zelle und insbesondere eine programmierbare logische Zelle
zur Verwendung in einer programmierbaren Gatteranordnung.
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Programmierbare Gatteranordnungen umfassen eine große
Anzahl programmierbarer logischer Zellen, die über ein
Wegewahlnetzwerk oder Steuernetzwerk miteinander verknüpft sind.
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Eine programmierbare logische Zelle ist imstande, eine
Anzahl unterschiedlicher logischer Funktionen ihrer
Eingangsgrößen auszuführen, und wird nach ihrer Herstellung dazu
programmiert, eine spezielle dieser möglichen Funktionen
auszuführen.
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Ein Problem, das derartigen logischen Zellen anhaftet,
besteht darin, daß, wenn sie komplexe logische Funktionen
ausführen, die zeitverzögerung zwischen der Dateneingabe und
Datenausgabe recht beträchtlich werden kann, und dies kann
ein Problem speziell bei programmierbaren Gatteranordnungen
darstellen, bei denen Daten generell in Serie durch eine
große Anzahl programmierbarer logischer Zellen geleitet werden.
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Ein Beispiel hierfür sind programmierbare logische
Zellen, die, damit komplexe logische Funktionen erzeugbar sind,
XOR-Gatter verwenden müssen, weshalb ihre Zeitverzögerung
infolge der inhärenten langsamen Wirkungsweise dieser Gatter
signifikant gesteigert ist.
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Die vorliegende Erfindung war dazu gedacht, eine
programmierbare logische Zelle zu schaffen, die imstande ist,
einen weiten Bereich komplexer logischer Funktionen
auszuführen, während sie gleichzeitig eine relativ kurze
Verzögerungszeit aufweist.
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In New Electronics, Band 22, Nr. 10, Seiten 17 und 18
ist die Auslegung einer programmierbaren logischen Zelle zur
Verwendung in einer konfigurierbaren Anordnung erläutert,
wobei die Zelle vier Multiplexer aufweist, von denen drei mit
zwei Eingängen und ein vierter mit vier Eingängen vorgesehen
sind, wobei die Multiplexer so verschaltet sind, daß sie ein
Ausgangssignal liefern, das jedwede kombinatorische logische
Funktion von Signalen an den beiden Eingängen X1 und X2,
einschließlich vier Arten von D-Signalspeichern sein kann.
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Die vorliegende Erfindung sieht eine programmierbare
logische Zelle vor, die einen ersten Eingang, einen zweiten
Eingang und einen dritten Eingang und einen Ausgang aufweist
und einen ersten Multiplexer und einen zweiten Multiplexer
aufweist, die jeweils vier Eingänge, einen
Steuersignaleingang und einen Ausgang aufweisen, ferner einen dritten
Multiplexer und einen vierten Multiplexer, die jeweils zwei
Eingange, einen Steuersignaleingang und einen Ausgang aufweisen,
eine erste Schaltungseinrichtung, die dazu ausgelegt ist, ein
Signal am ersten Eingang der logischen Zelle dem dritten
Eingang des ersten Multiplexers und dem ersten Eingang des
zweiten Multiplexers zuzuführen und dieses Signal am ersten
Eingang der logischen Zelle über einen Invertierer dem vierten
Eingang des ersten Multiplexers und dem zweiten und dritten
Eingang des zweiten Multiplexers zuzuführen, eine zweite
Schaltungseinrichtung, die dazu ausgelegt ist, ein Signal am
zweiten Eingang der logischen Zelle dem vierten Eingang des
zweiten Multiplexers und dem zweiten Eingang des dritten
Multiplexers zuzufuhren und dieses Signal am zweiten Eingang der
logischen Zelle über einen Invertierer dem ersten Eingang des
dritten Multiplexers zuzuführen, eine dritte
Schaltungseinrichtung, die dazu ausgelegt ist, ein Signal am dritten
Eingang der logischen Zelle dem zweiten Eingang des ersten
Multiplexers zuzuführen und dieses Signal am dritten Eingang der
logischen Zelle über einen Invertierer dem ersten Eingang des
ersten Multiplexers zuzuführen, eine Einrichtung, die den
Ausgang des ersten Multiplexers mit dem Steuersignaleingang
des vierten Multiplexers verbindet, eine Einrichtung, die die
Ausgänge des zweiten und dritten Multiplexers mit dem ersten
bzw. zweiten Eingang des vierten Multiplexers verbindet, und
eine Einrichtung, die den Ausgang des vierten Multiplexers
mit dem Ausgang der logischen Zelle verbindet.
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Dies liefert den Vorteil, daß, weil nur Multiplexer und
Invertierer verwendet werden können, mit einem OR-Gatter,
falls eine Signalspeicherfunktion bzw. Latchfunktion
erforderlich ist, das programmierbare logische Gatter eine sehr
kurze Verzögerung zwischen Dateneingabe und Datenausgabe
aufweist, speziell im Vergleich zu einem System, das XOR-Gatter
verwendet.
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Es wurde ermittelt und nachgewiesen, daß jedwede
mögliche logische Funktion zweier Eingänge bzw. zweier
Eingangssignale dadurch erzeugt werden kann, daß ein
2-auf-1-Multiplexer mit selektiver Invertierung des Eingangssignals
verwendet wird. Beispielsweise seien die Signale X und Y eines
2-auf-1-Multiplexers betrachtet, der die Funktion
F = (A.C)+(B. ) oder +(B.C. Komplement) erzeugt, um die
Funktion F = X.Y zu erzeugen, so müssen folgende
Multiplexerverbindungen vorhanden sein:
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es seien
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A = X
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B = Y
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C = , dann gilt:
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F = (X. )+(Y.X) = 0+Y.X = X.Y
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Um die Funktionen F = X+Y zu erzeugen, sind die
folgenden Multiplexerverbindungen erforderlich:
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es seien
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A = X
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B = Y
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C = X, dann gilt:
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F = (X.X)+(Y. ) = X+Y. = X+Y
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Dieser Formalismus kann so erweitert werden, daß jedwede
Funktion zweier Eingänge erzeugt wird.
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Ein die Erfindung verkörperndes System wird nun
lediglich beispielhalber unter Bezugnahme auf die beiliegende
schematische Figur erläutert, in der
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Fig. 1 eine programmierbare logische Zelle zeigt, die
die Erfindung verwendet.
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Fig. 1 zeigt eine logische Zelle 5, die auf diesem
Prinzip beruht und dazu ausgelegt ist, aus zwei Eingängen bzw.
zwei Eingangssignalen irgendeine logische Funktion der beiden
Eingangssignale von einem Datenlatch mit SET und einem
2-auf-1-Multiplexer zu erzeugen. Die tatsächlich ausgeführte
Funktion wird durch eine externe Programmiereinrichtung
selektiert.
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Die logische Zelle 5 umfaßt einen A Eingang 6, einen
B Eingang 7 und einen C Eingang 8. Die Eingangssignale dieser
Eingänge werden drei Multiplexern 1, 2 und 3 zugeführt, die
durch eine nicht dargestellte externe Programmiereinrichtung
gesteuert werden, während die Ausgangssignale der drei
Multiplexer 1-3 einem 2-auf-1-Multiplexer 4 zugeführt werden.
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Der Multiplexer 1 ist 4-auf-1-Multiplexer mit Eingängen
Al, B1, C1, D1 und einem Ausgang Gut 1 und wird durch ein
Zwei-Bit-Steuersignal R1, R2 auf Steuerleitungen 9 gesteuert.
Der Multiplexer 2 ist ein 4-auf-1-Multiplexer mit Eingängen
A2, B2, C2, D2 und einem Ausgang Gut 2 und wird durch ein
Zwei-Bit-Steuersignal R3, R4, das auf Leitungen 10 geführt
wird, gesteuert. Der Multiplexer 3 ist ein
2-auf-1-Multiplexer mit Eingängen A3, B3 und einem Ausgang Gut 3 und wird
durch ein Ein-Bit-Steuersignal R5 über eine Steuerleitung 11
gesteuert. Der 2-auf-1-Multiplexer 4 ist so ausgelegt, daß
eine logische 1 vom Ausgang des Multiplexers 1 seinen Eingang
A4, welcher dem Ausgang (Gut 2) des Multiplexers 2
entspricht, auf seinen Ausgang (Gut 4) schalten wird, während
eine logische 0 vom Multiplexer 1 den Eingang B4, welcher den
Ausgang (das Ausgangssignal) (Gut 3) des 2-auf-1-Multiplexers
3 darstellt, auf seinen Ausgang (Gut 4) schalten wird.
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Die Eingänge in die drei Multiplexer 1, 2 und 3 werden
wie folgt geliefert: das A Eingangssignal 6 wird durch einen
Invertierer 12 geführt und das Ausgangssignal des
Invertierers 12 wird direkt auf den D1 Eingang des Multiplexers 1 und
den B2 Eingang des Multiplexers 2 gegeben. Der Ausgang des
Invertierers 12 wird auch durch einen Invertierer 13 zum C1
Eingang des Multiplexers 1 und zum A2 Eingang des
Multiplexers 2 geführt, wobei das Ausgangssignal des Invertierers 12
auch zu einem Eingang des ODER-Gatters 14 geführt wird.
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Das B Eingangssignal 7 wird einem Invertierer 15
zugeführt und das Ausgangssignal des Invertierers 15 wird zum A3
Eingang des Multiplexers 3 geführt und auch zu einem
Invertierer 16. Das Ausgangssignal des Invertierers 16 wird dem B3
Eingang des Multiplexers 3 und dem D2 Eingang des
Multiplexors 2 zugeführt.
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Das C Eingangssignal auf Leitung 8 wird dem B1 Eingang
des Multiplexers 1 und einem Invertierer 17 zugeführt. Das
Ausgangssignal des Invertierers 17 wird dem A1 Eingang des
Multiplexers 1 zugeführt.
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Um einen Rückkopplungspfad für eine Latchfunktion
(Signalspeicherfunktion) vorzusehen, wird das Ausgangssignal des
2-auf-1-Multiplexers 4 zurück zum zweiten Eingang des ODER-
Gatters 14 geführt und das Ausgangssignal dieses ODER-Gatters
14 wird dem C2 Eingang des Multiplexers 2 zugeführt.
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Das Ausgangssignal vorn 2-auf-1-Multiplexer 8 wird durch
einen Verstärker 17 geführt, um das Ausgangssignal der
logischen Zelle bereitzustellen.
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Die Multiplexerverbindungen für die Multiplexer 1, 2 und
3, die für einfache logische Funktionen der beiden
Eingangssignale A und B erforderlich sind, sind in Tabelle 1 gezeigt,
wobei für jede dieser Funktionen in dieser Tabelle gezeigt
ist, welche Eingänge der Multiplexer 1, 2 und 3 mit deren
jeweiligen Ausgängen zu verbinden sind.
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Um diese einfachen logischen Funktionen vorzusehen, ist
kein Steuer-C-Eingangssignal längs einer Leitung 8
erforderlich, und Signale auf der Leitung 8 werden auf das
Ausgangssignal keine Auswirkung haben.
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Um zu ermöglichen, daß die logische Zelle als
Multiplexer arbeitet, ist ein drittes Steuer-C-Eingangssignal längs
Eingangsleitung 8 erforderlich, um als ein
Steuereingangssignal zu wirken, wobei die erforderlichen
Multiplexer-Einstellungen für die zur Verfügung stehenden
Multiplexerfunktionen in Tabelle 2 gezeigt sind.
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Wenn die logische Zelle als Latch wirkt, ist das A
Eingangssignal auf Leitung 6 das SET-Signal, während das B
Eingangssignal auf Leitung 7 das Datensignal ist und das C
Eingangssignal auf Leitung 8 ist das Freigabesignal
(Enable-Signal), wobei die Multiplexereinstellungen für die
verschiedenen Latchfunktionen in Tabelle 3 gezeigt sind.
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Es kann wünschenswert sein, Funktionen eines einzigen
Eingangssignals von der logischen Zelle zu erzeugen, und um
dies zu bewerkstelligen, muß eine Verbindung zwischen den A
und B Eingangssignalen auf den Leitungen 6 und 7 außerhalb
der Zelle vorgesehen sein, wobei eine solche Verbindung in
Fig. 1 nicht dargestellt ist, jedoch einfach erstellt werden
kann. Die verschiedenen einzelnen Eingangsfunktionen, die
erforderlichen Multiplexereinstellungen, und ob Eingangssignal
A mit Eingangssignal B zu verbinden ist oder umgekehrt, sind
Tabelle 4 dargelegt.
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Da diese logische Zelle nur Multiplexer und Invertierer
und ein einzelnes ODER-Gatter verwendet, ist sie schnell,
obgleich sie imstande ist, einen weiten Bereich komplexer
Funktionen auszuführen.
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Die programmierbare logische Zelle dient zur Verwendung
in einer programmierbaren Gatteranordnung und ist speziell
geeignet zur Verwendung in irgendeiner feldprogrammierbaren
Gatteranordnung.
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Die Steuersignale, die zum Setzen der Multiplexer
verwendet werden, können von einem RAM Speicher geliefert
werden, wobei in diesem Fall die Programmierung der logischen
Zelle geändert werden könnte oder auf andere Weise vorgesehen
werden könnte, wie beispielsweise ein permanentes
Sicherungsoder Antisicherungsprogrammiersystern.
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Es kann jedwede Art von Multiplexer verwendet werden.