DE69027463T2 - MOS-Feldeffekttransistor mit hoher Durchbruchsspannung - Google Patents

MOS-Feldeffekttransistor mit hoher Durchbruchsspannung

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Description

  • Die vorliegende Erfindung betrifft eine Halbleitereinrichtung, umfassend:
  • ein Halbleitersubstrat eines ersten Leitfähigkeitstyps;
  • eine erste Wanne eines zweiten Leitfähigkeitstyps, die auf dem Halbleitersubstrat des ersten Leitfähigkeitstyps gebildet ist;
  • eine erste Verunreinigungsdiffusionsschicht des ersten Leitfähigkeitstyps, die auf der Wanne ohne Kontaktieren des Halbleitersubstrats gebildet ist;
  • eine zweite Verunreinigungsdiffusionsschicht des zweiten Leitfähigkeitstyps, die eine Verunreinigungskonzentration aufweist, die höher als diejenige der Wanne ist;
  • eine dritte Verunreinigungsdiffusionsschicht des ersten Leitfähigkeitstyps, die innerhalb der zweiten Verunreinigungsdiffusionsschicht gebildet ist, so daß sie weder das Halbleitersubstrat noch die erste Verunreinigungsdiffusionsschicht kontaktiert;
  • eine Source-Elektrode, die mit der dritten Verunreinigungsdiffusionsschicht verbunden ist;
  • eine Gate-Elektrode, die zwischen der ersten Verunreinigungsdiffusionsschicht und der dritten Verunreinigungsdiffusionsschicht gebildet ist und auf der zweiten Verunreinigungsdiffusionsschicht gebildet ist, so daß ein Isolationsfilm dazwischen liegt; und
  • eine Drain-Elektrode, die mit der ersten Verunreinigungsdiffusionsschicht verbunden ist.
  • Insbesondere betrifft die vorliegende Erfindung eine Halbleitereinrichtung mit einer hohen Durchbruchspannung, z.B. einen MOS-Transistor.
  • Eine derartige Halbleitereinrichtung ist aus der EP-A-0 248 292 bekannt.
  • Aus der EP-A-0 080 740 ist es bekannt, einen Kanalbereich eines MOSFETs auf das gleiche Potential wie die Source vorzuspannen.
  • In der US-A-3 787 962 ist offenbart, eine kreisförmige Source-Verdrahtung eines Isolierschicht-Feldeffekttransistors bereitzustellen, wobei die kreisförmige Source einen Spalt aufweist, durch den eine Gate-Verdrahtung kreuzt.
  • In den Patent Abstracts of Japan, Vol 7, Nr. 214 und in der entsprechenden JP-A-58106871 ist ein Gate eines MOSFET mit einer Stufenform offenbart.
  • Ein Beispiel der Struktur eines Querschnitts eines herkömmlichen N-Kanal MOS-Transistors mit einer hohen Durchbruchspannung wird nachstehend unter Bezugnahme auf Figur 5 beschrieben.
  • Eine P-Typ Wanne 50 wird auf der Oberfläche eines P-Typ Halbleitersubstrats 1 gebildet. Ein N-Typ Source-Bereich 51 und ein N-Typ Drain-Bereich 52, die jeweils eine Konzentration aufweisen, die höher als diejenige der Wanne 50 ist, sind voneinander in den jeweiligen Abschnitten in der Nähe der Oberfläche der Wanne 50 beabstandet. Eine N-Typ Verunreinigungsdiffusionsschicht 53, deren Konzentration höher als diejenige einer Wanne 50 und kleiner als diejenige eines Drain-Bereichs 52 ist, ist gebildet in einen Abschnitt in der Nähe der Oberfläche der Wanne 50 in Kontakt mit der Wand des Drain-Bereichs 52, der in der Nähe des Source- Bereichs 51 ist, und auf im wesentlichen die gleiche Tiefe wie diejenige des Drain-Bereichs 52. Eine Gate-Elektrode 55 ist direkt auf einem Kanalbereich zwischen der Diffusionsschicht 53 und dem Source-Bereich 51 in der Wanne 50 über eine Isolationsschicht 54 gebildet. In einem P-Kanal- MOS-Transistor, wie in Figur 7 dargestellt, ist es nur erforderlich, eine Wanne 46, einen Drain-Bereich 47, einen Source-Bereich 56 und eine Verunreinigungsdiffusionsschicht 57 in einen entgegengesetzten leitenden Zustand zu demjenigen des N-Kanal-MOS-Transistors einzustellen.
  • Ein vertikaler MOS-Transistor wird als ein Transistor verwendet, der eine Durchbruchspannung benötigt, die größer als diejenige des voranstehend erwähnten MOS-Transistors ist. Ein Beispiel der Struktur eines Querschnitts des vertikalen MOS-Transistors ist in Figur 6 gezeigt. In Figur 6 ist eine vergrabene N-Typ Schicht 58 mit einer hohen Verunreinigungskonzentration in der Oberfläche eines P-Typ Halbleitersubstrats 1 einer niedrigen Verunreinigungskonzentration gebildet. Eine N-Typ Epitaxieschicht 59, deren Verunreinigungskonzentration kleiner als diejenige der vergrabenen Schicht 58 ist, ist auf den Oberflächen des Substrats 1 und der vergrabenen Schicht 58 gebildet. Eine tiefe N-Schicht 60 mit einer Konzentration, die höher als diejenige einer Epitaxieschicht 59 und kleiner als diejenige der vergrabenen Schicht 58 ist, ist von dem Endabschnitt der vergrabenen Schicht 58 zu der Oberfläche der Epitaxieschicht 59 gebildet. Eine P-Typ Rückgate-Schicht 61, die als ein Kanalbereich dient, ist in einem Abschnitt in der Nähe der Oberfläche der Epitaxieschicht 59, umgeben von tiefen N-Schichten 60 und entlang einer tiefen N-Schicht 60, gebildet. Ein N-Typ Source-Bereich 62 und eine P-Typ Diffusionsschicht 63, die jeweils eine Konzentration aufweisen, die höher als diejenige der Rückgate-Schicht 61 ist, sind in der P-Typ Rückgate-Schicht 61 gebildet. Ein Drain-Bereich 64, dessen Konzentration höher als diejenige einer tiefen N-Schicht 60 ist, ist in dem Oberflächenabschnitt einer tiefen N-Schicht 60 gebildet. Eine Gate-Elektrode 66 ist direkt auf der Rückgate-Schicht 61 gebildet, so daß eine Isolationsschicht 65 dazwischen liegt. Isolationsschichten 67 zum Isolieren von Elementen sind in den Umgebungen der tiefen N-Schicht 60 von der Oberfläche der Epitaxieschicht 59 zu der Oberfläche des Halbleitersubstrats 1 gebildet.
  • In dem in Figur 5 gezeigten herkömmlichen N-Kanal MOS- Transistor weist eine Verarmungsschicht, die an einen Drain- PN-Übergang gebildet wird, wenn eine umgekehrte Vorspannung (Drain-Spannung: +[V], Gate-Spannung: 0[V], Source-Spannung: 0[V]) zwischen den Drain- und Source-Bereichen angelegt wird, eine durch gestrichelte Linien dargestellte Gestalt auf. Die Ausdehnung der Verarmungsschicht in Richtung auf den Kanalbereich hin ist in einem Bereich zwischen einem Drain- Bereich 52 und einer Wanne 50, an der eine Diffusionsschicht 53 mit niedriger Konzentration gebildet ist, mehr unterdrückt als in einen Bereich, an dem der Drain-Bereich die Wanne 50 direkt kontaktiert. Da die Verunreinigungskonzentration der Diffusionsschicht 53 höher als diejenige einer Wanne so ist, erstreckt sich die Verarmungsschicht jedoch bis zu dem Kanalbereich und eine hohe Spannung wird leicht an eine Isolationsschicht 54 direkt unter der Gate-Elektrode 55 angelegt. Deshalb ist die Isolationsdurchbruchspannung der Isolationsschicht 54 gleich zu der Durchbruchspannung des MOS-Transistors und es ist somit schwierig, den MOS- Transistor mit einer Spannung zu verwenden, die höher als die Durchbruchspannung der Isolationsschicht 54 ist. Wenn eine Isolationsschicht 54 dicker gemacht wird, kann ihre Durchbruchspannung vergrößert werden, aber eine parasitäre Kapazität wird groß und eine Betriebsgeschwindigkeit wird hoch. Wenn man dieses Problem berücksichtigt, kann in diesem MOS-Transistor eine Durchbruchspannung von maximal 40 V erhalten werden.
  • Wenn eine Sperrspannung an den in Figur 6 gezeigten vertikalen MOS-Transistor angelegt wird, dessen Durchbruchspannung viel höher als diejenige des voranstehend erwähnten MOS-Transistors ist, dehnt sich die Verarmungsschicht an dem Drain-P-N-Übergang nicht so weit in Richtung auf den Kanalbereich hin aus, und somit kann eine hohe Durchbruchspannung erhalten werden, da die Verunreinigungskonzentration der Epitaxieschicht 59 in dem Drain-Bereich kleiner als diejenige der Rückgate-Schicht 61 ist. Allerdings erfordert dieser vertikale MOS-Transistor die Bildung einer tiefen N-Schicht 60, die als ein Drain-Bereich dient, wodurch ein Element flächenmäßig vergrößert wird. Da ferner eine Epitaxieschicht 59 in dem Drain-Bereich verwendet wird, muß sie von anderen Elementen isoliert werden. Nachdem eine Isolationsschicht 67 gebildet ist, muß darin ein Element gebildet werden. Da eine Isolationsschicht 67 sich tief von der Epitaxieschicht 59 zu einem Halbleitersubstrat 1 erstrecken muß, wird die Breite der Isolationsschicht 67 auf der Oberfläche der Epitaxieschicht 59 beträchlich groß. Wenn die Dicke der Epitaxieschicht 59 auf ungefähr 6 µm eingestellt wird, was im wesentlichen die gleiche wie diejenige einer Wannenschicht der nachstehend erwähnten vorliegenden Erfindung ist, dann ist die Breite der Isolationsschicht 67 ungefähr 12 µm, was zweimal so groß wie diejenige der Epitaxieschicht 59 ist. Die Breite und Tiefe der Isolationsschicht sind sehr schwierig zu steuern und können nicht konstant gemacht werden. Deshalb wird die Isolationsschicht gewöhnlicherweise so gebildet, daß sie einen Raum in einem Elementbildungsbereich aufweist und somit wird die Elementfläche weiter vergrößert, was eine Verbesserung der Packungsdichte verhindert.
  • Es ist eine Aufgabe der vorliegenden Erfindung, eine Halbleitereinrichtung des eingangs definierten Typs bereitzustellen, die ein verbessertes Durchbruchverhalten und eine verbesserte hohe Packungsdichte aufweist.
  • Diese Aufgabe wird durch eine Halbleitereinrichtung des eingangs definierten Typs gelöst, die dadurch gekennzeichnet ist, daß:
  • die Source-Elektrode ferner mit der zweiten Verunreinigungsdiffusionsschicht verbunden ist;
  • die zweite Verunreinigungsdiffusionsschicht von oben gesehen die erste Verunreinigungsdiffusionsschicht umgibt;
  • eine Verdrahtungsschicht von der Drain-Elektrode 9 außerhalb des Halbleitersubstrats extrahiert ist; und
  • die dritte Verunreinigungsdiffusionsschicht ringförmig ist und von oben gesehen die erste Verunreinigungsdiffusionsschicht umgibt und einen Spalt aufweist, durch den die Verdrahtungsschicht kreuzt.
  • Bevorzugte Ausführungsformen sind in den abhängigen Ansprüchen aufgeführt.
  • Da sich gemäß der vorliegenden Erfindung die dritte Verunreinigungsdiffusionsschicht und die Verdrahtungsschicht nicht kreuzen, wird keine parasitäre FET-Struktur parallel zu der Haupt-FET-Struktur gebildet. Deshalb werden keine ungünstigen Einflüsse auf die Durchbruchspannung der Haupt- FET-Struktur auftreten.
  • Wenn der Leitfähigkeitstyp eines Elements neben der erfindungsgemäßen Halbleitereinrichtung entgegengesetzt ist, muß ferner keine Isolationsschicht dazwischen gebildet werden.
  • Da in der Halbleitereinrichtung gemäß der vorliegenden Erfindung die zweite Verunreinigungsdiffusionsschicht (6) des zweiten Leitfähigkeitstyps eine Verunreinigungskonzentration aufweist, die höher als diejenige der Wanne (2) ist, wird sie nicht durch die Drain-Elektrode beeinflußt und somit wird ihre Gestalt durch eine angelegte hohe Spannung nicht verändert. Deshalb kann die Halbleitereinrichtung mit einer hohen Durchbruchspannung erhalten werden.
  • Da die zweite Verunreinigungsdiffusionsschicht (6) so konstruiert ist, daß sie die erste Verunreinigungsdiffusionsschicht (5) umgibt, kann eine Fläche der zweiten Verunreinigungsdiffusion (6) ausreichend sichergestellt werden und eine Elementfläche kann verkleinert werden.
  • Da gemäß einem anderen Aspekt der vorliegenden Erfindung die Verunreinigungskonzentration eines zweiten Inselbereichs (13) kleiner als diejenige einer Verunreinigungsdiffusionsschicht (16) ist, erstreckt sich eine Verarmungsschicht nicht so weit in Richtung auf die Verunreinigungsdiffusionsschicht (16) hin, wenn eine Sperrspannung angelegt wird. Ein elektrisches Feld konzentriert sich leicht auf die zweite Verunreinigungsdiffusionsschicht (6).
  • Da der zweite Inselbereich (13) als ein aktiver Bereich für Elemente verwendet wird, ist die Elementkonstruktion vereinfacht. Es ist somit nicht erforderlich, eine Isolationsschicht zum Isolieren der Elemente zu bilden, so daß die gesamte Einrichtung beträchtlich miniaturisiert werden kann.
  • Diese Erfindung läßt sich vollständiger aus der folgenden eingehenden Beschreibung im Zusammenhang mit den beiliegenden Zeichnungen verstehen.
  • In den Zeichnungen zeigen:
  • Figur 1A eine Querschnittsansicht, die eine Halbleitereinrichtung gemäß einer Ausführungsform der vorliegenden Erfindung zeigt;
  • Figur 1B eine Querschnittsansicht, die eine Halbleitereinrichtung gemäß einer anderen Ausführungsform der vorliegenden Erfindung zeigt;
  • Figur 1C eine Draufsicht, die eine Halbleitereinrichtung gemäß einer Ausführungsform der vorliegenden Erfindung zeigt;
  • Figur 2 eine Querschnittsansicht, die eine Halbleitereinrichtung gemäß einer noch anderen Ausführungsform der vorliegenden Erfindung zeigt;
  • Figuren 3A bis 3L Ansichten, die Schritte zur Herstellung der Halbleitereinrichtung zeigen;
  • Figur 4A eine Querschnittsansicht, die einen P-Kanal- MOS-Transistor einer hohen Durchbruchspannung zeigt;
  • Figur 4B eine Draufsicht, die den P-Kanal-MOS-Transistor zeigt;
  • Figur 5 eine Querschnittsansicht, die einen herkömmlichen N-Kanal-MOS-Transistor zeigt;
  • Figur 6 eine Querschnittsansicht, die einen herkömmlichen N-Kanal-MOS-Transistor einer hohen Durchbruchspannung zeigt; und
  • Figur 7 eine Querschnittsansicht, die einen herkömmlichen P-Kanal-MOS-Transistor zeigt.
  • Ausführungsformen der Halbleitereinrichtung gemäß der vorliegenden Erfindung werden nachstehend unter Bezugnahme auf die beiliegenden Zeichnungen beschrieben.
  • Figur 1A ist eine Querschnittsansicht, die eine Halbleitereinrichtung gemäß einer Ausführungsform der vorliegenden Erfindung zeigt; Figur 1B ist eine Querschnittsansicht, die eine Halbleitereinrichtung gemäß einer anderen Ausführungsform der vorliegenden Erfindung zeigt; Figur 1C ist eine Draufsicht, die eine Halbleitereinrichtung gemäß einer Ausführungsform der vorliegenden Erfindung zeigt.
  • In der in Figur 1A gezeigten Ausführungsform ist ein N-Typ- Inselbereich 2 auf einem Silizium-Halbleitersubstrat 1 einer P-Typ-Leitfähigkeit gebildet, und eine erste Verunreinigungsdiffusionsschicht 5 eines P-Typs ist auf dem Inselbereich 2 gebildet. Eine zweite Verunreinigungsdiffusionsschicht 6 eines N-Typs mit einer Verunreinigungskonzentration, die höher als diejenige des Inselbereichs 2 ist, ist so gebildet, daß sie die erste Verunreinigungsdiffusionsschicht 5 umgibt. Eine dritte Verunreinigungsdiffusionsschicht 7 einer P-Typ-Leitfähigkeit ist auf der zweiten Verunreinigungsdiffusionsschicht 6 gebildet, so daß sie die erste Verunreinigungsdiffusionsschicht 5 nicht kontaktiert. Eine Drain-Elektrode (erste Elektrode) 9 ist auf der ersten Verunreinigungsdiffusionsschicht 5 gebildet und eine Source- Elektrode (zweite Elektrode) 10 ist auf der zweiten Verunreinigungsdiffusionsschicht 6 und der dritten Verunreinigungsdiffusionsschicht 7 gebildet. Eine Gate- Elektrode (dritte Elektrode) 12 ist auf der ersten Verunreinigungsdiffusionsschicht 5 und der zweiten Verunreinigungsdiffusionsschicht 6 durch eine erste Isolationsschicht 11 gebildet.
  • Nachstehend wird ein P-Kanal-MOS-Transistor 100 mit einer hohen Durchbruchspannung gemäß der in Figur iB und auf der linken Seite in Figur 2 gezeigten Ausführungsform beschrieben. In diesem Transistor ist ein erster Inselbereich 2 vom N-Typ, dessen Verunreinigungskonzentration höher als diejenige des Siliziumsubstrats 1 vom P-Typ ist, gebildet. Eine fünfte Verunreinigungsdiffusionsschicht 3 vom P-Typ, die eine höhere Verunreinigungskonzentration als diejenige des ersten Inselbereichs 2 aufweist und als eine Drain dient, ist in dem oberen mittleren Abschnitt des ersten Inselbereichs 2 gebildet. Eine vierte Verunreinigungsdiffusionsschicht 4 vom P-Typ, deren Verunreinigungskonzentration höher als diejenige der fünften Verunreinigungsdiffusionsschicht 3 ist, ist in der Diffusionsschicht 3 gebildet. Eine erste Verunreinigungsdiffusionsschicht 5 vom P-Typ, die eine niedrigere Verunreinigungskonzentration als diejenige des ersten Inselbereichs 2 aufweist und seichter ist als der erste Inselbereich 2, ist in Kontakt mit der Seitenwand des ersten Inselbereichs 2 gebildet. Eine zweite Verunreinigungsdiffusionsschicht 6, die eine höhere Verunreinigungskonzentration als diejenige der ersten Verunreinigungsdiffusionsschicht 5 aufweist, ist tiefer als die Schicht 5 und dient als ein Rückgate, kontaktiert und umgibt die erste Verunreinigungsdiffusionsschicht 5. Eine dritte Verunreinigungsdiffusionsschicht 7 vom P-Typ, die eine höhere Verunreinigungskonzentration als diejenige der zweiten Verunreinigungsdiffusionsschicht 6 aufweist und als eine Source dient, und eine sechste Verunreinigungsdiffusionsschicht 8 vom N-Typ zur Ohm'schen Kontaktierung des Inselbereichs 2, eine zweite Verunreinigungsdiffusionsschicht 6 und eine Source-Elektrode 10 sind in der Nähe zueinander in einem Abschnitt in der Nähe der Oberfläche der zweiten Verunreinigungsdiffusionsschicht 6 gebildet. Eine Drain-Elektrode (erste Elektrode) ist auf einer in einer zweiten Verunreinigungsdiffusionsschicht 3 gebildeten vierten Verunreinigungsdiffusionsschicht 4 vom P- Typ gebildet und eine Source-Elektrode (zweite Elektrode) 10 ist auf der dritten Verunreinigungsdiffusionsschicht 7 und der Verunreinigungsdiffusionsschicht 8 vom N-Typ gebildet. Eine Gate-Elektrode (dritte Elektrode) 12 ist stufenförmig auf den ersten und zweiten Verunreinigungsdiffusionsschichten 5 und 6 durch die erste Isolationsschicht 11 gebildet. Die Dicke der Gate-Elektrode 12 über der zweiten Verunreinigungsdiffusionsschicht 6 ist kleiner als diejenige einer Gate-Elektrode 12 über der ersten Verunreinigungsdiffusionsschicht 5.
  • Nachstehend wird ein N-Kanal-MOS-Transistor 200 mit einer hohen Durchbruchspannung beschrieben, der angrenzend zu dem voranstehend erwähnten P-Kanal-MOS-Transistor 100 gebildet ist. Ein zweiter Inselbereich 13 vom N-Typ, dessen Verunreinigungskonzentration vergleichsweise höher als diejenige des P-Typ Substrats 1 ist, ist auf dem Substrat 1 gebildet. Eine N-Typ-Diffusionsschicht 14, die eine viel höhere Verunreinigungskonzentration als diejenige des zweiten Inselbereichs 13 aufweist und als eine Drain dient, ist in einem Abschnitt in der Nähe der Oberfläche des Bereichs 13 gebildet. Eine N-Typ Diffusionsschicht 15, deren Verunreinigungskonzentration viel höher als diejenige einer Diffusionsschicht 14 ist, ist in der Schicht 14 gebildet. Eine P-Typ Verunreinigungsschicht 16, die eine höhere Verunreinigungskonzentration als diejenige des zweiten Inselbereichs 13 aufweist und als ein Rückgate des N-Kanal- MOS-Transistors 200 dient, ist so gebildet, daß sie in einen Teil der Seitenwand des zweiten Inselbereichs 13 schneidet, der dem P-Kanal-MOS-Transistor 100 zugekehrt ist. Eine N-Typ Verunreinigungsdiffusionsschicht 17, die eine höhere Verunreinigungskonzentration als diejenige einer Verunreinigungsdiffusionsschicht 16 aufweist und als eine Source-Elektrode des N-Kanal-MOS-Transistors 200 dient, und eine P-Typ Verunreinigungsdiffusionsschicht 18 zur Ohm'schen Kontaktierung des Substrats 1 und der P-Typ Verunreinigungsdiffusionsschicht 16, sind angrenzend aneinander in einem Abschnitt in der Nähe der Oberfläche der Verunreinigungsdiffusionsschicht 16 gebildet. Eine Drain- Elektrode (vierte Elektrode) 19 ist auf der N-Typ Verunreinigungsdiffusionsschicht 15 gebildet, deren Verunreinigungskonzentration hoch ist, und eine Source- Elektrode (fünfte Elektrode) 20 ist auf der Verunreinigungsdiffusionsschicht 17 und der P-Typ Verunreinigungsdiffusionsschicht 18 gebildet. Eine Gate- Elektrode (sechste Elektrode) 22 ist stufenförmig auf der Verunreinigungsdiffusionsschicht 16 und dem zweiten Inselbereich 13 durch die dritte Isolationsschicht 21 gebildet. Die Dicke der Gate-Elektrode 22 über der Verunreinigungsdiffusionsschicht 16 ist kleiner als diejenige der Gate-Elektrode 22 über dem zweiten Inselbereich 13.
  • Nachstehend werden N- und P-Kanal-MOS-Transistoren 300 und 400 mit einer niedrigen Durchbruchspannung beschrieben, die auf dem gleichen Substrat des vorangehenden N-Kanal-MOS- Transistors mit einer hohen Durchbruchspannung gebildet sind. Ein vierter Inselbereich 23 vom P-Typ und ein dritter Inselbereich 24 vom N-Typ sind auf der Oberfläche des P-Typ Substrats 1 gebildet. Eine Drain-Diffusionsschicht 25 vom N- Typ und eine Source-Diffusionsschicht 26, deren Verunreinigungskonzentrationen jeweils höher als diejenige des vierten Inselbereichs 23 sind, sind getrennt voneinander in den oberen Abschnitten des vierten Inselbereichs 23 gebildet. P-Typ Verunreinigungsdiffusionsschichten 27, deren Verunreinigungskonzentrationen kleiner als diejenige des vierten Inselbereichs 23 sind, sind angrenzend jeweils zu den Diffusionsschichten 25 und 26 gebildet, um einen fehlerhaften Betrieb aufgrund eines parasitären MOS-Transistors auf der gegenüberliegenden Oberfläche des vierten Inselbereichs 23 zu dem Kanalbereich zu verhindern. Eine P-Typ Drain- Diffusionsschicht 28 und eine Source-Diffusionsschicht 29, deren Verunreinigungskonzentrationen höher als diejenige des dritten Inselbereichs 24 sind, sind getrennt voneinander in den oberen Abschnitten des vierten Inselbereichs 24 gebildet. In dem N-Kanal-MOS-Transistor 300 sind Drain- und Source- Elektroden 30 und 31 direkt auf Drain- bzw. Source- Diffusionsschichten 25 und 26 gebildet, und eine Gate- Elektrode 32 ist direkt auf dem Kanalbereich durch die Isolationsschicht gebildet. In dem P-Kanal-MOS-Transistor 400 sind die Drain- und Source-Elektroden 49 und 33 direkt auf Drain- bzw. Source-Diffusionsschichten 28 und 29 gebildet, und eine Gate-Elektrode 34 ist direkt auf dem Kanalbereich durch die Isolationsschicht gebildet.
  • Die Figuren 3A bis 3L zeigen ein Beispiel eines Verfahrens zur Herstellung einer so konstruierten Halbleitereinrichtung. Ein P-Typ Siliziumsubstrat 1, dessen Konzentration einer Verunreinigung (Bor) 1 x 10¹&sup5;cm³ ist, wird thermisch in der Dampfathmosphäre von 1000ºC oxidiert, um einen Oxidfilm 35 mit einer Dicke von 1000 Å (100 nm) auf der Oberfläche des Substrats 1 (Figur 3A) zu bilden. Ein erstes Fotolackmuster 36, welches Öffnungen aufweist, an denen erste, zweite und dritte Inselbereiche 2, 13 und 24 gebildet werden sollen, ist auf Oxidfilmen 35 durch die Fotoätztechnik gebildet und Phosphor wird in die Öffnungen Ionen-implantiert (Figur 3B). Das erste Fotolacknuster 36 wird entfernt und ein zweites Fotolackmuster 37, welches eine Öffnung aufweist, wo der vierte Inselbereich 23 gebildet werden soll, wird gebildet und Bor wird in die Öffnung Ionen-implantiert (Figur 3C). Nachdem das zweite Fotolackmuster 37 entfernt ist, wird der übrige Bereich behandelt für zehn Stunden in der N&sub2;- Athmosphäre von 1200ºC zur Bildung einer ersten N-Wanne (erster Inselbereich) 2, deren Verunreinigungskonzentration 1 x 10¹&sup5;cm³, deren Breite 100 µm und deren Tiefe 8 µm ist, einer zweiten N-Wanne (zweiter Inselbereich) 13, deren Verunreinigungskonzentration 1 x 10¹&sup5;cm³, deren Breite 60 µm und deren Tiefe 8 µm ist, eines dritten Inselbereichs 24 vom N-Typ und eines vierten Inselbereichs 23 vom P-Typ (Figur 3D). Ein Fotolackmuster, welches Öffnungen aufweist, wo eine erste Verunreinigungsdiffusionsschicht 5 eines P-Kanal-MOS- Transistors 100 mit einer hohen Durchbruchspannung und eine P-Diffusionsschicht 27 für einen Kanalstopper des N-Kanal- MOS-Transistors 300 mit einer niedrigen Durchbruchspannung gebildet werden sollen, wird gebildet und Bor mit einer Verunreinigungskonzentration von 1 x 10¹&sup7;cm&supmin;³ wird in die Öffnungen Ionen-implantiert. Das Fotolackmuster wird dann entfernt und die Oberfläche der übrigen Struktur wird wiederum in der Darnpfathmosphäre von 1000ºC oxidiert, um einen Oxidfilm 38 mit einer Dicke von 1 µm zu bilden (Figur 3E). Nur ein Elektrodenbildungsbereich 39 in dem Oxidfiln 38 wird durch die Fotoätztechnik entfernt. Die übrige Struktur wird in der O&sub2;-Athmosphäre von 1000ºC thermisch behandelt, um erste und dritte Isolationsschichten 11 und 21 mit jeweils einer Dicke von 1000 Ä (100 nm) und Gate-Isolationsfilme von P-Kanal- und N-Kanal-MOS-Transistoren 400 und 300 mit einer niedrigen Durchbruchspannung zu bilden (Figur 3F). Polykristallsilizium mit einer Dicke von 0,5 µm wird auf der Oberfläche des Oxidfilms durch die CVD-Technik aufgebracht und ein Abschnitt außer den Gate-Elektroden 12, 22, 32 und 34 wird entfernt (Figur 3G). Ein drittes Fotolackmuster 40, welches Öffnungen aufweist, an denen eine zweite Verunreinigungsdiffusionsschicht 6 eines P-Kanal-MOS- Transistors 100 mit einer hohen Durchbruchspannung und eine zweite Verunreinigungsdiffusionsschicht 6 vom N-Typ des N- Kanal-MOS-Transistors 200 mit einer hohen Durchbruchspannung gebildet werden, wird gebildet und Phosphor mit einer Verunreinigungskonzentration von 2 x 10¹&sup7;cm&supmin;³ wird in die Öffnungen Ionen-implantiert (Figur 3H). In ähnlicher Weise wird ein viertes Fotolackmuster 41, welches Öffnungen aufweist, an denen eine fünfte Verunreinigungsdiffusionsschicht 3 des P-Kanal-MOS- Transistors 100 und eine Verunreinigungsdiffusionsschicht 16 des N-Kanal-MOS-Transistors 200 gebildet werden, wird gebildet und Bor mit einer Verunreinigungskonzentration von 5 x 10¹&sup7;cm&supmin;³ wird in die Öffnungen (Figur 31) Ionenimplantiert. Die Struktur wird für eine Stunde in der N&sub2;- Athmosphäre von 1200ºC einer thermischen Behandlung ausgesetzt, um eine zweite Verunreinigungsdiffusionsschicht 6, eine N-Typ Diffusionsschicht 14, eine fünfte Verunreinigungsdiffusionsschicht 3 und eine Verunreinigungsdiffusionsschicht 16 zu bilden (Figur 3J). Ein Fotolackmuster wird wiederum gebildet und nur Bereiche des Fotolackmusters zur Bildung einer sechsten Verunreinigungsdiffusionsschicht 8 zum Verbinden der Source- Elektrode 10 des P-Kanal-MOS-Transistors 100 mit einer hohen Durchbruchspannung und einer zweiten Verunreinigungsdiffusionsschicht 6, einer Verunreinigungsdiffusionsschicht 17, die als eine Source des N-Kanal-MOS-Transistors 200 mit einer hohen Durchbruchspannung dient, und von Drain- und Source- Diffusionsschichten 25 und 26 des N-Kanal-MOS-Transistors 300 mit einer niedrigen Durchbruchspannung werden entfernt und Arsen mit einer Verunreinigungskonzentration von 1 x 10²&sup0;cm³ wird Ionen-implantiert. Das Fotolackmuster wird entfernt und ein anderes Fotolackmuster wird gebildet, welches Öffnungen aufweist, an denen eine dritte Verunreinigungsdiffusionsschicht 7 des P-Kanal-MOS- Transistors 100 mit einer hohen Durchbruchspannung, eine vierte Verunreinigungsdiffusionsschicht 4 vom P-Typ einer hohen Verunreinigungskonzentration, eine P-Typ Diffusionsschicht 18 zum Ohm'schen Kontaktieren einer Source- Elektrode 20 des N-Kanal-MOS-Transistors 200 mit einer hohen Durchbruchspannung und einer Verunreinigungsdiffusionsschicht 16, und Drain- und Source-Diffusionsschichten 28 und 29 des P-Kanal-MOS-Transistors 400 mit einer niedrigen Durchbruchspannung gebildet werden, und Bor mit einer Verunreinigungskonzentration von 1 x 10²&sup0;cm³ wird in die Öffnungen Ionen-implantiert. Nachdem das Fotolackmuster entfernt ist, wird die sich ergebende Struktur für 30 Minuten in der N&sub2;-Athmosphäre von 1000ºC getempert, um die oben erwähnten Schichten zu bilden (Figur 3K). Ferner wird eine SiO&sub2;-Schicht 42 mit 1 µm Dicke auf die Oberfläche der getemperten Struktur durch die CVD-Technik aufgebracht, und die Strukur wird wiederum für 10 Minuten in der O&sub2;- Athmosphäre von 1000ºC getempert (Figur 3L). Danach werden Kontaktlöcher durch die Fotoätztechnik in Bereichen gebildet, an denen die erste, zweite, vierte und fünfte Elektrode 9, 10, 19 und 20, und Source- und Drain-Elektroden 33, 49, 31, 30 der N-Kanal- und P-Kanal-MOS-Transistoren 400 und 300 mit niedriger Durchbruchspannung gebildet werden sollen, und ein A1-Film mit einer Dicke von 1 µm wird abgelagert und strukturiert, wodurch eine Halbleitereinrichtung mit der in Figur 2 gezeigten Struktur gebildet wird.
  • Gemäß der in Figur 2 gezeigten Ausführungsform ist in dem P- Kanal-MOS-Transistor 100 mit hoher Durchbruchspannung eine fünfte Verunreinigungsdiffusionsschicht 3, die als eine Drain dient, in der Mitte des ersten Inselbereichs 2 gebildet. Eine Schicht 3 ist von einer zweiten Verunreinigungsdiffusionsschicht 6 umgeben, die als ein N-Typ Rückgate dient, dessen Verunreinigungskonzentration höher als diejenige einer ersten Verunreinigungsdiffusionsschicht 5 vom P-Typ ist, die als ein Rückgate durch die erste Verunreinigungsdiffusionsschicht 5 dient. Eine dritte Verunreinigungsdiffusionsschicht 7 vom P-Typ mit einer hohen Verunreinigungskonzentration wird in der zweiten Verunreinigungsdiffusionsschicht 6 gebildet. Deshalb dehnt sich die Verarmungsschicht, die an dem PN-Übergang gebildet wird, wenn eine Sperrspannung zwischen der Drain und Source angelegt wird, in Richtung auf die erste Verunreinigungsdiffusionsschicht 5 hin aus und dehnt sich nicht so weit in Richtung auf die zweite Verunreinigungsdiffusionsschicht 6 aus, da die Verunreinigungskonzentration der ersten Verunreinigungsdiffusionsschicht 5 kleiner als diejenige der zweiten Verunreinigungsdiffusionsschicht 6 ist. Es ist somit schwierig, daß sich ein elektrisches Feld auf der ersten Isolationsschicht 11 zwischen einer zweiten Verunreinigungsdiffusionsschicht 6 und der Gate-Elektrode 12 konzentriert und eine erste Isolationsschicht kann verdünnt werden. Die Stromansteuerfähigkeit pro Gate-Spannung eines Elements wird verbessert und eine Fläche des Elements kann bei der Ausgabe eines gleichen Stroms reduziert werden. Die parasitäre Kapazität des Elements wird verkleinert, der Stromverbrauch kann verringert werden und die Betriebsgeschwindigkeit kann vergrößert werden. Da eine dritte Verunreinigungsdiffusionsschicht 7 eine fünfte Verunreinigungsdiffusionsschicht 3 umgibt, kann der Kanalbereich der dritten Verunreinigungsdiffusionsschicht 7 eine ausreichende Breite aufweisen und die Integrationsdichte kann verbessert werden, selbst wenn das Element verkleinert wird. Die Verarmungsschicht, die dem Kanalbereich gegenüberliegt und gebildet wird, wenn eine Sperrspannung an den in Figur 7 gezeigten herkömmlichen MOS-Transistor vom P- Kanal-Typ angelegt wird, kann sich zu dem P-Typ Halbleitersubstrat 1 durch eine N-Typ Wanne 46 erstrecken und ein Kurzschluß kann zwischen der Drain-Schicht 47 und dem Substrat 1 auftreten, da die Drain-Verdrahtungsschicht 45 wie eine Gate-Elektrode wirkt, wenn eine mit der Drain-Elektrode 44 verbundene Drain-Verdrahtungsschicht 45 direkt die Verarmungsschicht überkreuzt. In der Struktur der vorliegenden Erfindung ist jedoch eine fünfte Verunreinigungsdiffusionsschicht 3, die als eine Drain dient, von dem Kanalbereich durch eine erste Verunreinigungsdiffusionsschicht 5 umgeben, so daß ein erster Inselbereich 2 vom N-Typ die Drain (fünfte Verunreinigungsdiffusionsschicht 3) nur an dem Boden der fünften Verunreinigungsdiffusionsschicht 3 kontaktiert und ein Einfluß aufgrund der Verdrahtung vernachlässigt werden kann, wodurch verhindert werden kann, daß das voranstehend erwähnte Problem auftritt.
  • Gemäß der Struktur der voranstehend erwähnten vorliegenden Erfindung kann ein MOS-Transistor mit einem niedrigen Energieverbrauch, einem Hochgeschwindigkeitsbetrieb, einer großen Stromansteuerungsfähigkeit und einer hohen Durchbruchspannung erhalten werden. Wie in Figur 4A und 4B gezeigt, der Drain-Elektroden-Extraktionsabschnitt 43 des Transistors 100 kreuzt und löscht eine Source-Elektrode 10, die direkt unter dem Drain-Elektroden-Extraktionsabschnitt 43 und einer als eine Source dienenden dritten Verunreinigungsdiffusionsschicht 7 vom P-Typ gebildet ist, und eine sechste Verunreinigungsdiffusionsschicht 8 vom N- Typ, die für einen Ohm'schen Kontakt verwendet wird, ist in diesen Bereichen gebildet. Weder die als eine Source dienende dritte Verunreinigungsdiffusionsschicht 7, noch eine als ein Rückgate dienende zweite Verunreinigungsdiffusionsschicht 6 wird durch die Drain-Elektrode 9 beeinflußt und ein Element mit stabilen Eigenschaften kann somit erhalten werden.
  • In einem N-Kanal-MOS-Transistor 200 mit einer hohen Durchbruchspannung gemäß der in Figur 1C gezeigten Ausführungsform wird ein zweiter Inselbereich 13 vom N-Typ als ein Teil der Drain verwendet, und eine P-Typ Verunreinigungsdiffusionsschicht 16 für eine Rückgate, dessen Verunreinigungskonzentration höher als diejenige des zweiten Inselbereichs 13 ist, ist gebildet, so daß er in einen Teil des Inselbereichs 13 eindringt. Obwohl eine Sperrspannung zwischen der Source und der Drain angelegt wird, erstreckt sich die Verarmungsschicht nicht in Richtung auf die Verunreinigungskonzentration 16 und die zweite Verunreinigungsdiffusionsschicht 13. Da ein elektrisches Feld, welches auf die dritte Isolationsschicht 21 angewendet wird, die direkt auf der Verunreinigungsdiffusionsschicht 17 gebildet ist, unterdrückt wird, ist es deshalb möglich, die Dicke der dritten Isolationsschicht 21, die direkt auf der Verunreinigungsdiffusionsschicht 16 gebildet ist, an der eine Kanalschicht gebildet werden soll, zu verkleinern und die Stromansteuerungsfähigkeit pro Gate-Spannung zu vergrößern und die Fläche eines Elements zu verkleinern, wenn ein Strom mit dem gleichen Ausgang fließt, wie der P-Kanal-MOS- Transistor mit hoher Durchbruchspannung. Deshalb kann die parasitäre Kapazität des Elements verkleinert werden, der Stromverbrauch kann verringert werden und die Betriebsgeschwindigkeit kann vergrößert werden. Wenn der herkömmliche MOS-Transistor angrenzend zu einem anderen Element gebildet wird, wird eine Isolationsschicht zum Isolieren der Elemente benötigt. In dem MOS-Transistor der vorliegenden Erfindung werden ein zweiter Inselbereich 13 und eine Verunreinigungsdiffusionsschicht 16, deren Leitfähigkeits-Typen unterschiedlich zueinander sind, benachbart zueinander in dem oberen Abschnitt des P-Typ Halbleitersubstrats 1 gebildet. Wenn der Leitfähigkeits-Typ eines Elements benachbart zu dem MOS-Transistor 200 entgegengesetzt zu demjenigen des MOS-Transistors 200 ist, dann muß keine Isolationsschicht dazwischen gebildet werden. Die Packungsdichte von Elementen kann somit vergrößert werden.
  • Wenn der P-Kanal-MOS-Transistor 100 mit einer hohen Durchbruchspannung, der N-Kanal-MOS-Transistor 300 mit einer niedrigen Durchbruchspannung und der P-Kanal-MOS-Transistor 400 auf dem gleichen Substrat gebildet werden wie, das des MOS-Transistors gemäß der vorliegenden Erfindung, da die N- Typ Wanne (ein zweiter Inselbereich) 13 als eine Drain verwendet wird, kann ein N-Kanal-MOS-Transistor 200 der vorliegenden Erfindung mit der gleichen Maske hergestellt werden, wie diejenige, die verwendet wird, wenn eine Wanne des P-Kanal-MOS-Transistors 400 gebildet wird, was den Herstellungsprozeß vereinfacht und effektiv für die Bildung eines bipolaren Transistors auf einem einzelnen Substrat ist. Herkömmlicherweise wurden die Source und Drain eines N-Kanal- MOS-Transistors direkt auf der Oberfläche eines Substrats gebildet. Wie in Figur 1 gezeigt ist jedoch die Halbleitereinrichtung der vorliegenden Erfindung so konstruiert, daß ein N-Kanal-MOS-Transistor 300 mit einer niedrigen Durchbruchspannung von einer P-Typ Wanne (vierter Inselbereich) 23 umgeben ist. Deshalb kann die Konzentration des Substrats frei eingestellt werden und somit optimiert werden, um die Durchbruchspannung des Elements zu erhöhen.
  • Die vorangehende Ausführungsform ist auf einem MOS-Transistor eines Leitfähigkeits-Typs beschränkt. Jedoch können die gleichen Effekte in einem MOS-Transistor mit einem anderen Leitfähigkeits-Typ erhalten werden.
  • Wie voranstehend beschrieben wird gemäß der vorliegenden Erfindung die Packungsdichte verbessert und ein niedriger Stromverbrauch, ein Hochgeschwindigkeitsbetrieb und eine hohe Durchbruchspannung kann erreicht werden.
  • Bezugszeichen in den Ansprüchen dienen dem besseren Verständnis und beschränken den Umfang nicht.

Claims (10)

1. Halbleitereinrichtung, umfassend:
ein Halbleitersubstrat (1) eines ersten Leitfähigkeits- Typs;
eine erste Wanne (2) eines zweiten Leitfähigkeits-Typs, die auf dem Halbleitersubstrat des ersten Leitfähigkeits-Typs gebildet ist;
eine erste Verunreinigungsdiffusionsschicht (5) des ersten Leitfähigkeits-Typs, die auf der Wanne (2) ohne Kontaktieren des Halbleitersubstrats (1) gebildet ist;
eine zweite Verunreinigungsdiffusionsschicht (6) des zweiten Leitfähigkeits-Typs, die eine Verunreinigungskonzentration aufweist, die höher als die der Wanne (2) ist;
eine dritte Verunreinigungsdiffusionsschicht (7) des ersten Leitfähigkeits-Typs, die innerhalb der zweiten Verunreinigungsdiffusionsschicht (6) so gebildet ist, daß sie weder das Halbleitersubstrat noch die erste Verunreinigungsdiffusionsschicht (5) kontaktiert;
eine Source-Elektrode, die mit der dritten Verunreinigungsdiffusionsschicht (7) verbunden ist;
eine Gate-Elektrode (12), die zwischen der ersten Verunreinigungsdiffusionsschicht (5) und der dritten Verunreinigungsdiffusionsschicht (7) gebildet ist und auf der zweiten Verunreinigungsdiffusionsschicht (6) gebildet ist, so daß ein Isolationsfilm (11) dazwischen liegt; und
eine Drain-Elektrode (9), die mit der ersten Verunreinigungsdiffusionsschicht (5) verbunden ist;
dadurch gekennzeichnet, daß
die Source-Elektrode (1) ferner mit der zweiten Verunreinigungsdiffusionsschicht (6) verbunden ist;
die zweite Verunreinigungsdiffusionsschicht (6) von oben gesehen die erste Verunreinigungsdiffusionsschicht (5) umgibt;
eine Verdrahtungsschicht (43) von der Drain-Elektrode (9) von dem Halbleitersubstrat (1) nach außen extrahiert ist; und
die dritte Verunreinigungsdiffusionsschicht (7) ringförmig ist und von oben gesehen die erste Verunreinigungsdiffusionsschicht umgibt und einen Spalt aufweist, durch den die Verdrahtungsschicht (43) kreuzt.
2. Halbleitereinrichtung nach Anspruch 1, ferner umfassend:
eine vierte Verunreinigungsdiffusionsschicht (4) des ersten Leitfähigkeits-Typs, die in der dritten Verunreinigungsdiffusionsschicht (5) gebildet und mit der Drain-Elektrode (9) verbunden ist, und mit einer Verunreinigungskonzentration, die höher als diejenige der dritten Verunreinigungsdiffusionsschicht (5) ist.
3. Halbleitereinrichtung nach Anspruch 2, ferner umfassend:
eine fünfte Verunreinigungsdiffusionsschicht (3) des ersten Leitfähigkeits-Typs, die die vierte Verunreinigungsdiffusionsschicht (4) ohne Kontaktieren der zweiten Verunreinigungsdiffusionsschicht (6) umgibt und eine Verunreinigungskonzentration aufweist, die höher als diejenige der ersten Verunreinigungsdiffusionsschicht (5) und niedriger als diejenige der vierten Verunreinigungsdiffusionsschicht (4) ist und die Wanne (2) an dem Boden der ersten Verunreinigungsdiffusionsschicht (5) kontaktiert.
4. Halbleitereinrichtung nach einem der Ansprüche 1 bis 3, ferner umfassend:
eine sechste Verunreinigungsdiffusionsschicht (8) des zweiten Leitfähigkeits-Typs, die innerhalb der zweiten Verunreinigungsdiffusionsschicht (6) gebildet ist und von oben gesehen die erste und dritte Verunreinigungsdiffusionsschicht (7) umgibt und eine Verunreinigungskonzentration aufweist, die höher als diejenige der zweiten Verunreinigungsdiffusionsschicht (6) ist, wobei sich ein Ende der sechsten Verunreinigungsdiffusionsschicht (8) unter ein Ende der Gate-Elektrode (12) unter der Verdrahtungsschicht (43) erstreckt.
5. Halbleitereinrichtung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß
der Isolationsfilm (11) einen dickeren Abschnitt unter der Gate-Elektrode (12) in Richtung auf die Seite des ersten Verunreinigungsdiffusionsbereichs (5) hin als in Richtung auf die Seite des zweiten Verunreinigungsdiffusionsbereichs (6) hin aufweist, wobei die Gate-Elektrode (12) stufenweise über der ersten (5) und zweiten (6) Verunreinigungsdiffusionsschicht auf dem Isolationsfilm gebildet ist.
6. Halbleitereinrichtung, umfassend:
einen MOSFET (100) mit einen Kanal des ersten Leitfähigkeits-Typs gemäß einem der Ansprüche 1 bis 5; und
einen MOSFET (200) mit einem Kanal des zweiten Leitfähigkeits-Typs, der benachbart zu dem MOSFET (100) und einem Halbleitersubstrat (1) gebildet ist.
7. Halbleitereinrichtung nach Anspruch 6, dadurch gekennzeichnet, daß sie ferner einen MOSFET (300) mit einem Kanal des zweiten Leitfähigkeits-Typs und einer niedrigen Durchbruchspannung umfaßt, der auf dem Halbleitersubstrat (1) gebildet ist.
8. Halbleitereinrichtung nach Anspruch 6, ferner dadurch gekennzeichnet, daß sie einen MOSFET (400) mit einem Kanal des ersten Leitfähigkeits-Typs und einer niedrigen Durchbruchspannung umfaßt, der auf dem Halbleitersubstrat (1) gebildet ist.
9. Halbleitereinrichtung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß der erste Leitfähigkeits-Typ ein positiver Typ ist.
10. Halbleitereinrichtung nach einen der vorangehenden Ansprüche, dadurch gekennzeichnet, daß der erste Leitfähigkeits-Typ ein negativer Typ ist.
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