DE60020095T2

DE60020095T2 - Synchroner bpsk dekodierer

Info

Publication number: DE60020095T2
Application number: DE60020095T
Authority: DE
Inventors: Bruno Charrat
Original assignee: Inside Contactless SA
Current assignee: Inside Contactless SA
Priority date: 1999-03-25
Filing date: 2000-03-22
Publication date: 2006-03-09
Anticipated expiration: 2020-03-23
Also published as: EP1163771A1; US20020075973A1; FR2791505A1; EP1163771B1; DE60020095D1; AU3302400A; WO2000059173A1; US6587518B2; ATE295649T1; FR2791505B1

Description

Die vorliegende Erfindung betrifft ein Verfahren und eine Vorrichtung zum Decodieren eines BPSK-codierten gepulsten Signals („Binary Phase Shift Keying"), das heißt, das durch Phasensprünge codiert ist.
Die vorliegende Erfindung betrifft insbesondere das Decodieren von BPSK-codierten Daten, die von einer berührungsfreien Chip-Karte gesendet werden und die Herstellung eines Lesekopfes für berührungsfreie Chip-Karten mit einfachem und kostengünstigem Aufbau.
Gemäß dem Normprojekt ISO 14443 sendet eine berührungsfreie Chip-Karte, die durch elektromagnetische Induktion funktioniert, Daten in Form eines BPSK-codierten Signals. Das codierte Signal ist eine Hilfsträgerwelle mit einer Frequenz von 847 kHz, die durch Teilen der Frequenz von 13,56 MHz des umgebenden magnetischen Felds, das von einem Lesekopf der Chip-Karte gesendet wird, erzielt wird. Ein Bit wird durch eine bestimmte Anzahl von Zyklen der Hilfsträgerwelle codiert, und ein Wertwechsel eines Bits im Vergleich zu dem vorhergehenden Bit wird durch eine Umkehrung der Phase der Hilfsträgerwelle codiert. Beim Empfang hat das codierte Signal das Aussehen eines gepulsten Signals zusammengesetzt aus Impulsen, die ein zyklisches Verhältnis von 0,5 haben und Phasensprünge aufweisen. Das Erfassen der Phasensprünge erlaubt es, den Wert der Bits abzuleiten, die von der Chip-Karte gesendet wurden.
Beim früheren Stand der Technik ist es üblich, ein BPSK-codiertes Signal mittels eines Schaltkreises mit Phasenverriegelung PLL („Phase-Locked Loop"), dessen wesentliches Element ein spannungsgesteuerter Oszillator VCO („Voltage-Controlled Oscillator") ist, zu decodieren. Ein Schaltkreis mit Phasenverriegelung ist jedoch ein komplexer Schaltkreis mit nicht vernachlässigbaren Kosten im Vergleich zu den anderen Elementen eines Lesekopf es für berührungsfreie Chip-Karte.
Ein Beispiel für einen Demodulationsschaltkreis mit Phasenverriegelung ist in 4 der Patentanmeldung DE 3 424 623 oder ihrem Äquivalent US 4 608 540 dargestellt, wobei der dargestellte Schaltkreis eine Schleife mit Phasenverriegelung umfasst, die einen Oszillator VCO 10 und ein Schleifenfilter 13 umfasst.
Eine andere herkömmliche Technik zum Decodieren eines BPSK-codierten Signals besteht darin, ein Abtasten und ein Verarbeiten des Signals mittels eines numerischen Algorithmus durchzuführen. Das Abtasten und Verarbeiten eines Signals zu 847 kHz erfordern jedoch eine hohe Abtastfrequenz und einen schnellen Mikroprozessor, der auch den Nachteil aufweist, dass seine Kosten nicht vernachlässigbar sind.
Verschiedene Demodulationsschaltkreise durch Abtasten sind auch in der Patentanmeldung DE 3 424 623 oder ihrem Äquivalent US 4 608 540 (oben zitiert) beschrieben, insbesondere in Bezug auf die 5, 7 und 11 dieser Dokumente.
Schließlich beschreibt das Patent US 5 640 427 in Verbindung mit seiner 1 einen kohärenten Demodulator für MDPSK- oder 2PSK-codierte Signale, der einen Oszillator 16 umfasst, der zwei Signale LO_I und LO_Q liefert, die um 90° phasenverschoben sind. Die Signale LO_I und LO_Q sind logisch mit einem zu demodulierenden Signal IF kombiniert, um zwei Aktivierungssignale von zwei Zählern 32, 34 zu erzeugen, die von einem Zähltaktgeber gesteuert werden, dessen Frequenz gleich N Mal der Frequenz F_IF des zu demodulierenden Signals IF ist. Die Zählerausgänge werden von einem Rechner 36 verarbeitet, der vorgesehen ist, um verschiedene mathematische Beziehungen, die in diesem Dokument beschrieben sind, umzusetzen.
Die vorliegende Erfindung hat zur Aufgabe ein BPSK-Decodierungsverfahren vorzusehen, das mittels einfacher und kostengünstiger Elemente umgesetzt werden kann, um insbesondere das Herstellen eines Lesekopfs für berührungsfreie Chip-Karte mit niedrigen Kosten und kleinem Platzbedarf zu erlauben.
Diese Zielsetzung wird durch das Vorhersehen eines Verfahrens zum Codieren eines codierten gepulsten Signals durch Phasensprünge verwirklicht, bei dem ein Bit durch N Impulse des codierten Signals codiert wird und ein Wertwechsel eines Bits in Bezug auf das vorhergehende Bit durch ein Umkehren der Phase des codierten Bits codiert wird, wobei das Verfahren die Schritte umfasst, die in Folgendem bestehen: Abtasten des codierten gepulsten Signals mittels eines gepulsten Abtastsignals mit der gleichen Frequenz wie das codierte Signal, mit einem Abtastfenster mit einer Dauer kleiner als die Dauer eines Impulses des codierten Signals, und für jede Gruppe von N Impulsen des codierten Signals Zählen der Anzahl abgetasteter Impulse, die aus dem Abtasten des codierten Signals hervorgehen, und Zuweisen zu dem durch die Gruppe von N Impulsen codierten Bit eines logischen Werts, der von der Anzahl gezählter abgetasteter Impulse abhängt.
Gemäß einer Ausführungsform wird ein erster logischer Wert einem Bit zugewiesen, wenn die Anzahl abgetasteter Impulse größer oder gleich einer vorausbestimmten Anzahl ist, und ein zweiter logischer Wert wird einem Bit zugewiesen, wenn die Anzahl abgetasteter Impulse kleiner ist als die vorausbestimmte Anzahl.
Gemäß einer Ausführungsform ist die vorausbestimmte Anzahl gleich der Hälfte der Anzahl N Codierungsimpulse eines Bits.
Gemäß einer Ausführungsform wird das Abtasten des codierten Signals durch Kombination des codierten Signals und des Abtastsignals mittels der logischen Funktion UND durchgeführt, wobei das Abtastsignal aus Impulsen mit kürzerer Dauer als die Impulse des codierten Signals, die jeder ein Abtastfenster definieren, besteht.
Gemäß einer Ausführungsform umfasst das Verfahren einen Synchronisationsschritt des Abtastsignals, der darauf abzielt, die Impulse des Abtastsignals auf die Impulse eines Startbits zu synchronisieren.
Vorzugsweise wird der Synchronisationsschritt während des Empfangs mindestens eines Synchronisationsbits durchgeführt, das dem Startbit vorausgeht, dessen Wert der umgekehrte Wert des Startbits ist und darin besteht, die Phase des Abtastsignals so einzustellen, dass kein abgetasteter Impuls erscheint.
Die vorliegende Erfindung betrifft auch eine Vorrichtung zum Decodieren eines codierten gepulsten Signals durch Phasensprünge, wobei das Codieren darin besteht, ein Bit durch N Impulse des codierten Signals zu codieren und einen Wechsel des Werts eines Bits in Bezug auf das vorhergehende Bit durch ein Umkehren der Phase des codierten Signals zu codieren, wobei die Vorrichtung Decodierungsmittel umfasst, die eingerichtet sind, um das codierte gepulste Signal mittels eines gepulsten Abtastsignals mit der gleichen Frequenz wie das codierte Signal abzutasten, mit einem Abtastfenster mit einer Dauer kleiner als die Dauer eines Impulses des codierten Signals, das ein abgetastetes Signal liefert, und für jede Gruppe von N Impulsen des codierten Signals die Anzahl abgetasteter Impulse zu zählen, die aus dem Abtasten des codierten Signals hervorgehen, und dem von der Gruppe N Impulse codierten Bit einen logischen Wert zuzuweisen, der von der Anzahl gezählter abgetasteter Impulse abhängt.
Gemäß einer Ausführungsform sind die Mittel zum Decodieren eingerichtet, um einem Bit, wenn die Anzahl abgetasteter Impulse größer oder gleich einer vorausbestimmten Anzahl ist, einen ersten logischen Wert zuzuweisen, und um einem Bit, wenn die Anzahl abgetasteter Impulse kleiner ist als die vorausbestimmte Anzahl, einen zweiten Wert zuzuweisen.
Gemäß einer Ausführungsform ist die von den Decodierungsmitteln verwendete vorausbestimmte Anzahl gleich der Hälfte der Anzahl N Codierimpulse eines Bits.
Gemäß einer Ausführungsform sind die Decodierungsmittel eingerichtet, um das codierte Signal durch Kombination des codierten Signals und des Abtastsignals mittels der logischen Funktion UND abzutasten, wobei das Abtastsignal aus Impulsen mit kürzerer Dauer als die Impulse des codierten Signals, die jeder ein Abtastfenster definieren, besteht.
Gemäß einer Ausführungsform sind die Decodierungsmittel eingerichtet, um einen Synchronisationsschritt des Abtastsignals auszuführen, der darauf abzielt, die Impulse des Abtastsignals auf die Impulse eines Startbits zu synchronisieren.
Gemäß einer Ausführungsform sind die Decodierungsmittel eingerichtet, um den Synchronisationsschritt während des Empfangs mindestens eines Synchronisationsbits durchzuführen, das dem Startbit vorausgeht, dessen Wert der umgekehrte Wert des Startbits ist, indem die Phase des Abtastsignals so eingestellt wird, dass kein abgetasteter Impuls erscheint.
Gemäß einer Ausführungsform umfasst die Vorrichtung einen Impulsbreitenmodulator zum Liefern des Abtastsignals, einen Abtaster, der das codierte Signal und das Abtastsignal empfängt, der ein abgetastetes Signal liefert, einen Zähler, der auf seinem Zähleingang das abgetastete Signal empfängt, um die Anzahl abgetasteter Impulse zu zählen, die aus dem Abtasten des codierten Signals hervorgeht, und ein Mittel zum Lesen des Ausgangs des Zählers und um einem durch die Gruppe von N Impulsen codierten Bit einen logischen Wert zuzuweisen, der von der Anzahl abgetasteter Impulse abhängt, die der Zähler gesendet hat.
Gemäß einer Ausführungsform umfasst die Vorrichtung Mittel zum Empfangen des codierten gepulsten Signals durch induktives Koppeln.
Die vorliegende Erfindung betrifft auch ein Lesegerät für berührungsfreie Chip-Karte, das eine erfindungsgemäße Vorrichtung umfasst.
Die Merkmale und Vorteile der vorliegenden Erfindung sowie weitere werden genauer in der folgenden Beschreibung des erfindungsgemäßen Verfahrens und eines Umsetzungsbeispiels des Verfahrens in einem Lesekopf für berührungsfreie Chip-Karte dargelegt, verbunden mit den anliegenden Figuren, unter welchen:
1A, 1B, 1C zeitliche Abfolgen elektrischer Signale sind, die das erfindungsgemäße Verfahren darstellen,
2A, 2B, 2C detaillierter einen Teil der zeitlichen Abläufe der 1A, 1B, 1C darstellen und einen Synchronisationsschritt illustrieren,
3 in Form von Blöcken den Stromlaufplan eines Lesekopfs für berührungsfreie Chip-Karte sowie den Stromlaufplan eines integrierten Schaltkreises der berührungsfreien Chip-Karte darstellt, und
4 das Organigramm eines Programms darstellt, welches das erfindungsgemäße Verfahren ausführt.
1A stellt ein gepulstes Signal S1, durch Phasensprünge codiert, dar, das herkömmlich Impulse p_i umfasst, die ein zyklisches Verhältnis von 0,5 haben. Das Signal S1 ist zum Beispiel ein codiertes Signal, das von einer berührungsfreien Chip-Karte gesendet und von einem Kartenlesegerät empfangen wird. Das Signal S1 ist das Ergebnis der BPSK-Codierung einer Bitfolge, wobei jedes Bit durch eine bestimmte Anzahl von Impulsen p_i, hier 8 Impulse p₁ bis p₈, codiert ist. Das Signal S1 umfasst Synchronisationsbits Bsy_j, hier zwei Bits Bsy₁, Bsy₂, ein Startbit Bst und Datenbits B_i, die eine Bitfolge B₀, B₁, B₂, B₃... bilden, die decodiert werden muss. In 1A wurden die ersten Impulse p_i der Synchronisationsbits Bsy₁, Bsy₂, die 8 Impulse des Startbits Bst und des ersten Datenbits B₀ sowie die ersten Impulse p_i des Bits B₁ dargestellt. Ein Wertwechsel eines Bits im Vergleich zum vorhergehenden Bit wird durch ein Phasenumkehren des Signals S1 codiert, das sich durch einen Phasensprung des Signals S1 in dem Augenblick auswirkt, in dem das neue Bit gesendet wird.
Vereinbarungsgemäß sind die Synchronisationsbits Bsy_i auf „1", während das Startbit Bst auf „0" ist, so dass das BPSK-codierte Signal S1 einen Phasensprung PS1 zwischen dem Impuls p₈ des zweiten Synchronisationsbits Bsy₂ und dem Impuls p₁ des Startbits Bst aufweist. In 1A weist das Signal S1 auch einen Phasensprung PS2 zwischen dem Impuls p₈ des Startbits Bst und dem Impuls p₁ des ersten Datenbits B₀ auf, was bedeutet, dass der Wert des Bits B₀ zu dem des Bits Bst umgekehrt ist, das heißt hier der Wert „1".
Erfindungsgemäß tastet man das Signal S1 mittels eines Abtastsignals S2 mit der gleichen Frequenz wie das Signal S1 ab, dargestellt in 2B. Dieses Signal besteht aus Impulsen s₁, s₂, s₃... mit einer Dauer, die kleiner ist als die der Impulse p_i, zum Beispiel das Viertel der Dauer der Impulse p_i, wobei Abtastfenster definiert werden. Die Signale S1 und S2 werden mittels der logischen Funktion UND kombiniert, um ein abgetastetes Signal S3 zu ergeben, das in 2C dargestellt ist. Das Signal S3 besteht aus abgetasteten Impulsen q_i, die auftreten, wenn die Impulse s_i auf die Impulse p_i synchronisiert werden.
Das erfindungsgemäße Verfahren umfasst einen Synchronisationsschritt des Signals S2 auf dem Startbit Bst, der während des Empfangs der Synchronisationsbits Bsy_i durchgeführt wird. Dieser Schritt besteht darin, die Phase des Signals S1 so einzustellen, dass die Impulse s_i auf die Impulse p_i des Startbits Bst synchronisiert werden, damit der Empfang des Startbits Bst das Erscheinen abgetasteter Impulse q_i bewirkt. Die zeitlichen Abläufe der 2A, 2B, 2C stellen den Synchronisationsschritt detaillierter dar. In diesem Beispiel wird davon ausgegangen, dass der erste Impuls s₁ des Signals S2 auf den ersten Impuls p₁ des Synchronisationsbits Bsy₁ synchronisiert ist, und dass ein abgetasteter Impuls q₁ erscheint. Bei der darauf folgenden Periode verschiebt man daher den darauf folgenden Impuls s₂ um ein Achtel Periode T. Wenn ein abgetasteter Impuls q₂ wieder auftritt, wie das der Fall in 2C ist, verschiebt man den darauf folgenden Impuls s₃ noch einmal um ein Achtel Periode und so weiter, bis die abgetasteten Impulse q_i nicht mehr auftreten. Das Abtastsignal S2 ist daher auf das Signal S1 synchronisiert.
Unter erneuter Bezugnahme auf 1A bis 1C sieht man daher, dass der Empfang des Startbits Bst das erneute Erscheinen abgetasteter Impulse q_i aufgrund des Phasensprungs PS1 bewirkt. Der Wert jedes darauf folgenden Bits B₀, B₁, B₂ im Vergleich zum vorhergehenden Bit wird durch ein Zählen der Anzahl abgetasteter Impulse q_i bestimmt, die im Laufe der 8 Impulse p_i, welche das Bit bilden, erscheinen. Die Tatsache, dass 8 abgetastete Impulse q_i bis q₈ (Σq_i=8) während der Dauer des Bits B₀ erscheinen, bestätigt zum Beispiel, dass das Bit B₀ den gleichen Wert hat wie das Bit Bst, das heißt den Wert „0". Ebenso erlaubt es die Tatsache, dass während der Dauer des Bits B₁ kein abgetasteter Impuls auftritt (Σq_i=0), abzuleiten, dass sich die Phase des Signals S1 geändert hat, und dass das Bit B₁ einen umgekehrten Wert zu dem des Bits B₀ aufweist, das heißt den Wert „1".
Das erfindungsgemäße Verfahren erlaubt daher das Erfassen von Phasensprüngen des Signals S1 mittels eines Abtastsignals S2 mit der gleichen Frequenz wie das Signal S1 durch ein einfaches Zählen der abgetasteten Impulse. Es ist nicht erforderlich, eine hohe Abtastfrequenz und schnelle Rechenmittel vorzusehen, wie das der Fall beim früheren Stand der Technik ist. Ferner ist der Gebrauch eines Abtastsignals S2 bestehend aus Impulsen s_i mit einer Dauer kleiner als die Dauer der Impulse p_i ein optionaler aber vorteilhafter Aspekt des erfindungsgemäßen Verfahrens, der es erlaubt, das abgetastete Signal S3 zu erzeugen, indem die Signale S1 und S2 mittels eines einfachen UND-Gatters kombiniert werden. Es ist nicht erforderlich, einen Abtast-Blockiererschaltkreis („sample-hold") mit komplexer und kostspieliger Struktur zu verwenden, der von den ansteigenden oder abfallenden Flanken des Signals S2 ausgelöst würde. In der Praxis kann die logische Funktion UND des Abtasters SMP einfach mittels eines Transistors des Typs FET oder gleichwertig ausgeführt werden, der von dem Abtastsignal S2 gesteuert wird, dessen Quelle an die Masse und dessen Drain an den Eingang des Zählers CMPT und an den Ausgang des Verstärkers AMP angeschlossen sind.
3 stellt den Stromlaufplan eines Lesekopfes RDH für eine berührungsfreie Chip-Karte dar, der das erfindungsgemäße Verfahren umsetzt. Der Lesekopf RDH umfasst einen Mikroprozessor MP1, einen Speicher MEM1 zum Speichern eines Programms und von Daten, einen resonanten Antennenschaltkreis, der eine Spule L1 und eine Kapazität C1 parallel geschaltet umfasst, einen Schaltkreis TGN zum Erregen des Antennenschaltkreises L1C1 und einen Taktgebergenerator CKG1, der Taktgebersignale H1 und H2 liefert. Das Taktgebersignal H1 wird an den Mikroprozessor MP1 angelegt, und das Taktgebersignal H2 wird an den Erregungsschaltkreis TGN angelegt. Die Frequenz des Signals H2 beträgt gemäß dem Normprojekt ISO 14443 13,56 MHz. Die Frequenz des Taktgebersignals H1 ist gleich der des Taktgebersignals H2 oder ein Vielfaches dieser.
Der Lesekopf RDH umfasst ferner einen erfindungsgemäßen Decoder DEC, der einen Abtaster SMP, einen Impulsbreitenmodulator PWM und einen Zähler CPT umfasst. Der Abtaster SMP hat hier die Form eines UND-Gatters, dessen Ausgang an den Eingang des Zählers CPT angelegt wird. Das UND-Gatter empfängt am Eingang den Ausgang des Modulators PWM und den Ausgang eines Verstärkers AMP, der an den Antennenschaltkreis L1C1 über ein Bandfilter FLT angeschlossen ist, das auf die 847 kHz synchronisiert ist. Der Modulator PWM wird von dem Taktgebersignal H1 gesteuert und umfasst ein Register REG1, welches einen Sollwert C1 empfängt, der das zyklische Verhältnis der Impulse, die er liefert, definiert, sowie ein Register REG2, das einen Sollwert C2 empfängt, der die Periode dieser Impulse definiert.
Obwohl dies zur Vereinfachung nicht in 3 dargestellt ist, sind die Ausgänge des Modulators PWM, des Verstärkers AMP und des Zählers CPT für den Mikroprozessor zugänglich. Der Mikroprozessor MP1 ist zum Beispiel ein handelsüblicher Mikroprozessor, in dem der Modulator PWM und der Zähler CPT eingebaute Elemente sind, wie der Mikroprozessor PIC16C6X, der von der Firma Microchip Technology^® vermarktet wird.
Gegenüber dem Lesekopf RDH zeigt 3 auch das Schema eines eingebauten Schaltkreises IC der berührungsfreien Chip-Karte. Der Schaltkreis IC umfasst einen Mikroprozessor MP2, einen Speicher MEM2 und einen Antennenschaltkreis L2C2. Der Antennenschaltkreis umfasst eine eingebaute Kapazität C2 und eine Antennenspule L2, die im Allgemeinen in den Körper einer Kunststoffkarte (nicht dargestellt) eingebaut ist. Der Schaltkreis IC umfasst ferner einen Lademodulationsschaltkreis LM, einen Taktgebergenerator CKG2, welcher Frequenzteiler umfasst, sowie einen Codierer COD des Typs BPSK, dessen Ausgang den Modulationsschaltkreis LM steuert. Der Schaltkreis LM und der Taktgebergenerator CKG2 sind beide an die Klemmen des Antennenschaltkreises L2C2 angeschlossen. Der Modulator LM umfasst zum Beispiel einen Transistor T1 in Serie mit einem Ladewiderstand R1. Der Taktgebergenerator CKG2 liefert ein Taktgebersignal H3, das an den Codierer COD angelegt wird.
Wenn der Antennenschaltkreis L1C1 ein Wechselmagnetfeld FLD erzeugt, zum Beispiel zu 13,56 MHz (Norm ISO 14443), erscheint in dem Antennenschaltkreis L2C2 eine induzierte Spannung Vac mit gleicher Frequenz. Die Frequenz der Spannung Vac wird von dem Taktgebergenerator CKG2 geteilt, der ein Taktgebersignal H3 zu 847 kHz (Norm ISO 14443) liefert. Der Mikroprozessor MP2 liefert an den Codierer COD zu übertragende Daten DTx, umfassend zwei Synchronisationsbits Bsy_i auf „1" (oder vereinbarungsgemäß mehr), ein Startbit Bst gleich „0" und Datenbits B₀, B₁, B₂... Der Codierer COD liefert eine BPSK-codierte Hilfsträgerwelle mit einer Frequenz von 847 kHz, die an den Modulationstransistor T1 angelegt wird. Diese Hilfsträgerwelle, die aus Impulsen mit einem zyklischen Verhältnis von 0,5 besteht, entspricht dem Signal S1, das weiter oben unter Bezugnahme auf 1A beschrieben wurde. Die Hilfsträgerwelle S1 reflektiert durch induktives Koppeln in dem Primärantennenschaltkreis L1C1 und wird aus dem Erregungssignal mit 13,56 MHz von dem Filter FLT extrahiert, um sich am Eingang des Abtasters SMP (UND-Gatter) nach dem Verstärker wiederzufinden.
Zum Decodieren der Hilfsträgerwelle S1 wird das erfindungsgemäße Verfahren von dem Mikroprozessor MP1 unter der Aufsicht eines Programms umgesetzt, das in den Speicher MEM1 geladen ist. Die Hauptschritte dieses Programms, die von dem Organigramm der 4 dargestellt sind, sind unten beschrieben.
Im Laufe des Schritts 10 überwacht der Mikroprozessor MP1 den Ausgang des Verstärkers AMP und wartet auf den ersten Impuls q_i des Synchronisationsbits Bsy₁. Während dieser Warteperiode programmiert der Mikroprozessor den Modulator PWM, indem er in die Register REG1 du REG2 Sollwerte C1 und C2 lädt, die so ausgewählt sind, dass der Modulator PWM ein Signal S2 des Typs des in 2B dargestellten liefert, das die gleiche Frequenz hat wie die Hilfsträgerwelle S1, das heißt hier 847 kHz, und aus Impulsen s_i mit einer Dauer mindestens gleich oder kleiner einem Viertel der Periode der Hilfsträgerwelle S1 besteht.
Der Schritt 15 beginnt, wenn der erste Impuls q_i des Synchronisationsbits Bsy₁ empfangen wird. Der Mikroprozessor regelt die Phase des Signals S2 wie oben in Zusammenhang mit den 2A bis 2C beschrieben. Dazu beobachtet der Mikroprozessor den Ausgang des Abtasters SMP. Da der ursprüngliche Phasenunterschied zwischen den Signalen S1 und S2 willkürlich ist, können Impulse q_i auftreten oder auch nicht. Wenn Impulse q_i auftreten, verschiebt der Mikroprozessor die Phase des Signals S2 schrittweise, bis die abgetasteten Impulse q_i verschwinden (2C). Das allmähliche Verschieben der Phase des Signals S2 erfolgt zum Beispiel durch Inhibieren des Generators PWM während einer bestimmten Anzahl von Taktgeberzyklen H1. Wenn kein Impuls q_i erscheint, ist das Phasenverschieben des Signals S2 im Prinzip nicht erforderlich. Zur Sicherheit kann man jedoch einen Phasenabtastzyklus vorsehen, der es erlaubt, die optimale Phase des Signals S2 auszuwählen. In 2B kann zum Beispiel ein zusätzliches Verschieben an das Signal S2 angewandt werden, damit der Impuls s₅ gut zwischen den zwei Impulsen p₅ und p₆ des Signals S1 zentriert ist.
Nach dem Abschließen des Synchronisationsschritts stellt der Mikroprozessor den Zähler CPT im Laufe des Schritts 20 auf Null zurück und wartet unter Überwachen des Ausgangs des Zählers CPD, bis der erste abgetastete Impuls q_i und die sieben darauf folgenden Impulse des Startbits Bst von dem Abtaster SMP geliefert werden.
Auf Schritt 20 folgt ein Verzögerungsschritt 25 mit einer Dauer, die 8 Impulsen p_i des Signals S1 entspricht, das heißt 8 Taktgeberzyklen H2. Da das Taktgebersignal H1 des Mikroprozessors proportional zu oder gleich dem Signal H2 ist, kann eine solche Verzögerung einfach durch eine Folge von Anweisungen ohne Operation des Typs NOP („No Operation") erzielt werden, die jeweils einer bestimmten Anzahl von Taktgeberzyklen H1 entspricht.
Im Laufe der Schritte 30 und 35 liest der Mikroprozessor am Ausgang des Zählers CPT die Anzahl von abgetasteten Impulsen q_i, die von dem Abtaster SMP geliefert wurden und leitet daraus den Wert des empfangenen Bits ab. Da das Startbit vereinbarungsgemäß gleich 0 ist, ist das empfangene Bit gleich 0, wenn 8 Impulse q_i registriert wurden, oder ist gleich 1, wenn kein Impuls q_i empfangen wurde. Nach diesen Schritten kehrt der Mikroprozessor zum Empfangen des darauf folgenden Bits zum Verzögerungsschritt 25 zurück.
In der Praxis kann es vorkommen, dass der Mikroprozessor Zählfehler der Impulse q_i macht, die zu einem Verschieben des Zählfensters führen. Wenn man sich an 1C hält, sieht man zum Beispiel, dass das Vergessen oder das Verlieren eines Impulses q_i das Zählfenster nach rechts verschiebt, so dass ein Bit auf 0 einem Zählen von 7 oder 8 Impulsen q_i je nach dem Wert des darauf folgenden Bits entsprechen kann. Um eine solche Möglichkeit zu berücksichtigen, wird davon ausgegangen, dass ein Bit gleich 0 empfangen wird, wenn die Anzahl der abgetasteten Impulse q_i größer oder gleich der Hälfte der Anzahl N von Impulsen p_i ist, die zum Codieren eines Bits dienen, das heißt hier 4 Impulse. Umgekehrt geht man davon aus, dass ein Bit gleich 1 empfangen wird, wenn die Anzahl von Impulsen q_i kleiner ist als 4. Versuche, die die Antragstellerin durchgeführt hat, zeigen, dass es eine solche Annäherung erlaubt, Synchronisationsfehler des Zählfensters in den meisten Fällen auszugleichen. In bestimmten Fällen kann es vorkommen, dass das Verschieben des Zählfensters zum Verlust eines Bits führt. Ein solcher Fehler wird jedoch im Augenblick des Prüfens der Signatur (CRC) des von dem Schaltkreis IC gesendeten binären Rahmens erfasst. Da auch verschiedene andere Übertragungsfehler auftreten können, insbesondere aufgrund von Störungen des Magnetfelds, haben vereinzelte Fehler aufgrund des erfindungsgemäßen Verfahrens keine signifikante praktische Auswirkung.
Im Endeffekt stellt das erfindungsgemäße BPSK-Demodulationsverfahren eine vorteilhafte Alternative für die analogen herkömmlichen Verfahren dar, die eine Schleife mit Phasenverriegelung erfordern, und für herkömmliche digitale Verfahren, die hohe Abtastfrequenzen und einen Verarbeitungsalgorithmus des Signals erfordern. Das erfindungsgemäße Verfahren kann mit einem kostengünstigen Mikroprozessor umgesetzt werden, der ein relativ langsames Taktgebersignal in der Größenordnung von 13,56 MHz hat. Das erfindungsgemäße Verfahren kann auch mittels eines programmierbaren logischen Schaltkreises oder eines spezifischen Prozessors des Typs ASIC („Application Specific Integrated Circuit") umgesetzt werden.
Natürlich ist das erfindungsgemäße Verfahren nicht den Decodern von Daten vorbehalten, die von einer berührungsfreien Chip-Karte gesendet werden und betrifft allgemein das Decodieren BPSK-codierter Daten ungeachtet der Art, wie diese Daten empfangen werden.

Claims

Verfahren zum Decodieren eines codierten gepulsten Signals durch Phasensprünge (S1), bei dem ein Bit (Bsy_i, Bst, B_i) durch N Impulse (p_i) des codierten Signals (S1) codiert wird und ein Wertwechsel eines Bits in Bezug auf das vorhergehende Bit durch ein Umkehren der Phase des codierten Signals (S1) codiert wird, dadurch gekennzeichnet, dass es die Schritte umfasst, die in Folgendem bestehen: – Abtasten des codierten gepulsten Signals (S1) mittels eines gepulsten Abtastsignals (S2) mit der gleichen Frequenz wie das codierte Signal (S1), mit einem Abtastfenster mit einer Dauer kleiner als die Dauer eines Impulses (p_i) des codierten Signals (S1), und – für jede Gruppe von N Impulsen des codierten Signals (S1) Zählen der Anzahl (Σq_i) abgetasteter Impulse (q_i), die aus dem Abtasten des codierten Signals (S1) hervorgehen, und Zuweisen zu dem durch die Gruppe von N Impulsen codierten Bit eines logischen Werts, der von der Anzahl (Σq_i) gezählter abgetasteter Impulse (q_i) abhängt.
Verfahren nach Anspruch 1, bei dem: – einem Bit ein erster logischer Wert zugewiesen wird, wenn die Anzahl (Σq_i) von (q_i) größer oder gleich einer vorausbestimmten Anzahl ist, und einem Bit ein zweiter logischer Wert zugewiesen wird, wenn die Anzahl (Σq_i) abgetasteter Impulse (q_i) kleiner ist als die vorausbestimmte Anzahl.
Verfahren nach Anspruch 2, bei dem die vorausbestimmte Anzahl gleich der Hälfte der Anzahl N Codierungsimpulse eines Bits ist.
Verfahren nach einem der Ansprüche 1 bis 3, bei dem das Abtasten des codierten Signals (S1) durch Kombination des codierten Signals (S1) und des Abtastsignals (S2) mittels der logischen Funktion UND durchgeführt wird, wobei das Abtastsignal aus Impulsen (s_i) mit kürzerer Dauer als die Impulse (p_i) des codierten Signals (S1), die jeder ein Abtastfenster definieren, besteht.
Verfahren nach einem der Ansprüche 1 bis 4, das einen Synchronisationsschritt des Abtastsignals (S2) umfasst, der darauf abzielt, die Impulse (s_i) des Abtastsignals (S2) auf die Impulse (p_i) eines Startbits (Bst) zu synchronisieren.
Verfahren nach Anspruch 5, bei dem der Synchronisationsschritt während des Empfangs mindestens eines Synchronisationsbits (Bsy_i) durchgeführt wird, das dem Startbit (Bst) vorausgeht, dessen Wert der umgekehrte Wert des Startbits (Bst) ist, und darin besteht, die Phase des Abtastsignals (S2) so einzustellen, dass kein abgetasteter Impuls (q_i) erscheint.
Vorrichtung zum Decodieren eines codierten gepulsten Signals durch Phasensprünge (S1), wobei das Codieren darin besteht, ein Bit (Bsy_i, Bst, B_i) durch N Impulse (p_i) des codierten Signals (S1) zu codieren und einen Wechsel des Werts eines Bits in Bezug auf das vorher gehende Bit durch ein Umkehren der Phase des codierten Signals (S1) zu codieren, dadurch gekennzeichnet, dass es Decodierungsmittel (MP1, MEM1, DEC, PWM, SMP, CPT) umfasst, die eingerichtet sind: – um das codierte gepulste Signal (S1) mittels eines gepulsten Abtastsignals (S2) mit der gleichen Frequenz wie das codierte Signal (S1) abzutasten, mit einem Abtastfenster mit einer Dauer kleiner als die Dauer eines Impulses (p_i) des codierten Signals (S1), das ein abgetastetes Signal (S3) liefert, und – um für jede Gruppe von N Impulsen des codierten Signals (S1) die Anzahl (Σq_i) abgetasteter Impulse (q_i) zu zählen, die aus dem Abtasten des codierten Signals (S1) hervorgehen, und dem von der Gruppe N Impulse codierten Bit einen logischen Wert zuzuweisen, der von der Anzahl (Σq_i) gezählter abgetasteter Impulse (q_i) abhängt.
Vorrichtung nach Anspruch 7, bei welcher die Mittel zum Decodieren eingerichtet sind: – um einem Bit, wenn die Anzahl (Σq_i) abgetasteter Impulse (q_i) größer oder gleich einer vorausbestimmten Anzahl ist, einen ersten logischen Wert zuzuweisen, und – um einem Bit, wenn die Anzahl (Σq_i) abgetasteter Impulse (q_i) kleiner als die vorausbestimmte Anzahl ist, einen zweiten Wert zu zuweisen.
Vorrichtung nach Anspruch 7, bei der die von den Decodierungsmitteln verwendete vorausbestimmte Anzahl gleich der Hälfte der Anzahl N Codierimpulse eines Bits ist.
Vorrichtung nach einem der Ansprüche 7 bis 9, bei der die Decodierungsmittel eingerichtet sind, um das codierte Signal (S1) durch Kombination des codierten Signals (S1) und des Abtastsignals (S2) mittels der logischen Funktion UND abzutasten, wobei das Abtastsignal aus Impulsen (s_i) mit kürzerer Dauer als die Impulse (p_i) des codierten Signals (S1), die jeder ein Abtastfenster definieren, besteht.
Vorrichtung nach einem der Ansprüche 7 bis 10, bei der die Decodierungsmittel eingerichtet sind, um einen Synchronisationsschritt des Abtastsignals (S2) auszuführen, der darauf abzielt, die Impulse (s_i) des Abtastsignals (S2) auf die Impulse (p_i) eines Startbits (Bst) zu synchronisieren.
Vorrichtung nach einem der Ansprüche 7 bis 11, bei der die Decodierungsmittel eingerichtet sind, um den Synchronisationsschritt während des Empfangs mindestens eines Synchronisationsbits (Bsy_i) durchzuführen, das dem Startbit (Bst) vorausgeht, dessen Wert der umgekehrte Wert des Startbits (Bst) ist, indem die Phase des Abtastsignals (S2) so eingestellt wird, dass kein abgetasteter Impuls (q_i) erscheint.
Vorrichtung nach einem der Ansprüche 7 bis 12, umfassend: – einen Impulsbreitenmodulator (PWM) zum Liefern des Abtastsignals (S2), – einen Abtaster (SMP), der am Eingang das codierte Signal (S1) und das Abtastsignal (S2) empfängt, der ein abgetastetes Signal (S3) liefert, – einen Zähler (CPT), der auf seinem Zähleingang das abgetastete Signal (S3) empfängt, um die Anzahl (Σq_i) abgetasteter Impulse zu zählen, die aus dem Abtasten des codierten Signals (S1) hervorgehen, und – ein Mittel (MP1) zum Lesen des Ausgangs des Zählers und um einem durch die Gruppe von N Impulsen codierten Bit einen logischen Wert zuzuweisen, der von der Anzahl (Σq_i) abgetasteter Impulse (q_i) abhängt, die der Zähler gezählt hat.
Vorrichtung nach einem der Ansprüche 7 bis 13, die Mittel (L1C1, FLT, AMP) umfasst, um das codierte gepulste Signal (S1) durch induktives Koppeln zu empfangen.
Berührungsfreies Chipkartenlesegerät (RDH), das eine Vorrichtung gemäß einem der Ansprüche 7 bis 14 umfasst.