DE4312050C2 - Ausgangsschaltung mit offenem Drain - Google Patents
Ausgangsschaltung mit offenem DrainInfo
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- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/16—Modifications for eliminating interference voltages or currents
- H03K17/161—Modifications for eliminating interference voltages or currents in field-effect transistor switches
- H03K17/162—Modifications for eliminating interference voltages or currents in field-effect transistor switches without feedback from the output circuit to the control circuit
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Description
Die Erfindung bezieht sich auf eine Ausgangsschaltung mit
offenem Drain gemäß dem Oberbegriff des Patentanspruchs 1 oder 6,
welche beispielsweise in einer integrierten
Halbleiterschaltung angeordnet sein kann.
Eine derartige Ausgangsschaltung mit offenem Drain ist aus der JP-61-164328 A bekannt und in
der anliegenden Fig. 1 gezeigt. Die Schaltung mit offenem Drain in Fig. 1
weist ein Gehäuse 10 mit einem Ausgangsanschluß 12 und einem
gemeinsamen (Masse-)Anschluß 14 auf. Der Ausgangsanschluß 12
ist durch einen Lastwiderstand 16 mit einer externen Span
nungsversorgung 18 gekoppelt, welche eine Spannung von +VTT
erzeugt, und der gemeinsame Anschluß 14 ist geerdet. Der
Lastwiderstand 16 bildet eine Lastkapazität 20 zwischen dem
Ausgangsanschluß 12 und dem gemeinsamen Anschluß 14.
Der Drainbereich eines Ausgangstransistors 22, in diesem
Fall ein N-Kanal-MOSFET, ist über eine Leitung
mit dem Ausgangsanschluß 12 verbunden, und der Sourcebereich
des Ausgangstransistors 22 ist über eine Leitung
mit dem gemeinsamen Anschluß 14 verbunden. Die Verbindung
des Transistors 22 durch die Leitungen erzeugt
parasitäre Induktivitäten 24 und 26 zwischen dem Drainbe
reich und dem Ausgangsanschluß bzw. zwischen dem Sourcebe
reich und dem gemeinsamen Anschluß 14. Obwohl dies hier
nicht näher gezeigt ist, ist zumindest ein Abschnitt des Ge
häuses 10 ein metallischer Abschnitt, welcher einen
Bezugspotentialpunkt zur Verfügung stellt, und die parasitä
ren Kapazitäten 28 und 30 sind zwischen dem metallischen Ab
schnitt und dem Drainbereich bzw. zwischen dem metallischen
Abschnitt und dem Sourcebereich vorhanden.
Eine Steuerspannung ist über zwei Stufen aus Invertern 32 und
34 zwischen den Gatebereich und den Sourcebereich des Aus
gangstransistors 22 angelegt. Der Inverter 32 weist einen P-
Kanal-MOSFET 32P und einen N-Kanal-MOSFET 32N auf. Das Drain
des MOSFET 32P ist mit dem Drain des MOSFET 32N verbunden,
die Source des MOSFET 32P ist mit einer Spannungsquelle 36
mit +VDD im Gehäuse 10 verbunden, und die Source des MOSFET
32N ist mit dem Sourcebereich des Ausgangstransistors 22
verbunden.
In ähnlicher Weise weist der Inverter 34 einen P-Kanal-MOSFET
34P und einen N-Kanal-MOSFET 34N auf, wobei die Drains
der MOSFETs 34P und 34N miteinander verbunden sind, die
Source des MOSFET 34P mit der +VDD Spannungsquelle 36 ver
bunden ist, und die Source des MOSFET 34N mit dem Sour
cebereich des Ausgangstransistors 22 verbunden ist.
Der Ausgangsknoten des Inverters 34, d. h. die Verbindung der
Drains der P-Kanal- und N-Kanal-MOSFETs 34P und 34N ist mit
dem Gatebereich des Ausgangstransistors 22 gekoppelt. Der
Ausgangsknoten des Inverters 32, d. h. die Verbindung der
Drains der MOSFETs 32P und 32N, ist mit den Gatebereichen
der MOSFETs 34P und 34N gekoppelt. Eine Eingangsspannung ist
über einen Eingangsanschluß 38 mit den Gatebereichen der
MOSFETs 32P und 32N verbunden. Die Eingangsspannung nimmt
zwei Werte H und L an, welche +VDD bzw. dem Erdungspotential
entsprechen.
Wenn in der oben aufgezeigten Anordnung, in welcher die pa
rasitären Induktivitäten 24 und 26 nicht in Erwägung gezogen
sind, ein H-Pegel-Eingangssignal angelegt ist, befindet sich
der P-Kanal-MOSFET 32P im nicht-leitenden Zustand, und der
N-Kanal-MOSFET 32N befindet sich im leitenden Zustand, so
daß ein L-Pegel-Signal als Ausgang des Inverters 32 an die
Gatebereiche des P-Kanal-MOSFET 34P und des N-Kanal-MOSFET
34N angelegt ist. Demzufolge geht der MOSFET 34P in den
leitenden Zustand über, während sich der MOSFET 34N im
nicht-leitenden Zustand befindet. Dadurch geht der
Ausgangstransistor 22 in den leitenden Zustand über, so daß
ein Strom ID von der externen Leistungsversorgung 18 in den
Ausgangstransistor 22 fließt. Wenn der Widerstandswert des
Lastwiderstands 16 gleich RL ist, ist die Spannung am
Ausgangsanschluß 12 gleich +VTT-ID·RL, d. h. entspricht dem L-Pegel.
Wenn umgekehrt die Eingangsspannung am Eingangsanschluß 38
auf dem L-Pegel ist, dann ist das Ausgangssignal des Inver
ters 32 auf dem H-Pegel, und das Ausgangssignal des Inver
ters 34 ist auf dem L-Pegel, was in einem nicht-leitenden Zu
stand des Ausgangstransistors 22 resultiert, so daß die
Spannung am Ausgangsanschluß 12 gleich +VTT, d. h. auf dem H-
Pegel ist.
Bei der obigen Diskussion wurden die parasitären Induktivi
täten 24 und 26 und die parasitären Kapazitäten 28 und 30
nicht in Betracht gezogen. Tatsächlich beeinflussen diese
Faktoren jedoch den Betrieb der Schaltung derart, daß im
Ausgangssignal am Ausgangsanschluß 12 und im Signal am
Sourcebereich des Ausgangstransistors 22 in nachteiliger
Weise Überschwingen, Unterschwingen
und Schwingungen (ringings) erzeugt werden können,
wenn die Eingangsspannung am Eingangsanschluß 38 vom H-Pegel
zum L-Pegel wechselt.
Konkret gesprochen ist der Ausgangstransistor 22 im leiten
den Zustand, wenn die Eingangsspannung am Eingangsanschluß
38 auf dem H-Pegel ist, so daß ein Strom von der Leistungs
versorgung 18 zum Lastwiderstand 16 fließt und in Stromabschnitte
geteilt wird, welche in die Lastkapazität 20 und
die Induktivität 24 fließen. Der durch die Induktivität 24
fließende Strom wird weiter aufgeteilt in Stromabschnitte,
welche in den Kondensator 28 und den Ausgangstransistor 22
fließen. Der in den Ausgangstransistor 22 fließende Strom
wird weiter aufgeteilt in Stromabschnitte, welche in den
Kondensator 30 und die Induktivität 26 fließen. Somit wird,
während diese Ströme fließen, in den Induktivitäten 24 und
26 und in den Kondensatoren 20, 28 und 30 Energie gespei
chert.
Wenn sich, wie es in Fig. 2(a) gezeigt ist, die Eingangs
spannung am Eingangsanschluß 38 an einem Zeitpunkt t₆ vom H-
Pegel zum L-Pegel zu ändern beginnt, ändert sich die Gate
spannung des Ausgangstransistors 22 vom H-Pegel zum L-Pegel,
und zwar zu einem Zeitpunkt, welcher nach t₆ um diejenige
Zeitspanne verzögert ist, welche die Eingangsspannung benö
tigt, um die Inverter 32 und 34 zu passieren, wie es
in Fig. 2(b) dargestellt ist. Diese Änderung der Gate
spannung des Transistors 22 führt zu einer Änderung des zwi
schen der Drain und der Source des Transistors 22 fließenden
Stroms, und resultiert in der Entladung der in den Indukti
vitäten 24 und 26 und den Kondensatoren 20, 28 und 30 ge
speicherten Energie. Während einer Zeit, in der sich die
Gatespannung des Ausgangstransistors 22 vom H-Pegel zum L-
Pegel ändert, wird eine relativ lange Zeit benötigt, damit
sich die Energie verringern kann, da der zwischen der Source
und dem Drain des Ausgangstransistors 22 auftretende Wider
standswert relativ klein ist. In der Folge werden, wie es in
Fig. 2(c) gezeigt ist, in der Spannung am Ausgangsanschluß
12 Überschwingen und Unterschwingen erzeugt, und Schwin
gungsdämpfungen werden, wie in Fig. 2(d) gezeigt, in der Span
nung am Sourcebereich des Ausgangstransistors 22 erzeugt.
Während einer Zeitspanne, in der die Eingangsspannung am
Eingangsanschluß 38 auf dem L-Pegel ist, wird der von der
Leistungsversorgung 18 in den Lastwiderstand 16 fließende
Strom in zwei Abschnitte aufgeteilt, von denen einer in
einen die Induktivitäten 24 und 26 sowie die Kondensatoren
28 und 30 umfassenden Schaltungszweig fließt und der andere
in einen den Lastwiderstand 20 umfassenden Zweig fließt.
Energie wird hierdurch in den Induktivitäten 24 und 26 und in den Kon
densatoren 28, 30 und 20 gespeichert. Wenn sich die
Eingangsspannung am Eingangsanschluß 38, wie in Fig. 2(a) ge
zeigt, zu einem Zeitpunkt t₇ vom L-Pegel zum H-Pegel ändert,
wird der Ausgangstransistor 22 in den leitenden Zustand ver
setzt, und Strom beginnt zwischen dem Drain und Source des
Transistors 22 zu fließen. Zu Beginn dieses Übergangs der
Eingangsspannung vom L-Pegel zum H-Pegel ist der Drain-
Source-Widerstand des Ausgangstransistors 22 hoch, und aus
diesem Grund wird die in den Induktivitäten 24 und 26 und in
den Kondensatoren 20, 28 und 30 gespeicherte Energie durch
diesen hohen Drain-Source-Widerstand abgegeben. Somit wird
die Energie in einer relativ kurzen Zeitspanne abgeschwächt.
Entsprechend tritt nach dem Zeitpunkt t₇, wie in Fig. 2(c)
und 2(d) gezeigt, in der Spannung am Ausgangsanschluß 12 und
in der Spannung am Sourcebereich des Transistors 22 kein
nennenswertes Überschwingen, Unterschwingen oder Schwin
gungsdämpfungen auf.
Wie oben dargelegt wurde, besitzen Ausgangsschaltungen mit
offenem Drain das Problem, daß starkes Überschwingen, Unter
schwingen und Schwingungsdämpfungen auftritt, wenn sich die
Eingangsspannung und somit die Steuerspannung vom H-Pegel
zum L-Pegel ändert.
In der EP 0 332 301 A2 ist eine Ausgangsschaltung be
schrieben, an deren Ausgangsseite zwei in Reihe liegende,
im Wechseltakt geschaltete Feldeffekttransistoren mit
zwischen diesen Feldeffekttransistoren abgegriffenem Aus
gangsanschluß vorgesehen sind. Dort sind Probleme disku
tiert, die beim Einschalten der Ausgangstransistoren auf
treten können, und es wird vorgeschlagen, die ansteigende
Flanke des Treibersignals umzuformen. Die abfallende Flanke
des Treibersignals wird nicht verlangsamt. Diese Beeinflus
sung allein der Vorderflanke, nicht aber der rückseitigen
Flanke des Treibersignals wird durch Parallelschaltungen
zusätzlicher Feldeffekttransistoren erreicht, die mit den
Gates der beiden in Reihe geschalteten Ausgangs-Feldeffekt
transistoren gekoppelt sind.
Die vorliegende Erfindung ist auf die Lösung von Pro
blemen gerichtet, die beim Abschalten des einzigen Aus
gangs-Feldeffekttransistors auftreten können und zu Über-
und Unterschwingen und Schwingungsdämpfungen führen können.
Diese Aufgabe wird durch die im Patentanspruch 1 oder
im Patentanspruch 6 angegebenen Merkmale gelöst.
Durch diese Maßnahme läßt sich erreichen, daß das an
dernfalls durch parasitäre Induktivitäten und Kapazitäten
hervorgerufene Über- und Unterschwingen bei der Feldeffekt
transistor-Abschaltung weitestgehend oder vollständig ver
mieden werden kann.
Vorteilhafte Weiterbildungen der Erfindung ergeben sich aus
den Unteransprüchen.
Weitere Einzelheiten, Aspekte und Vorteile der vorliegenden
Erfindung ergeben sich aus der nachfolgenden Beschreibung
unter Bezugnahme auf die Zeichnung.
Es zeigt:
Fig. 1 einen Schaltplan einer Ausgangsschaltung mit offenem
Drain;
Fig. 2 Wellenformen an verschiedenen Abschnitten der Schal
tung von Fig. 1;
Fig. 3 einen Schaltplan einer Ausgangsschaltung mit offenem
Drain nach einer Ausführungsform der vorliegenden Erfindung;
Fig. 4 Signalwellenformen an verschiedenen Abschnitten der
Schaltung von Fig. 3;
Fig. 5 einen Schaltplan einer Ausgangsschaltung mit offenem
Drain nach einer weiteren Ausführungsform der vorliegenden
Erfindung; und
Fig. 6 Signalwellenformen an verschiedenen Abschnitten der
Schaltung von Fig. 5.
Eine Ausführungsform der vorliegenden Erfindung ist in Fig. 3
gezeigt, und an verschiedenen Abschnitten der Schaltung
auftretende Signalwellenformen sind in Fig. 4 gezeigt. Die
in Fig. 3 gezeigte Schaltung mit offenem Drain umfaßt ein
Gehäuse 110, in welchem ein Schaltkreis beinhaltet ist. Ein
Ausgangsanschluß 112 und ein gemeinsamer Anschluß 114 sind
auf dem Gehäuse 110 angeordnet. Das Gehäuse 110 umfaßt zu
mindest an einem seiner Abschnitte eine metallische Partie,
welche einen Bezugspotentialpunkt vorsieht. Ein Aus
gangstransistor 122, bei welchem es sich in diesem Beispiel
um einen N-Kanal-MOSFET handelt, dessen Drainbereich mit dem
Ausgangsanschluß 112 und dessen Sourcebereich mit dem ge
meinsamen Anschluß 114 verbunden ist, ist im Gehäuse 110 an
geordnet. Wie im Falle der in Fig. 1 gezeigten Schaltung
werden aufgrund der jeweiligen Anschlüsse des Drain- und
Sourcebereichs des Ausgangstransistors 122 mit dem Ausgangs
anschluß bzw. mit dem gemeinsamen Anschluß parasitäre Induk
tivitäten 124 und 126 erzeugt. Zusätzlich ist eine parasi
täre Kapazität 128 zwischen dem Drainbereich und der Be
zugspotential-Oberfläche des Gehäuses 110 vorhanden, und
eine parasitäre Kapazität 130 ist zwischen dem Sourcebereich
und der Bezugspotential-Oberfläche des Gehäuses 110 vorhan
den.
Der Ausgangsanschluß 112 ist durch einen Lastwiderstand 116
mit einer außerhalb des Gehäuses 110 angeordneten Spannungs
versorgung 118 verbunden. Die Spannungsversorgung 118 lie
fert eine Spannung +VTT. Die Verbindung des Lastwiderstands
116 mit dem Ausgangsanschluß verursacht die Bildung einer
Lastkapazität 120 zwischen dem Ausgangsanschluß 112 und dem
gemeinsamen Anschluß 114.
Eine an den Eingangsanschluß 138 angelegte Eingangsspannung
ist durch die Inverter 132 und 134 mit dem Gatebereich des
Ausgangstransistors 122 gekoppelt. Die Eingangsspannung ver
ändert sich zwischen +VDD (d. h. H-Pegel) und Massepotential
(d. h. L-Pegel). Der Inverter 132, wie auch der Inverter 32
in Fig. 1, umfaßt einen P-Kanal-MOSFET 132P und einen N-Ka
nal-MOSFET 132N, wobei die Gates beider MOSFETs zusammen mit
dem Eingangsanschluß 138 verbunden sind, die Source des MOSFET
132P mit einer +VDD-Spannungsversorgung 136 im Gehäuse
110 verbunden ist, und die Source des MOSFET 132N mit dem
Sourcebereich des Ausgangstransistors 122 verbunden ist. Auf
ähnliche Weise umfaßt der Inverter 134 einen P-Kanal-MOSFET
134P und einen N-Kanal-MOSFET 134N. Die Gates der MOSFETs
134P und 134N sind mit den untereinander verbundenen Drains
der MOSFETs 132P und 132N verbunden. Die Drains der MOSFETs
134P und 134N sind zusammen mit dem Gate des Ausgangs-MOSFET
122 verbunden. Während die Source des MOSFET 134P direkt mit
der +VDD-Spannungsversorgung verbunden ist, ist die Source
des MOSFET 134N nicht direkt, sondern durch einen parallelen
Schaltkreis 140 mit dem Sourcebereich des Ausgangstransi
stors 122 verbunden.
Der parallele Schaltkreis 140 umfaßt einen Kondensator 142
mit einem Kapazitätswert C2, und zwei N-Kanal-MOSFETs 144
und 146, deren Drain- und Sourcebereiche jeweils mit einem
Ende des Kondensators 142 verbunden sind. Das Gate des MOSFET
144 erhält eine Spannung +VDD von der Spannungsversor
gung 136, so daß sich der MOSFET 144 immer im leitenden Zu
stand befindet. Der zwischen den dem Drain- und dem Source
bereich des MOSFET 144 in dessen EIN-Zustand (leitenden Zu
stand) vorhandene Widerstandswert ist höher als derjenige
des MOSFET 134N im EIN-Zustand. Das Gate des MOSFET 146 ist
mit dem Eingangsanschluß 138 verbunden. Folglich ist der
MOSFET 146 EIN-geschaltet, wenn die Eingangsspannung am Ein
gangsanschluß 138 auf dem H-Pegel ist.
Die MOSFETs 122, 132P, 132N, 134P, 134N, 144 und 146 und der
Kondensator 142 werden durch den gleichen Herstellungsvor
gang auf dem gleichen Halbleiterchip (nicht näher darge
stellt) angeordnet und im Gehäuse 110 verkapselt. Der
Herstellungsvorgang stellt eine Gate-Kapazität 148 mit einem
Wert C1 zwischen dem Gatebereich des Ausgangstransistors 122
und einem Punkt des Massepotentials her.
Wenn sich die Spannung am Eingangsanschluß 138 während des
Betriebs auf dem H-Pegel befindet, ist der Ausgang des In
verters 132 auf dem L-Pegel, so daß der P-Kanal-MOSFET 134P
des Inverters 134 eingeschaltet wird, während der N-Kanal-
MOSFET 134N abgeschaltet wird. Da in diesem Moment +VDD von
der Spannungsversorgung 136 durch den MOSFET 134P an den Ga
tebereich des MOSFET 122 geliefert wird, wird die Gate-Kapa
zität 148 aufgeladen, und ein Drainstrom ID fließt im Aus
gangstransistor 122. Dann wird Energie in den parasitären
Induktivitäten 124 und 126, in den parasitären Kapazitäten
128 und 130, und in der Lastkapazität 120 gespeichert. Da
sich der Eingangsanschluß 138 auf dem H-Pegel befindet, be
findet sich der MOSFET 146 im leitenden Zustand, um die
Endanschlüsse des Kondensators 142 kurzzuschließen und da
durch den Kondensator 142 zu entladen. Die Spannung VOL am
Ausgangsanschluß 112 ist unter diesen Umständen VOL=VTT-ID·RL,
wobei RL der Widerstandswert des Lastwiderstands 116
ist.
Wenn unter diesen Umständen wie in Fig. 4(a) gezeigt die Än
derung der Eingangsspannung am Eingangsanschluß 138 vom H-
Pegel zum L-Pegel zu einem Zeitpunkt t₁ initiiert wird, ver
ändert sich der Ausgang des Inverters 132 wie in Fig. 4(b)
gezeigt zum H-Pegel, so daß der P-Kanal-MOSFET 134P des In
verters 134 in den nicht-leitenden Zustand versetzt wird. In
diesem Moment befindet sich der N-Kanal-MOSFET 144 im lei
tenden Zustand, und folglich wird der N-Kanal-MOSFET 134N
ebenfalls in den leitenden Zustand versetzt. Der MOSFET 146
wird nun in den nicht-leitenden Zustand versetzt, so daß der
Kondensator 142 aus dem kurzgeschlossenen Zustand freigege
ben wird.
Dies veranlaßt die Ladung (VDD×C1) auf der parasitären Kapa
zität 148, durch den N-Kanal-MOSFET 134N zum Kondensator 142
zu wandern. In diesem Moment ist der Widerstand des N-Kanal-
MOSFETs 134N jedoch, wenn er sich im leitenden Zustand be
findet (im nachfolgenden wird ein solcher Widerstand als
EIN-Widerstand bezeichnet), kleiner als der EIN-Widerstand
des N-Kanal-MOSFET 144, weshalb sich die Ladung schnell be
wegt und die Spannung über die Kapazität 148 schnell ab
nimmt. Wenn die Spannung über die Kapazität 148 gleich der
Spannung über den Kondensator 142 wird, endet die Bewegung
der Ladung. Wenn man annimmt, daß der EIN-Widerstand des
MOSFET 134N vernachlässigt werden kann, sind die Spannungen
über die Kapazität 148 und über den Kondensator 142 gleich
VDD·C1/(C1+C2), wie es in Fig. 4(c) an einem Zeitpunkt t₂
gezeigt ist.
Nach diesem Zeitpunkt t₂ wird die Ladung auf dem Kondensator
142 durch den über den Kondensator 142 angeschlossenen MOSFET
144 entladen; da jedoch der EIN-Widerstand des MOSFET
144 relativ höher ist als derjenige des MOSFET 134N, geht
die Entladung des Kondensators 142 allmählich vor sich. So
bald sich der Kondensator 142 entlädt, entlädt sich die Ka
pazität 148 in den Kondensator 142. Da die Entladung des
Kondensators 142 allmählich ist, ist die Entladung der Kapa
zität 148 ebenfalls allmählich. Dies heißt, daß die Abnahme
der Spannung über die Kapazität 148 nach dem Zeitpunkt t₂
wie in Fig. 4(c) gezeigt allmählich ist.
Damit verringert sich die Spannung am Gatebereich des Aus
gangstransistors 122 schnell während einer Zeitspanne von t₁
bis t₂. Dies heißt, daß die Änderungsrate der Gatespannung
hoch ist. Nach dem Zeitpunkt t₂ verringert sich die Gate
spannung langsam. Das heißt, daß die Änderungsrate der Gate
spannung nach dem Zeitpunkt t₂ geringer ist. Folglich erhöht
sich der Widerstand zwischen dem Drainbereich und dem
Sourcebereich des Ausgangstransistors 122 schnell auf den
Wert, welcher der Gatespannung VDD·C1/(C1+C2) entspricht,
aber danach verringert sie sich langsam. Somit ist der Wi
derstand zwischen dem Drainbereich und dem Sourcebereich des
Ausgangstransistors 122 eine relativ lange Zeitspanne nach
dem Zeitpunkt t₂ auf einem mittleren Wert zwischen dem Wert
im voll leitenden Zustand und dem Wert im voll nicht-leiten
den Zustand. Da die in den parasitären Kapazitäten 128, 130,
in den parasitären Induktivitäten 124, 126, und in der Last
kapazität 120 gespeicherte Energie in dem Ausgangstransistor
122 mit diesem mittleren Widerstandwerts dissipiert wird,
erhöht sich die am Ausgangsanschluß 112 auftretende Aus
gangsspannung wie in Fig. 4(d) gezeigt auf VOH (=VTT), ohne
daß Überschwingen, Unterschwingen oder Schwingungsdämpfungen
auftreten würde. Auf ähnliche Weise weist die Spannung an
der Verbindung des MOSFET 134N und des Kondensators 142 wie
in Fig. 4(e) gezeigt kein Überschwingen, Unterschwingen oder
Schwingungsdämpfung auf.
Wie im vorhergehenden festgestellt wurde, werden der
Ausgangstransistor 122 und der Kondensator 142 im gleichen
Vorgang hergestellt. Die Gatekapazität 148 des Ausgangstran
sistors 122 ist gleich W1·L1·α, wobei W1 die Gateweite, L1
die Gatelänge, und α ein in Abhängigkeit vom Herstellungs
vorgang bestimmter Faktor ist. Ebenso ist die Kapazität des
Kondensators 142 gleich W2·L2·α, wobei W2 die Weite der
Elektrodenplatte und L2 die Länge der Elektrodenplatte ist.
Solange das gleiche Herstellungsverfahren zur Herstellung
von Ausgangsschaltungen mit offenem Drain angewendet wird,
ist der Wert C1/(C1+C2) folglich von Schaltung zu Schaltung
gleich, und folglich ist der Wert der an das Gate des
Ausgangstransistors 122 gelegten Spannung VDD·C1/(C1+C2) in
allen mit dem gleichen Verfahren hergestellten Ausgangs
schaltungen mit offenem Drain stets gleich.
Eine Ausgangsschaltung mit offenem Drain gemäß einer weite
ren Ausführungsform der vorliegenden Erfindung ist in Fig. 5
gezeigt, und Signalwellenformen in verschiedenen Abschnitten
der Schaltung von Fig. 5 sind in Fig. 6 gezeigt. Die Schal
tung von Fig. 5 weist ebenfalls ein Gehäuse 210 auf, wobei
ein Ausgangsanschluß 212 und ein gemeinsamer Anschluß 214
auf ihm angeordnet sind. Ein Ausgangstransistor 222, bei
welchem es sich in diesem Fall um einen N-Kanal-MOS-Transi
stor handelt, ist in dem Gehäuse 210 untergebracht. Der
Drainbereich des Ausgangstransistors 222 ist mit dem
Ausgangsanschluß 212, und sein Sourcebereich mit dem gemein
samen Anschluß 214 verbunden. Aufgrund dieser Verbindungen
werden parasitäre Induktivitäten 224 und 226 gebildet. Das
Gehäuse 210 weist einen Bezugspotentialbereich auf, und die
parasitären Kapazitäten 228 und 230 werden zwischen dem
Bezugspotentialbereich des Gehäuses 210 und dem Sourcebe
reich des Transistors 222 bzw. zwischen dem Bezugspotential
bereich und dem Drainbereich des Transistors 222 gebildet.
Eine mit einem Eingangsanschluß 238 gekoppelte Eingangsspan
nung auf einem H-Pegel (+VDD) oder auf einem L-Pegel (Masse)
ist über die Inverter 232 und 234 an den Gate- und Source
bereich des Ausgangstransistors 222 gelegt. Ähnlich zu den
in Fig. 1 gezeigten Invertern 32 und 34 weist der Inverter
232 einen P-Kanal-MOSFET 232 P und einen N-Kanal-MOSFET 232N
auf, und der Inverter 234 weist einen P-Kanal-MOSFET 234P
und einen N-Kanal-MOSFET 234N auf.
Zwischen einer +VDD-Spannungsversorgung 236 und dem Source
bereich des Ausgangstransistors 222 ist eine Reihenschaltung
des Drain-Source-Leitungspfads eines P-Kanal-MOSFET 250 und
eines Kondensators 252 verbunden. Der Gatebereich des FET
250 erhält ein Ausgangssignal vom Inverter 232.
Die Verbindung des Sourcebereichs des FET 250 und des
Kondensators 252 ist durch zwei N-Kanal-MOSFETs 254 und 256,
deren Drain-Source-Leitungspfade in Reihe verbunden sind,
mit dem Drainbereich des Ausgangstransistors 222 verbunden.
Mit anderen Worten sind eine Reihenkombination der FETs 254
und 256 und der Kondensator 252 parallel mit dem Drain-
Source-Leitungspfad des Transistors 222 verbunden. Der Gate
bereich des FET 254 erhält ein Ausgangssignal vom Inverter
232, und eine Eingangsspannung am Eingangsanschluß 238 wird
durch ein Verzögerungsmittel 258 an das Gate des FET 256 ge
liefert. Beispielsweise kann eine Mehrzahl von in Reihe ge
schalteten Übertragungsgates als das Verzögerungsmittel 258
verwendet werden.
Wenn die Eingangsspannung am Eingangsanschluß 238 auf dem H-
Pegel ist, ist das Ausgangssignal des Inverters 232 auf dem
L-Pegel, was den P-Kanal-MOSFET 250 in den leitenden Zustand
versetzt und den Kondensator 252 veranlaßt, aufgeladen zu
werden. In diesem Moment ist der Ausgang des Inverters 234
auf dem H-Pegel, was den Ausgangstransistor 222 in den lei
tenden Zustand versetzt, und in den parasitären Induktivitä
ten 224 und 226, den parasitären Kapazitäten 228 und 230,
und einer wie gezeigt verbundenen Lastkapazität 220 wird
Energie gespeichert.
Wenn sich die Eingangsspannung unter diesen Umständen zu ei
nem Zeitpunkt t₄ wie in Fig. 6(a) gezeigt am Eingangsan
schluß 138 vom L-Pegel zum H-Pegel verändert, verändert sich
das Ausgangssignal des Inverters 232 wie in Fig. 6(b) vom L-
Pegel zum H-Pegel und das Ausgangssignal des Inverters 234
wie in Fig. 6(c) gezeigt vom H-Pegel zum L-Pegel. Dies ver
setzt den Ausgangstransistor 222 in den nicht-leitenden Zu
stand, so daß sein Drainstrom unterbrochen wird. Daraufhin
tendiert die in den parasitären Induktivitäten 224 und 226,
den parasitären Kapazitäten 228 und 230, und der Lastkapazi
tät 220 gespeicherte Energie dazu, in Form eines Stroms ent
laden zu werden. Sobald ein Signal auf dem H-Pegel vom In
verter 232 an das Gate des FET 250 gelegt wird, wird der FET
250 außerdem in den nicht-leitenden Zustand versetzt, und
die Aufladung des Kondensators 252 ist beendet.
In diesem Moment wird auch ein Signal auf dem H-Pegel vom
Inverter 232 an das Gate des FET 254 gelegt. Während die
Eingangsspannung am Eingangsanschluß 238 beginnt, sich vom
H-Pegel zum L-Pegel zu verändern, erhält das Gate des FET
256 wie in Fig. 6(e) gezeigt aufgrund des Verzögerungsmit
tels 238 ein Signal auf dem H-Pegel. Somit werden die beiden
FETs 254 und 256 in den leitenden Zustand versetzt, um La
dung auf dem Kondensator 252 durch die FETs 254 und 256 in
den Drainbereich des Ausgangstransistors 222 fließen zu las
sen. Dies dient dazu, zu verhindern, daß in den parasitären
Induktivitäten 224, 226, den parasitären Kapazitäten 228,
230, und der Lastkapazität 220 gespeicherte Energie freige
geben wird. Folglich wird, wie es in Fig. 6(d) gezeigt ist,
in der Ausgangsspannung am Ausgangsanschluß 212 kein Über
schwingen, Unterschwingen oder Schwingungsdämpfung erzeugt.
Die gespeicherte Energie wird, wenn sie durch die FETs 256
und 256 freigegeben wird, von diesen FETs dissipiert. Dies
dient ebenfalls dazu, das Auftreten von Überschwingen,
Unterschwingen und Schwingungsdämpfung zu unterdrücken.
Man könnte in Erwägung ziehen, anstatt von Ladung auf dem
Kondensator 252 Strom von der Spannungsversorgung 236 durch
die FETs 254 und 256, wenn sie sich im leitenden Zustand be
finden, an den Drainbereich des Transistors 222 zu liefern,
um das Auftreten von Überschwingen, Unterschwingen und
Schwingungsdämpfung zu verhindern. In einem solchen Fall
sollte Strom jedoch schnell von der Spannungsquelle 236 ab
gezogen werden, wodurch große Änderungen in der Spannung der
Spannungsquelle 236 und damit Rauschen verursacht werden. Im
Gegensatz hierzu werden in der Schaltung mit offener Drain
in Fig. 5 keine signifikante Spannungsänderung und somit
auch kein Rauschen erzeugt, da die Spannungsquelle 236 nur
den Kondensator 252 auflädt.
In den oben beschriebenen Ausführungsformen ist die Spannung
am Ausgangsanschluß 112, 212 auf einem dem Pegel des an den
Eingangsanschluß 138, 238 gelegten Eingangssignals entgegen
gesetzten Pegel, doch die Schaltungen können so modifiziert
werden, daß am Ausgangsanschluß 112, 212 eine Ausgangsspan
nung entwickelt wird, welche auf dem gleichen Pegel wie die
Eingangsspannung am Eingangsanschluß 138, 238 ist, indem man
zum Beispiel eine zusätzliche Inverterstufe verwendet.
Claims (8)
1. Ausgangsschaltung mit offenem Drain mit einem Ausgangs
anschluß (112), der über einen Lastwiderstand (116) mit
einer externen Leistungsversorgung (118) verbunden ist,
mit einem gemeinsamen Anschluß (114), der mit einem ex
ternen Bezugspotentialpunkt gekoppelt ist, wobei eine
Lastkapazität (120) zwischen dem gemeinsamen Anschluß
(114) und dem Lastwiderstand (116) gebildet ist, mit ei
nem Feldeffekttransistor (122), dessen Drain an den Aus
gangsanschluß (112) angeschlossen ist und dessen Source
mit dem gemeinsamen Anschluß (114) verbunden ist, und
mit einer Einrichtung (132, 134, 140) zur Erzeugung ei
ner zwischen dem Gate und der Source des Feldeffekttran
sistors (122) anliegenden Steuerspannung, dadurch ge
kennzeichnet, daß die Einrichtung zur Erzeugung der
Steuerspannung diese in Abhängigkeit von einer an die
Schaltung mit offenem Drain angelegten Eingangsspannung
so erzeugt, daß sich die Änderungsrate der Steuerspan
nung verringert, während sich die Steuerspannung von ei
nem hohen Pegel zu einem niedrigen Pegel verändert, wo
bei eine Entladungseinrichtung (134N, 140) vorhanden
ist, welche zwischen das Gate und die Source des Feldef
fekttransistors (122) geschaltet ist und eine Reihen
schaltung aus einer Leitungseinrichtung (134N) und einer
Parallelkombination aus einem Widerstand (144) und einem
Kondensator (142) umfaßt, wobei die Leitungseinrichtung
(134N) mit einem vorbestimmten EIN-Widerstand leitet,
wenn die Steuerspannung vom hohen Pegel auf den niedri
gen Pegel gewechselt ist.
2. Ausgangsschaltung nach Anspruch 1, dadurch gekennzeich
net, daß der Widerstand (144) in der Parallelkombination
einen Widerstandswert aufweist, welcher höher ist als
der EIN-Widerstand der Leitungseinrichtung.
3. Ausgangsschaltung nach Anspruch 1 oder 2, dadurch ge
kennzeichnet, daß eine Ladeeinrichtung (134P) zum Aufla
den der Gate-Kapazität (148) des Feldeffekttransistors
(122) vorhanden ist, die mit der Leitungseinrichtung
(134N) einen Inverter (134) bildet.
4. Ausgangsschaltung nach Anspruch 1, 2 oder 3, dadurch ge
kennzeichnet, daß die Parallelkombination eine Kurz
schlußeinrichtung (146) aufweist, um den Kondensator
(142) kurzzuschließen, wenn die Steuerspannung hohen Pe
gel besitzt.
5. Ausgangsschaltung nach Anspruch 1, 2, 3 oder 4, dadurch
gekennzeichnet, daß der Feldeffekttransistor (122) und
der Kondensator (142) im gleichen Herstellungsvorgang
gefertigt sind.
6. Ausgangsschaltung mit offenem Drain mit
einem Ausgangsanschluß (212), der über einen Lastwider stand (216) mit einer externen Leistungsversorgung (218) verbunden ist, mit einem gemeinsamen Anschluß (214), der mit einem externen Bezugspotentialpunkt gekoppelt ist, wobei eine Lastkapazität (220) zwischen dem gemeinsamen Anschluß (214) und dem Lastwiderstand (216) gebildet ist, mit einem Feldeffekttransistor (222), dessen Drain an den Ausgangsanschluß (212) angeschlossen ist und dessen Source mit dem gemeinsamen Anschluß (214) verbunden ist, und mit einer Einrichtung (232, 234) zur Erzeugung einer zwischen das Gate und die Source des Feldeffekttransistors (222) angelegten Steuerspannung, die die Steuerspannung in Abhängigkeit von einer an die Schaltung mit offenem Drain angelegten Eingangsspannung erzeugt, gekennzeichnet durch
einen Kondensator (252), der durch eine Spannungsversor gung (236) aufgeladen wird, während die Steuerspannung auf dem hohen Pegel liegt, und
einer Entladungseinrichtung (254, 256, 258), die be wirkt, daß Ladung des Kondensators (252) in das Drain und die Source des Feldeffekttransistors (222) fließt, wenn sich die Steuerspannung von hohem zu niedrigem Pe gel ändert.
einem Ausgangsanschluß (212), der über einen Lastwider stand (216) mit einer externen Leistungsversorgung (218) verbunden ist, mit einem gemeinsamen Anschluß (214), der mit einem externen Bezugspotentialpunkt gekoppelt ist, wobei eine Lastkapazität (220) zwischen dem gemeinsamen Anschluß (214) und dem Lastwiderstand (216) gebildet ist, mit einem Feldeffekttransistor (222), dessen Drain an den Ausgangsanschluß (212) angeschlossen ist und dessen Source mit dem gemeinsamen Anschluß (214) verbunden ist, und mit einer Einrichtung (232, 234) zur Erzeugung einer zwischen das Gate und die Source des Feldeffekttransistors (222) angelegten Steuerspannung, die die Steuerspannung in Abhängigkeit von einer an die Schaltung mit offenem Drain angelegten Eingangsspannung erzeugt, gekennzeichnet durch
einen Kondensator (252), der durch eine Spannungsversor gung (236) aufgeladen wird, während die Steuerspannung auf dem hohen Pegel liegt, und
einer Entladungseinrichtung (254, 256, 258), die be wirkt, daß Ladung des Kondensators (252) in das Drain und die Source des Feldeffekttransistors (222) fließt, wenn sich die Steuerspannung von hohem zu niedrigem Pe gel ändert.
7. Ausgangsschaltung nach Anspruch 6, dadurch gekennzeich
net, daß die Entladungseinrichtung (254, 256, 258) eine
steuerbare Widerstandseinrichtung (254, 256) aufweist,
welche mit dem Kondensator (252) in Reihe geschaltet
ist, wobei die Reihenkombination aus Widerstandseinrich
tung (254, 256) und Kondensator (252) zwischen das Drain
und die Source des Feldeffekttransistors (222) geschal
tet ist.
8. Ausgangsschaltung nach Anspruch 6 oder 7, dadurch ge
kennzeichnet, daß zwischen den Kondensator (252) und die
Spannungsversorgung ein steuerbarer Schalter (250) ge
schaltet ist.
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---|---|---|---|---|
JPH10200051A (ja) * | 1997-01-14 | 1998-07-31 | Canon Inc | 半導体集積回路 |
US5952949A (en) * | 1998-02-05 | 1999-09-14 | Applied Micro Circuits Corporation | Timer with dynamic reset threshold |
US5914621A (en) * | 1998-02-05 | 1999-06-22 | Applied Micro Circuits Corporation | Charge balanced ramp with improved signal linearity |
US5973522A (en) * | 1998-02-05 | 1999-10-26 | Applied Micro Circuits Corporation | Current injected ramp with reduced recovery time background of the invention |
JP2000134089A (ja) | 1998-10-28 | 2000-05-12 | Nec Corp | オーバーシュート・アンダーシュート防止装置並びに半導体装置及びオーバーシュート・アンダーシュート防止方法 |
JP6361610B2 (ja) * | 2015-08-31 | 2018-07-25 | 株式会社デンソー | スイッチング素子駆動装置 |
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Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4103188A (en) * | 1977-08-22 | 1978-07-25 | Rca Corporation | Complementary-symmetry amplifier |
US4797579A (en) * | 1987-07-27 | 1989-01-10 | Raytheon Company | CMOS VLSI output driver with controlled rise and fall times |
US4877980A (en) * | 1988-03-10 | 1989-10-31 | Advanced Micro Devices, Inc. | Time variant drive circuit for high speed bus driver to limit oscillations or ringing on a bus |
JPH01305616A (ja) * | 1988-06-02 | 1989-12-08 | Toshiba Corp | 半導体集積回路の出力回路 |
US5023472A (en) * | 1988-09-09 | 1991-06-11 | Texas Instruments Incorporated | Capacitor-driven signal transmission circuit |
JP2899892B2 (ja) * | 1989-05-25 | 1999-06-02 | セイコーエプソン株式会社 | 半導体装置 |
JP2969732B2 (ja) * | 1990-02-20 | 1999-11-02 | 日本電気株式会社 | 半導体集積回路 |
US5023488A (en) * | 1990-03-30 | 1991-06-11 | Xerox Corporation | Drivers and receivers for interfacing VLSI CMOS circuits to transmission lines |
US5028819A (en) * | 1990-06-08 | 1991-07-02 | Zilog, Inc. | High CMOS open-drain output buffer |
JP2897195B2 (ja) * | 1990-07-13 | 1999-05-31 | 沖電気工業株式会社 | 半導体集積回路のノイズ吸収回路 |
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