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DE4204730A1 - Clock signals generation arrangement for several timed devices - compares system time from central timer with system time counter state to control device data access - Google Patents

Clock signals generation arrangement for several timed devices - compares system time from central timer with system time counter state to control device data access

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DE4204730A1
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DE
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Patent type
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bus
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memory
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Withdrawn
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DE19924204730
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Inventor
Reinhard Weigl
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Siemens AG
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Siemens AG
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    • GPHYSICS
    • G06COMPUTING; CALCULATING; COUNTING
    • G06FELECTRICAL DIGITAL DATA PROCESSING
    • G06F1/00Details of data-processing equipment not covered by groups G06F3/00 - G06F13/00, e.g. cooling, packaging or power supply specially adapted for computer application
    • G06F1/04Generating or distributing clock signals or signals derived directly therefrom
    • G06F1/06Clock generators producing several clock signals

Abstract

The clock generator includes a first memory (S1) for receiving the devices' clock times has cells individually addressable via a first address bus (A1) and read via a first data bus (D1). A second memory (S2) with the same number of cells addressable via the same bus and read via a second data bus (D2) contains the clocked device and timing characteristics. An address generator (AG) is connected to both memories via the first address bus and the system time is generated centrally. A comparator (K) with a system time counter receives the system time and data from the first memory. It compares the counter state with memory data and generates a third signal if coincidence is detected. A temporary memory (ZS) takes data from the second data bus when it receives the third signal, thus making the timed device data available. USE/ADVANTAGE - For use in electronic data processing systems running parallel processes. Several time generators are generated economically without overloading the processor.

Description

In den Bereichen der elektronischen Datenverarbeitung, bei denen es besonders auf die kontrollierte Abwicklung und Koordination verschiedener parallel ablaufender Pro zesse ankommt, werden häufig eine Vielzahl von Zeitgebern benötigt. In the fields of electronic data processing, which depend particularly on the controlled management and coordination of various running in parallel Pro processes, a plurality of timers are often needed. Solche Anwendungen können beispielsweise sein: die Koordination von Programmabläufen in Mainframes, die Abwicklung von Kommunikationsvorgängen in Netzknotenrechnern von Vermittlungsstellen. Such applications may be, for example: the coordination of program sequences in mainframes, the handling of communications in network node computers of exchanges. Eine weitere Anwendung ist die Über wachung von Transportprotokollen, wie z. Another application is the over monitoring of transport protocols such. B. dem OSI-Protokoll beim Auf- und Abbau von Kommunikationsverbindungen. As the OSI protocol during assembly and disassembly of communication links. Viel fältige Zeitsignale werden auch auf hochintegrierten Schalt kreisen zur Steuerung der Abläufe der verschiedenen Schaltungs blöcke in der Schaltungsanordnung benötigt. Much fältige time signals are also highly integrated switching circuits for controlling the operations of the various circuit blocks in the circuitry needed.

Der Einsatz von Standard-Zeitgebern, die als integrierte Bausteine verfügbar sind, wird mit zunehmender Anzahl der benötigten Zeitgeber unwirtschaftlich. The use of standard-timers that are available as integrated modules, is uneconomical as the number of required timer.

Eine weitere Möglichkeit Zeitgeber zu realisieren besteht in der Anwendung von Betriebssystem-Zeitgebern, wobei der dem Betriebssystem eines Rechners zugrundeliegende Takt verwendet wird, um entsprechende Zeitgeber zu realisieren. Another option timer to realize is the application of operating system timers, with the underlying operating system of a computer clock is used to implement appropriate timer. Ein Nachteil dieses Verfahrens ist es, daß die Zeitgeber, die auf diese Art und Weise realisiert werden, nur mit einem speziellen Betriebssystem, nämlich dem des Prozessors zur Anwendung kommen können. A disadvantage of this method is that the timers, which are realized in this manner may only come with a special operating system, namely the processor for application.

Eine weitere Möglichkeit zur Realisierung mehrerer Zeitge ber besteht darin, diese durch Tabellen zu verwalten, die von einem Systemprozessor überwacht werden, wobei dieser Prozessor zur Überwachung veranlaßt wird, indem ein Zeitgeber regel mäßig Interrupts an den Prozessor schickt und der dann zu diesen festgelegten Zeitpunkten die Tabellen auf abgelaufene Zeitgeber überprüft. Another way to achieve several contem about is to manage them through tables that are monitored by a system processor, this processor is made for monitoring by a timer sends regularly interrupts to the processor and then set out to these dates, tables checked for expired timers. Falls ein Zeittakt erforderlich ist veranlaßt er diesen. If a clock is required, he causes it. Mit zunehmender Anzahl der Zeitgeber und hoher Taktfrequenz belastet dieses Verfahren die CPU in unzumutbarem Maß. As the number of timers and a high clock frequency this method loads the CPU to an unreasonable extent. Man kann dabei CPU Belastungen bis zu 90% beobachten. One can observe CPU loads up to 90%.

Aufgabe der vorliegenden Erfindung ist es, ein Verfahren und eine Anordnung anzugeben, mit der eine Vielzahl von Zeitgebern kostengünstig zur Verfügung gestellt wird und daß dem Pro zessor nicht übermäßig belastet. Object of the present invention is to provide a method and an arrangement with which a plurality of timers is provided inexpensively and in that the pro cessor not overly burdened.

Diese Aufgabe wird gemäß den Merkmalen der Patentansprüche 1 und 2 gelöst. This object is achieved according to the features of claims 1 and 2. FIG.

Ein besonderer Vorteil der erfindungsgemäßen Schaltungsanord nung besteht darin, daß mit nur einem zentralen Zeitgeber eine Vielzahl von Taktsignalen zur Verfügung gestellt werden kann, deren Anzahl nur von der Speichertiefe des ersten Schreib/Lese- Speichers abhängt. A particular advantage of Schaltungsanord voltage according to the invention is that a plurality of clock signals may be provided with only one central timer, the number of which depends only on the memory depth of the first write / read memory. Ein weiterer Vorteil der erfindungsgemäßen Schaltungsanordnung besteht darin, daß die CPU-Last für Zeit- Steuerungsaufgaben minimiert wird. A further advantage of the circuit arrangement according to the invention is that the CPU load for time control tasks is minimized. Der Prozessor wird nur angesprochen, wenn ein Taktverbraucher einen Takt zugewiesen bekommt. The processor is only accessed when a clock consumer gets a clock assigned.

Ein weiterer Vorteil des erfindungsgemäßen Verfahrens besteht in der Reduzierung der benötigten Chip-Fläche in Bezug auf die Anzahl der benötigten Zeitgeber, wenn man diese mit der Chipfläche bei Realisierung der Zeitgeber durch kombinatorische und sequentielle Logik vergleicht. Another advantage of the process of the invention is to reduce the required chip area in terms of the number of the required timer, if one compares this with the chip area when implementing the timer by combinatorial and sequential logic.

Ein weiterer Vorteil der erfindungsgemäßen Schaltungsanord nung besteht darin, daß über einen Adreßdecoder der Adreßge nerator jederzeit gestoppt werden kann und über einen Schalter die jeweiligen Schreib/Lese-Speicher jederzeit beschrieben werden können. Another advantage of the Schaltungsanord voltage of the invention is that it can be stopped via an address decoder of the Adreßge erator any time the respective read / write memory can be described by a switch at any time.

Ein weiterer Vorteil der erfindungsgemäßen Schaltungsan ordnung besteht darin, daß die Daten über den Taktverbrau cher in einem Zwischenspeicher einer nachgeordneten Verar beitungseinheit zur Verfügung gestellt werden, da der Zeit geberbetrieb auf diese Art und Weise nicht beeinträchtigt wird. Another advantage of the invention Schaltungsan arrangement is that the data on the Taktverbrau cher in a buffer of a downstream proces are beitungseinheit made available since the time encoder operating in this manner is not affected.

Besonders günstig ist die Anwendung der erfindungsgemäßen Schaltungsanordnung oder des erfindungsgemäßen Verfahrens beim Einsatz von Kommunikationsanwendungen, da dort viel fältige Zeitgeber mit unterschiedlichen Zeitwerten benö tigt werden. It is particularly favorable application of the circuit arrangement or the inventive method with the use of communications applications, as there is much fältige timer be taken Need Beer with different values.

Weiterhin günstig ist der Einsatz der erfindungsgemäßen Schal tungsanordnung und des erfindungsgemäßen Verfahrens bei Kommunikationsanwendungen, die eine protokollorientierte Kommunikation erfordern, da dort eine Vielzahl von Zeitgebern benötigt wird. The use of the scarf according to the invention is furthermore advantageous processing arrangement and the inventive method for communication applications that require a protocol-oriented communication, as there is a plurality of timers is needed.

Besonders günstig ist die Anwendung des erfindungsgemäßen Ver fahrens oder der erfindungsgemäßen Anordnung beim Einsatz des ISO/OSI-Protokolls, da dort je Verbindung 10 Zeitgeber erlaubt sind und häufig 100 Verbindungen überwacht werden müssen. It is particularly favorable application of the proceedings of the invention or the inventive arrangement in the use of the ISO / OSI protocol because 10 timers are allowed there per connection and often 100 connections must be monitored.

Alle übrigen Weiterbildungen der Erfindung ergeben sich aus den Unteransprüchen. All other developments of the invention result from the subclaims.

Die Erfindung wird im Folgenden mit Hilfe einer Figur näher erläutert. The invention is explained in more detail below with the help of a figure.

In Fig. 1 ist die erfindungsgemäße Schaltungsanordnung darge stellt. In Fig. 1, the inventive circuit arrangement is Darge provides.

Die erfindungsgemäße Schaltungsanordnung besteht aus einem ersten Schreib/Lese-Speicher S1 und einem zweiten Schreib/ Lese-Speicher S2. The circuit arrangement according to the invention consists of a first read / write memory S1, and a second read / write memory S2. In dem ersten Schreib/Lese-Speicher S1 werden die Taktzeiten der Taktverbraucher abgelegt. In the first write / read memory S1, the cycle times of the clock consumer are stored. In dem zweiten Schreib/Lese-Speicher 52 unter derselben Adresse, werden die Informationen über den Taktverbraucher angelegt. In the second read / write memory 52 at the same address, the information on the clock loads are applied. Diese beiden Schreib/Lese-Speicher S1, S2 werden über einen gemeinsamen, ersten Adreßbuß A1, der mit einem Adreßgenerator AG und mit einem Treiber T verbunden ist, angesteuert. These two read / write memory S1, S2 are controlled via a common, first address bus A1, which is connected to an address generator AG and with a driver T.

Über zwei separate Steuersignale R/W1 und R/W2 werden die Schreib/Lese-Speicher S1 und S2 für Schreib- und Lesebetrieb umgeschaltet. Two separate control signals R / W1 and R / W2, the read / write memory S1 and S2 are switched for read and write operation. Der Speicher S1 kann über einen ersten Datenbus D1 beschrieben oder ausgelesen werden. The memory S1 can be described via a first data bus D1 or read out. Der Speicher S2 kann über einen zweiten Datenbus D2 beschrieben oder ausgelesen werden. The memory S2 can be written via a second data bus D2 or read out. Diese beiden Datenbusse sind unabhängig voneinander. These two data buses are mutually independent. Weiterhin ist ein dritter Datenbus DA vorhanden, der über einen Schalter M je nach Schalterstellung zum Beschreiben der Speicher S1 oder S2, auf den Datenbus D1 oder D2 durchgeschaltet werden kann. Furthermore, a third data bus DA is present, which can be S1 or S2, switched through to the data bus D1 or D2 through a switch M depending on the switch position for writing to the memory. Die Betätigung des Schalters M wird über den Adreßdecoder D mit dem Signal MS bewirkt. The operation of the switch M is effected via the address decoder D to the signal MS. Weiterhin werden von dem Adreßde coder von außen auf dem Adreßbus ankommende Adressen ausgewer tet und er bewirkt gegebenenfalls eine Durchschaltung dieser auf A anliegenden Adresse auf den internen Adreßbus Al und gleichzeitig ein Anhalten des Adreßgenerators AG sowie eine Umschaltung der beiden Speicherbereiche S1 und S2 in Schreib betrieb. Further, from the Adreßde coder from the outside on the address bus incoming addresses ausgewer tet and he optionally brings about a through-connection of this present on A address on the internal address bus Al and at the same operational stoppage of the address generator AG and a switching of the two memory areas S1 and S2 in write ,

Weiterhin ist ein zentraler Zeitgeber ZG vorhanden, dem ein Komparator K nachgeschaltet ist, welcher einen Zähler enthält, der die vom zentralen Zeitgeber ausgehenden Zeitimpulse in einem abgegrenzten Bereich zählt. Further, a central timer ZG is present, to which a comparator K is connected downstream, which contains a counter that counts emanating from the central clock timing pulses in a defined area. Zu jedem Systemtakt ver gleicht der Komparator alle unter den Adressen im Speicher S1 abgelegten Taktzeiten entsprechenden Zählwerte mit dem aktuel len Zählwert des Systemtakts. At each system clock ver the comparator compensates all stored at the addresses in the memory S1 cycle times corresponding to the count values ​​aktuel len count value of the system clock.

Dies wird dadurch bewirkt, daß der Adreßgenerator über einen gemeinsamen Adreßbus A1 den ersten und den zweiten Speicher bereich zyklisch adressiert, dh während eines Systemtaktes werden alle Speicherzeilen in den beiden Speicherbereichen S1 und S2 durch den Adreßgenerator adressiert, die Speicherin halte des Speicher 1 werden in den Komparator geladen und mit dem Zählwert des Systemtaktes verglichen. This is effected in that the address generator via a common address bus addressed area cyclically A1 the first and the second memory, that is, during a system clock all the memory rows in the two storage areas S1 and S2 are addressed by the address generator, the memory in regard of the memory 1 are in the comparator loaded and compared with the count value of the system clock.

Falls der Komparator eine Übereinstimmung des aktuellen Zählwertes mit einem Inhalt einer unter einer Adresse im Speicher S1 abgelegten Taktzeit feststellt, löst er ein Steuersignal U aus. If the comparator detects a match of the current count value with a content of a stored at an address in the memory S1 cycle time, it triggers a control signal U. Das bewirkt, daß der unter derselben Adresse unter der im Speicher S1 die Taktzeit gestanden hat, im Speicher 2 stehende Inhalt, welcher Information über den Taktverbraucher enthält, über den Datenbus D2 in einen Zwischenspeicher ZS übertragen wird. This causes that has been under the same address of the memory in S1, the cycle time, in the memory 2 related content, which contains information about the consumer clock is transmitted via the data D2 in a buffer store ZS.

Gleichzeitig bewirkt dieses Steuersignal U, daß eine externe Verarbeitungseinheit erfährt, daß nun ein Zeittakt für einen Taktverbraucher ausgelöst werden muß und entnimmt die Informa tion über den Taktverbraucher aus dem Zwischenspeicher ZS. At the same time this control signal U that an external processing unit learns that now is a timing clock for a consumer must be initiated and takes up the information consumer via the clock from the intermediate store ZS effected.

Als dann wird der Taktverbraucher mit dem Taktsignal versorgt. Then, when the clock load is supplied with the clock signal.

Claims (8)

  1. 1. Anordnung zur Erzeugung von Taktsignalen für mehrere Taktverbraucher aus einem Systemtakt bestehend aus einem 1. An arrangement for generating clock signals for a plurality of consumer clock from a system clock consisting of a
    a) ersten Speicher (S1) zur Aufnahme der Taktzeiten der Taktverbraucher mit Speicherzellen, die einzeln über einen ersten Adreßbus (A1) adressierbar sind und die über einen ersten Datenbus (D1) gelesen werden können, a) first memory (S1) for receiving the clock times of the clock consumers with memory cells that individually (via a first address bus A1) are addressable and the (via a first data bus D1) can be read,
    b) zweiten Speicher (S2) mit der gleichen Anzahl von Speicher zellen wie der erste Speicher (S1), die über den gemeinsa men ersten Adreßbus (A1) einzeln adressierbar sind und die über einen zweiten Datenbus (D2) gelesen werden können, welcher Speicher (S2) den Taktverbraucher und Takteigen schaften enthält, b) second memory (S2) having the same number of memory cells as said first memory (S1), which (via the Common men first address bus A1) are individually addressable and (via a second data bus D2) can be read, which memory (S2) includes the clock consumers and companies own clock,
    c) Adreßgenerator (AG), der über den ersten Adreßbus (A1) beide Speicherbereiche adressiert, c) address generator (AG), which (via the first address bus A1) addresses both memory areas,
    d) zentralen Zeitgeber (ZG) zur Erzeugung des Systemtaktes, d) the central timer (ZG) for the generation of the system clock,
    e) Komparator (K), mit einem Zähler zur Zählung des Systemtaktes, der mit einem ersten Eingang mit dem Zeit geber (ZG) verbunden ist und einen zweiten Eingang für Daten aus dem ersten Speicher (S1) über den ersten Datenbus (D1) hat, um den Zählwert des Zählers mit den Daten aus dem Speicher (S1) zu vergleichen und dieses mit allen Speicher inhalten während eines Systemaktes tut und bei Übereinstim mung ein drittes Steuersignal (U) generiert, e) comparator (K), has a counter for counting the system clock, with a first input switch with the time (ZG) is connected and a second input for data from the first memory (S1) via the first data bus (D1) to compare the count of the counter with the data from the memory (S1), and this with all the memory contents during a system does act and Convention Stim a third control signal (U) generated mung,
    g) Zwischenspeicher (ZS), der mit dem zweiten Speicher (S2) über den zweiten Datenbus (D2) verbunden ist und die Daten, die am zweiten Datenbus (D2) anliegen übernimmt, wenn er vom Komparator (K), das dritte Steuersignal (U) erhält, beim Taktverbraucher die Taktverwendung bewirkt, so daß diese Daten den Taktverbrauchern zur Verfügung stehen. g) intermediate memory (ZS), which (with the second memory S2) via the second data bus (D2) and the data D2) accepts bear (on the second data bus when he ((from the comparator K), the third control signal U) receives, causes the clock at clock consumer use, so that these data are the clock consumers.
  2. 2. Verfahren zur Erzeugung von Taktsignalen für mehrere Taktempfänger aus einem Systemtakt bei dem 2. A method for generating clock signals for a plurality of receiver clock from a system clock in which
    a) der Systemtakt innerhalb eines Bereiches periodisch gezählt wird, a) the system clock is within a range is counted periodically,
    b) in einem ersten Speicherbereich Zahlenwerte aus dem Zähl bereich des Systemtaktes abgelegt sind, die Taktwerte der Taktverbraucher entsprechen, b) numerical values ​​of the count are stored range of the system clock in a first memory area corresponding to values ​​of the clock cycle consumer,
    c) in einem zweiten Speicherbereich der über gleiche Adressen mit dem ersten Speicherbereich korrespondiert, Daten über den Taktverbraucher und Taktverwendung zugänglich gemacht werden, c) in a second memory area corresponding across same addresses to the first memory area, data on the clock and clock consumer use be made available,
    d) ein Vergleichsmittel zu jedem Systemtakt alle Speicher inhalte des ersten Speicherbereichs mit dem aktuellen Zählwert des Systemtaktes vergleicht und bei Übereinstim mung die Auslesung der Information aus dem zweiten Speicherbereich veranlaßt, welche die Taktauslösung beim korrespondierenden Taktverbraucher bewirkt. d) a comparison means for each system clock all the memory contents of the first memory area with the current count value of the system clock and compares at Convention Stim the readout of the information from the second memory area mung causes, which causes the clock trigger at the corresponding clock consumers.
  3. 3. Anordnung nach Anspruch 1, bei der 3. Arrangement according to claim 1, wherein
    a) der erste Speicher (S1) ein Schreib/Lese-Speicher ist und über den ersten Datenbus (D1) beschrieben wird, wenn ein erstes Steuersignal (R/W1) anliegt, a) the first memory (S1) is a read / write memory and is (via the first data bus D1) described when a first control signal (R / W1) is applied,
    b) der zweite Speicher (S2) ein Schreib/Lese-Speicher ist und über den zweiten Datenbus (D2) beschrieben wird, wenn ein zweites Steuersignal (R/W2) anliegt, b) the second memory (S2) is a read / write memory and the second data (D2) will be described when a second control signal (R / W2) is applied,
    c) ein Schalter (M) vorgesehen ist, der es ermöglicht, Daten von einem dritten Datenbus (DA) zum Beschreiben der bei den Schreib/Lese-Speicher (S1, S2) an dem ersten Speicher (S1), oder dem zweiten Speicher (S2) über den vorhandenen ersten oder zweiten Datenbus anzulegen. c) a switch (M) is provided, which allows data from a third data bus (DA) for describing the (in the read / write memory S1, S2) (on said first memory S1) or the second memory ( S2) to create over the existing first or second data bus.
  4. 4. Anordnung nach Anspruch 1, bei der ein Adreßdecoder an einem zweiten Adreßbus (A) anliegende Adressen auswertet, die beiden Schreib/Lese-Speicher (S1, S2) über die ersten und zweiten Steuersignale (R/W1, R/W2) ansteuert, den Schalter (M) betätigt und mit einem vierten Steuersignal (H), für Schreibvorgänge in die Schreib/Lese-Speicher den Areßtreiber (T) betätigt, was gleichzeitig den Adreßgenerator stoppt und ein Durchschalten der am zweiten Adreßbus (A) anliegenden Adresse auf den ersten Adreßbus (A1) bewirkt. 4. evaluates assembly of claim 1, wherein an address decoder to a second address bus (A) adjacent addresses, the two write / read memories (S1, S2) via the first and second control signals (R / W1, R / W2) drives the switch operates (M) and with a fourth control signal (H), operated for write operations to the write / read memory to Areßtreiber (T), which simultaneously stops the address generator and switching through of the second address bus (a) adjacent address on the first address bus (A1) effected.
  5. 5. Anordnung nach Anspruch 1 oder 4, bei der eine nachgeschaltete Verarbeitungseinheit die Information über den Taktverbraucher auswertet, indem sie diese dem Zwischen speicher entnimmt, nachdem sie vom Komparator (K) das dritte Steuersignal erhalten hat und die Taktauslösung beim Taktver braucher bewirkt. 5. Arrangement according to claim 1 or 4, wherein a downstream processing unit evaluates the information on the clock consumers by extracts this the buffer after it (K) has received the third control signal from the comparator and consumers causes the clock trigger at Taktver.
  6. 6. Verwendung des Verfahrens oder der Anordnung nach einem der Ansprüche 1 bis 5, bei dem der Taktverbraucher eine Kommunika tionsanwendung ist. 6. Use of the method or arrangement according to one of claims 1 to 5, wherein the clock consumer a communica tion is applied.
  7. 7. Verwendung des Verfahrens oder der Anordnung nach Anspruch 6, bei dem die Kommunikationsanwendung eine protokollorientierte Kommunikation ist. 7. Use of the method or arrangement according to claim 6, wherein said communication application is a protocol-oriented communication.
  8. 8. Verwendung des Verfahrens oder der Anordnung nach Anspruch 6 oder 7, bei dem die Kommunikationsanwendung in der Abwicklung und Einhaltung des ISO/OSI-Protokolls besteht. 8. Use of the method or arrangement according to claim 6 or 7, wherein the communication application in the settlement and compliance with the ISO / OSI protocol is.
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