DE4143474C2 - Semiconductor device with one or more FETs - Google Patents

Semiconductor device with one or more FETs

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Abstract

Semiconductor device has two FET(s), a first sidewall spacer (21,22) consisting of an insulating layer on opposite side faces of the gate electrodes (17,18), and source and drain regions each having lateral high and/or low impurity concn. regions (19,24,26,30) formed by sections extending outwardly in the semiconductor substrate (11) surface near the opposite sections of the gate electrodes. At least the second FET includes a second sidewall spacer (27,28) formed by another insulating layer on at least one of the gate electrode sidewall surfaces, the first sidewall spacer for the first FET forming a diffusion mask for implantation of the high concn. impurity regions on opposite sides of its gate electrode and the second sidewall spacer for the second FET forming a diffusion mask for implantation of the high concn. impurity region on at least one side of its gate electrode. In a semiconductor device having a FET formed on a semiconductor substrate with a first conductivity type region at least in the neighbourhood of the surface and having source/drain regions of second conductivity type formed by sections extending outwardly in the substrate surface near the opposite sections of the gate electrode, first and second sidewall spacers are formed on the opposite sidewall faces of the gate electrode, the second spacer comprising a larger number of discrete insulating layers and having a greater width than the first spacer.

Description

Die vorliegende Erfindung bezieht sich auf eine Halbleiter­ einrichtung mit einem Feldeffekttransistor und ein Verfahren zur Herstellung derselben. The present invention relates to a semiconductor Device with a field effect transistor and a method for producing the same.  

Ein MOS-Feldeffekttransistor als Spezialfall eines Feldeffekttransistors wird grundsätzlich durch Anord­ nen einer Metallelektrode auf einem Siliziumsubstrat mit einem dünnen, dazwischenliegenden Oxidfilm, wodurch ein sogenannter MOS-Kondensator bestimmt wird, und Anordnen einer Source, die als Ladungsträgerquelle dient, und einer Drain zum Abziehen von Ladungsträgern auf beiden Seiten des MOS- Kondensators gebildet. Die auf der Oxidschicht angeordnete Metallelektrode, die darauf angepaßt ist, den Leitwert zwi­ schen Source und Drain zu steuern, wird Gate-Elektrode ge­ nannt. Eine solche Gate-Elektrode wird im allgemeinen aus mit Verunreinigungsionen dotiertem Polysilizium-Material oder aus einem Metallsilizid-Material, das durch Wärmebehandlung eines in Inertgasatmosphäre auf einem Polysiliziummaterial abge­ schiedenen Metalls mit hohem Schmelzpunkt, wie etwa Wolfram, gebildet wurde, hergestellt.A MOS field-effect transistor as a special case of a field-effect transistor is basically arranged with a metal electrode on a silicon substrate a thin, intermediate oxide film, which creates a so-called MOS capacitor is determined, and arranging one Source, which serves as a charge carrier source, and a drain for removing charge carriers on both sides of the MOS Capacitor formed. The one placed on the oxide layer Metal electrode, which is adapted to the conductivity between to control source and drain, gate electrode is ge called. Such a gate electrode is generally made of Impurity ions doped polysilicon material or a metal silicide material obtained by heat treatment of a in an inert gas atmosphere on a polysilicon material various high melting point metals such as tungsten, was formed.

Wenn die Spannung (Gate-Spannung) der Gate-Elektrode niedri­ ger als die Schwellspannung Vth ist, die notwendig ist zur Umkehrung des Leitungstypes eines Abschnittes (Kanals) nahe dem Oberflächenabschnitt des Silizium-Substrates zwischen Source und Drain, fließt kein Strom, da Source und Drain von­ einander durch einen p-n-Übergang isoliert sind. Wenn eine die Schwellspannung Vth übersteigende Spannung angelegt wird, wird der Leitungstyp der Kanaloberfläche umgekehrt, wodurch eine Schicht des gleichen Leitfähigkeitstyps wie Source und Drain in diesem Abschnitt festgelegt wird, womit ein Strom über Source und Drain fließt.If the voltage (gate voltage) of the gate electrode is lower than the threshold voltage V th , which is necessary to reverse the conduction type of a portion (channel) near the surface portion of the silicon substrate between source and drain, no current flows because The source and drain are isolated from each other by a pn junction. When a voltage exceeding the threshold voltage V th is applied, the conduction type of the channel surface is reversed, whereby a layer of the same conductivity type as the source and drain is defined in this section, with which a current flows over the source and drain.

Wenn in den Grenzen zwischen Source, Drain und dem Kanal die Verteilungen der Ladungsträgerkonzentration abrupt geändert werden, steigen die Feldstärken in diesen Abschnitten an. Die Ladungsträger erlangen durch solche elektrischen Felder Ener­ gie, wodurch sogenannte heiße Ladungsträger erzeugt werden. Solche Ladungsträger werden in die Gate-Isolierschicht inji­ ziert, wodurch Grenzflächenniveaus an der Grenzfläche zwi­ schen der Gate-Isolierschicht und dem Halbleitersubstrat bestimmt werden, oder sie werden in der Gate-Isolierschicht eingefangen. Auf diese Weise werden die Schwellspannung und die Steilheit des MOS-Transistors während des Betriebes ver­ schlechtert. Das ist das Entartungs-Phänomen des MOS-Transi­ stors infolge heißer Ladungsträger. Weiterhin wird auch der sogenannte Avalanche(Lawinen)-Widerstand gegen einen Source- Drain-Lawinendurchbruch durch die heißen Ladungsträger ver­ schlechtert. Ein MOS-LDD-Feldeffekttransistor ist darauf an­ gepaßt, durch Verringerung der Konzentration der Verunreini­ gungen vom n-Typ in der Nachbarschaft von Source und Drain die Feldstärke zu verringern und die Veränderung der Ladungs­ trägerverteilungen aufzulockern, wodurch die Verschlechterung des MOS-Transistors, die durch heiße Ladungsträger verursacht wird, unterdrückt und der Source-Drain-Lawinenwiderstand er­ höht wird.If in the boundaries between source, drain and the channel the Distribution of the carrier concentration changed abruptly the field strengths increase in these sections. The Such electrical fields give charge carriers energy gie, so-called hot charge carriers are generated. Such charge carriers are injected into the gate insulating layer adorned, whereby interface levels at the interface between between the gate insulating layer and the semiconductor substrate be determined, or they will be in the gate insulating layer captured. In this way the threshold voltage and  ver the slope of the MOS transistor during operation worsened. This is the degeneracy phenomenon of the MOS-Transi stors due to hot charge carriers. Furthermore, the so-called avalanche (avalanche) resistance to a source Avalanche drainage through the hot charge carriers ver worsened. A MOS-LDD field effect transistor is on it fit, by reducing the concentration of the Verunreini n-type conditions in the vicinity of source and drain decrease the field strength and change the charge loosen up carrier distributions, causing the deterioration of the MOS transistor caused by hot charge carriers is suppressed and the source-drain avalanche resistance is increased.

Ein herkömmlicher MOS-LDD-Feldeffekttransistor wird beispiel­ weise durch ein in Fig. 1A bis 1F gezeigtes Verfahren herge­ stellt. Entsprechend diesem Verfahren wird durch das soge­ nannte LOCOS-Verfahren auf einem Elementbildungsbereich eines p-Halbleitersubstrates 1, der durch eine Elementisolier­ schicht 2 eingeschlossen ist, eine Gate-Isolierschicht 3 ge­ bildet (Fig. 1A). Dann werden Verunreinigungsionen vom p-Typ wie Borionen in die gesamte Oberfläche des Halbleitersub­ strates 1 bei Bedarf zur Steuerung der Schwellspannung im­ plantiert, wodurch ein ionenimplantierter Bereich 4 gebildet wird (Fig. 1B). Danach wird auf die gesamte Oberfläche der Gate-Isolierschicht 3 durch einen Niederdruck-CVD-Prozeß eine Polysilizium-Schicht abgeschieden, um durch Photolithographie und reaktives Ionenätzen eine Gate-Elektrode 5 zu bilden (Fig. 1C). Statt aus einer Polysilizium-Schicht kann die Gate-Elektrode 5 aus einem Zweischicht-Film eines Metalls mit hohem Schmelzpunkt, wie Wolfram, Molybdän oder Titan, oder ihren Siliziden, und Polysilizium gebildet werden. Diese Gate-Elektrode 5 wird beispielsweise mit Phosphorionen do­ tiert, um die Leitfähigkeit zu erhöhen.A conventional MOS-LDD field-effect transistor is manufactured, for example, by a method shown in FIGS . 1A to 1F. According to this method, a gate insulating layer 3 is formed by the so-called LOCOS method on an element formation region of a p-type semiconductor substrate 1 , which is enclosed by an element insulating layer 2 ( FIG. 1A). Then, p-type impurity ions such as boron ions are planted in the entire surface of the semiconductor substrate 1 as needed to control the threshold voltage, thereby forming an ion-implanted region 4 ( Fig. 1B). Thereafter, a polysilicon layer is deposited on the entire surface of the gate insulating layer 3 by a low pressure CVD process to form a gate electrode 5 by photolithography and reactive ion etching ( Fig. 1C). Instead of a polysilicon layer, the gate electrode 5 can be formed from a two-layer film of a metal with a high melting point, such as tungsten, molybdenum or titanium, or their silicides, and polysilicon. This gate electrode 5 is doped with phosphorus ions, for example, in order to increase the conductivity.

Dann werden Verunreinigungsionen vom n-Typ, wie Phosphorionen oder Arsenionen, vertikal in die Oberfläche des Halbleiter­ substrates 1 unter Nutzung der Gate-Elektrode 5 als Maske im­ plantiert, um ionenimplantierte Schichten vom n-Typ 6 zu bilden (Fig. 1D). Danach wird auf die gesamte Oberfläche des Halbleitersubstrates 1 durch einen Niederdruck- oder Normal­ druck-CVD-Prozeß eine Isolierschicht aus Siliziumdioxid oder ähnlichem abgeschieden, und ein anisotropes Ätzen wird ausge­ führt, um Seitenwand-Abstandshalter 7 auszubilden (Fig. 1E). Dann wird die Oberfläche des Halbleitersubstrates 1 vertikal mit Verunreinigungsionen vom n-Typ, wie Phosphor- oder Ar­ senionen, vertikal beaufschlagt, wobei die Gate-Elektrode 5 und die Seitenwand-Abstandshalter 7 als Masken dienen, um im­ plantierte Schichten 8 vom n-Typ zu bilden, die eine höhere Konzentration als die ionenimplantierte Schichten 6 aufweisen (Fig. 1F). Danach wird zur Aktivierung der implantierten Verunreinigungsionen eine Wärmebehandlung durchgeführt, wo­ durch der MOS-LDD-Feldeffekttransistor fertiggestellt wird.Then, n-type impurity ions such as phosphorus ions or arsenic ions are implanted vertically into the surface of the semiconductor substrate 1 using the gate electrode 5 as a mask to form n-type ion-implanted layers 6 ( Fig. 1D). Thereafter, an insulating layer of silicon dioxide or the like is deposited on the entire surface of the semiconductor substrate 1 by a low pressure or normal pressure CVD process, and an anisotropic etching is performed to form sidewall spacers 7 ( Fig. 1E). Then, the surface of the semiconductor substrate 1 is vertically impinged with n-type impurity ions such as phosphorus or arsenic ions, with the gate electrode 5 and the sidewall spacers 7 serving as masks for the n-type planted layers 8 to form, which have a higher concentration than the ion-implanted layers 6 ( Fig. 1F). Thereafter, a heat treatment is carried out to activate the implanted impurity ions, where the MOS-LDD field-effect transistor completes.

Obwohl im vorgenannten Verfahren ein Halbleitersubstrat vom p-Typ verwendet wird, kann das Substrat zumindest in der Nachbarschaft seiner Oberfläche auch mit einer p-Wanne verse­ hen sein, in die Verunreinigungsionen vom p-Typ implantiert wurden. Weiterhin kann das Substrat durch ein Halbleitersub­ strat vom n-Typ oder durch ein Substrat mit einer n-Wanne ge­ bildet sein, in das zumindest in der Umgebung seiner Ober­ fläche Verunreinigungsionen vom n-Typ implantiert wurden. In diesem Falle ist die Gate-Elektrode 5 vom p-Typ und ionen­ implantierte Schichten 6 und 8 vom p-Typ mit einem Source- und Drain-Bereich gebildet.Although a p-type semiconductor substrate is used in the above-mentioned method, the substrate may also be provided with a p-well, at least in the vicinity of its surface, into which p-type impurity ions have been implanted. Furthermore, the substrate can be formed by an n-type semiconductor substrate or by a substrate with an n-well, into which n-type impurity ions have been implanted at least in the vicinity of its surface. In this case, the p-type gate electrode 5 and ion-implanted p-type layers 6 and 8 are formed with a source and drain region.

Bei einem mit dem vorgenannten herkömmlichen Verfahren erhal­ tenen MOS-LDD-Feldeffekttransistor sind die Veränderungen in der Verteilung der Ladungsträgerkonzentration im Source- und Drain-Bereich etwas ausgeglichen, da die ionenimplantierten Bereiche 6 niedriger Konzentration an den Seiten des Source- und Drain-Bereichs benachbart zu den Kanälen vorgesehen sind. Auf diese Weise werden die Feldstärkenniveaus in diesen Ab­ schnitten erniedrigt, um die durch heiße Ladungsträger verur­ sachte Verschlechterung der Eigenschaften des Transistors zu verhindern. In a MOS LDD field effect transistor obtained by the aforementioned conventional method, the changes in the distribution of the carrier concentration in the source and drain regions are somewhat balanced, since the ion-implanted regions 6 of low concentration are adjacent on the sides of the source and drain regions to the channels are provided. In this way, the field strength levels in these sections are reduced in order to prevent the deterioration of the properties of the transistor caused by hot charge carriers.

In der herkömmlichen MOS-LDD-Struktur diffundieren jedoch die Verunreinigungsdiffusionsschichten (ionenimplantierten Schichten 6) niedriger Konzentration der Source- und Drain- Bereiche lateral in einen Bereich unterhalb der Gate-Elek­ trode 5 bei der Hochtemperatur-Wärmebehandlung in einem spä­ teren Schritt. Auf diese Weise wird zwischen die Gate-Elek­ trode 5 und das Source- und das Drain-Gebiet eine parasitäre Kazapität eingefügt, die die Erhöhung der Betriebsgeschwin­ digkeit einer integrierten Schaltung und die Verringerung der Strukturabmessungen des Transistors behindert.In the conventional MOS-LDD structure, however, the impurity diffusion layers (ion-implanted layers 6 ) of low concentration of the source and drain regions laterally diffuse into a region below the gate electrode 5 in the high-temperature heat treatment in a later step. In this way, a parasitic capacitance is inserted between the gate electrode 5 and the source and drain regions, which impedes the increase in the operating speed of an integrated circuit and the reduction in the structural dimensions of the transistor.

Ein ähnliches Problem entsteht zum Beispiel in einem inte­ grierten CMOS-Schaltkreis, der sowohl mit n-Kanal- als auch p-Kanal-Feldeffekttransistoren versehen ist, wenn LDD-Struk­ turen durch das oben erwähnte herkömmliche Verfahren gebildet werden. Da die Diffusionskoeffizienten von Verunreinigungs­ elementen, die in die Source- und Drain-Gebiete implantiert werden, von deren Art abhängen, ist die optimale Breite eines Seitenwand-Abstandshalters für den Kanal des ersten Leitungs­ typs nicht notwendigerweise auch für den Bereich des Kanals des zweiten Leitungstyps brauchbar.A similar problem arises, for example, in an inte grated CMOS circuit that works with both n-channel and p-channel field effect transistors is provided if LDD structure structures formed by the above-mentioned conventional method will. Because the diffusion coefficient of impurity elements implanted in the source and drain areas depending on the type, the optimal width is one Sidewall spacer for the channel of the first line not necessarily also for the area of the channel of the second line type can be used.

Auch im Falle von Feldeffekttransistoren, deren Kanäle den gleichen Leitungstyp haben, ist es unmöglich, eine für die jeweiligen Transistoren erforderliche optimale Breite der Seitenwand-Abstandshalter zu erreichen, wenn die Konzentrati­ onsprofile der Verunreinigungsdiffusionsschichten der Source- und Drain-Gebiete in Abhängigkeit von ihren erforderlichen Eigenschaften verändert werden müssen.Also in the case of field effect transistors, the channels of which have the same line type, it is impossible to use one for the respective transistors required optimal width of the To achieve sidewall spacers when concentrating on profiles of the impurity diffusion layers of the source and drain areas depending on their required Properties must be changed.

Die japanischen Offenlegungschriften Nr. 61-5571 (1986), 63- 226055 (1988) oder 63-246865 (1988) beschreiben ein herkömmli­ ches Herstellungsverfahren zur Lösung dieses Problems. Das dort beschriebene Herstellungsverfahren ist darauf angepaßt, Seitenwand-Abstandshalter von n-Kanal- und p-Kanal-MOS-Tran­ sistoren, die auf dem gleichen Halbleitersubstrat angeordnet sind, separat zu bilden. Wenn der Seitenwand-Abstandshalter für den Kanal des ersten Leitungstyps gebildet wird, wird nämlich das aktive Gebiet des Kanals vom zweiten Leitungstyp mit einer Resistschicht bedeckt.Japanese Patent Laid-Open No. 61-5571 (1986), 63- 226055 (1988) or 63-246865 (1988) describe a conventional one Manufacturing process to solve this problem. The The manufacturing process described there is adapted to Sidewall spacers from n-channel and p-channel MOS trans sistors arranged on the same semiconductor substrate are to be made separately. If the sidewall spacer  is formed for the channel of the first conduction type namely the active area of the channel of the second conduction type covered with a layer of resist.

Ein typisches Beispiel eines solchen herkömmlichen Herstel­ lungsverfahrens wird in den Fig. 2A bis 2H gezeigt. Bei die­ sem Herstellungsverfahren wird auf entsprechenden Oberflächen eines p-Gebietes und eines n-Gebietes eines Halbleitersub­ strates 1, die voneinander durch eine Elementisolierschicht 2 isoliert sind, mit einer zwischen die Gate-Elektrode 5 und die entsprechenden Oberflächen des p- und n-Gebietes gelegte Gate-Isolierschicht 3 eine Gate-Elektrode 5 gebildet. Dann wird auf die gesamte Oberfläche des Halbleitersubstrates 1 eine Siliziumnitridschicht 9a abgeschieden (Fig. 2A). Danach wird nur die Siliziumnitridschicht auf dem n-Gebiet mit einer (nicht gezeigten) Resistmaske bedeckt, um nur die Silizium­ nitridschicht 9a zu entfernen, die auf dem p-Gebiet gebildet ist. Nachdem die Resistmaske auf dem n-Gebiet entfernt wurde (Fig. 2B), wird auf die gesamte Oberfläche des Halbleitersub­ strates 1 eine Isolierschicht 7a abgeschieden (Fig. 2C). Dann wird die Isolierschicht 7a einem reaktiven Ionenätzen ausge­ setzt, wodurch Seitenwand-Abstandshalter 7b und 7c gebildet werden (Fig. 2D). Die auf dem n-Gebiet und dem Seitenwand-Ab­ standshalter 7c gebildete Siliziumnitridschicht 9a wird dann entfernt (Fig. 2E). Danach wird nur der Teil des p-Gebietes mit einer Siliziumnitridschicht 9b bedeckt. Auf die gesamte Oberfläche des Halbleitersubstrates 1 wird eine Isolier­ schicht 7d abgeschieden (Fig. 2F), wobei der Teil des p-Ge­ bietes mit der Siliziumnitridschicht 9b bedeckt ist. Diese Isolierschicht 7d wird danach einem reaktiven Ionenätzen aus­ gesetzt, um die Seitenwand-Abstandshalter 7e und 7f auszubil­ den (Fig. 2G). Dann wird die auf dem p-Gebiet und dem Seiten­ wand-Abstandshalter 7e gebildete Siliziumnitridschicht 9b entfernt, so daß die Seitenwand-Abstandshalter 7b und 7f auf dem p- bzw. dem n-Gebiet gebildet werden. Mit dem in den ge­ nannten Literaturstellen beschriebenen Verfahren ist es mög­ lich, die Breite der Seitenwand-Abstandshalter für den p- und den n-Kanal bei Bedarf voneinander verschieden zu machen. Je­ doch erfordern, obwohl die Resistschicht für jeden Kanalbe­ reich eines Leitungstyps durch einen einzelnen Schritt gebil­ det werden kann, die CVD-Prozesse zur Bildung aller Seiten­ wand-Abstandshalter eine lange Zeit, da nur die Abstandshal­ ter des Kanalbereichs eines Leitfähigkeitstyps jeweils in einem einzelnen CVD-Prozeß gebildet werden. Dies führt zu einem Problem, da die CVD-Prozeßdauer relativ groß gegenüber der Zeit für die Bildung einer Resistschicht ist (Fig. 2H).A typical example of such a conventional manufacturing process is shown in Figs. 2A to 2H. In this manufacturing process is on corresponding surfaces of a p-region and an n-region of a semiconductor substrate 1 , which are insulated from one another by an element insulating layer 2 , with a between the gate electrode 5 and the corresponding surfaces of the p and n regions placed gate insulating layer 3, a gate electrode 5 is formed. Then a silicon nitride layer 9 a is deposited on the entire surface of the semiconductor substrate 1 ( FIG. 2A). Thereafter, only the silicon nitride layer on the n-region is covered with a resist mask (not shown) in order to remove only the silicon nitride layer 9 a, which is formed on the p-region. After the resist mask on the n-region has been removed ( FIG. 2B), an insulating layer 7 a is deposited on the entire surface of the semiconductor substrate 1 ( FIG. 2C). Then the insulating layer 7 a is put out a reactive ion etching, whereby side wall spacers 7 b and 7 c are formed ( FIG. 2D). The silicon nitride layer 9 a formed on the n-region and the side wall spacer 7 c is then removed ( FIG. 2E). Then only the part of the p-region is covered with a silicon nitride layer 9 b. On the entire surface of the semiconductor substrate 1 , an insulating layer 7 d is deposited ( FIG. 2F), the part of the p region being covered with the silicon nitride layer 9 b. This insulating layer 7 d is then exposed to a reactive ion etching in order to form the side wall spacers 7 e and 7 f ( FIG. 2G). Then, on the p-type region and the side wall spacer 7 e silicon nitride layer 9 is formed is removed b, so that the side wall spacer 7 b and 7 f p- or the n-type region are formed on the. With the method described in the ge references, it is possible to make the width of the side wall spacers for the p- and the n-channel different from one another if necessary. However, although the resist layer for each channel area of a wire type can be formed by a single step, the CVD processes for forming all the side wall spacers take a long time because only the channel area spacers of a conductivity type are each in a single one CVD process are formed. This leads to a problem because the CVD process time is relatively large compared to the time for the formation of a resist layer ( Fig. 2H).

Es ist Aufgabe der vorliegenden Erfindung, einen Aufbau einer Halbleitereinrichtung mit einem Feldeffekttransistor, bei der die Breiten von Seitenwand-Abstandshaltern als Masken zur Einstellung einer Verteilung der Verunreini­ gungskonzentration nach Bedarf in einer relativ kleinen CVD- Verfahrenszeit variiert werden können, sowie ein Verfahren zur Herstellung derselben anzugeben.It is an object of the present invention to build a Semiconductor device with a field effect transistor, where the widths of sidewall spacers as masks to adjust the distribution of the Verunreini concentration as required in a relatively small CVD Process time can be varied, as well as a process to indicate the manufacture of the same.

Diese Aufgabe wird gelöst durch eine Halbleitereinrichtung mit den Merkmalen des Patentanspruches 1. This object is achieved with a semiconductor device the features of claim 1.  

Beim Feldeffekttransistor mit dem erwähnten Aufbau sind die Seitenwand-Abstandshalter durch Oxid-Isolierschichten gebil­ det, die für die jeweiligen Seitenwände der Gate-Elektrode eine vorgegebene Anzahl von Schichten haben, wodurch die Source- und Drain-Gebiete Verteilungen der Verunreinigunskon­ zentration aufweisen, die dem Leitungstyp des Kanals und ge­ wünschten Charakteristiken entsprechen. Auf diese Weise ist es möglich, einen Feldeffekttransistor zu erhalten, der angemessen gesteuerte Verteilungen der Verunreinigungs­ konzentration im Source- und Drain-Gebiet aufweist. In the field effect transistor with the structure mentioned are Sidewall spacers formed by oxide insulating layers det for the respective side walls of the gate electrode have a predetermined number of layers, whereby the Source and drain areas Distribution of the impurity con have concentration that corresponds to the conduction type of the channel and ge correspond to the desired characteristics. That way it is possible to get a field effect transistor the appropriately controlled distributions of contaminants concentration in the source and drain region.  

Die Aufgabe wird auch gelöst durch ein Verfahren mit den Merkmalen des Patentanspruchs 4.The problem is also solved by a method with the features of claim 4.

Entsprechend dem Verfahren zur Herstellung einer Halbleiter­ einrichtung mit einem Feldeffekttransistor mit den obengenannten Schritten werden Seitenwand-Abstandshalter mit unterschiedlichen Breiten nicht getrennt, sondern gleichzei­ tig durch aufeinanderfolgendes Wiederholen der Abscheidung von Oxid-Isolierschichten und anisotropem Ätzen für eine Mehrzahl von Malen gebildet, während eine Stelle, wo eine ge­ ringere Seitenwandbreite benötigt wird, bei Bedarf mit einer Resistschicht abgedeckt wird. Auf diese Weise wird die Effi­ zienz der Bildung von Seitenwand-Abstandshaltern erhöht, verglichen mit dem Fall der separaten Bildung von Seitenwand- Abstandshaltern unterschiedlicher Breite. Der Faktor der Ef­ fektivitätserhöhung ist wie folgt zu erklären: Bei den oben­ genannten Schritten ist es notwendig, die Resistschichten mehrfach, je nach den Breiten der Seitenwand-Abstandshalter, zu strukturieren. Ein Schritt des Abscheidens einer Oxid-Iso­ lierschicht durch CVD erfordert jedoch längere Zeit als ein Schritt der Bildung einer Resistschicht. Bei den erwähnten Schritten werden die Oxid-Isolierschichten und die Seiten­ wand-Abstandshalter unterschiedlicher Breiten gleichzeitig abgeschieden und nachfolgend vervollständigt. Auf diese Weise kann die Herstellungszeit im Vergleich zu dem Fall, daß die Oxidisolierschichten für Seitenwand-Abstandshalter unter­ schiedlicher Breiten durch CVD separat abgeschieden werden, extrem reduziert werden. According to the method of manufacturing a semiconductor device with a field effect transistor with the above steps are using sidewall spacers different widths not separated, but at the same time by successively repeating the deposition of oxide insulating layers and anisotropic etching for one Plurality of times formed during a place where a ge narrower sidewall width is required, if necessary with a Resist layer is covered. In this way the Effi increased efficiency of sidewall spacer formation, compared to the case of separately forming sidewall Spacers of different widths. The factor of ef The increase in effectiveness is explained as follows: For the above steps mentioned, it is necessary to apply the resist layers several times, depending on the widths of the side wall spacers, to structure. A step of depositing an oxide iso However, the coating layer by CVD takes longer than one Step of forming a resist layer. With the mentioned Steps are the oxide insulation layers and the sides wall spacers of different widths at the same time deposited and subsequently completed. In this way can the manufacturing time compared to the case that the Oxide insulation layers for sidewall spacers below different widths are separated separately by CVD, be extremely reduced.  

Entsprechend der Halbleitereinrichtung ha­ ben, wie oben beschrieben, die Seitenwand-Abstandshalter vor­ gegebene Breiten durch Abscheiden von Isolierfilmen einer vorgegebenen Schichtzahl, die für die jeweiligen Seitenwände der Gate-Elektrode festgelegt ist. Auf diese Weise werden die Source- und Drain-Gebiete angemessen gesteuert, um einen MOS- LDD-Feldeffekttransistor mit ausgezeichneten Charakteristiken zu erhalten.According to the semiconductor device ha provide the side wall spacers as described above given widths by depositing insulating films one predetermined number of layers for the respective side walls  the gate electrode is fixed. In this way, the Source and drain regions adequately controlled to create a MOS LDD field effect transistor with excellent characteristics to obtain.

Entsprechend dem Herstellungsverfahren wird in einer Mehrzahl von Schrit­ ten eine Mehrzahl von Schichten von Seitenwand-Abstandshal­ tern gebildet, und es wird selektiv in jedem Schritt eine Re­ sistschicht gebildet, wodurch Seitenwand-Abstandshalter vor­ gegebener Breiten auf den Seitenwänden von Gate-Elektroden gebildet werden. Infolgedessen ist es möglich, leicht den Be­ trag des Offset von Verunreinigungsdiffusionsschichten in Source- und Drain-Bereichen zu steuern, die unter Nutzung der Seitenwand-Abstandshalter als Masken gebildet werden. Weiter­ hin wird die Gesamtzeit zur Abscheidung der Oxid-Isolier­ schichten gegenüber dem Fall verringert, daß die Seitenwand- Abstandshalter in separaten Schritten erzeugt werden, wodurch die Produktivität erhöht wird.According to the manufacturing process is in a plurality of steps a plurality of layers of sidewall spacers tern, and a Re layer formed, which provides sidewall spacers in front given widths on the side walls of gate electrodes be formed. As a result, it is possible to easily load the Be the offset of impurity diffusion layers in Control source and drain areas using the Sidewall spacers are formed as masks. Next the total time to deposit the oxide insulation layers compared to the case where the side wall Spacers are created in separate steps, which means productivity is increased.

Es folgt die Beschreibung eines Ausführungsbeispieles der Erfindung anhand der Figuren. Von den Figuren zeigen: The following is a description of an embodiment of the invention based on of the figures. From the figures show:  

Fig. 1A bis 1F Querschnittsdarstellungen, die aufeinander­ folgende Herstellungsschritte eines her­ kömmlichen MOS-LDD-Transistors zeigen; Figures 1A to 1F are cross sectional views showing successive manufacturing steps of a conventional MOS-forth LDD transistor.

Fig. 2A bis 2H Querschnittsdarstellungen, die aufeinander­ folgende herkömmliche Herstellungsschritte im Falle zeigen, daß Seitenwand-Abstands­ halter eines n-MOS-Transistors und eines p- MOS-Transistors separat auf dem gleichen Halbleitersubstrat gebildet werden; Figs. 2A to 2H are cross sectional views showing successive manufacturing steps conventional in the case show that sidewall distance holder of an n-MOS transistor and a p-MOS transistor separately formed on the same semiconductor substrate;

Fig. 3A bis 3J Querschnittsdarstellungen, die aufeinander­ folgend Herstellungsschritte von Feldef­ fekttransistoren zeigen; Figs. 3A to 3J show cross-sectional views sequentially manufacturing steps of Feldef fekttransistoren;

Fig. 4A bis 4H Querschnittsdarstellungen, die aufeinander­ folgend Herstellungsschritte von Feldef­ fekttransistoren zeigen; Figures 4A to 4H fekttransistoren cross-sectional views sequentially manufacturing steps of Feldef.

Fig. 5A bis 5F Querschnittsdarstellungen, die aufeinander­ folgend Herstellungsschritte von Feldef­ fekttransistoren zeigen;Show fekttransistoren 5A to 5F are cross sectional views, the successive manufacturing steps of Feldef.

Fig. 6A bis 6H Querschnittsdarstellungen, die aufeinander­ folgend Herstellungsschritte eines Feldef­ fekttransistors entsprechend einer Ausführungsform der Erfindung zeigen;A Feldef fekttransistors according to Figures 6A to 6H are cross sectional views, the successive manufacturing steps of one embodiment of the invention.

Fig. 7A und 7B Querschnittsdarstellungen, die ein Beispiel des Unterschiedes der Profiländerungen zwi­ schen einer n-Diffusionsschicht und einer p-Diffusionsschicht in Source-/Drain-Berei­ chen zeigen, wie sie nach und vor einer Wärmebehandlung vorkommen und durch den Un­ terschied der Diffusionskoeffizienten zwi­ schen diesen Diffusionsschichten verursacht sind, im Falle, daß ein n-MOS-Transistor und ein p-MOS-Transistor auf dem gleichen Halbleitersubstrat gebildet sind; FIGS. 7A and 7B are cross-sectional views rule an example of the difference in profile changes Zvi show an n-type diffusion layer and a p-type diffusion layer in source / drain preparation surfaces, such as occur after and before a heat treatment and by the Un terschied the diffusion coefficient are caused between these diffusion layers in the event that an n-MOS transistor and a p-MOS transistor are formed on the same semiconductor substrate;

Fig. 8 eine Querschnittsdarstellung zur Erläuterung der stufenartigen Konfiguration, die auf der Oberfläche eines Halbleitersubstrates in Abhängigkeit von der Anzahl der einen Seitenwand-Abstandshalter bildenden mehre­ ren Schichten erzeugt wird. Fig. 8 is a sectional view for explaining the step-like configuration, the spacer side wall forming several ren layers is formed on the surface of a semiconductor substrate in accordance with the number one.

Unter Bezugnahme auf die Fig. 3A bis 3J wird ein erstes Beispiel beschrieben, das den Hintergrund der Erfindung erläutern soll. Dieses Beispiel ist darauf zugeschnitten, eine integrierte, komplementäre MOS-Schaltung herzustellen, wobei sowohl für den n- als auch den p-MOSFET LDD-Strukturen verwendet werden.Referring to FIGS. 3A to 3J, a first example will be described which is to explain the background of the invention. This example is tailored to fabricate an integrated complementary MOS circuit using LDD structures for both the n and p MOSFETs.

Entsprechend diesem Beispiel wird zuerst durch das so­ genannte LOCOS-Verfahren eine Elementisolierschicht gebildet, um das Halbleitersubstrat 1 in eine Mehrzahl von aktiven Ge­ bieten aufzuteilen. Danach werden in die aktiven Gebiete p- Verunreinigungsionen wie Borionen und n-Verunreinigungsionen wie Phosphor- oder Arsenionen implantiert, um einen p-Wannen­ bereich 13 bzw. einen n-Wannenbereich 14 zu bilden. Dann wer­ den auf die Gate-Isolierschichten 15 und 16 mit Verunreini­ gungen dotiertes, polykristallines Siliziummaterial oder leitfähige Materialien wie Metalle mit hohem Schmelzpunkt ab­ geschieden und mittels eines wohlbekannten Verfahrens bear­ beitet, um Gate-Elektroden 17 und 18 zu bilden (Fig. 3A).According to this example, an element insulating layer is first formed by the so-called LOCOS method to divide the semiconductor substrate 1 into a plurality of active areas. Thereafter, p-impurity ions such as boron ions and n-impurity ions such as phosphorus or arsenic ions are implanted in the active areas to form a p-well region 13 and an n-well region 14 , respectively. Then who deposited on the gate insulating layers 15 and 16 with impurities impurity, polycrystalline silicon material or conductive materials such as metals with a high melting point and processed by a well-known method to form gate electrodes 17 and 18 ( Fig. 3A) .

Dann wird die gesamte Oberfläche des aktiven Gebietes, das mit der n-Wanne 14 versehen ist, mit einer Resistschicht 20 bedeckt, und n-Verunreinigungsionen wie Phosphor- oder Ar­ senionen mit einer Dichte von 1012 bis 1014 cm-2 werden in einen Bereich zur Ausbildung eines n-MOSFET implantiert, so daß auf beiden Seiten der Gate-Elektrode 17, die als Maske dient, in selbstausrichtender Weise n-Diffusionsschichten 19 niedriger Konzentration gebildet werden (Fig. 3B).Then the entire surface of the active area provided with the n-well 14 is covered with a resist layer 20 , and n-impurity ions such as phosphorus or arsenic ions having a density of 10 12 to 10 14 cm -2 are combined into one Implanted region for forming an n-MOSFET, so that n-diffusion layers 19 of low concentration are formed on both sides of the gate electrode 17 , which serves as a mask, ( FIG. 3B).

Nachdem die Resistschicht 20 entfernt wurde, wird die gesamte Oberfläche des aktiven Gebietes, das die p-Wanne enthält, mit einer Resistschicht 31 bedeckt. Dann werden p-Verunreini­ gungsionen wie Borionen mit einer Dichte von 1012 bis 1014 cm-2 nur in einem Bereich zur Ausbildung eines p-MOSFET im­ plantiert, so daß in selbstausrichtender Weise unter Nutzung der Gate-Elektrode 18 als Maske n-Diffusionsschichten 26 niedriger Konzentration gebildet werden (Fig. 3C).After the resist layer 20 has been removed, the entire surface of the active region containing the p-well is covered with a resist layer 31 . Then p-impurity ions such as boron ions with a density of 10 12 to 10 14 cm -2 are only planted in an area to form a p-MOSFET, so that n-diffusion layers are used in a self-aligning manner using the gate electrode 18 as a mask 26 low concentration are formed ( Fig. 3C).

Nachdem die Resistschicht 31 entfernt wurde, wird auf die ge­ samte Oberfläche des Halbleitersubstrates 11 durch einen CVD- Prozeß oder ähnliches eine Oxidschicht 32 abgeschieden (Fig. 3D). Die abgeschiedene Oxidschicht 32 wird dann einem reakti­ ven Ionenätzen ausgesetzt, um Seitenwand-Abstandshalter 21 und 22 zu bilden (Fig. 3E). Die Breite der Seitenwand-Ab­ standshalter 21 auf der Oberfläche des Halbleitersubstrates 11 ist annähernd proportional zur Dicke der Oxidschicht 32.After the resist layer 31 is removed, an oxide layer 32 is deposited on the entire surface of the semiconductor substrate 11 by a CVD process or the like ( FIG. 3D). The deposited oxide layer 32 is then subjected to reactive ion etching to form sidewall spacers 21 and 22 ( FIG. 3E). The width of the sidewall spacers 21 on the surface of the semiconductor substrate 11 is approximately proportional to the thickness of the oxide layer 32 .

Die gesamte Oberfläche nur des n-Wannen-Bereiches 14 wird dann mit einer Resistschicht 33 bedeckt. Mit der die gesamte Oberfläche bedeckenden Resistschicht 33 werden n-Verunreini­ gungsionen wie Phosphor- oder Arsenionen in das aktive Gebiet des n-MOSFET mit einer Dichte von 1015 bis 1017 cm-2 implan­ tiert. Auf diese Weise werden unter Nutzung der Gate-Elek­ trode 17 und des Seitenwand-Abstandshalters 21 als Masken n- Diffusionsschichten 24 hoher Konzentration auf deren beiden Seiten in selbstausrichtender Weise gebildet (Fig. 3F).The entire surface of only the n-well region 14 is then covered with a resist layer 33 . With the resist surface 33 covering the entire surface, n-impurity ions such as phosphorus or arsenic ions are implanted in the active region of the n-MOSFET with a density of 10 15 to 10 17 cm -2 . In this way, using the gate electrode 17 and the sidewall spacer 21 as masks, n-type diffusion layers 24 of high concentration are formed on both sides thereof in a self-aligning manner ( Fig. 3F).

Dann wird auf die gesamte Oberfläche des Halbleitersubstrates 11 durch CVD eine Oxidschicht 34 abgeschieden, und nur die gesamte Oberfläche des p-Wannen-Bereiches 13 wird mit einer Resistschicht 35 bedeckt (Fig. 3G). Mit der die gesamte Ober­ fläche bedeckenden Resistschicht 35 wird die Oxidschicht 34 einem reaktiven Ionenätzen ausgesetzt, um einen Seitenwand- Abstandshalter 28 einer zweiten Schicht auf dem n-Wannenbe­ reich 14 auszubilden (Fig. 3H). In diesem Stadium werden p- Verunreinigungsionen wie Borionen in das aktive Gebiet des p- MOSFET mit einer Dichte von 1015 bis 1017 cm-2 implantiert. Dementsprechend werden unter Nutzung der Gate-Elektrode 18 und der Seitenwand-Abstandshalter 22 und 28 als Masken p-Dif­ fusionsschichten 30 hoher Konzentration in selbstausrichten­ der Weise auf deren beiden Seiten gebildet (Fig. 3I).Then, an oxide layer 34 is deposited on the entire surface of the semiconductor substrate 11 by CVD, and only the entire surface of the p-well region 13 is covered with a resist layer 35 ( FIG. 3G). With the entire surface covering resist layer 35 , the oxide layer 34 is exposed to a reactive ion etching in order to form a side wall spacer 28 of a second layer on the n-well region 14 ( FIG. 3H). At this stage, p-type impurity ions such as boron ions are implanted in the active area of the p-MOSFET with a density of 10 15 to 10 17 cm -2 . Accordingly, using the gate electrode 18 and the sidewall spacers 22 and 28 as masks, p-diffusion layers 30 of high concentration are formed in self-aligning manner on both sides thereof ( Fig. 3I).

Die Durchführung einer Wärmebehandlung mit vorgegebenen Be­ dingungen nach Entfernen der Resistschicht 35 aktiviert die n-Diffusionsschichten 19 niedriger Konzentration, die n-Dif­ fusionsschichten 24 hoher Konzentration, die p-Diffusions­ schichten 26 niedriger Konzentration und die p-Diffusions­ schichten 30 hoher Konzentration (Fig. 3J).Performing a heat treatment with predetermined conditions after removal of the resist layer 35 activates the n-diffusion layers 19 of low concentration, the n-diffusion layers 24 of high concentration, the p-diffusion layers 26 of low concentration and the p-diffusion layers 30 of high concentration ( FIG . 3J).

Ein zweites Beispiel wird unter Bezugnahme auf die Fig. 4A bis 4H zur Erläuterung des Hintergrundes der Erfindung beschrieben. Die in diesem Beispiel in Fig. 4A und 4B gezeigten Schritte sind dieselben wie die in Fig. 3A und 3B gezeigten Schritte des ersten Beispieles.A second example will be described with reference to Figs. 4A to 4H to explain the background of the invention. The steps shown in this example in FIGS. 4A and 4B are the same as the steps shown in FIGS. 3A and 3B of the first example.

Nach der in Fig. 4B erreichten Stufe wird die Resistschicht 20 entfernt und eine Isolierschicht wie eine Siliziumoxid­ schicht wird durch CVD auf der gesamten Oberfläche in einer bestimmten Dicke gebildet, und auf der gesamten Oberfläche wird ein anisotropes Ätzen ausgeführt, um auf den Seitenwän­ den der Gate-Elektroden 17 und 18 Seitenwand-Abstandshalter 21 und 22 auszubilden. Danach wird auf der gesamten Oberflä­ che des aktiven Gebietes, das mit der n-Wanne 14 versehen ist, eine Resistschicht 23 gebildet, und es werden wieder n- Verunreinigungsionen in das Gebiet zur Ausbildung des n- MOSFET implantiert, so daß n-Diffusionsschichten 24 hoher Konzentration in selbstausrichtender Weise unter Nutzung der Gate-Elektrode 17 und des Seitenwand-Abstandshalters 21 als Masken gebildet werden (Fig. 4C). After the step reached in Fig. 4B, the resist layer 20 is removed and an insulating layer such as a silicon oxide layer is formed by CVD on the entire surface in a certain thickness, and anisotropic etching is carried out on the entire surface to be on the sidewalls Form gate electrodes 17 and 18 sidewall spacers 21 and 22 . Thereafter, a resist layer 23 is formed on the entire surface of the active area provided with the n-well 14 , and n-impurity ions are implanted again in the area to form the n-MOSFET, so that n-diffusion layers 24 high concentration in a self-aligning manner using the gate electrode 17 and the sidewall spacer 21 as masks ( Fig. 4C).

Die Resistschicht 23 wird entfernt, und auf der gesamten Oberfläche des aktiven Gebietes, das den p-Wannenbereich 13 enthält, wird zur Ausbildung des n-MOSFET eine weitere Re­ sistschicht 25 gebildet. In diesem Stadium werden p-Verunrei­ nigungsionen wie Borionen in das aktive Gebiet zur Ausbildung eines p-MOSFET implantiert, um p-Diffusionsschichten 26 nied­ riger Konzentration in selbstausrichtender Weise unter Nut­ zung der Gate-Elektrode 18 und des Seitenwand-Abstandshalters 22 als Masken zu bilden (Fig. 4D).The resist layer 23 is removed, and a further rice layer 25 is formed on the entire surface of the active region, which contains the p-well region 13 , to form the n-MOSFET. At this stage, p-impurity ions such as boron ions are implanted in the active region to form a p-MOSFET to self-align p-type diffusion layers 26 of low concentration using the gate electrode 18 and the sidewall spacer 22 as masks form ( Fig. 4D).

Die Resistschicht 25 wird entfernt, und eine isolierende Schicht wie eine Siliziumoxidschicht wird auf der gesamten Oberfläche in einer bestimmten Dicke wiederum durch CVD ge­ bildet, und anisotropes Ätzen wird auf der gesamten Oberflä­ che ausgeführt, um auf den Seitenwänden der Gate-Elektroden 17 und 18 Seitenwand-Abstandshalter 27 und 28 zu bilden (Fig. 4E).The resist layer 25 is removed, and an insulating layer such as a silicon oxide layer is again formed on the entire surface to a certain thickness by CVD, and anisotropic etching is performed on the entire surface to be on the side walls of the gate electrodes 17 and 18 Sidewall spacers 27 and 28 form ( Fig. 4E).

Dann wird die gesamte Oberfläche des aktiven Gebietes für den n-MOSFET mit einer Resistschicht 29 bedeckt, und p-Verunrei­ nigungsionen wie Borionen werden in den p-MOSFET-Bereich im­ plantiert, so daß p-Diffusionsschichten 30 hoher Konzentra­ tion in selbstausrichtender Weise unter Nutzung der Gate- Elektrode 18 und der Seitenwand-Abstandshalter 27 und 28 als Masken gebildet werden (Fig. 4F).Then the entire surface of the active region for the n-MOSFET is covered with a resist layer 29 , and p-impurity ions such as boron ions are planted in the p-MOSFET region in such a way that p-diffusion layers 30 have a high concentration in a self-aligning manner Using the gate electrode 18 and the sidewall spacers 27 and 28 as masks are formed ( Fig. 4F).

Die Resistschicht 29 wird entfernt, und unter vorgegebenen Bedingungen wird eine Wärmebehandlung durchgeführt, wodurch die n-Diffusionsschichten 19 niedriger Konzentration, die n- Diffusionsschichten 24 hoher Konzentration, die p-Diffusions­ schichten 26 niedriger Konzentration und die p-Diffusions­ schichten 30 hoher Konzentration aktiviert werden (Fig. 4G).The resist layer 29 is removed and, under predetermined conditions, heat treatment is performed, whereby the n-diffusion layers 19 low concentration, the n-diffusion layers 24 high concentration, the p-diffusion layers 26 low concentration and the p-diffusion layers 30 activate high concentration ( Fig. 4G).

Durch die vorgenannten Schritte entsprechend dem ersten und zweiten Beispiel wird ein komplementärer MOSFET auf dem Halbleitersubstrat 11 so gebildet, daß sowohl der n- als auch der p-MOSFET LDD-Struktur haben. Through the aforementioned steps in accordance with the first and second examples, a complementary MOSFET is formed on the semiconductor substrate 11 in such a way that both the n- and the p-MOSFET have an LDD structure.

Entsprechend diesen Beispielen werden, wie oben be­ schrieben, die Seitenwand-Abstandshalter für die p- und die n-MOSFETs nicht durch separate CVD und anisotropes Ätzen der Abstandshalter gebildet, sondern sie werden gleichzeitig ge­ bildet. Es ist weiterhin möglich, den Betrag des Offset der Source- und Drain-Bereiche in Abhängigkeit von Leitungstyp der Kanäle durch Einfügen von Schritten der Implantation von Verunreinigungsionen zwischen die Schritte der Ausbildung eines jeweiligen der Mehrzahl von Seitenwand-Abstandshaltern einzustellen. Zur selbstausrichtenden Ausbildung optimaler Source- und Drain-Gebiete in Abhängigkeit vom Leitfähigkeits­ typ der Kanäle können Schritte des Abscheidens von Oxid-Iso­ lierschichten durch CVD, die im Vergleich zur Strukturierung von Resistschichten sehr lange Prozeßdauer haben, effizient genutzt werden, wobei Möglichkeiten ähnlich denen bei der se­ paraten Ausbildung von Seitenwand-Abstandshaltern offengehal­ ten werden. Damit wird die Produktivität erhöht.According to these examples, as described above wrote the sidewall spacers for the p and the n-MOSFETs not through separate CVD and anisotropic etching of the Spacers are formed, but they are ge at the same time forms. It is still possible to adjust the amount of the offset Source and drain areas depending on the line type of the channels by inserting steps of implanting Pollution ions between the steps of training each of the plurality of sidewall spacers adjust. For self-aligning training more optimal Source and drain areas depending on the conductivity The type of channels can include steps of depositing oxide iso layers by CVD compared to structuring of resist layers have a very long process time, efficiently be used, with options similar to those at se preparation of side wall spacers open be. This increases productivity.

Nunmehr wird unter Bezugnahme auf die Fig. 5A bis 5F ein drittes Beispiel zur Erläuterung des Hintergrundes der Erfindung beschrieben. Entsprechend diesem Beispiel werden ein p-Wannenbereich 13 und ein n-Wannen­ bereich 14 in aktiven Gebieten eines Halbleitersubstrates 11 gebildet, die durch eine Elementisolations-Isolierschicht 12 voneinander isoliert sind, und auf Gate-Isolierschichten 15 und 16 werden, ähnlich wie in dem zweiten Beispiel, Gate-Elektroden 17 und 18 gebildet (Fig. 5A). Nachdem die Gate-Elektroden 17 und 18 gebildet sind, werden Seitenwand- Abstandshalter 21 und 22 einer ersten Schicht durch Abschei­ den einer Oxid-Isolierschicht durch CVD und anisotropes Ätzen gebildet. Danach wird ein Gebiet zur Ausbildung eines p- MOSFET mit einer Resistschicht 20 bedeckt, und n-Verunreini­ gungsionen wie Phosphor- oder Arsenionen werden implantiert, um n-Diffusionsschichten 19 niedriger Konzentration zu bilden (Fig. 5B). Danach werden Seitenwand-Abstandshalter 27 und 28 einer zweiten Schicht gebildet, und das Gebiet zur Ausbildung des p-MOSFET wird wieder mit einer Resistschicht 23 bedeckt, und n-Verunreinigungsionen werden implantiert, um n-Diffusi­ onsschichten 24 hoher Konzentration zu bilden (Fig. 5C). A third example for explaining the background of the invention will now be described with reference to FIGS. 5A to 5F. According to this example, a p-well region 13 and an n-well region 14 are formed in active areas of a semiconductor substrate 11 , which are insulated from each other by an element isolation insulating layer 12 , and are formed on gate insulating layers 15 and 16 , similarly to the second Example, gate electrodes 17 and 18 are formed ( Fig. 5A). After the gate electrodes 17 and 18 are formed, sidewall spacers 21 and 22 of a first layer are formed by depositing an oxide insulating layer by CVD and anisotropic etching. Thereafter, an area to form a p-MOSFET is covered with a resist layer 20 , and n-impurity ions such as phosphorus or arsenic ions are implanted to form n-type low-diffusion layers 19 ( Fig. 5B). Thereafter, sidewall spacers 27 and 28 of a second layer are formed, and the region for forming the p-MOSFET is covered again with a resist layer 23 , and n-impurity ions are implanted to form n-concentration layers 24 of high concentration ( Fig. 5C).

Die Resistschicht 23 wird dann entfernt und ein Gebiet zur Ausbildung eines n-MOSFET wird mit einer Resistschicht 25 be­ deckt, und p-Verunreinigungsionen wie Borionen werden implan­ tiert, um p-Diffusionsschichten 26 niedriger Konzentration zu bilden (Fig. 5D). Die Resistschicht 25 wird entfernt, und dann werden Seitenwand-Abstandshalter 41 und 42 einer dritten Schicht gebildet. Dann wird das Gebiet zur Ausbildung des n- MOSFET mit einer Resistschicht 29 bedeckt, und p-Verunreini­ gungsionen werden weiter implantiert, um p-Diffusionsschich­ ten 30 hoher Konzentration zu bilden (Fig. 5E). Danach wird die Resistschicht 29 entfernt und unter vorgegebenen Bedin­ gungen eine Wärmebehandlung zur Aktivierung der entsprechen­ den Diffusionsschichten durchgeführt, wodurch ein in Fig. 5F gezeigter Zustand erreicht wird.The resist layer 23 is then removed and an area for forming an n-MOSFET is covered with a resist layer 25 , and p-type impurity ions such as boron ions are implanted to form low-concentration p-type diffusion layers 26 ( FIG. 5D). The resist layer 25 is removed and then sidewall spacers 41 and 42 of a third layer are formed. Then, the area for forming the n-MOSFET is covered with a resist layer 29 , and p-type impurity ions are further implanted to form high-concentration p-type diffusion layers 30 ( FIG. 5E). Thereafter, the resist layer 29 is removed and, under predetermined conditions, a heat treatment for activating the corresponding diffusion layers is carried out, whereby a state shown in FIG. 5F is achieved.

Entsprechend diesem Beispiel wird, wie oben beschrie­ ben, eine Mehrzahl von Seitenwand-Abstandshaltern durch auf­ einanderfolgendes Wiederholen der Abscheidung einer Oxid-Iso­ lierschicht durch CVD und anisotropen Ätzens eine Mehrzahl von Malen gebildet, wobei, ähnlich dem ersten und zweiten Beispiel, selektiv Resistschichten gebildet und Verun­ reinigungsionen implantiert werden. Dieses Beispiel un­ terscheidet sich von dem ersten Beispiel darin, daß sie keinen Schritt der Implantation von Verunreinigungsionen unter Nutzung allein der Gate-Elektroden 17 und 18 als Masken enthält, und darin, daß die Seitenwand-Abstandshalter in ei­ ner Dreischicht-Struktur aufgebaut sind. Ähnlich wie in dem zweiten Beispiel ist es auch in diesem Beispiel möglich, die Effizienz der Schritte zur Ausbildung der Sei­ tenwand-Abstandshalter zu erhöhen. Im Falle von Transistoren geringer Strukturabmessungen und relativ niedriger Ströme, die Kanalbreiten von nicht mehr als 1 µm haben, steigen die Verunreinigungsdiffusionslängen der Source- und Drain-Berei­ che relativ zur Kanalbreite an. Damit muß durch Seitenwand- Abstandshalter unverzichtbar ein Offset (Abrücken) erreicht werden. Unter Beachtung der Tatsache, daß eine p-Verunreini­ gung einen größeren Diffusionskoeffizienten als eine n-Verun­ reinigung hat, müssen weiterhin die Breiten von Seitenwand- Abstandshaltern, die als Masken zur Implantation von p-Verun­ reinigungsionen dienen, größer als die der Seitenwand-Ab­ standshalter sein, die als Masken zur Implantation von n-Ver­ unreinigungsionen dienen. Dieses Beispiel erfüllt diese Anforderungen durch Erhöhung der Anzahl der Schichten der Seitenwand-Abstandshalter zur Implantation von p-Verunreini­ gungsionen im Vergleich mit der bei Seitenwand-Abstandshal­ tern zur Implantation von n-Verunreinigungsionen.According to this example, as described above, a plurality of sidewall spacers are formed a plurality of times by successively repeating the deposition of an oxide insulating film by CVD and anisotropic etching, and, similarly to the first and second examples, selectively forming resist films and impurity ions are implanted. This example differs from the first example in that it does not include a step of implanting impurity ions using only gate electrodes 17 and 18 as masks, and in that the sidewall spacers are constructed in a three-layer structure. Similar to the second example, it is also possible in this example to increase the efficiency of the steps for forming the side wall spacers. In the case of transistors of small structural dimensions and relatively low currents, which have channel widths of no more than 1 µm, the impurity diffusion lengths of the source and drain regions increase relative to the channel width. This means that an offset must be achieved by side wall spacers. Considering the fact that a p-type impurity has a larger diffusion coefficient than an n-type impurity, the widths of sidewall spacers, which serve as masks for implanting p-type impurity ions, have to be larger than that of the side wall type be a stand holder that serves as a mask for the implantation of n-impurity ions. This example meets these requirements by increasing the number of layers of the sidewall spacers for implanting p-type contaminants compared to that for sidewall spacers for implanting n-type contaminants.

Ein Beispiel, das im einzelnen den Unterschied der Diffusi­ onskoeffizienten zwischen p-Verunreinigungen und n-Verunrei­ nigungen zeigt, wird unter Bezugnahme auf die Fig. 7A und 7B beschrieben. In eine p-Wanne zur Ausbildung eines n-MOSFET wird mit einem Seitenwand-Abstandshalter 21 mit einer Breite von 100,0 nm auf der Oberfläche des Halbleitersubstrates 11 als Maske Phosphor implantiert, um n-Diffusionsschichten 19 mit niedriger Konzentration zu bilden. Weiterhin werden unter Nutzung eines zusätzlichen Seitenwand-Abstandshalters mit einer Breite von 200,0 nm als Maske n-Diffusionsschichten 24 hoher Konzentration gebildet. In eine n-Wanne zur Ausbildung eines p-MOSFET wird unter Nutzung von Seitenwand-Abstandshal­ tern 22 und 28 mit einer Gesamtbreite von 300,0 nm als Maske Bor implantiert, um p-Diffusionsschichten 30 hoher Konzentra­ tion zu bilden, wie in Fig. 7A gezeigt. Danach wird bei einer Temperatur von 900 bis 950°C für etwa 1 Stunde eine Wärmebe­ handlung ausgeführt, so daß alle Diffusionsschichten akti­ viert werden und sich auch die Konzentrationsverteilungen in­ folge thermischer Diffusion verschieben, wie in Fig. 7B ge­ zeigt. Das heißt, man findet, daß die thermische Diffusion von Bor beträchtlich größer als die des Phosphors oder Arsens vom n-Typ bei der gleichen Wärmebehandlung ist.An example showing in detail the difference in diffusion coefficients between p-type impurities and n-type impurities will be described with reference to FIGS . 7A and 7B. Phosphorus is implanted in a p-well to form an n-MOSFET with a sidewall spacer 21 having a width of 100.0 nm on the surface of the semiconductor substrate 11 as a mask to form n-diffusion layers 19 with a low concentration. Furthermore, using an additional sidewall spacer with a width of 200.0 nm as a mask, n-diffusion layers 24 of high concentration are formed. Boron is implanted in an n-well to form a p-MOSFET using sidewall spacers 22 and 28 with a total width of 300.0 nm as a mask to form high-concentration p-type diffusion layers 30 as shown in FIG. 7A. Thereafter, a heat treatment is carried out at a temperature of 900 to 950 ° C. for about 1 hour, so that all diffusion layers are activated and the concentration distributions are shifted as a result of thermal diffusion, as shown in FIG. 7B. That is, it is found that the thermal diffusion of boron is considerably greater than that of the n-type phosphorus or arsenic with the same heat treatment.

In dem erwähnten dritten Beispiel können die p-Diffu­ sionsschichten 26 niedriger Konzentration für den den p- MOSFET bildenden Bereich alternativ vor den Seitenwänden 27 und 28 der zweiten Schicht unter Nutzung der Seitenwand-Ab­ standshalter 22 als Masken gebildet werden, während der Be­ reich zur Ausbildung des n-MOSFET mit einer Resistschicht be­ deckt gehalten wird.In the third example mentioned, the low-concentration p-type diffusion layers 26 for the region constituting the p-MOSFET may alternatively be formed in front of the side walls 27 and 28 of the second layer using the side wall spacers 22 as masks, while the region is closed Formation of the n-MOSFET is kept covered with a resist layer.

Wenn die nur die n-Diffusionsschichten 19 niedriger Konzen­ tration und kein p-Diffusionsschichten 26 niedriger Konzen­ tration mit den Seitenwand-Abstandshaltern 21 und 22 der ersten Schicht in der dritten Ausführungsform gebildet wer­ den, werden nur die p-Diffusionsschichten 30 hoher Konzentra­ tion in den Source- und Drain-Bereichen des Gebietes zur Aus­ bildung des p-MOSFET gebildet. In diesem Falle wird nur im Bereich zur Ausbildung des n-MOSFET eine LDD-Struktur ausge­ bildet.When only the n-type diffusion layers 19 of low concen tration and not a p-diffusion layers 26 is lower concen tration with the sidewall spacers 21 and 22 of the first layer in the third embodiment constituted who to, only the p-type diffusion layers 30 of high concentra tion in formed the source and drain regions of the area to form the p-MOSFET. In this case, an LDD structure is formed only in the area for forming the n-MOSFET.

Nun wird unter Bezugnahme auf die Fig. 6A bis 6H eine Ausführungsform der Erfindung beschrieben. Entsprechend dieser Ausführungs­ form wird zuerst auf die Oberfläche eines p-Halbleitersub­ strates 52, das durch Elementisolations-Isolierschichten 51 in aktive Gebiete eingeteilt ist, über eine Gate-Oxidschicht 53 eine polykristalline Silziumschicht 54 und darauf weiter eine Oxidisolierschicht 55 abgeschieden. Dann werden durch Photoätzen Teile der Gate-Isolierschicht 53 und der polykri­ stallinen Siliziumschicht 54 entfernt, wodurch die in Fig. 6A gezeigte Struktur erhalten wird. Dann werden n-Verunreini­ gungsionen wie Phosphor- oder Arsenionen implantiert, um n- Diffusionsschichten 57 auf der linken und rechten Seite des Gate-Elektrodenteiles 56, das als Maske dient, zu bilden (Fig. 6B). Danach wird eine Oxid-Isolierschicht aus Silizi­ umoxid etc. auf der gesamten Oberfläche des Halbleitersub­ strates 52 durch CVD abgeschieden, und anisotropes Ätzen wird ausgeführt, um die Seitenwand-Abstandshalter 58 zu bilden (Fig. 6C). Danach wird die rechte Hälfte des Halbleitersub­ strates 52 mit einer Resistschicht 59, von der Mitte des Gate-Elektrodenteiles 56 beginnend, bedeckt, und n-Verunrei­ nigungsionen werden implantiert, um einen n-Bereich 60 hoher Konzentration in einem Source-Bereich unter Nutzung der Sei­ tenwand-Abstandshalter 58 als Maske zu bilden (Fig. 6D). An embodiment of the invention will now be described with reference to FIGS. 6A to 6H. According to this embodiment, first a polycrystalline silicon layer 54 and then an oxide insulating layer 55 are deposited on the surface of a p-semiconductor substrate 52 , which is divided into active regions by element insulation insulating layers 51 , via a gate oxide layer 53 . Then, parts of the gate insulating layer 53 and the polycrystalline silicon layer 54 are removed by photoetching, thereby obtaining the structure shown in FIG. 6A. Then, n-impurity ions such as phosphorus or arsenic ions are implanted to form n-diffusion layers 57 on the left and right sides of the gate electrode part 56 , which serves as a mask ( Fig. 6B). Thereafter, an oxide insulating layer of silicon oxide etc. is deposited on the entire surface of the semiconductor substrate 52 by CVD, and anisotropic etching is performed to form the sidewall spacers 58 ( Fig. 6C). Thereafter, the right half of the semiconductor substrate 52 is covered with a resist layer 59 , starting from the center of the gate electrode part 56 , and n-impurity ions are implanted to an n-region 60 of high concentration in a source region using the Be tenwand spacer 58 to form as a mask ( Fig. 6D).

Die Resistschicht 59 wird entfernt, und dann wird eine Oxid- Isolierschicht 61 aus Siliziumoxid oder ähnlichem auf der ge­ samten Oberfläche des p-Halbleitersubstrates 52 durch CVD ge­ bildet (Fig. 6E). Dann wird selektiv eine Resistschicht 62 ausgebildet, wobei ein Bereich zwischen der Mitte des Gate- Elektrodenteils 56 und einem Drain-Bereich ausgenommen wird (Fig. 6F), und anisotropes Ätzen wird in diesem Stadium aus­ geführt, um einen Seitenwand-Abstandshalter 63 und ein Kon­ taktloch 64 zu bilden. Dann werden n-Verunreinigungsionen un­ ter Nutzung des Seitenwand-Abstandshalters 63 als Maske im­ plantiert, um eine n-Diffusionsschicht 65 hoher Konzentration im Drain-Gebiet in selbstausrichtender Weise zu bilden (Fig. 6G).The resist layer 59 is removed, and then an oxide insulating layer 61 made of silicon oxide or the like is formed on the entire surface of the p-type semiconductor substrate 52 by CVD ( FIG. 6E). Then, a resist layer 62 is selectively formed excluding an area between the center of the gate electrode part 56 and a drain area ( FIG. 6F), and anisotropic etching is carried out at this stage, around a sidewall spacer 63 and Kon taktloch 64 form. Then, n-type impurity ions are implanted using the sidewall spacer 63 as a mask to self-align a high concentration n-type diffusion layer 65 in the drain region ( FIG. 6G).

Dann wird eine Verdrahtungsschicht 66, die selektiv mit einer Metallschicht oder einer dotierten polykristallinen Silizium­ schicht versehen ist, gebildet, um den Anschluß der n-Diffu­ sionsschicht 65 hoher Konzentration über das Kontaktloch 64 zu ermöglichen (Fig. 6H).Then, a wiring layer 66 , which is selectively provided with a metal layer or a doped polycrystalline silicon layer, is formed to enable the connection of the high-concentration n-type diffusion layer 65 via the contact hole 64 ( FIG. 6H).

Nach dieser Ausführungsform sind die Seitenwand-Abstandshal­ ter 58 und 63 so gebildet, daß der Offset auf der Drain-Seite vergrößert wird, die mit der Verdrahtungsschicht 66 versehen wird, während gleichzeitig das Kontaktloch 64 gebildet wird. Auf diese Weise ist es möglich, effektiv die Spannungswider­ standscharakteristik der Drain zu verbessern. Weiterhin ist es möglich, die umgekehrte Influenz der n-Diffusionsschicht 58 niedriger Konzentration infolge der Verunreinigungsdiffu­ sionen aus der Verdrahtungsschicht 66 zu unterdrücken.According to this embodiment, the side wall spacers 58 and 63 are formed so that the offset on the drain side is increased, which is provided with the wiring layer 66 , while at the same time the contact hole 64 is formed. In this way, it is possible to effectively improve the voltage resistance characteristic of the drain. Furthermore, it is possible to suppress the reverse influence of the low-concentration n-type diffusion layer 58 due to the impurity diffusion from the wiring layer 66 .

Obwohl in dieser Ausführungsform die n-Diffusionsschicht 65 hoher Konzentration durch Ionenimplantation nach dem Ätz­ schritt zur Ausbildung des Seitenwand-Abstandshalters 63 ge­ bildet wird, kann diese alternativ durch Diffusion von Verun­ reinigungsionen gebildet werden, die in eine Polysilizium­ schicht dotiert sind, die als Verdrahtungsschicht 66 gebildet wird. In this embodiment, although the high concentration n-type diffusion layer 65 is formed by ion implantation after the etching step to form the sidewall spacer 63 , it may alternatively be formed by diffusion of impurity ions doped in a polysilicon layer serving as a wiring layer 66 is formed.

Die Beschreibung wurde für eine Halbleitereinrichtung für den Fall gegeben, daß der Elementisolationsbereich durch das LOCOS-Verfahren bei der Ausführungsform gebildet werde, es ist jedoch unnötig zu sagen, daß das glei­ che Vorgehen geübt werden kann und die gleichen Effekte auf­ treten, wenn es sich um eine Halbleitereinrichtung handelt, in der der Elementisolationsbereich durch eine Feldabschirm­ elektrode gebildet wird.The description was for a semiconductor device for the Case given that the element isolation area by the LOCOS method in the embodiment be formed, but it is needless to say that the same can be practiced and have the same effects occur if it is a semiconductor device, in which the element isolation area by a field shield electrode is formed.

Weiterhin ist es in der vorangegangenen Ausführungsform in dem Fall, daß der Seitenwand-Abstandshalter durch eine Mehr­ zahl von Schichten gebildet wird, schwierig, die Grenzen der entsprechenden Schichten auch dann zu identifizieren, wenn der Querschnitt des vollständigen Seitenwand-Abstandshalters beobachtet wird, insofern diese durch eine CVD unter Nutzung des gleichen Materials gebildet werden. Dies liegt daran, daß eine CVD-Schicht amorph ist. Jedoch werden, wie in Fig. 8 ge­ zeigt, stufenartige Konfigurationen (A und B in Fig. 8) durch Überätzen der Oberfläche des Halbleitersubstrates 11 nach Bildung der Seitenwand-Abstandshalter 21 und 27 erzeugt. Da­ mit macht die Beobachtung der stufenartigen Konfigurationen im Querschnitt einer vollständigen Halbleitereinrichtung durch ein Elektronenmikroskop es möglich, zu bestimmen, ob die Seitenwand-Abstandshalter aus einer Mehrzahl von Schich­ ten gebildet sind oder nicht.Furthermore, in the foregoing embodiment, in the event that the sidewall spacer is constituted by a plurality of layers, it is difficult to identify the boundaries of the respective layers even when the cross section of the full sidewall spacer is observed in so far be formed by a CVD using the same material. This is because a CVD layer is amorphous. However, as shown in FIG. 8, step-like configurations (A and B in FIG. 8) are produced by overetching the surface of the semiconductor substrate 11 after the sidewall spacers 21 and 27 are formed. Thus, by observing the step-like configurations in the cross section of a complete semiconductor device through an electron microscope, it is possible to determine whether or not the sidewall spacers are formed from a plurality of layers.

Claims (8)

1. Halbleitereinrichtung mit einem Feldeffekttransistor mit
einem Halbleitersubstrat (52) mit einem Bereich eines ersten Leitfähigkeitstyps mindestens in der Nachbarschaft der Ober­ fläche,
einer Gate-Elektrode (54), die auf dem Halbleitersubstrat (52) mit einer dazwischenliegenden Gate-Isolierschicht (53) gebildet ist,
einem ersten Seitenwand-Abstandshalter (58), der eine erste vorgegebene Anzahl diskreter Schichten von Isolierfilmen und eine erste vorgegebene Breite aufweist, und der auf einer Seitenwand-Oberfläche der Gate-Elektrode (54) gebildet ist,
einem zweiten Seitenwand-Abstandshalter (63), der eine zweite vorgegebene Anzahl diskreter Schichten isolierender Filme auf­ weist, die größer als die vorgegebene erste Anzahl diskreter Schichten ist, und der eine zweite vorgegebene Breite aufweist, die größer als die erste vorgegebene Breite ist, und der auf der entgegengesetzten Seitenwand-Oberfläche der Gate-Elektrode (54) ausgebildet ist, und
Source-Gebieten (57, 60) und einem Drain-Gebiet (57, 65) eines zweiten Leitfähigkeitstyps, die von Abschnitten nahe den gegen­ überliegenden Abschnitten der Gate-Elektrode (54) nach außen reichend in der Oberfläche des Halbleitersubstrates (52) gebil­ det sind.1. Semiconductor device with a field effect transistor
a semiconductor substrate ( 52 ) with a region of a first conductivity type at least in the vicinity of the surface,
a gate electrode ( 54 ) formed on the semiconductor substrate ( 52 ) with a gate insulating layer ( 53 ) in between,
a first sidewall spacer ( 58 ) having a first predetermined number of discrete layers of insulating films and a first predetermined width and formed on a sidewall surface of the gate electrode ( 54 ),
a second sidewall spacer ( 63 ) having a second predetermined number of discrete layers of insulating film greater than the predetermined first number of discrete layers and having a second predetermined width greater than the first predetermined width, and which is formed on the opposite side wall surface of the gate electrode ( 54 ), and
Source regions ( 57 , 60 ) and a drain region ( 57 , 65 ) of a second conductivity type, which are formed from portions near the opposite portions of the gate electrode ( 54 ) and extend outward in the surface of the semiconductor substrate ( 52 ) are. 2. Halbleitereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die einzelnen Schichten der Isolierfilme auf unterschiedlichen Niveaustufen eines leicht abgestuften Substrates liegen.2. The semiconductor device according to claim 1, characterized in that the individual layers of the Insulating films at different levels one easy graded substrate. 3. Halbleitereinrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß der zweite Seitenwand-Abstandshal­ ter (63) auf der Seite des Drain-Gebietes (57, 65) gebildet ist. 3. Semiconductor device according to claim 1 or 2, characterized in that the second side wall spacer ter ( 63 ) on the side of the drain region ( 57 , 65 ) is formed. 4. Verfahren zur Herstellung einer Halbleitereinrichtung mit einem Feldeffekttransistor mit den Schritten:
  • a) Ausbilden einer Gate-Elektrode (54) auf der Oberfläche eines Halbleitersubstrates (52) mit einem Bereich eines ersten Leitfähigkeitstyps mindestens in der Umgebung der Oberfläche mit einer dazwischengelegten Gate-Isolierschicht (53),
  • b) Abscheiden von Isolierfilmen auf gegenüberliegenden Seitenwänden der Gate-Elektrode (54) und Ausführen eines aniso­ tropen Ätzens, wodurch Seitenwand-Abstandshalter (58) gebildet werden,
  • c) Implantieren von Verunreinigungsionen eines zweiten Leitfähigkeitstyps in das Substrat zur Ausbildung eines Source- Gebietes (57) und eines Drain-Gebietes (57) unter selektiver Nutzung nur der Gate-Elektrode (54) oder der Gate-Elektrode (54) zusammen mit einem existierenden Seitenwand-Abstandshalter (58) als Maske,
  • d) Wiederholen der Schritte (b) und (c) mindestens einmal, wo­ bei eine Schicht (62) als Maske abgeschieden wird, um eine der Seitenwände der Gate-Elektrode (54) zu bedecken und so einen Seitenwand-Abstandshalter (58, 63) einer vorgegebenen Breite zu bilden, wobei jeder der Seitenwand-Abstandshalter durch eine ausgewählte Anzahl von Schichten des Isolierfilms gebildet wird.
4. A method for producing a semiconductor device with a field effect transistor, comprising the steps:
  • a) forming a gate electrode ( 54 ) on the surface of a semiconductor substrate ( 52 ) with an area of a first conductivity type at least in the vicinity of the surface with an interposed gate insulating layer ( 53 ),
  • b) depositing insulating films on opposite side walls of the gate electrode ( 54 ) and performing an anisotropic etching, whereby side wall spacers ( 58 ) are formed,
  • c) implanting impurity ions of a second conductivity type into the substrate to form a source region ( 57 ) and a drain region ( 57 ) with selective use of only the gate electrode ( 54 ) or the gate electrode ( 54 ) together with one existing side wall spacer ( 58 ) as a mask,
  • d) repeating steps (b) and (c) at least once, where a layer ( 62 ) is deposited as a mask to cover one of the side walls of the gate electrode ( 54 ) and thus a side wall spacer ( 58 , 63 ) of a predetermined width, each of the sidewall spacers being formed by a selected number of layers of the insulating film.
5. Verfahren nach Anspruch 4, dadurch gekennzeichnet, daß die als Maske zur Bedeckung einer speziellen Seitenwand der Gate-Elektrode abgeschiedene Schicht (62) eine Resistschicht ist.5. The method according to claim 4, characterized in that the layer deposited as a mask for covering a special side wall of the gate electrode ( 62 ) is a resist layer. 6. Verfahren nach Anspruch 4 oder 5, dadurch gekennzeichnet, daß die beiden Seitenwand-Abstandshal­ ter auf den beiden Seitenwänden der Gate-Elektrode (54) mit unterschiedlichen Dicken gebildet werden.6. The method according to claim 4 or 5, characterized in that the two side wall spacer ter on the two side walls of the gate electrode ( 54 ) are formed with different thicknesses. 7. Verfahren nach Anspruch 6, dadurch gekennzeichnet, daß der dickere Seitenwand-Abstandshal­ ter (58, 63) auf der Seite des Drain-Gebietes (57, 65) gebildet wird.7. The method according to claim 6, characterized in that the thicker side wall spacer ter ( 58 , 63 ) on the side of the drain region ( 57 , 65 ) is formed. 8. Verfahren nach einem der Ansprüche 4 bis 7, gekennzeichnet durch Bilden einer Verdrahtungsschicht (66) in Kontakt mit dem Drain- Gebiet (57, 63).8. The method according to any one of claims 4 to 7, characterized by forming a wiring layer ( 66 ) in contact with the drain region ( 57 , 63 ).
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