DE4121456C2 - LDD-Transistor und Verfahren zu seiner Herstellung - Google Patents

LDD-Transistor und Verfahren zu seiner Herstellung

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Description

Die vorliegende Erfindung betrifft einen LDD-Transistor und ein Verfahren zu seiner Herstellung.
Die Strukturen herkömmlicher LDD-Transistoren sind in den Fig. 1 und 2 dargestellt. Der LDD-Transistor der Fig. 1 wird in der folgenden beschriebenen Weise hergestellt:
Dabei wird eine Gate-Oxidschicht 3 auf einem Substrat 1 vom p-Typ aufgewachsen. Dann wird eine Gateelektrode 4 durch Abscheiden von Polysilizium ausgebildet. Darauffolgend wird eine Wanne 6 vom p-Typ und ein n⁻-Bereich 7 mittels Ionenimplantation von Bor bzw. Phosphor ausgebildet. Darauffolgend wird ein Seitenwandbegrenzer bzw. Spacer 11 mittels reaktiven Ionenätzens nach dem Abscheiden einer Niedertem­ peratur-Oxidschicht ausgebildet. Danach wird Arsen (As) ionenimplantiert, um einen n⁺-Bereich 8 und dabei einen LDD-Transistor auszubilden.
Mittlerweile werden die LDD-Transistoren gemäß Fig. 2 in der im folgenden beschriebenen Weise hergestellt. Dabei werden Borionen unter Verwendung einer Maske lediglich in den Abschnitt eines Kanals 12 eines Substrates 1 vom p- Typ implantiert. Darauffolgend wird eine Gate-Oxidschicht 3 auf dem Substrat 1 aufgewachsen. Dann wird eine Gateelektrode 4 durch Abscheiden von Polysilizium und darauffolgend ein n⁻-Bereich 7 durch Ionenimplantation von Phosphor ausgebildet. Darauffolgend wird ein Seitenwandbegrenzer 11 unter Durchführung eines reaktiven Ionenätzungsprozesses nach Abscheiden einer Niedertempera­ tur-Oxidschicht ausgebildet, worauf dann Arsen (As) ionenimplantiert wird, um einen n⁺-Bereich 8 auszubil­ den und damit einen LDD-Transistor herzustellen.
Bei den in zuvor beschriebener Weise hergestellten LDD- Transistoren entsteht bei Reduzierung der Größe der Transistoren das ernsthafte Problem eines Durchgriffs (sog. punch-through-Effekt). Bei dem Versuch, dieses Problem zu meistern, wird meist eine p-Typ-Wannenbildung vorgenommen oder die Dotierungs-Konzentration des Kanals 12 bei den Source- und Drain-Bereichen 7, 8 erhöht. In den Fällen jedoch, in denen p-Typ-Taschen (pocketings) für die Source- und Drain-Bereiche vorgesehen sind, entsteht das Problem, daß die Sperrschichtkapazität zwischen dem n⁺-Bereich und dem Substrat vom p-Typ aufgrund der Existenz der p-Typ Wanne 6 erhöht wird.
Mittlerweile gibt es im Falle der Erhöhung der Dotierungs-Konzentra­ tion des Kanales eine Grenze für die Schwellenspannung Vt, wodurch eine Grenze bei der Erhöhung der Dotierungskonzentrati­ on des Kanals besteht. Selbst wenn die Schwellenspannung Vt auf einem geeigneten Niveau gehalten wird, besteht desweiteren das Problem, daß der Body-Effekt (die Änderung von Vt aufgrund der in Sperrichtung gepolten Vorspannung) vergrößert wird.
Transistoren der zuvor beschriebenen Art sind beispielsweise aus der US-Z: IBM Technical Disclosure Bulletin, Bd. 27, 1984, S. 1413-1414 und aus der US 4 697 198 bekannt.
Weiterhin ist in der US-Z: IBM Technical Disclosure Bulletin, Bd. 27, 1985, S. 6622-6623 ein LDD-Transistor mit p-Wannen zur Vermeidung von Punch-through-Effekten beschrieben, die jeweils in der Nähe von Source- bzw. Drainbereichen angeordnet sind. Dabei sind jedoch die n-LDD-Source- bzw. Drainbereiche nicht vollständig in den p-Wannen eingebettet, so daß keine effektive Reduzierung der Raumladungszone der Source- bzw. Drainkanten erfolgt.
Schließlich sind auch aus der EP 0 083 447 A2 LDD-Strukturen auf p-Substraten bekannt, die p-Wannen im Bereich der Source- bzw. Draingebiete zur Behebung von Kurzkanaleffekten einsetzen. Dabei sind die p-Wannen so angeordnet, daß sie die niedrig dotierten LDD-Bereiche der Source- bzw. Drain-Elektroden nur teilweise umgeben. Außerdem verursachen die Grenzflächen zwischen den hochdotierten n⁺-Source- bzw. Drain-Bereichen und den anliegenden p-Wannen eine unerwünscht hohe Sperrschichtkapazität, was die Schaltzeit des Transistors negativ beeinflußt.
Es ist daher Ziel der Erfindung, einen LDD-Transistor mit verbessertem Kurzkanalverhalten bereitzustellen, sowie ein Verfahren zu dessen Herstellung.
Dieses Ziel wird durch die Merkmale der Patentansprüche 1 und 2 erreicht. Weitere Ausführungen der Erfindung sind in den Unteransprüchen 3 bis 6 beschrieben.
Vorteilhaft werden der Substratverspannungseffekt ("Body-Effekt") und die Sperrschichtkapazität reduziert.
Neben der Darstellung des Standes der Technik, ist ein Ausführungsbeispiel der Erfindung in den Zeichnungen dargestellt und wird im folgenden näher beschrieben:
Es zeigen:
Fig. 1 und 2 die Strukturen herkömmlicher LDD-Transistoren und
Fig. 3A-3G das Verfahren zur Herstellung des LDD-Transi­ stors gemäß der vorliegenden Erfindung.
Es folgt die Erläuterung der Erfindung anhand der Zeichnungen nach Aufbau und ggf. auch nach Wirkungsweise der dargestellten Erfindung.
Wie in Fig. 3A gezeigt, wird eine Nitridschicht 13 auf einem Substrat 1 vom p-Typ abgeschieden, woraufhin eine Feldoxidschicht 2 nach Durchführung eines Ätzprozesses unter Verwendung einer Maske auf dem Abschnitt der Nitridschicht 13, wo die Feldoxidschicht ausgebildet werden soll, auch ausgebildet wird. Wie dann in Fig. 3B gezeigt, wird eine Gate-Oxidschicht 3 nach Entfernung der Nitridschicht 13 aufgewachsen, woraufhin eine Polysiliciumschicht 4a, eine Nitridschicht 14 und eine Polysiliciumschicht 4b nacheinander auf der Gate-Oxidschicht 3 abgeschieden und eine Gateelektrode durch Anwendung einer Maske ausgebildet werden. Wie in Fig. 3C gezeigt, wird dann ein Seitenwandbegrenzer bzw. Spacer 11 ausgebildet, eine undotierte Polysiliciumschicht 5 darauf abgeschieden. Darauffolgend wird eine Dotierung (ein Element mit einem Valenzwert von 5, beispielsweise Arsen oder Phosphor) ionenimplantiert.
Wie in Fig. 3D gezeigt, wird das Polysilicium 5 unter Verwendung einer Maske von der Feldoxidschicht 2 mit Ausnahme der Feldoxidausläufer abgetragen. Dann wird ein Photolack 15 darüber verteilt, woraufhin eine Abflachung durchgeführt wird unter Durchführung eines Rückätzens, bis das Polysilicium 5 freigelegt ist.
Wie in Fig. 3E gezeigt, werden die Polysiliciumschichten 4b und 5 in einer stufenweisen Auswahlrate (selection rate) geätzt, bis die Nitridschicht 14 freigelegt ist. Wie in Fig. 3F gezeigt, ist der Seitenwandbegrenzer 11 weggeätzt und der Photolack 15 entfernt. Desweiteren wird eine p-Typ Wanne 6 durch Ionenimplantation eines Dotier- bzw. Fremdatoms (ein Element mit einem Valenzwert von 3, beispielsweise Bor oder BF2) in den Abschnitt, wo der Seitenwandbegrenzer 11 positioniert war, ausgebildet. Danach wird ein n⁻-Bereich 7 durch Ionenimplantation eines Fremdatoms (ein Element mit einem Valenzwert von 5 wie beispielsweise Arsen oder Phosphor) ausgebildet. Dann wird, wie in Fig. 3G gezeigt, eine Isolierschicht (SOG, BPSG) 9 abgeschieden und eine Endbehandlung durchgeführt, wobei ein n⁺-Bereich 8 ausgebildet wird mit einem flachen Fremdatombereich, der aus der Polysiliciumschicht 5 diffundiert.
Dann wird ein Kontaktloch "gebohrt" und eine Metallisierung 10 abgela­ gert. Danach werden Verbindungen untereinander durchge­ führt, wobei ein LDD-Transistor ausgebildet wird.
Bei dem durch das zuvor beschriebene Verfahren ausgebilde­ ten LDD-Transistor existiert der p-Typ Abschnitt hoher Konzentration lediglich nahe dem Gate, das den Endab­ schnitt der Source und des Drains bildet.
Auf diese Weise können die Sperrschichtkapazität der Source und der Drain, wie aber auch der Body-Effekt reduziert werden, wodurch die betrieblichen Charakteristiken des Transistors, wie aber auch die Chip-Geschwindigkeit verbessert werden.

Claims (6)

1. LDD-Transistor mit:
  • a) einem Substrat (1), auf dem eine lokale Feldoxidschicht (2) aufgebracht ist;
  • b) einer Gatestruktur bestehend aus einer Gateoxidschicht (3) und einer darauf liegenden Gateelektrode (4a) im feldoxidfreien Bereich auf dem Substrat (1);
  • c) Polysiliziumkontakten (5) zu Source- bzw. Drainregionen, die in einem Abstand von der Gateelektrode (4a) angeordnet sind;
  • d) flache n⁺-Regionen (8) im Substrat (1) unterhalb der Polysiliziumkontakte (5);
  • e) n₋-Regionen (7) im Substrat (1), die sich jeweils von den n⁺-Regionen (8) in den Kanalbereich des Transistors erstrecken und p-Wannen (6), welche die n⁻-Regionen (7) jeweils nahezu vollständig umgeben, wobei die Schichtdicke der n⁺-Regionen (8) von Source und Drain geringer ist als diejenige der n⁻-Regionen (7); und
  • f) einer abdeckenden Isolierschicht (9) mit Kontaktlöchern zu den Polysiliziumkontakten, die mit einer Metallelektrode (10) aufgefüllt sind.
2. Verfahren zur Herstellung eines LDD-Transistors, das nacheinander die folgenden Schritte umfaßt:
  • a) lokales Ausbilden einer Feldoxidschicht (2) auf einem Substrat (1), Ausbilden einer Gate-Oxidschicht (3) auf dem feldoxidfreien Bereich des Substrats (1) sowie nacheinander Abscheiden und Strukturieren einer Polysiliziumschicht (4a), einer Nitridschicht (14) sowie einer Polysiliziumschicht (4b), um eine Gatestruktur auszubilden;
  • b) Ausbilden von Seitenwandbegrenzern (11) an der Gatestruktur, ganzflächiges Abscheiden einer undotierten Polysiliziumschicht (5), die anschließend durch Ionenimplantation dotiert wird;
  • c) wenigstens teilweises Abtragen der Polysiliziumschicht (5) auf der Feldoxidschicht (2);
  • d) Abscheiden einer Fotolackschicht (15) und Rückätzen derselben, bis die Polysiliziumschicht, welche die Gatestruktur bedeckt, freiliegt, und anschließendes Rückätzen der Polysiliziumschichten (5, 4b), bis die Nitridschicht (14) freiliegt;
  • e) Wegätzen der Seitenwandbegrenzer (11), Entfernen des Fotolacks (15) und Erzeugen von p-Wannen (6) und anschließend von n⁻-Bereichen (7), die innerhalb der p-Wannen (6) liegen, durch Ionenimplantation, wobei die Rest-Polysiliziumschicht (5) und die Gatestruktur als Maske dienen;
  • f) ganzflächiges Abscheiden einer Isolierschicht (9) und Durchführen einer Hitzebehandlung zur Ausbildung eines flachen n⁺-Bereiches (8) im Substrat unterhalb der Rest-Polysiliziumschicht (5); und
  • g) Ausbilden von Kontaktlöchern in der Isolierschicht (9) und Auffüllen mit einer Metallisierung (10).
3. Verfahren zur Herstellung eines LDD-Transistors nach Anspruch 2, dadurch gekennzeichnet, daß die Polysiliziumschicht (5) durch Ionenimplantation mit Phosphor dotiert wird.
4. Verfahren zur Herstellung eines LDD-Transistors nach Anspruch 2, dadurch gekennzeichnet, daß die Polysiliziumschicht (5) durch Ionenimplantation mit Arsen (As) dotiert wird.
5. Verfahren zur Herstellung eines LDD-Transistors nach Anspruch 2, dadurch gekennzeichnet, daß die p-Wanne (6) durch Ionenimplantation mit Bor (B) ausgebildet wird.
6. Verfahren zur Herstellung eines LDD-Transistors nach Anspruch 2, dadurch gekennzeichnet, daß die p-Wanne (6) durch Dotierung mit BF₂⁺ ausgebildet wird.
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* Cited by examiner, † Cited by third party
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Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4442589A (en) * 1981-03-05 1984-04-17 International Business Machines Corporation Method for manufacturing field effect transistors
DE3273867D1 (en) * 1981-07-27 1986-11-20 Xerox Corp Field effect transistor
DE3279662D1 (en) * 1981-12-30 1989-06-01 Thomson Components Mostek Corp Triple diffused short channel device structure
JPS60263468A (ja) * 1984-06-12 1985-12-26 Toshiba Corp 半導体装置の製造方法
US4697198A (en) * 1984-08-22 1987-09-29 Hitachi, Ltd. MOSFET which reduces the short-channel effect
EP0227971A1 (de) * 1985-12-17 1987-07-08 Siemens Aktiengesellschaft MOS-Transistor mit kurzer Gatelänge für hochintegrierte Schaltungen und Verfahren zu seiner Herstellung
DE3737144A1 (de) * 1986-11-10 1988-05-11 Hewlett Packard Co Metalloxid-halbleiter-feldeffekttransistor (mosfet) und verfahren zu seiner herstellung

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