DE4118165A1 - Halbleitereinrichtung mit schutzisolierschicht und herstellungsverfahren fuer dieselbe - Google Patents
Halbleitereinrichtung mit schutzisolierschicht und herstellungsverfahren fuer dieselbeInfo
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Description
Die vorliegende Erfindung bezieht sich allgemein auf Halblei
tereinrichtungen und im besonderen auf eine Halbleiterein
richtung, deren Elemente mit einer Schutzisolierschicht be
deckt sind, um äußere Umgebungseinflüsse auf die Elemente wie
Feuchtigkeit, mechanische Belastungen und ähnliche auszu
schließen. Die Erfindung bezieht sich weiter auf ein Herstel
lungsverfahren für eine solche Halbleitereinrichtung.
Bei einer Halbleitereinrichtung werden nach der Bildung der
Elemente auf einem Halbleitersubstrat die Elemente mit einer
Schutzisolierschicht bedeckt und dann in einem Gießharzge
häuse oder einem keramischen Gehäuse untergebracht, um den
Einfluß äußerer Faktoren in der Umgebung, wie Feuchtigkeit,
mechanische Belastungen etc. auszuschließen.
Fig. 1 ist eine Querschnittsdarstellung einer herkömmlichen
in Gießharz versiegelten Halbleitereinrichtung. Fig. 2 ist
eine vergrößerte Ansicht des Teiles A in Fig. 1.
Nach Fig. 1 wird ein Chip 21 auf einer Halte-Anschlußfläche
23a angeordnet. Auf dem Chip 21 sind Elemente gebildet. Eine
Elektrode des Chips 21 und ein Leiter 23b sind durch einen
Bonddraht 24 elektrisch miteinander verbunden. Die Halte-An
schlußfläche 23a zusammen mit dem Leiter (Anschlußstift) 23b
wird als Sockel 23 bezeichnet. Auf dem Chip 21 ist eine
Schutzisolierschicht 5 gebildet. Der Chip 21 ist durch eine
Gießharz-Versiegelungssubstanz 25 versiegelt.
Nach Fig. 2 wird eine genauere Beschreibung des Aufbaus des
oben erwähnten Chips gegeben. Im folgenden wird ein DRAM
(dynamischer Speicher mit wahlfreiem Zugriff) als Beispiel
beschrieben. Ein DRAM-Element 2 (gestapelte Kondensatorzelle)
ist auf der Oberfläche eines Silizium-Halbleitersubstrates 1
gebildet. Auf dem DRAM-Element 2 ist eine erste Isolier
schicht 3 abgeschieden. Eine erste Verbindung 4 ist auf der
ersten Isolierschicht 3 gebildet. Eine Schutzisolierschicht 5
ist zur Bedeckung der ersten Verbindung 4 abgeschieden. Die
Schutzisolierschicht 5 ist mit einer Öffnung 5a zum Freilegen
einer Bond-Anschlußfläche 6 versehen. Der Bonddraht 24 ist
mit der Bond-Anschlußfläche 6 verbunden, um den externen An
schluß 23b und die erste Verbindung 4 miteinander zu verbin
den.
Nun wird eine Beschreibung des Herstellungsverfahrens der
DRAM-Einrichtung nach Fig. 2 in Verbindung mit den Fig. 3A
bis 3F gegeben.
Obgleich Mehrschicht-Verbindungsstrukturen aus Polysilizium-
Verbindungen, Metallsilizid-Verbindungen mit hohem Schmelz
punkt, Metallverbindungen mit hohem Schmelzpunkt, Aluminium
verbindungen etc. als Verbindungsstrukturen bekannt sind, ist
in Fig. 2 der Fall gezeigt, daß die erste Verbindung 4 eine
Aluminiumverbindung und eine Einschicht-Verbindungsstruktur
ist, und diese wird im folgenden zur Vereinfachung beschrie
ben.
Nach Fig. 3A wird das DRAM-Element (die gestapelte Kondensa
torzelle) 2 durch Anordnen einer Oxidschicht zur Elementiso
lation 301, einer Transfergateelektrode 302, einer Störstel
lendiffusionsschicht 303, einer Wortleitung 304, eines Spei
cherknotens 305, einer Kondensatorisolierschicht 306 und
einer Zellplatte 307 auf der Oberfläche des Silizium-Halblei
tersubstrates 1 gebildet.
Nun wird gemäß Fig. 3B eine erste Isolierschicht 3 auf die
Oberfläche des Silizium-Halbleitersubstrates 1, auf der das
DRAM-Element 2 gebildet ist, abgeschieden. Dann wird in einem
vorbestimmten Teil der ersten Isolierschicht 3 durch ein pho
tolithographisches Verfahren und ein Ätzverfahren ein Kon
taktloch 308 gebildet. Eine Aluminiumverbindung als erste
Verbindung wird als eine Bitleitung gebildet. Die erste Ver
bindung 4 enthält die Bond-Anschlußfläche 6.
Nach Fig. 3C wird eine Siliziumoxidschicht, d. h. die Schutz
isolierschicht 5, auf die Oberfläche des Silizium-Halbleiter
substrates 1 unter Nutzung eines Gasphasenabscheidungsverfah
rens (im folgenden als CVD-Verfahren bezeichnet) unter Ver
wendung beispielsweise eines Silan(SiH4)-Gases und eines
Stickoxid(N20)-Gases bei einer Schichtabscheidungstemperatur
im Bereich von 300 bis 450°C und unter Nutzung von Wärme oder
Plasma abgeschieden.
Nach Fig. 3D wird die Öffnung 5a in der Schutzisolierschicht
5 durch ein photolithographisches Verfahren oder ein Ätzver
fahren zur Freilegung der Bond-Anschlußfläche 6 zur Ausfüh
rung eines Drahtbondens gebildet.
Nun wird, wie die Fig. 1 und 3E zeigen, das Halbleitersub
strat 1 mit den darauf gebildeten Elementen durch In-Stücke-
Schneiden geteilt, um den Halbleiterchip 21 zu erzeugen. Der
Halbleiterchip 21 wird dann durch Löten oder mit einem leit
fähigen Harz mit der Halte-Anschlußfläche 23a des Sockels 23
verbunden. Dann werden die Bond-Anschlußfläche 6 und der
Anschlußstift 23b des Sockels durch den Bonddraht 24 verbun
den.
Wie Fig. 3F zeigt, wird die Einrichtung schließlich durch das
Gießharz-Versiegelungsmittel 25 vollständig eingeschlossen.
Neben dem oben bechriebenen Siliziumoxidfilm werden auch ein
Siliziumnitridfilm, der durch ein CVD-Verfahren unter Verwen
dung von Silan und Nitrid oder Ammoniak gebildet wird, ein
Siliziumoxynitridfilm, der durch ein CVD-Verfahren unter Nut
zung von Stickoxid gebildet wird, oder ein Schichtaufbau aus
diesen Filmen etc. als Schutzisolierschicht verwendet.
Die herkömmliche, gießharzversiegelte Halbleitereinrichtung
mit dem oben beschriebenen Aufbau weist die folgenden Pro
bleme auf.
Mit der Entwicklung zu höherer Leistungsfähigkeit der Halb
leitereinrichtungen hin wird die Fläche des Halbleiterchips
21 in Fig. 4 tendentiell größer. Wenn ein Halbleiterchip mit
einer solch großen Fläche, wie in Fig. 4 gezeigt, verpackt
wird, führt die durch das Gießharz 25 erzeugte Druckspannung
26 zu Problemen. Mit anderen Worten, die Druckspannung 26 des
Gießharzes 25 wirkt auf die Oberfläche des Halbleiterchips 21
ein, und dadurch wird die erste Verbindung 4
(Aluminiumverbindung) mechanisch deformiert (Gleiterscheinung
der Aluminiumverbindung), wie in Fig. 5, die eine vergrößerte
Ansicht des Teiles A in Fig. 4 ist, gezeigt. Dadurch wird ein
Bruch in der Schutzisolierschicht 5 erzeugt. Die Existenz
eines solchen Bruches in der Schutzisolierschicht 5 ermög
licht einen Eintritt von Feuchtigkeit 9 über das Gießharz 25
von außen, die schließlich die erste Verbindung 4 erreicht
und diese korrodiert. Ein solcher korrodierter Abschnitt 10
verringert die Zuverlässigkeit der Halbleitereinrichtung.
Eine Lösung dieses Problems ist es, die mechanische Stärke
des Stufenabschnittes der ersten Verbindung 4 derart anzuhe
ben, daß sie die Druckspannung 26 des Gießharzes 25 aushält.
Bei einer Siliziumoxidschicht des Silantyps, die mit einem
herkömmlichen Verfahren abgeschieden wird, d. h. einer
Plasma-CVD-Siliziumoxidschicht des SiH4+N2O-Typs, findet eine
Schichtabscheidungsreaktion (nach dem Verfahren des Bildens
einer Schicht, bei dem die Schichtbestandteile durch Reaktion
im Gas gebildet und dann auf das Substrat abgeschieden wer
den) hauptsächlich schichtweise statt, und damit ist die Stu
fenbedeckung am Stufenabschnitt 31 der ersten Verbindung 4
schlecht. Wie in Fig. 6B gezeigt, ist auch, wenn eine Schutz
isolierschicht 32 abgeschieden wird, die dick ist (1 µm), die
Stufenbedeckung nicht so gut, daß die Schichtdicke des Stu
fenabschnitts 33 der ersten Verbindung 4 groß genug gemacht
werden könnte. Dieses Verfahren kann damit nicht zur Lösung
des oben beschriebenen Problems verwendet werden.
Das gilt auch für andere Fälle, bei denen eine mit Silan ab
geschiedene Siliziumnitridschicht, eine Siliziumoxynitrid
schicht oder ähnliche verwendet werden.
Jüngst wurde über die Verwendung einer Plasma-CVD-Siliziumo
xidschicht unter Nutzung von Tetraethoxysilan (TEOS) und
Sauerstoff als Schicht mit überlegener Stufenbedeckung be
richtet, aber die sich ergebende Schicht ist eine Siliziumo
xidschicht, die nicht so feinkörnig wie eine Siliziumnitrid
schicht oder eine Siliziumoxynitridschicht ist, die herkömm
licherweise als Schutzisolierschicht verwendet werden. Die
Schicht ist damit in bezug auf die Sperrwirkung gegenüber von
außen kommender Feuchtigkeit unterlegen, und sie kann keine
Druckspannungen des Gießharzes verkraften. Die Siliziumoxid
schicht ist damit in bezug auf mechanische Belastbarkeit un
genügend.
Es ist Aufgabe der vorliegenden Erfindung, die Stufenbe
deckung einer Schutzisolierschicht einer Halbleitereinrich
tung mit Schutzisolierschicht zu verbessern und damit eine
verbesserte Halbleitereinrichtung mit Schutzisolierschicht in
bezug auf die Druckspannungsfestigkeit, die Feuchtigkeitsbe
ständigkeit und allgemein die Zuverlässigkeit
bereitzustellen. Es ist weiterhin Aufgabe der vorliegenden
Erfindung, ein Herstellungsverfahren für eine in bezug auf
die Druckspannungsfestigkeit, Feuchtigkeitsbeständigkeit und
allgemein Zuverlässigkeit verbesserte Halbleitereinrichtung
bereitzustellen.
Um diese Aufgabe zu erfüllen, weist eine erfindungsgemäße
Halbleitereinrichtung ein Halbleitersubstrat, auf dem Ele
mente gebildet sind, eine auf dem Halbleitersubstrat angeord
nete und mit den Elementen elektrisch verbundene struktu
rierte Verbindung und eine auf dem Halbleitersubstrat zur Be
deckung der Verbindungsstruktur angeordnete Siliziumoxy
nitridschicht auf. Die Siliziumoxynitridschicht wird mittels
eines CVD-Verfahrens mit Plasma unter Verwendung eines Misch
gases aus einem organischen Silangas und einem Nitriergas ab
geschieden.
Nach einer bevorzugten Ausführungsform der Erfindung wird die
oben erwähnte Siliziumoxynitridschicht bei einer Schichtbil
dungstemperatur im Bereich von 300 bis 450°C unter einem
Schichtbildungsdruck im Bereich von 10 bis 100 Torr gebildet.
Bei einer erfindungsgemäßen Halbleitereinrichtung wird eine
Schutzisolierschicht aus einer Siliziumoxynitridschicht durch
ein CVD-Verfahren unter Verwendung eines Plasmas und eines
ein organisches Silangas und ein Nitriergas enthaltenden
Gases gebildet. Die Siliziumoxynitridschicht hat eine überle
gene Stufenbedeckung, da ihre Schichtbildungsreaktion (spezi
fisch für einen Schichtbildungsprozeß, der organisches Silan
verwendet) hauptsächlich an der Oberfläche des Substrates
stattfindet. Beim Abscheiden der Siliziumoxynitridschicht auf
das Verbindungsmuster ist die Schichtdicke der Schutzisolier
schicht im Stufenbereich nicht dünn. Infolgedessen kann die
mechanische Belastbarkeit der Schutzisolierschicht auf ein
Niveau erhöht werden, wo sie ausreichend ist, um die Druck
spannung des Gießharzes auszuhalten. Die mechanische Defor
mation des Verbindungsmusters oder die Bildung von Brüchen in
der Schutzisolierschicht infolge der Deformation kann damit
verhindert werden.
Außerdem ist die eine Siliziumoxynitridschicht einschließende
Isolierschicht mit N-Atomen mit kleinem Radius feiner als
eine Siliziumoxidschicht, wodurch gute Sperrwirkung gegenüber
von außen kommender Feuchtigkeit erreicht wird. Auf diese
Weise wird eine Halbleitereinrichtung mit überlegener Zuver
lässigkeit wie Feuchtigkeitsbeständigkeit etc. bereitge
stellt.
Eine Halbleitereinrichtung nach einem weiteren Aspekt der
vorliegenden Erfindung weist ein Halbleitersubstrat, auf dem
Elemente gebildet sind, ein auf dem Halbleitersubstrat ange
ordnetes und elektrisch mit den Elementen verbundenes Verbin
dungsmuster und eine auf dem Halbleitersubstrat angeordnete
Siliziumoxynitridschicht zur Bedeckung des Verbindungsmusters
auf, die 0,01 bis 0,5 Gew.-% von Hydroxylgruppen enthält.
Das Herstellungsverfahren für eine Halbleitereinrichtung nach
einem weiteren Aspekt der Erfindung weist die Schritte des
Bildens von Elementen auf dem Halbleitersubstrat, des Bildens
eines elektrisch mit den Elementen verbundenen Verbindungsmu
sters auf dem Halbleitersubstrat und des Abscheidens einer
Siliziumoxynitridschicht auf dem Verbindungsmuster auf. Die
Siliziumoxynitridschicht wird durch ein CVD-Verfahren unter
Verwendung eines Plasmas und eines Mischgases, das ein orga
nisches Silangas und ein Nitriergas enthält, bei einer
Schichtbildungstemperatur im Bereich von 300 bis 450°C unter
einem Schichtbildungsdruck im Bereich von 10 bis 100 Torr ab
geschieden.
Bei dem erfindungsgemäßen Herstellungsverfahren für eine
Halbleitereinrichtung wird überlegene Stufenbedeckung er
reicht, da eine Schichtbildungsreaktion (spezifisch für eine
Schichtbildungsreaktion unter Verwendung eines organischen
Silans) hauptsächlich an der Oberfläche des Substrates statt
findet. Damit wird bei Abscheidung der Schicht auf dem
Verbindungsmuster die Schutzisolierschicht im Stufenbereich
nicht so gebildet, daß sie dünn ist. Infolgedessen kann die
mechanische Stärke der Schutzisolierschicht auf ein Niveau
erhöht werden, das ausreicht, die Druckspannung des Gieß
harzes zu verkraften. Die nach diesem Verfahren gebildete
Schutzisolierschicht, die eine Siliziumoxynitridschicht ist,
ist feiner als eine Siliziumoxidschicht und weist damit eine
überlegene Sperrcharakteristik gegenüber von außen kommender
Feuchtigkeit auf. Auf diese Weise kann eine Halbleiterein
richtung mit überlegener Zuverlässigkeit wie Feuchtigkeitsbe
ständigkeit bereitgestellt werden.
Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben
sich aus der Erläuterung von Ausführungsbeispielen anhand der
Figuren. Von den Figuren zeigen:
Fig. 1 eine Querschnittsdarstellung, die eine
Halbleitereinrichtung mit einer herkömmli
chen Gießharzverkapselung zeigt;
Fig. 2 eine vergrößerte Darstellung des Teiles A
in Fig. 1;
Fig. 3A bis 3F Querschnitts-Teildarstellungen der in
Fig. 2 gezeigten Halbleitereinrichtung in
aufeinanderfolgenden Stufen des Herstel
lungsverfahrens;
Fig. 4 eine Prinzipdarstellung, die das Problem
einer Halbleitereinrichtung mit herkömmli
cher Gießharzverkapselung zeigt;
Fig. 5 eine vergrößerte Darstellung des Teiles A
in Fig. 4;
Fig. 6A eine Darstellung der Stufenbedeckung durch
eine "SiH4+N2O-Plasma-CVD-Siliziumoxid
schicht";
Fig. 6B eine Darstellung des Falles, daß deren
Schichtdicke größer gemacht wird;
Fig. 7 eine Querschnittsdarstellung einer Halblei
tereinrichtung nach einer ersten Ausfüh
rungsform;
Fig. 8A bis 8F Querschnitts-Teildarstellungen der in Fig.
7 gezeigten Halbleitereinrichtung in auf
einanderfolgenden Stufen des Herstellungs
verfahrens;
Fig. 9 eine schematische Darstellung einer CVD-An
lage, die zur Abscheidung einer Schutziso
lierschicht verwendet wird;
Fig. 10 eine schematische Darstellung, die zeigt,
wie eine Siliziumoxynitridschicht mittels
eines Plasma-CVD-Verfahrens unter Verwen
dung von TEOS/NH3/N2 gebildet wird;
Fig. 11 eine chemische Strukturformel, die eine Si
liziumoxynitridschicht, die erfindungsgemäß
hergestellt wurde, darstellt;
Fig. 12 eine Querschnittsdarstellung einer Halblei
tereinrichtung nach einer anderen Ausfüh
rungsform;
Fig. 13 eine Querschnittsdarstellung einer Halblei
tereinrichtung nach einer weiteren Ausfüh
rungsform;
Fig. 14 eine Querschnittsdarstellung einer Halblei
tereinrichtung nach einer weiteren Ausfüh
rungsform;
Fig. 15 eine Querschnittsdarstellung einer Halblei
tereinrichtung nach einer weiteren Ausfüh
rungsform;
Fig. 16 eine Querschnittsdarstellung einer Halblei
tereinrichtung nach einer weiteren Ausfüh
rungsform; und
Fig. 17 eine Querschnittsdarstellung einer Halblei
tereinrichtung nach einer weiteren Ausfüh
rungsform.
Nach Fig. 7 ist ein DRAM-Element 2 (gestapelte Kondensator
zelle) auf der Oberfläche eines Silizium-Halbleitersubstrates
gebildet. Eine erste Isolierschicht 3 ist so gebildet, daß
sie das DRAM-Element 2 bedeckt. Auf der ersten Isolierschicht
3 ist ein erstes Verbindungsmuster 4 gebildet. Das erste Ver
bindungsmuster 4 enthält eine Bond-Anschlußfläche. Eine
Schutzisolierschicht 100 ist auf der Außenisolierschicht 3 so
gebildet, daß sie die erste Verbindung 4 bedeckt. Die Schutz
isolierschicht 100 ist eine Siliziumoxynitridschicht, die
nach einem CVD-Verfahren unter Verwendung eines Plasmas und
eines organisches Silan und ein Nitriergas enthaltenden Gases
abgeschieden ist. Anhand des Infrarotspektrums ist nachgewie
sen, daß die Siliziumoxynitridschicht 100, die nach diesem
Verfahren gebildet ist, durch die in Fig. 11 angegebene
Strukturformel repräsentiert wird und 0,01 bis 0,5 Gew.-% von
Hydroxylgruppen enthält. Die Siliziumoxynitridschicht 100 hat
infolge der Schichtabscheidungsreaktion (die im folgenden im
einzelnen beschrieben werden wird) eine überlegene Stufenbe
deckung, die ein Charakteristikum des Schichtbildungsprozes
ses unter Verwendung organischen Silans ist, der hauptsäch
lich auf der Oberfläche des Substrates stattfindet. Entspre
chend Fig. 7 ist beim Abscheiden der Schutzisolierschicht auf
der ersten Verbindung 4 damit die Schichtdicke im Stufenbe
reich nicht dünn. Die Schutzisolierschicht 100 ist mit einer
Öffnung 100a zum Freilegen der Bond-Anschlußfläche 6 verse
hen. Mit der Bond-Anschlußfläche 6 ist ein Bonddraht 24 zum
Verbinden mit dem Anschlußstift eines Sockels verbunden. Die
Halbleitereinrichtung wird mittels eines Gießharzmittels 25
ganz eingegossen.
Wie oben beschrieben, wird nach Fig. 7 beim Abscheiden der
Schutzisolierschicht 100 auf der ersten Verbindung 4 die
Schichtdicke im Stufenabschnitt nicht dünn, da die Schutziso
lierschicht 100 überlegene Stufenbedeckung aufweist. Im Er
gebnis dessen kann die mechanische Stärke der Schutzisolier
schicht 100 auf ein Niveau erhöht werden, das ausreicht, um
die Druckspannung durch das Gießharzversiegelungsmittel 25
auszuhalten. Infolgedessen können mechanische Deformationen
der ersten Verbindung 4 und infolge der Deformation in der
Schutzschicht 100 gebildete Brüche verhindert werden.
Die Schutzisolierschicht 100, die eine Siliziumoxynitrid
schicht aufweist, enthält Stickstoffatome, die einen kleinen
Radius haben, und ist damit feiner als eine Siliziumoxid
schicht. Im Ergebnis dessen hat die Schutzisolierschicht 100
eine überlegene Sperrcharakteristik gegenüber von außen
kommender Feuchtigkeit. Damit kann eine Halbleitereinrichtung
mit überlegener Zuverlässigkeit wie Feuchtigkeitsbeständig
keit bereitgestellt werden.
Im folgenden wird das Herstellungsverfahren der Halbleiter
einrichtung nach Fig. 7 in Verbindung mit den Fig. 8A bis 8F
beschrieben.
Nach Fig. 8A wird auf der Oberfläche eines Silizium-Halblei
tersubstrates 1 ein DRAM-Element 2 (gestapelte Kondensator
zelle) aus einer Oxidschicht 301 zur Elementisolation, einer
Transfergateelektrode 302, einer Störstellendiffusionsschicht
303, einer Wortleitung 304, einem Speicherknoten 305, einer
Kondensatorisolierschicht 306 und einer Zellplatte 307 gebil
det.
Nach Fig. 8B wird auf der gesamten Oberfläche des Silizium-
Halbleitersubstrates 1 einschließlich des DRAM-Elementes 2
darauf eine erste Isolierschicht 3 abgeschieden. Ein Kontakt
loch 308 wird in einer vorbestimmten Position in der ersten
Isolierschicht 3 durch Photolithographie und Ätzverfahren er
zeugt. Dann wird eine erste Verbindung 4, eine Aluminiumver
bindung, als Bitleitung gebildet. Die erste Verbindung 4 ent
hält eine Bond-Anschlußfläche 6.
Nach Fig. 8C wird unter Verwendung von Tetraethoxysilan
(TEOS), das ein organisches Silan ist, und Ammoniak- und
Stickstoffgas (Stickstoffgas als Trägergas), die beide
Nitriergase sind, eine Siliziumoxynitridschicht 100 durch ein
CVD-Verfahren unter Verwendung von Plasma so abgeschieden,
daß sie die erste Verbindung 4 bedeckt. Im folgenden wird die
Siliziumoxynitridschicht 100 als "TEOS+NH3+N2-Plasma-CVD-
Siliziumoxynitridschicht" bezeichnet.
Die "TEOS+NH3+N2-Plasma-CVD-Siliziumoxynitridschicht" ist
durch ihre Überlegenheit bei der Stufenbedeckung im Vergleich
mit einem Silan (SiH4) benutzenden Verfahren gekennzeichnet,
da ein großer Teil der Schichtabscheidungsreaktion, was ein
Charakteristikum des Schichtbildungsprozesses unter Verwen
dung von organischen Silanen ist, auf der Oberfläche des Sub
strates stattfindet.
Im folgenden wird beschrieben, warum die "TEOS+NH3+N2-
Plasma-CVD-Siliziumoxynitridschicht" bei der Stufenbedeckung
überlegen ist.
Fig. 10 ist eine Darstellung, die schematisch zeigt, wie eine
Siliziumoxynitridschicht nach dem Plasma-CVD-Verfahren unter
Verwendung von TEOS/NH3/N2 gebildet wird. Bei der Reaktion
von TEOS und NH3 zerfällt NH3 zuerst unter Erzeugung eines
Stickstoffradikals. Im Gas findet eine Polymerisationsreak
tion des Stickstoffradikals und des TEOS statt. Das durch die
Polymerisationsreaktion erzeugte Zwischenprodukt ist ein
TEOS-Polymer mit geringem Molekulargewicht, das durch n ge
koppelte TEOS-Stücke gebildet wird. Das im Dampf (Gas) gebil
dete TEOS-Polymer und Stickstoffradikal werden auf die
Oberfläche der ersten Isolierschicht 3 transportiert, die
eine unebene Struktur aufweist, und auf der Oberfläche findet
eine weitere Polymerisationsreaktion statt, wodurch eine
Schicht erzeugt wird. Das Charakteristiken ähnlich einer
Flüssigkeit aufweisende TEOS-Polymer fließt im Stufenbereich
zusammen. Das ist die Ursache dafür, warum die Schicht eine
überlegene Stufenbedeckung aufweist.
Die erzeugte Siliziumoxynitridschicht 100 enthält Stickstoff
mit einem kleinen Atomradius und ist daher feiner als eine
"TEOS+O2-Plasma-CVD-Siliziumoxidschicht". Im Ergebnis des
sen hat die Siliziumoxynitridschich 100 überlegene Sperrwir
kung gegenüber Feuchtigkeit etc. und bildet damit eine ausge
zeichnete Schutzisolierschicht zur Abscheidung auf Verbin
dungsschichten.
Nach Fig. 8D wird die Schutzisolierschicht 100 mit einer
Schutzschicht 100a zum Freilegen der Bond-Anschlußfläche 6
durch Photolithograpie und Ätzverfahren versehen.
Nach den Fig. 8E und 1 wird das Silizium-Halbleitersubstrat
1, auf dem Elemente gebildet sind, durch In-Stücke-Schneiden
geteilt, um den Halbleiterchip 21 zu ergeben, und dann unlös
bar mit der Halte-Anschlußfläche 23a des Sockels 23 mit Löt
mittel oder leitendem Kleber verbunden.
Dann werden die Bond-Anschlußfläche 6 und der Anschluß 23b
des Sockels 23 durch einen Bonddraht 24 verbunden.
Schließlich wird die ganze Einrichtung durch das Gießharz 25
versiegelt.
Im folgenden wird eine genauere Beschreibung gegeben, wie die
Schutzisolierschicht gebildet wird.
Fig. 9 ist eine Darstellung, die das Konzept einer CVD-Anlage
zum Abscheiden einer Siliziumoxynitridschicht, d. h. einer
Schutzisolierschicht, zeigt. Die CVD-Einrichtung weist eine
Reaktionskammer 401 auf. Die Reaktionskammer 401 enthält
einen Gasverteilungskopf. In der Reaktionskammer 401 ist ein
Substrathalter 404 zur Aufnahme eines Halbleitersubstrates
403 angeordnet. Im Substrathalter 404 ist ein Heizer 405 zum
Heizen des Halbleitersubstrates 403 auf eine gewünschte Tem
peratur vorgesehen. Eine TEOS-Gaszuführungsleitung 406 mit
einem Ventil 406a ist mit dem Gasverteilungskopf 402 verbun
den. Mit dem Gasverteilungskopf 402 ist auch eine Stickstoff
gaszuleitung 407 mit einem Ventil 407a verbunden. Eine NH3-
Gaszuführungsleitung 408 mit einem Ventil 408a ist mit dem
Gasverteilungskopf 402 verbunden. Die Reaktionskammer 401 ist
mit einem Vakuumevakuierungssystem 409 verbunden. Mit dem
Gasverteilungskopf 402 und dem Substrathalter 404 ist eine
Hochfrequenz(HF)-Stromversorgung 410 verbunden. Die HF-Strom
versorgung 410 wird durch einen Hochfrequenz-EIN/AUS-Schalter
411 ein- oder ausgeschaltet.
Jetzt wird der Prozeß des Abscheidens einer Siliziumoxyni
tridschicht unter Nutzung der oben beschriebenen CVD-Anlage
beschrieben.
Das Halbleitersubstrat 403 wird auf den Substrathalter 404
gebracht und auf eine gewünschte Temperatur im Bereich von
beispielsweise 300 bis 450°C durch den Heizer 405 aufgeheizt.
Mittels des Vakuumevakuierungssystems 409 wird die Reaktions
kammer 401 auf ein gewünschtes Vakuum evakuiert, z. B. auf
10-4 Torr.
Im Falle der Abscheidung einer TEOS+NH3+N2-Plasma-CVD-Si
liziumoxynitridschicht werden jeweils das Ventil 406a der
TEOS-Gaszuführungsleitung 406, das Ventil 407a der Stick
stoffgaszuführungsleitung 407 und das Ventil 408a der NH3
Gaszuführungsleitung 408 geöffnet, um eine vorgegebene
Gasmenge einzuleiten, um einen Druck im Bereich von 10 bis
100 Torr aufrechtzuerhalten. Dann wird der HF-Schalter 411
eingeschaltet und von der HF-Stromquelle 410 Radiofrequenz
leistung geliefert. Ein Durchflußverhältnis von TEOS zu NH3
ist vorzugsweise 1 : 10 bis 1 : 30. Die HF-Leistung ist vorzugs
weise im Bereich von 0,5 bis 5 W/cm2. In der Reaktionskammer
401 wird damit eine aus der Reaktion im Plasma 412 sich erge
bende Schicht abgeschieden.
Obwohl in der beschriebenen Ausführungsform alle Isolier
schichten durch eine "TEOS+NH3+N2-Plasma-CVD-Siliziumoxy
nitridschicht" erzeugt werden, können auch Stapelstrukturen
in Verbindung mit anderen Isolierschichten verwendet werden.
Fig. 12 ist eine Querschnittsdarstellung, die eine Halblei
tereinrichtung nach einer anderen Ausführungsform zeigt. Auf
die erste Verbindung 4 ist eine "TEOS+NH3+N2-Plasma-CVD-
Siliziumoxynitridschicht" 100 abgeschieden. Auf die "TEOS+
NH3+N2-Plasma-CVD-Siliziumoxynitridschicht" 100 ist eine
"SiH4+NH3+N2-Plasma-CVD-Siliziumnitridschicht" 201 abge
schieden. Die "TEOS+NH3+N2-Plasma-CVD-Siliziumoxynitrid
schicht" 100 hat vorzugsweise eine Dicke im Bereich von 3000
bis 10 000 Å, die Schichtdicke der "SiH4+NH3+N2-Plasma-
CVD-Siliziumnitridschicht" 201 ist 3000 bis 10 000 Å. Die
"SiH4+NH3+N2-Plasma-CVD-Siliziumnitridschicht" 201 ist
fein und hat eine gute Feuchtigkeitssperrcharakteristik. Die
Feuchtigkeitsbeständigkeit der Halbleitereinrichtung kann
weiter durch eine Bedeckung der "TEOS+NH3+N2-Plasma-CVD-
Siliziumoxynitridschicht" mit der "SiH4+NH3+N2-Plasma-
CVD-Siliziumnitridschicht" verbessert werden.
Die oben beschriebene "SiH4+NH3+N2-Plasma-CVD-Siliziumni
tridschicht" 201 hat eine große Schichtspannung von 2×109 dyn/cm2
(Druckspannung), aber wenn sie auf eine für diesen
Nachteil empfindliche Halbleitereinrichtung aufgebracht wird,
kann die folgende Verbesserung vorgenommen werden.
Fig. 13 ist eine Querschnittsdarstellung, die eine Halblei
tereinrichtung nach einer weiteren Ausführungsform der Erfin
dung zeigt. Nach Fig. 13 ist eine "TEOS+NH3+N2-Plasma-
CVD-Siliziumoxynitridschicht" 100 über die erste Verbindung 4
abgeschieden. Dann ist auf die "TEOS+NH3+N2-Plasma-CVD-
Siliziumoxynitridschicht" 100 eine "SiH4+NH3+N2O-Plasma-
CVD-Siliziumnitridschicht" 202 abgeschieden. Alternativ wird
nach Abscheiden der ersten Verbindung 4 und der "TEOS+NH3+
N2-Plasma-CVD-Siliziumoxynitridschicht" 100 eine "SiH4+N2O-
Plasma-CVD-Siliziumoxidschicht" 203 darauf abgeschieden. Mit
einer solchen Konfiguration kann eine Halbleitereinrichtung
mit weiter verbesserter Feuchtigkeitsbeständigkeit bereitge
stellt werden.
Die Dielektrizitätskonstante der "TEOS+NH3+N2-Plasma-CVD-
Siliziumoxynitridschicht" ist etwa 4 bis 5, und wenn dies bei
einer Halbleitereinrichtung, die Hochgeschwindigkeitsbetrieb
erfordert, ein Nachteil sein kann, kann die folgende Verbes
serung vorgenommen werden.
Nach Fig. 15 ist auf einer unteren Schicht aus "TEOS+NH3+
N2-Plasma-CVD-Siliziumoxynitridschicht" 100 eine Silizium
oxidschicht 204 gebildet, die eine kleinere Dielektrizitäts
konstante von 3 bis 4 als die Siliziumoxynitridschicht hat.
Im obigen Fall ist die Siliziumoxidschicht 204 auf der "TEOS
+NH3+N2-Plasma-CVD-Siliziumoxidschicht" gebildet, da aus
gezeichnete Stufenbedeckung erforderlich ist. Bei einer sol
chen Konfiguration wird eine Isolierschicht zwischen Verbin
dung, die hauptsächlich die Kapazität zwischen Verbindungen
bestimmt, die wesentlich für Hochgeschwindigkeitsbetrieb ist,
aus einer "TEOS+O2-Plasma-CVD-Siliziumoxidschicht" mit
kleiner Dielektrizitätskonstante gebildet, und damit kann
eine Halbleitereinrichtung mit der Möglichkeit eines Hochge
schwindigkeitsbetriebes hergestellt werden. Auch kann mit der
"TEOS+NH3+N2-Plasma-CVD-Siliziumoxynitridschicht" 100,
die die "TEOS+O2-Plasma-CVD-Siliziumoxidschicht" 204 be
deckt, wie oben beschrieben, eine Halbleitereinrichtung mit
überlegener Zuverlässigkeit wie Feuchtigkeitsbeständigkeit
hergestellt werden.
Fig. 16 ist eine Querschnittsdarstellung, die eine Halblei
tereinrichtung nach einer weiteren Ausführungsform zeigt.
Nach Fig. 16 ist auf einer Schutzisolierschicht, die durch
eine Stapelung einer "TEOS+NH3+N2-Plasma-CVD-Siliziumoxy
nitridschicht" 100 und einer "SiH4+NH3+N2-Plasma-CVD-
Siliziumnitridschicht" 201 gebildet ist, eine aus Polyimid
harz, Silizium mit verlaufendem Polymerharz etc. gebildete
Pufferdeckschicht 210 gebildet. Die Existenz der Pufferdeck
schicht 210 ermöglicht eine Erhöhung der mechanischen Stärke
des Halbleitersubstrates.
Obgleich in den beschriebenen Ausführungsformen Fälle be
schrieben wurden, bei denen TEOS als Beispiel eines organi
schen Silans verwendet wurde, können andere organische Silane
beispielsweise Tetramethoxysilan, Tetraisopropoxysilan, Di
tert.-butoxyacetoxysilan etc. verwendet werden, um ähnliche
Wirkungen zu erzielen.
Auch wurde bei der beschriebenen Ausführungsform der Fall be
schrieben, daß der Verbindungsaufbau aus einer einzelnen
Schicht besteht und die erste Verbindung aus einer Aluminium
verbindung besteht, die gleichen Effekte können jedoch er
reicht werden, wenn die erste Verbindung aus einer anderen
Metallverbindung wie einem Metall mit einem hohen Schmelz
punkt (W, Mo, Ti etc.), aus Metallsiliziden mit hohem
Schmelzpunkt (WSi2, MoSi2, TiSi2 etc.) besteht, oder Polysi
liziumverbindungen verwendet werden. Diese Verbindungsstruk
turen können auch Mehrschichtstrukturen sein.
Bei den oben beschriebenen Ausführungsformen wird die Silizi
umoxynitridschicht nach dem Plasma-CVD-Verfahren unter Ver
wendung organischen Silans (TEOS) und eines Nitriergases
(Stickstoff, Ammoniak) abgeschieden, es kann aber ein oxidie
rendes Gas wie Sauerstoff oder Ozon zu diesen Gasen hinzuge
fügt werden, um eine Siliziumoxynitridschicht zu bilden, um
den Oxidationsgrad in der Schicht zu erhöhen, wenn es ge
wünscht wird, die Dielektrizitätskonstante der Siliziumoxyni
tridschicht weiter zu verringern, und damit werden die glei
chen Effekte erreicht.
In den beschriebenen Ausführungsformen wurde der Fall be
schrieben, daß die Erfindung auf eine Halbleitereinrichtung
mit DRAM-Elementen auf der Oberfläche des
Halbleitersubstrates angewendet wird, die gleichen Effekte
können jedoch auch bei Anwendung auf andere Halbleiterein
richtungen erreicht werden.
Fig. 17 ist eine Querschnittsdarstellung, die eine Halblei
tereinrichtung zeigt, bei der SRAM-Elemente auf der Oberflä
che des Halbleitersubstrates gebildet sind. Nach Fig. 17 ist
ein SRAM-Element 310 auf der Oberfläche eines Silizium-Halb
leitersubstrates 1 gebildet. Das SRAM-Element 310 enthält
einen p-Wannenbereich 311 und einen n-Wannenbereich 312, die
in einem aktiven Gebiet gebildet sind, das durch eine Ele
mentisolationsoxidschicht 313 isoliert ist. In der Hauptflä
che des p-Wannenbereiches 312 ist eine n-Störstellendiffusi
onsschicht 315 gebildet. In der Hauptfläche des n-Wannenge
bietes 312 ist eine p-Störstellendiffusionsschicht 316 gebil
det. Jeweils im oberen Abschnitt (oberhalb) des p-Wannenge
bietes 311 und des n-Wannengebietes 312 ist eine Gateelek
trode 314 gebildet. Das SRAM-Element 310 enthält eine Polysi
liziumverbindung 317, die jeweils im oberen Abschnitt
(oberhalb) des p-Wannengebietes 311 und des n-Wannengebietes
312 angeordnet ist. Eine erste Isolierschicht 3 ist so gebil
det, daß sie das SRAM-Element 310 bedeckt. Auf der ersten
Isolierschicht 3 ist eine erste Verbindung 4 gebildet. Die
erste Verbindung 4 enthält eine Bond-Anschlußfläche 6. Eine
"TEOS+NH3+N2-Plasma-CVD-Siliziumoxynitridschicht" 100,
die eine Schutzisolierschicht ist, ist so gebildet, daß sie
die erste Verbindung 4 bedeckt. Eine Öffnung 100a zum Freile
gen der Bond-Anschlußfläche 6 ist in der "TEOS+NH3+N2-
Plasma-CVD-Siliziumoxynitridschicht" 100 gebildet. Ein Bond
draht 24 ist mit der Bond-Anschlußfläche 6 verbunden. Die
Halbleitereinrichtung ist gänzlich durch ein Gießharzversie
gelungsmittel 25 eingeschlossen. Eine Halbleitereinrichtung
mit einem solchen Aufbau erreicht die gleichen Effekte wie
die oben beschriebenen Ausführungsformen. Auf der Oberfläche
des Halbleitersubstrates können auch andere Elemente als
DRAM-Elemente und SRAM-Elemente gebildet werden, z. B. EPROM-
Elemente, E2PROM-Elemente, Mikrocomputer-Schaltungselemente,
logische CMOS-Schaltungselemente, Bipolar-Transistorelemente
oder ähnliches. Wie oben gesagt, kann bei einer erfindungsge
mäßen Halbleitereinrichtung die mechanische Stärke einer
Schutzisolierschicht auf ein Niveau angehoben werden, das
ausreicht, um der Druckspannung des Gießharzes zu widerste
hen. Damit können mechanische Deformationen der Verbindungen
oder Brüche in der Schutzisolierschicht infolge der Deforma
tion verhindert werden. Eine Siliziumoxynitridschicht ist im
Vergleich zu einer Siliziumoxidschicht fein und hat damit
eine überlegene Sperrcharakteristik gegenüber von außen kom
mender Feuchtigkeit. Damit kann eine bezüglich der Zuverläs
sigkeit wie der Feuchtigkeitsbeständigkeit überlegene Halb
leitereinrichtung hergestellt werden.
Beim Herstellungsverfahren der Halbleitereinrichtung nach ei
nem weiteren Aspekt der Erfindung wird eine Schutzisolier
schicht durch ein CVD-Verfahren mittels Plasma unter Verwen
dung eines Mischgases mit organischem Silan und einem
Nitriergas abgeschieden. Bei diesem Verfahren findet eine
Filmabscheidungsreaktion, die ein Charakteristikum des
Schichtbildungsprozesses unter Nutzung organischer Silane
ist, hauptsächlich auf der Oberfläche des Substrates statt,
wodurch überlegene Stufenbedeckung erreicht wird. Daher kann,
wenn die Schicht über eine Aluminiumverbindung abgeschieden
wird, die Dicke der Schutzisolierschicht im unebenen Ab
schnitt hinreichend erhöht werden, so daß sie der Druckspan
nung des Gießharzes widersteht. Im Ergebnis dessen können
mechanische Deformationen der Aluminiumverbindung und infolge
der Deformation in der Schutzisolierschicht erzeugte Brüche
verhindert werden. Die Schicht, die eine Siliziumoxynitrid
schicht mit N-Atomen mit kleinem Radius enthält, ist im Ver
gleich zu einer Siliziumoxidschicht feiner und hat damit
überlegene Sperrcharakteristik gegenüber von außen kommender
Feuchtigkeit. Damit kann eine Halbleitereinrichtung mit über
legener Zuverlässigkeit wie Feuchtigkeitsbeständigkeit etc.
hergestellt werden.
Claims (17)
1. Halbleitereinrichtung mit Schutzisolierschicht mit
einem Halbleitersubstrat (1), auf dem Elemente (2) gebildet
sind,
einem Verbindungsmuster (4) auf dem Halbleitersubstrat (1), das elektrisch mit den Elementen (2) verbunden ist; und
einer Siliziumoxynitridschicht (100), die auf dem Halbleiter substrat (1) so angeordnet ist, daß sie das Verbindungsmuster (4) bedeckt,
wobei die Siliziumoxynitridschicht (100) unter Verwendung eines organisches Silan und ein Nitriergas enthaltenden Mischgases nach einem chemischen Gasphasenabscheidungsverfah ren unter Verwendung eines Plasmas abgeschieden ist.
einem Verbindungsmuster (4) auf dem Halbleitersubstrat (1), das elektrisch mit den Elementen (2) verbunden ist; und
einer Siliziumoxynitridschicht (100), die auf dem Halbleiter substrat (1) so angeordnet ist, daß sie das Verbindungsmuster (4) bedeckt,
wobei die Siliziumoxynitridschicht (100) unter Verwendung eines organisches Silan und ein Nitriergas enthaltenden Mischgases nach einem chemischen Gasphasenabscheidungsverfah ren unter Verwendung eines Plasmas abgeschieden ist.
2. Halbleitereinrichtung nach Anspruch 1, dadurch gekenn
zeichnet, daß die Siliziumoxynitridschicht (100) bei einer
Schichtbildungstemperatur im Bereich von 300 bis 450°C unter
einem Schichtbildungsdruck im Bereich von 10 bis 100 Torr ab
geschieden ist.
3. Halbleitereinrichtung mit einer Schutzisolierschicht mit
einem Halbleitersubstrat (1), auf dem Elemente (2) gebildet sind,
einem Verbindungsmuster (4) auf dem Halbleitersubstrat (1), das elektrisch mit den Elementen (2) verbunden ist, und
einer Siliziumoxynitridschicht (100), die auf dem Halbleiter substrat (1) so aufgebracht ist, daß sie das Verbindungsmu ster (4) bedeckt, und die 0,01 bis 0,5 Gew.-% Hydroxylgruppen enthält.
einem Halbleitersubstrat (1), auf dem Elemente (2) gebildet sind,
einem Verbindungsmuster (4) auf dem Halbleitersubstrat (1), das elektrisch mit den Elementen (2) verbunden ist, und
einer Siliziumoxynitridschicht (100), die auf dem Halbleiter substrat (1) so aufgebracht ist, daß sie das Verbindungsmu ster (4) bedeckt, und die 0,01 bis 0,5 Gew.-% Hydroxylgruppen enthält.
4. Halbleitereinrichtung nach einem der Ansprüche 1 bis 3,
dadurch gekennzeichnet, daß auf der Siliziumoxynitridschicht
(100) eine Siliziumnitridschicht (201) nach einem chemischen
Gasphasenabscheidungsverfahren unter Nutzung eines Silan und
ein Nitriergas enthaltenden Mischgases abgeschieden ist.
5. Halbleitereinrichtung nach Anspruch 4, dadurch gekenn
zeichnet, daß die Schichtdicke der Siliziumoxynitridschicht
(100) 3000 bis 10 000 Å und die Schichtdicke der Siliziumni
tridschicht (201) 3000 bis 10 000 Å beträgt.
6. Halbleitereinrichtung nach einem der Ansprüche 1 bis 3,
gekennzeichnet durch eine zweite Siliziumoxynitridschicht,
die keine Hydroxylgruppe aufweist.
7. Halbleitereinrichtung nach Anspruch 6, dadurch gekenn
zeichnet, daß die zweite Siliziumoxynitridschicht (202) nach
einem chemischen Gasphasenabscheidungsverfahren unter Nutzung
eines Silan, ein Nitriergas und ein Oxidiergas enthaltenden
Gases abgeschieden ist.
8. Halbleitereinrichtung nach einem der Ansprüche 1 bis 3,
gekennzeichnet durch eine auf der Siliziumoxynitridschicht
(100) angeordnete Siliziumoxidschicht (203).
9. Halbleitereinrichtung nach Anspruch 8, dadurch gekenn
zeichnet, daß die Siliziumoxidschicht (203) durch ein chemi
sches Gasphasenabscheidungsverfahren mittels Plasma oder
Wärme unter Nutzung eines Silan und ein Oxidiergas enthalten
den Mischgases abgeschieden ist.
10. Halbleitereinrichtung nach Anspruch 9, dadurch gekenn
zeichnet, daß die Siliziumoxidschicht (203) unter Verwendung
eines organischen Silans gebildet ist.
11. Halbleitereinrichtung mit Schutzisolierschicht mit
einem Halbleitersubstrat (1), auf dem Elemente (2) gebildet sind,
einem Verbindungsmuster (4), das auf dem Halbleitersubstrat (1) gebildet und elektrisch mit den Elementen (2) verbunden ist,
einer Siliziumoxidschicht (204), die auf dem Halbleitersub strat (1) so gebildet ist, daß sie das Verbindungsmuster (4) bedeckt; und
einer Siliziumoxynitridschicht (100), die auf der Silizium oxidschicht (204) angeordnet ist und 0,01 bis 0,5 Gew.-% Hydroxylgruppen enthält.
einem Halbleitersubstrat (1), auf dem Elemente (2) gebildet sind,
einem Verbindungsmuster (4), das auf dem Halbleitersubstrat (1) gebildet und elektrisch mit den Elementen (2) verbunden ist,
einer Siliziumoxidschicht (204), die auf dem Halbleitersub strat (1) so gebildet ist, daß sie das Verbindungsmuster (4) bedeckt; und
einer Siliziumoxynitridschicht (100), die auf der Silizium oxidschicht (204) angeordnet ist und 0,01 bis 0,5 Gew.-% Hydroxylgruppen enthält.
12. Halbleitereinrichtung nach Anspruch 11, dadurch gekenn
zeichnet, daß die Siliziumoxidschicht (204) nach einem chemi
schen Gasphasenabscheidungsverfahren unter Nutzung organi
schen Silans und eines oxidierenden Gases gebildet ist.
13. Halbleitereinrichtung mit einer Schutzisolierschicht mit
einem Halbleitersubstrat (1), auf dem Elemente (2) gebildet sind;
einem Verbindungsmuster (4), das auf dem Halbleitersubstrat (1) gebildet und elektrisch mit den Elementen (2) verbunden ist;
einer Siliziumoxynitridschicht (100), die auf dem Halbleiter substrat (1) so gebildet ist, daß sie das Verbindungsmuster (4) bedeckt, und die 0,01 bis 0,5 Gew.-% Hydroxylgruppen ent hält; und
einer Pufferdeckschicht (210), die auf der Siliziumoxynitrid schicht (100) zur Spannungsreduzierung gebildet ist.
einem Halbleitersubstrat (1), auf dem Elemente (2) gebildet sind;
einem Verbindungsmuster (4), das auf dem Halbleitersubstrat (1) gebildet und elektrisch mit den Elementen (2) verbunden ist;
einer Siliziumoxynitridschicht (100), die auf dem Halbleiter substrat (1) so gebildet ist, daß sie das Verbindungsmuster (4) bedeckt, und die 0,01 bis 0,5 Gew.-% Hydroxylgruppen ent hält; und
einer Pufferdeckschicht (210), die auf der Siliziumoxynitrid schicht (100) zur Spannungsreduzierung gebildet ist.
14. Verfahren zur Herstellung einer Halbleitereinrichtung mit
einer Schutzisolierschicht mit den Schritten
Bilden von Elementen (2) auf einem Halbleitersubstrat (1);
Bilden eines Verbindungsmuster (4), das elektrisch mit den Elementen (2) verbunden ist, auf dem Halbleitersubstrat (1); und
Abscheiden einer Siliziumoxynitridschicht (100) auf dem Ver bindungsmuster (4), wobei die Siliziumoxynitridschicht (100) nach einem chemischen Gasphasenabscheidungsverfahren unter Nutzung eines Plasmas und Verwendung eines organisches Silan und ein Nitriergas enthaltenden Mischgases bei einer Schicht bildungstemperatur im Bereich von 300 bis 450°C und einem Schichtbildungsdruck im Bereich von 10 bis 100 Torr abge schieden wird.
Bilden von Elementen (2) auf einem Halbleitersubstrat (1);
Bilden eines Verbindungsmuster (4), das elektrisch mit den Elementen (2) verbunden ist, auf dem Halbleitersubstrat (1); und
Abscheiden einer Siliziumoxynitridschicht (100) auf dem Ver bindungsmuster (4), wobei die Siliziumoxynitridschicht (100) nach einem chemischen Gasphasenabscheidungsverfahren unter Nutzung eines Plasmas und Verwendung eines organisches Silan und ein Nitriergas enthaltenden Mischgases bei einer Schicht bildungstemperatur im Bereich von 300 bis 450°C und einem Schichtbildungsdruck im Bereich von 10 bis 100 Torr abge schieden wird.
15. Verfahren nach Anspruch 14, dadurch gekennzeichnet, daß
das Durchflußverhältnis des organischen Silans zum Nitriergas
1 : 10 bis 1 : 30 beträgt.
16. Verfahren nach Anspruch 14 oder 15, dadurch gekennzeich
net, daß das organische Silan Tetraethoxysilan (TEOS) ent
hält.
17. Verfahren nach einem der Ansprüche 14 bis 16, dadurch ge
kennzeichnet, daß das Gasphasenabscheidungsverfahren mit
einer HF-Leistung im Bereich von 0,5 bis 5 W/cm2 durchgeführt
wird.
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---|---|---|---|
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Publications (2)
Publication Number | Publication Date |
---|---|
DE4118165A1 true DE4118165A1 (de) | 1991-12-12 |
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Family Applications (1)
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DE4118165A Expired - Fee Related DE4118165C2 (de) | 1990-06-05 | 1991-06-03 | Herstellungsverfahren für eine Halbleitereinrichtung mit Schutzisolierschicht |
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DE (1) | DE4118165C2 (de) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0573911A2 (de) * | 1992-06-10 | 1993-12-15 | Applied Materials, Inc. | Verfahren zum Auftragen von Silizium-Oxid-Schichten mit verbesserten Eigenschaften |
EP0589678A2 (de) * | 1992-09-23 | 1994-03-30 | Dow Corning Corporation | Hermetischer Schutz für integrierte Schaltungen |
WO2005071739A2 (de) * | 2004-01-22 | 2005-08-04 | Infineon Technologies Ag | Plasmaangeregtes chemisches gasphasenabscheide-verfahren, silizium-sauerstoff-stickstoff-haltiges material und schicht-anordnung |
US7807563B2 (en) | 2004-10-15 | 2010-10-05 | Infineon Technologies Ag | Method for manufacturing a layer arrangement and layer arrangement |
Families Citing this family (30)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04162428A (ja) * | 1990-10-24 | 1992-06-05 | Nec Corp | 半導体装置の製造方法 |
US5438022A (en) | 1993-12-14 | 1995-08-01 | At&T Global Information Solutions Company | Method for using low dielectric constant material in integrated circuit fabrication |
DE69435294D1 (de) * | 1994-11-07 | 2010-07-01 | Macronix Int Co Ltd | Passivierungsverfahren für eine integrierte schaltung |
EP0720223B1 (de) * | 1994-12-30 | 2003-03-26 | STMicroelectronics S.r.l. | Herstellungsverfahren für Halbleiteranordnung mit besserer Haftung zwischen dielektrischen Lagen |
JPH0955425A (ja) * | 1995-08-10 | 1997-02-25 | Mitsubishi Electric Corp | 多層Al配線構造を有する半導体装置およびその製造方法 |
US5681425A (en) * | 1995-12-29 | 1997-10-28 | Industrial Technology Research Institute | Teos plasma protection technology |
US5946542A (en) * | 1996-02-26 | 1999-08-31 | Micron Technology, Inc. | Method of depositing passivation layers on semiconductor device arrays |
CA2213034C (en) * | 1996-09-02 | 2002-12-17 | Murata Manufacturing Co., Ltd. | A semiconductor device with a passivation film |
US6235650B1 (en) | 1997-12-29 | 2001-05-22 | Vanguard International Semiconductor Corporation | Method for improved semiconductor device reliability |
US6875681B1 (en) * | 1997-12-31 | 2005-04-05 | Intel Corporation | Wafer passivation structure and method of fabrication |
US6274292B1 (en) | 1998-02-25 | 2001-08-14 | Micron Technology, Inc. | Semiconductor processing methods |
US7804115B2 (en) | 1998-02-25 | 2010-09-28 | Micron Technology, Inc. | Semiconductor constructions having antireflective portions |
US6281100B1 (en) | 1998-09-03 | 2001-08-28 | Micron Technology, Inc. | Semiconductor processing methods |
US6268282B1 (en) | 1998-09-03 | 2001-07-31 | Micron Technology, Inc. | Semiconductor processing methods of forming and utilizing antireflective material layers, and methods of forming transistor gate stacks |
US6806154B1 (en) | 1998-10-08 | 2004-10-19 | Integrated Device Technology, Inc. | Method for forming a salicided MOSFET structure with tunable oxynitride spacer |
US6828683B2 (en) | 1998-12-23 | 2004-12-07 | Micron Technology, Inc. | Semiconductor devices, and semiconductor processing methods |
US7235499B1 (en) | 1999-01-20 | 2007-06-26 | Micron Technology, Inc. | Semiconductor processing methods |
US7067414B1 (en) | 1999-09-01 | 2006-06-27 | Micron Technology, Inc. | Low k interlevel dielectric layer fabrication methods |
US6440860B1 (en) | 2000-01-18 | 2002-08-27 | Micron Technology, Inc. | Semiconductor processing methods of transferring patterns from patterned photoresists to materials, and structures comprising silicon nitride |
JP2002198370A (ja) * | 2000-12-26 | 2002-07-12 | Mitsubishi Electric Corp | 半導体装置および半導体装置の製造方法 |
DE10146146B4 (de) * | 2001-09-19 | 2004-02-05 | Infineon Technologies Ag | Verfahren zur elektrischen Isolation nebeneinander liegender metallischer Leiterbahnen und Halbleiterbauelement mit voneinander isolierten metallischen Leiterbahnen |
KR100542740B1 (ko) * | 2002-11-11 | 2006-01-11 | 삼성전자주식회사 | 가스 플라즈마 생성 방법 및 장치, 플라즈마 생성용 가스조성물 및 이를 이용한 반도체 장치의 제조 방법 |
US20040121146A1 (en) * | 2002-12-20 | 2004-06-24 | Xiao-Ming He | Composite barrier films and method |
JP4729881B2 (ja) * | 2004-08-04 | 2011-07-20 | ソニー株式会社 | 薄膜半導体装置の製造方法および薄膜半導体装置 |
WO2009114617A1 (en) * | 2008-03-14 | 2009-09-17 | Applied Materials, Inc. | Methods for oxidation of a semiconductor device |
WO2013054823A1 (en) * | 2011-10-14 | 2013-04-18 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
WO2013122874A1 (en) | 2012-02-13 | 2013-08-22 | Applied Materials, Inc. | Methods and apparatus for selective oxidation of a substrate |
RU2688863C1 (ru) * | 2018-07-11 | 2019-05-22 | Федеральное государственное бюджетное образовательное учреждение высшего образования "Кабардино-Балкарский государственный университет им. Х.М. Бербекова" (КБГУ) | Способ изготовления полупроводникового прибора |
RU2694160C1 (ru) * | 2018-11-29 | 2019-07-09 | Федеральное государственное бюджетное образовательное учреждение высшего образования "Чеченский государственный университет" | Способ изготовления полупроводникового прибора |
RU2770173C1 (ru) * | 2021-07-27 | 2022-04-14 | Федеральное государственное бюджетное образовательное учреждение высшего образования «Кабардино-Балкарский государственный университет им. Х.М. Бербекова» (КБГУ) | Способ формирования оксинитрида кремния |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE2747474A1 (de) * | 1976-11-01 | 1978-05-03 | Rca Corp | Halbleiterbauelement |
US4097889A (en) * | 1976-11-01 | 1978-06-27 | Rca Corporation | Combination glass/low temperature deposited Siw Nx Hy O.sub.z |
Family Cites Families (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4091407A (en) * | 1976-11-01 | 1978-05-23 | Rca Corporation | Combination glass/low temperature deposited Siw Nx Hy O.sub.z |
JPS5642377A (en) * | 1979-09-14 | 1981-04-20 | Fujitsu Ltd | Ultraviolet ray erasable type rewritable read-only memory |
US4782032A (en) * | 1987-01-12 | 1988-11-01 | Itt Gallium Arsenide Technology Center, A Division Of Itt Corporation | Method of making self-aligned GaAs devices having TiWNx gate/interconnect |
JPS63280426A (ja) * | 1987-05-12 | 1988-11-17 | Fujitsu Ltd | 半導体集積回路装置及びその製造方法 |
JPH01152631A (ja) * | 1987-12-09 | 1989-06-15 | Nec Corp | S1xOyNz絶縁膜の形成方法 |
JPH01260833A (ja) * | 1988-04-11 | 1989-10-18 | Fujitsu Ltd | 絶縁膜の気相成長方法 |
US4877641A (en) * | 1988-05-31 | 1989-10-31 | Olin Corporation | Process for plasma depositing silicon nitride and silicon dioxide films onto a substrate |
JPH0756880B2 (ja) * | 1988-06-29 | 1995-06-14 | 松下電子工業株式会社 | 半導体装置の製造方法 |
JPH02138748A (ja) * | 1988-06-29 | 1990-05-28 | Matsushita Electron Corp | 半導体装置の製造方法 |
US4981724A (en) * | 1988-10-27 | 1991-01-01 | Hochberg Arthur K | Deposition of silicon oxide films using alkylsilane liquid sources |
US5040046A (en) * | 1990-10-09 | 1991-08-13 | Micron Technology, Inc. | Process for forming highly conformal dielectric coatings in the manufacture of integrated circuits and product produced thereby |
US5139971A (en) * | 1991-06-07 | 1992-08-18 | Intel Corporation | Anneal to decrease moisture absorbance of intermetal dielectrics |
-
1990
- 1990-06-05 JP JP2148185A patent/JP2814009B2/ja not_active Expired - Fee Related
-
1991
- 1991-04-10 KR KR1019910005741A patent/KR940008373B1/ko not_active IP Right Cessation
- 1991-05-23 US US07/704,422 patent/US5260600A/en not_active Expired - Lifetime
- 1991-06-03 DE DE4118165A patent/DE4118165C2/de not_active Expired - Fee Related
-
1993
- 1993-05-24 US US08/065,305 patent/US5362686A/en not_active Expired - Lifetime
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE2747474A1 (de) * | 1976-11-01 | 1978-05-03 | Rca Corp | Halbleiterbauelement |
US4097889A (en) * | 1976-11-01 | 1978-06-27 | Rca Corporation | Combination glass/low temperature deposited Siw Nx Hy O.sub.z |
Non-Patent Citations (5)
Title |
---|
Jap. J. Appl. Phys., Bd. 29 (1990), S. 229-235 * |
Solid State Technology (1988), H. 4, S. 119-122 * |
Solid State Technology (April 1990), H. 4, S. 127-132 * |
Solid State Technology (April 1990), H. 4, S. 139-144 * |
T. Tahno Sugano "Applications of Plasma Processes to VLSi Technology", Verl. John Wileg & Sons, New York (1985) S. 185-202 * |
Cited By (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0573911A2 (de) * | 1992-06-10 | 1993-12-15 | Applied Materials, Inc. | Verfahren zum Auftragen von Silizium-Oxid-Schichten mit verbesserten Eigenschaften |
EP0573911A3 (de) * | 1992-06-10 | 1995-02-15 | Applied Materials Inc | Verfahren zum Auftragen von Silizium-Oxid-Schichten mit verbesserten Eigenschaften. |
EP0589678A2 (de) * | 1992-09-23 | 1994-03-30 | Dow Corning Corporation | Hermetischer Schutz für integrierte Schaltungen |
EP0589678A3 (de) * | 1992-09-23 | 1995-04-12 | Dow Corning | Hermetischer Schutz für integrierte Schaltungen. |
US5825078A (en) * | 1992-09-23 | 1998-10-20 | Dow Corning Corporation | Hermetic protection for integrated circuits |
WO2005071739A2 (de) * | 2004-01-22 | 2005-08-04 | Infineon Technologies Ag | Plasmaangeregtes chemisches gasphasenabscheide-verfahren, silizium-sauerstoff-stickstoff-haltiges material und schicht-anordnung |
DE102004003337A1 (de) * | 2004-01-22 | 2005-08-18 | Infineon Technologies Ag | Plasmaangeregtes chemisches Gasphasenabscheide-Verfahren, Silizium-Sauerstoff-Stickstoff-haltiges Material und Schicht-Anordnung |
WO2005071739A3 (de) * | 2004-01-22 | 2006-03-02 | Infineon Technologies Ag | Plasmaangeregtes chemisches gasphasenabscheide-verfahren, silizium-sauerstoff-stickstoff-haltiges material und schicht-anordnung |
US7755160B2 (en) | 2004-01-22 | 2010-07-13 | Infineon Technologies Ag | Plasma excited chemical vapor deposition method silicon/oxygen/nitrogen-containing-material and layered assembly |
US7807563B2 (en) | 2004-10-15 | 2010-10-05 | Infineon Technologies Ag | Method for manufacturing a layer arrangement and layer arrangement |
Also Published As
Publication number | Publication date |
---|---|
US5362686A (en) | 1994-11-08 |
JPH0439934A (ja) | 1992-02-10 |
DE4118165C2 (de) | 1996-05-23 |
US5260600A (en) | 1993-11-09 |
JP2814009B2 (ja) | 1998-10-22 |
KR940008373B1 (ko) | 1994-09-12 |
KR920001620A (ko) | 1992-01-30 |
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OP8 | Request for examination as to paragraph 44 patent law | ||
D2 | Grant after examination | ||
8364 | No opposition during term of opposition | ||
8339 | Ceased/non-payment of the annual fee |