DE4108594A1

DE4108594A1 - DEVICE FOR QUICK PROCESSING OF ERROR INFORMATION FOR A CIRCUIT TEST DEVICE

Info

Publication number: DE4108594A1
Application number: DE19914108594
Authority: DE
Inventors: Brian Jerrold Arkin; Benjamin Joseph Brown; Peter Addison Reichert
Original assignee: Teradyne Inc
Current assignee: Teradyne Inc
Priority date: 1990-03-16
Filing date: 1991-03-15
Publication date: 1991-10-10
Anticipated expiration: 2011-03-16
Also published as: JP2635229B2; CA2038295A1; FR2659745B1; FR2659745A1; DE4108594C2; GB9105577D0; GB2243702B; JPH05126905A; GB2243702A

Description

Die vorliegende Erfindung geht aus von einer Einrichtung mit den im Oberbegriff des Anspruchs 1 angegebenen Merkmalen und betrifft insbesondere einen schnellen Fehlerprozessor.The present invention is based on a device the features specified in the preamble of claim 1 and particularly concerns a fast error processor.

Es sind schnell arbeitende Mustergeneratoren zum Erzeugen von Signalmustern für automatische Test- oder Prüfgeräte bekannt, welche Adressensequenzen liefern, welche einer Mehrzahl von örtlichen Generatorschaltungen zugeführt werden. Jede örtliche Generatorschaltung enthält einen schnellen örtlichen Speicher, eine Mehrzahl von Zeitgebern, eine Mehrzahl von entsprechenden Interpolierern, einen schnellen Formatierer und einen schnellen Fehlerprozessor. Die Zeitgeber und die Interpolierer arbeiten abwechselnd, wobei ein Zeitgeber/Interpolierer-Satz die Information für alle geradzahligen Zyklen empfängt und erzeugt, während der andere Satz die gesamte ungeradzahlige Information empfängt und erzeugt.There are fast working pattern generators to generate of signal patterns for automatic test or inspection devices known which address sequences deliver which one A plurality of local generator circuits are supplied will. Each local generator circuit contains one fast local storage, a variety of timers, a plurality of corresponding interpolators, one fast formatter and a fast error processor. The timers and the interpolators work alternately, where a timer / interpolator set provides the information for receives and generates all even-numbered cycles during the other set receives all of the odd information and generated.

Durch die vorliegende Erfindung wird ein Fehlerprozessor geschaffen, der Testdaten von einem Schaltungsknoten empfängt und Fehlerdaten auf der Basis dieser Testdaten erzeugt. Eine bevorzugte Ausführungsform der vorliegenden Einrichtung enthält eine Mehrzahl von Fehlerspeichern, die jeweils so ausgebildet sind, daß sie gewisse Fehlerdaten empfangen und speichern, und einen Sequenzspeicher für die Speicherung von Reihenfolge- oder Sequenzinformation, die angibt, in welcher Reihenfolge die Fehlerdaten in der Mehrzahl von Fehlerspeichern gespeichert ist. Dies ergibt eine Anordnung zur Verarbeitung von Fehler information, die von einem Schaltungsknoten einer geprüften Schaltung (Prüfling) empfangen wurde.The present invention becomes an error processor created the test data from a circuit node receives and error data based on this test data generated. A preferred embodiment of the present The device contains a plurality of error memories are each designed so that they have certain error data receive and save, and a sequence memory for the storage of sequence or sequence information, which indicates the order in which the error data in the A plurality of error memories is stored. This gives an order to process errors information from a circuit node of a tested Circuit (DUT) was received.

Im folgenden wird ein bevorzugtes Ausführungsbeispiel der Erfindung unter Bezugnahme auf die Zeichnungen näher er läutert. Es zeigen:In the following a preferred embodiment of the Invention with reference to the drawings he closer purifies. Show it:

Fig. 1 ein Blockschaltbild eines Prüfgerätes gemäß einer Ausführungsform der vorliegenden Erfindung, und Fig. 1 is a block diagram of a testing apparatus according to an embodiment of the present invention, and

Fig. 2 bis 4 Beispiele für die Speicherung von Fehlerinformation im Prüfgerät gemäß Fig. 1. Fig. Examples 2 to 4 for the storage of error information in the test apparatus of FIG. 1.

Das in Fig. 1 dargestellte Prüfgerät 10 enthält einen Muster generator 12, eine Verteilungsschaltung 14 und eine Mehrzahl von örtlichen Generatorschaltungen 16. Jede örtliche Generatorschaltung liefert ein Signal an einem Schaltungs knoten 20 an eine geprüfte Schaltung (Prüfling 22).The test device 10 shown in FIG. 1 contains a pattern generator 12 , a distribution circuit 14 and a plurality of local generator circuits 16 . Each local generator circuit delivers a signal at a circuit node 20 to a circuit under test (device under test 22 ).

Die Mustergeneratorschaltung 12 enthält einen konventionellen schnellen Mustergenerator 30, welcher Adressenmuster mit einer Frequenz von 122 070 3125 MHz liefert (diese Frequenz wird im folgenden kurz mit "120 MHz" bezeichnet und ihre Hälfte mit "60 MHz"), und eine Frequenzteilerschaltung 32, die die vom Mustergenerator 30 erzeugten hochfrequenten Signalmuster empfängt und zwei niedrigerfrequente Adressen mit Halbfrequenz (d. h. 60 MHz) der vom Mustergenerator 30 erzeugten hochfrequenten Adressen liefert.The pattern generator circuit 12 includes a conventional fast pattern generator 30 which provides address patterns with a frequency of 122 070 3125 MHz (this frequency is hereinafter referred to as "120 MHz" and half with "60 MHz"), and a frequency divider circuit 32 which receives the high-frequency signal patterns generated by the pattern generator 30 and supplies two lower-frequency addresses with half frequency (ie 60 MHz) of the high-frequency addresses generated by the pattern generator 30 .

Die Verteilungsschaltung 14 weist zwei Signalverteilungswege 40, 42 auf. Jeder Signalverteilungsweg 40, 42 enthält einen parallelen Multibit-Bus, der gleichzeitig die nieder frequente Adresse an eine Mehrzahl der örtlichen Generator schaltungen 16 liefert. The distribution circuit 14 has two signal distribution paths 40 , 42 . Each signal distribution path 40 , 42 contains a parallel multibit bus, which simultaneously supplies the low-frequency address to a plurality of the local generator circuits 16 .

Jede örtliche Generatorschaltung 16 enthält zwei Signal generatorschaltungen 50, 52. Die Signalgeneratorschaltung 50 enthält einen örtlichen Speicher 54, der Information vom Verteilungsweg 40 empfängt und Ausgangsdaten an einen Zeit geber 56 liefert, der die Ausgangsdaten empfängt und ein Zeitgeberausgangssignal an eine Interpolierschaltung 58 liefert. In entsprechender Weise enthält der Signalweg 52 einen örtlichen Speicher 60, der Information vom Verteilungs weg 42 enthält, einen Zeitgeber 62, der Information vom örtlichen Speicher 60 empfängt, und eine Interpolier schaltung 64, die Information vom Zeitgeber 62 empfängt.Each local generator circuit 16 contains two signal generator circuits 50 , 52 . The signal generator circuit 50 includes a local memory 54 which receives information from the distribution path 40 and provides output data to a timer 56 which receives the output data and provides a timer output signal to an interpolating circuit 58 . Similarly, signal path 52 includes a local memory 60 that contains information from distribution path 42 , a timer 62 that receives information from local memory 60 , and an interpolation circuit 64 that receives information from timer 62 .

Die Interpolierschaltungen 58 und 64 liefern Signale an einen schnellen Formatierer 66, der Formatierer 66 ist eine schnelle emittergekoppelte Formatiererlogikschaltung, welche zeitgebende oder Taktimpulse und Daten empfängt und eine Zwei-Bit-Schwingung liefert, welche ein Niveau oder einen Signalwert und einen Drei-Stufen-Status an einem speziellen Zeitpunkt angibt. Diese Signale werden einem Treiber 68 zu geführt, der ein Ausgangssignal an den Anschluß oder Schaltungsknoten 20 liefert, welches die richtigen Spannungswerte und Drei-Stufen-Verhältnisse für den speziellen Prüfling aufweist.Interpolator circuits 58 and 64 provide signals to a fast formatter 66 , formatter 66 is a fast emitter-coupled formatter logic circuit which receives timing or clock pulses and data and provides a two-bit oscillation which provides a level or signal value and a three-stage Indicates status at a specific time. These signals are fed to a driver 68 , which provides an output signal to the connection or circuit node 20 which has the correct voltage values and three-stage ratios for the particular test object.

Mit dem Schaltungsknoten 20 ist außerdem ein Dual- oder Doppeldetektor 70 angeschlossen, der die Signale vom Schaltungsknoten 20 empfängt und ein Ausgangssignal an den schnellen Formatierer 66 liefert. Der schnelle Formatierer 66 ist außerdem an zwei Fehlerprozessoren 72, 74 an geschlossen. Die Fehlerprozessoren 72, 74 enthalten entsprechende Fehlerspeicher 76, 78. Jeder Fehlerspeicher 76, 78 enthält einen Reihenfolge- oder Sequenzspeicherteil 80 bzw. 82. To the circuit node 20 also is a dual or double detector 70 is connected for receiving the signals from the circuit node 20 and provides an output signal to the fast formatter 66th The fast formatter 66 is also connected to two error processors 72 , 74 . The error processors 72 , 74 contain corresponding error memories 76 , 78 . Each error memory 76 , 78 contains a sequence or sequence memory part 80 or 82 .

Im Betrieb liefert das Prüfgerät 10 gemäß Fig. 1 Signale an den Anschluß- oder Schaltungsknoten 20 eines Prüflings und erfaßt Information von diesem Schaltungsknoten. Insbesondere erzeugt der Adressengenerator, wenn Signale an den Schaltungs knoten geliefert werden, Adressenmuster mit einer Frequenz von 120 MHz. Diese Information wird der Frequenzteiler schaltung 32 zugeführt, die die 120 MHz-Adressenmuster empfängt und zwei alternierende Zyklen von Adressenmustern der halben Frequenz (d.h. 60 MHz) an die Signalverteilungs wege 40 bzw. 42 liefert. Über die Leitungen bzw. Wege 40 und 42 laufen alternierende Zyklen, und zwar die geradzahligen über die erstere und die ungeradzahligen über die letztere und sukzessive Zyklen werden durch ihre Vorderflanken identifiziert. Da die Muster vor ihrer Übertragung an die örtlichen Generatoren 16 in der Frequenz geteilt werden, brauchen die Verteilungswege 40, 42 nur für die Übertragung von Signalen mit der Frequenz von 60 MHz und nicht für Signale mit einer Frequenz von 120 MHz bemessen werden.In operation, the test device 10 according to FIG. 1 delivers signals to the connection or circuit node 20 of a device under test and detects information from this circuit node. In particular, when signals are supplied to the circuit nodes, the address generator generates address patterns with a frequency of 120 MHz. This information is supplied to the frequency divider circuit 32 , which receives the 120 MHz address pattern and supplies two alternating cycles of address patterns of half the frequency (ie 60 MHz) to the signal distribution paths 40 and 42 , respectively. Alternating cycles run over lines 40 and 42 , namely the even-numbered cycles over the former and the odd-numbered cycles over the latter, and successive cycles are identified by their leading edges. Since the patterns are frequency divided before being transmitted to the local generators 16 , the distribution paths 40 , 42 need only be dimensioned for the transmission of signals with a frequency of 60 MHz and not for signals with a frequency of 120 MHz.

Beim Einschalten und beim Beginn jeder Mustergruppe wird das Gerät 10 neu synchronisiert. Genauer gesagt ist die Frequenz teilerschaltung 32 so ausgebildet, daß sowohl beim Ein schalten als auch bei ihrer erneuten Synchronisierung das nächste Signal, das von der Frequenzteilerschaltung 32 geliefert wird, über den Signalweg 40 läuft.When switching on and at the start of each sample group, the device 10 is re-synchronized. More specifically, the frequency dividing circuit 32 formed so that both turn at A as well as their re-synchronization which is supplied from the frequency dividing circuit 32, the next signal, the signal passes over the 40th

Die Verteilungsschaltung 14 liefet die beiden durch die Verteilerschaltung 32 erzeugten Adressenmuster halber Frequenz an 512 Kanäle. Jeder Kanal enthält eine örtliche Generatorschaltung 16, wie es in Fig. 1 dargestellt ist.Distribution circuit 14 provides the two half-frequency address patterns generated by distribution circuit 32 to 512 channels. Each channel contains a local generator circuit 16 , as shown in FIG. 1.

Jede örtliche Generatorschaltung 16 liefert ein hoch frequentes Signal an einen und erfaßt oder detektiert ein Hochfrequenzsignal von einem Schaltungsknoten 20. Bei der Erfassung von Signalen vom Schaltungsknoten 20 empfängt der Doppeldetektor 70 das hochfrequente Signal und liefert es an den Formatierer 66. Der Formatierer 66 liefert die beiden Signale halber Frequenz an Fehlerprozessoren 72, 74; die Signale halber Frequenz entsprechen den Zyklen der Adressen muster halber Frequenz. Die Fehlerprozessoren speichern die Fehlerinformation in Fehlerspeichern 76, 78, die unabhängig mit der halben Frequenz des Formatierers 66 arbeiten. Da die Fehlerspeicher 76, 78 mit der halben Frequenz des Formatierers 76 arbeiten, können preiswertere Speicher verwendet werden.Each local generator circuit 16 provides a high frequency signal to one and detects or detects a high frequency signal from a circuit node 20 . Upon detection of signals from the circuit node 20 , the double detector 70 receives the high-frequency signal and delivers it to the formatter 66 . The formatter 66 supplies the two half-frequency signals to error processors 72 , 74 ; the half frequency signals correspond to the cycles of the half frequency pattern addresses. The error processors store the error information in error memories 76 , 78 , which operate independently at half the frequency of the formatter 66 . Since the error memories 76 , 78 operate at half the frequency of the formatter 76 , cheaper memories can be used.

Die Information kann in den Fehlerspeichern 76, 78 in einer von drei Betriebsarten gespeichert werden. In der Alles- Speichern-Betriebsart wird die Fehlerinformation kontinuierlich und alternierend in aufeinanderfolgenden Plätzen der Fehlerspeicher 76, 78 gespeichert. Fig. 2 zeigt ein Beispiel, wie die Fehlerinformation in der Alles- Speichern-Betriebsart gespeichert wird. In einer Speichere- diesen-Vektor-Betriebsart (STV-Betriebsart) wird die Fehlerinformation entsprechend dem Wert eines Vektor-Bits selektiv in den Fehlerspeichern gespeichert. In einer Speichere-nur-Fehler-Betriebsart (SOF-Betriebsart) wird die Fehlerinformation in den Fehlerspeicher 76, 78 bei Zyklen, die einen Fehler enthalten, gespeichert. Man kann auch mit einer Kombination der STV- und SOF-Betriebsart arbeiten. Fig. 3 zeigt ein Beispiel, wie die Fehlerinformation bei der STV-Betriebsart und der SOF-Betriebsart in den Fehlerspeicher 76, 78 gespeichert wird. Aus Fig. 3 ist ersichtlich, daß die Fehlerinformation in der STV- Betriebsart und der SOF-Betriebsart in den Fehlerspeicher gespeichert wird, der dem Zyklus entspricht, in dem die Information erzeugt worden war. Um die Reihenfolge, in der die Fehlerinformation in den Fehlerspeichern 76, 78 gespeichert wurde, rekonstruieren zu können, ist also zusätzliche Information erforderlich.The information can be stored in error memories 76 , 78 in one of three modes. In the all-save mode, the error information is stored continuously and alternately in successive locations in the error memories 76 , 78 . Fig. 2 shows an example of how the error information is stored in the save all mode. In a store this vector mode (STV mode), the error information is selectively stored in the error memories in accordance with the value of a vector bit. In a save-only-error mode (SOF mode), the error information is stored in the error memory 76 , 78 for cycles that contain an error. You can also work with a combination of STV and SOF modes. Fig. 3 shows an example of how the error information in the STV mode, and the SOF mode in the error memory 76, 78 is stored. It can be seen from Fig. 3 that the error information in the STV mode and the SOF mode is stored in the error memory corresponding to the cycle in which the information was generated. In order to be able to reconstruct the order in which the error information was stored in the error memories 76 , 78 , additional information is therefore required.

Zur Rekonstruktion der Fehlerinformation-Speicherreihenfolge dienen entsprechende Sequenzspeicherteile 80, 82 der Fehlerspeicher 76, 78. Fig. 4 zeigt ein Beispiel, wie die Fehler- und die Sequenz-Information in den Fehlerspeichern 76 und 78 und den Sequenzspeicherteilen 80, 82 gespeichert werden. Die Sequenzspeicherteile 80, 82 ermöglichen eine Rekonstruktion der Reihenfolge der Speicherung der Fehler information durch Verfolgen der Fehlerinformation bei der Informationsspeicherung. Genauer gesagt wird im jeweiligen Sequenzspeicherteil ein niedriger Signalwert gespeichert, wenn die vorangegangene Speicherung im selben Weg erfolgt war. In dem entsprechenden Sequenzspeicherteil wird ein hoher Signalwert gespeichert, wenn die vorangegangene Speicherung über den anderen Weg stattgefunden hatte. Durch Verwendung dieser Information kann die Reihenfolge der Speicherung der Fehlerinformation leicht rekonstruiert werden.Corresponding sequence memory parts 80 , 82 of error memories 76 , 78 are used to reconstruct the error information storage sequence. Fig. 4 shows an example of how the fault and showing sequence information in the fault memories 76 and 78 and the sequence memory parts 80, are stored 82nd The sequence storage parts 80 , 82 enable a reconstruction of the order in which the error information is stored by tracking the error information in the information storage. More specifically, a low signal value is stored in the respective sequence memory part if the previous storage was carried out in the same way. A high signal value is stored in the corresponding sequence storage part if the previous storage had taken place via the other route. By using this information, the order in which the error information is stored can be easily reconstructed.

Other embodiments

Die Fehlerprozessoren 72, 74 können mit einem gemeinsamen Sequenzspeicher verbunden werden. Bei einer zentralen Speicherung der Sequenzinformation können die Fehlerspeicher unabhängig arbeiten. Bei einer zentralen Speicherung der Sequenzinformation können außerdem die Fehlerspeicher 72, 74 verteilt werden, ohne eine örtliche Einrichtung zur Bestimmung der Folge der gespeicherten Bits vorzusehen.The error processors 72 , 74 can be connected to a common sequence memory. If the sequence information is stored centrally, the error memories can work independently. If the sequence information is stored centrally, the error memories 72 , 74 can also be distributed without providing a local device for determining the sequence of the stored bits.

Anstelle der bei der bevorzugten Ausführungsform vorhandenen Zwei-Signal-Erzeugungswege kann das Gerät auch mit einem einzigen Signalerzeugungsweg, jedoch einer Mehrzahl von Fehlerprozessoren arbeiten. Bei einem solchen System kann die Fehlerinformation mit einer niedrigeren Frequenz gespeichert werden als die erzeugten Muster.Instead of those in the preferred embodiment The device can also produce two signal paths with one single signal generation path, but a plurality of Error processors work. With such a system the error information with a lower frequency saved as the generated patterns.

Weiterhin kann das System auch mit einem Fehlerprozessor und zwei Fehlerspeichern anstatt der zwei Fehlerprozessoren und zwei Fehlerspeichern der bevorzugten Ausführungsform des Gerätes arbeiten. Bei einem solchen System kann die Fehler information mit einer Frequenz gespeichert werden, die niedriger ist als die mit der der Fehlerprozessor arbeitet. The system can also be equipped with an error processor and two fault memories instead of the two fault processors and two fault memories of the preferred embodiment of the Device. With such a system the error can occur information is stored at a frequency that is lower than that with which the error processor works.

Weiterhin kann, obwohl die bevorzugte Ausführungsform zwei Fehlerspeicher aufweist, die Anzahl der Fehlerspeicher einfach dadurch erhöht werden, daß man mehr Bits an einen Sequenzspeicher liefert, welche anzeigen, wo in welchem Speicher die letzte Speicherung stattgefunden hat.Furthermore, although the preferred embodiment can be two Fault memory has the number of fault memories simply by adding more bits to one Sequence memory provides which display, where in which Memory the last storage took place.

Claims

1. Device for processing error information from a circuit node ( 20 ) of a circuit under test ( 22 ), characterized by
an error processor ( 71 , 74 ) which is designed to receive test data from the circuit point ( 20 ) and to generate error data on the basis of this test data,
a plurality of error memories ( 76 , 78 ), which are each designed to receive and store certain error data, and
a sequence memory ( 80 , 82 ) which is designed for storing sequence information which indicates the sequence in which the error data were stored in the error memories ( 76 , 78 ).

2. Device according to claim 1, characterized in that the sequence information when the errors are stored information is saved.

3. Device according to claim 1, characterized by
a plurality of fault processors ( 72 , 74 ) and
a formatter, which is connected to receive the test data from the switching point ( 20 ) and to generate a plurality of test data signals for the respective error processors.

4. Device according to claim 3, characterized in that the number of error processors ( 72 , 74 ) corresponds to the number of error memories ( 76 , 78 ).

5. Device according to claim 1, characterized by a plurality of sequence memories ( 80 , 82 ), each corresponding to a special error memory ( 76 , 78 ).

6. Device according to claim 1, characterized in that the sequence memory allows the error memories, to work asynchronously.

7. A method for processing error information from a circuit node of a circuit under test, characterized in that
Fault information is stored by the circuit node in a plurality of fault memories, and
an error information storage sequence is tracked when the error information is stored in the plurality of error memories in order to be able to reconstruct the order in which the error information is stored.

8. The method according to claim 7, characterized in that the error information contains a memory vector, and that the error information in the error memories during cycles is stored in which the memory vector this indicates.

9. The method according to claim 7, characterized in that an error processor is provided for reception of error information and for a determination of whether the Error information an error state at the circuit point indicates, is formed, and that in the plurality of Save only error information that is saved Fault condition corresponds to (operating modes STV, SOF, or both) .