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DE4039849A1 - Circuitry generating data clock signals for magnetic disc store - uses PLL with ring oscillator based upon delay stages - Google Patents

Circuitry generating data clock signals for magnetic disc store - uses PLL with ring oscillator based upon delay stages

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DE4039849A1
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DE
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Patent type
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stages
circuit
read
oscillator
ring
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Application number
DE19904039849
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Maximilian Dipl Ing Berghammer
Martin Dipl Phys Pellert
Richard Dipl Ing Weber
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Siemens AG
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    • H03L7/099Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
    • H03L7/0995Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator comprising a ring oscillator
    • H03L7/0996Selecting a signal among the plurality of phase-shifted signals produced by the ring oscillator

Abstract

A combined PLL is used for the generation of both write (WCK) and read (RCK) control pulses. The unit has a v.c.o. circuit (3) with a ring of delay stages (41-4n), each of which has an adjustable valve (deltat). The output of the last stage is fed back to form the ring oscillator. The delay stages connect to a selector circuit (9) to generate the read clock signal which is also fed to a phase detector (10). A further phase detector (7) provides the input to the oscillator. ADVANTAGE - Common circuit for read and write pulses.

Description

Die Erfindung bezieht sich auf eine Schaltungsanordnung zum Er zeugen von Datentaktsignalen bei einem Magnetplattenspeicher gemäß dem Oberbegriff des Patentanspruches 1. The invention relates to a circuit arrangement for He evidence of data clock signals in a magnetic disk storage according to the preamble of claim 1.

Es ist allgemein bekannt, z. It is well known for. B. auch aus CD Mee + ED Daniel "Magnetic Recording", Vol. II, McGraw-Hill, New York, 1988, Seiten 85 ff., daß zum Ausführen der beiden Betriebsfunktionen "Lesen" und "Schreiben" bei einem Magnetplattenspeicher jeweils Taktsignale für die zeitliche Steuerung dieser Vorgänge benö tigt werden. As well as from CD Mee + ED Daniel "Magnetic Recording", Vol. II, McGraw-Hill, New York, 1988, pages 85 et seq., That to run the two operating functions "read" and "write" on a magnetic disk storage each clock signals Need Beer be taken for the timing of these operations. So werden z. Thus, be. B. bei dem Lesevorgang die von einem Magnetkopf abgegebenen analogen Lesesignale in einem Lesedaten kanal aufbereitet und dabei digitalisiert. As prepared in the reading operation emitted by a magnetic head reading analog signals in a read data channel and digitized there. Die Einzelimpulse dieser digitalisierten Lesedaten sind zwar zeitlich auf die Scheitelwerte der vom Magnetkopf abgegebenen Analogsignale aus gerichtet, treten jedoch häufig in ihrer Folge nicht zu den korrekten Bitzeiten auf. The individual pulses of the digitized read data are indeed addressed in time to the peak values ​​of the output from the magnetic head analog signals, but often occur not in its impact to the correct bit times on. Diese zeitliche Verschiebung des Auf tretens der Impulsflanken kann auf Spitzenwertverschiebungen im Lesesignal, aber auch andere Einflüsse, wie Toleranzen einer Plattendrehzahl usw. zurückzuführen sein. This temporal shift of At into force of pulse edges may be so attributed other influences such as tolerances of a disk speed to peak shifts in the read signal, however. Für die weitere Ver arbeitung einer derartigen Impulsreihe, beispielsweise in der Zentraleinheit eines angeschlossenen Rechners, müssen aber die Einzelimpulse so standardisiert sein, daß sie zu vorbestimmten Zeiten auftreten. For more Ver processing of such pulse train, for example in the central processing unit of a connected computer, but the individual pulses must be standardized so that they occur at predetermined times. Für diese Synchronisierung mit einem vorgege benen Taktraster muß aus den Lesedaten ein Lesetaktsignal abge leitet werden. For this synchronizing with a clock pattern PRE-surrounded a read clock signal has made the read data is abge passes. Ähnliches gilt auch für den Schreibvorgang. The same applies to the write operation. Auch hier müssen die von dem Magnetplattenspeicher empfangenen und aufzuzeichnenden Datenimpulse mit Schreibtaktimpulsen synchro nisiert werden, um eine eindeutige und fehlerfrei wieder lesba re magnetische Aufzeichnung zu ermöglichen. Again, the data received from the disk storage and data to be recorded pulses write clock pulses synchro nized must be to enable a clear and error-free again re lesba magnetic recording.

Schreib- und Lesekanäle bei magnetischen Plattenspeichern wer den im allgemeinen getrennt konzipiert und weisen daher auch jeweils eigene Schaltungsanordnungen zum Erzeugen der jeweili gen Datentaktsignale, dh des Lese- bzw. Schreibtaktes auf. Write and read channels for magnetic disk drives who designed the generally separated and therefore also each have their own circuitry for generating the jeweili gen data clock signals, ie, the read and write clock on. Für die Gewinnung der Datentaktsignale werden Phasenregelkrei se, häufig als PLL (Phase Lock Loop)-Schaltkreise bezeichnet, eingesetzt. Phasenregelkrei be for the extraction of the data clock signals se, often as a PLL (Phase Lock Loop) circuits called, are used. Für den vorliegenden Anwendungsfall sind sowohl analoge als auch digitale Phasenregelkreise bekannt. For the present application, both analog and digital phase-locked loops are known. Analoge Phasenregelkreise erfordern ein häufiges Nachjustieren, sind daher teuer hinsichtlich der Ausfallzeiten und des Wartungsauf wandes. Analog phase-locked loops require frequent readjustments are therefore expensive wandes terms of downtime and the Wartungsauf. Darüber hinaus sind sie gelegentlich hinsichtlich ihrer Regelfunktion nicht ausreichend stabil. In addition, they are not sufficiently stable occasionally with regard to their control function.

Speziell bei dem vorliegenden Anwendungsfall bei Magnetschicht speichern sind deshalb auch digitale Phasenregelkreise oder hy bride Schaltungsanordnungen bekannt geworden. save specifically, in the present application in magnetic layer and digital phase locked loops or hy bride circuit arrangements are therefore known. Gewöhnlich ist all diesen Schaltungen gemeinsam, daß der Phasenregelkreis im wesentlichen aus einem Phasendetektor und einem gesteuerten, vorzugsweise spannungsgesteuerten Oszillator besteht. Usually all these circuits in common is that the phase-locked loop essentially consists of a phase detector and a controlled, preferably voltage-controlled oscillator. Dabei ist dieser Oszillator auf einen Sollwert, zumeist basierend auf ei nem internen Takt, eingestellt. Here, this oscillator to a desired value, usually based, set to ei nem internal clock. Mit Hilfe des Phasendetektors wird ein Istwert der augenblicklichen Frequenz und Phase des Datentaktes der betreffenden Datensignale ermittelt. With the aid of the phase detector, an actual value of the instantaneous frequency and phase of the data clock of the relevant data signals is determined. Aus dem Vergleich von Ist-und Sollwert wird bei einer Abweichung gege benenfalls ein neuer Sollwert festgelegt und der Oszillator auf diesen eingestellt. From the comparison of actual and desired value is gege a deviation appropriate, set a new reference value and the oscillator set to this.

Phasenregelkreise sind relativ komplex und aufwendig, da sie in diesem Anwendungsfall verschiedene Anforderungen erfüllen müs sen. Phase-locked loops are relatively complex and expensive since they in this application Müs meet various requirements sen. Sie müssen ein bestimmtes Mitziehverhalten besitzen, damit sie bei langfristigen Änderungen, z. You must have a certain Mitziehverhalten so they at long-term changes, such. B. der Abtastgeschwindig keit bei einem Lesevorgang, einer solchen Schwankung in einem bestimmten Bereich folgen können. B. Abtastgeschwindig the wind speed for a read operation may follow such a variation in a particular area. Andererseits sollen sie ein definiertes Beharrungsverhalten aufweisen, damit kleine Schwan kungen der Datenimpulse um ihre zeitliche Sollage bei der Er zeugung der entsprechenden Taktimpulse unberücksichtigt blei ben. On the other hand, they should have a defined steady behavior so that small fluctuations of the data pulses to their temporal reference position when he generation of the corresponding clock pulses disregarded blei ben. Darüber hinaus müssen Phasenregelkreise für diesen Anwen dungszweck ein günstiges Einphasverhalten besitzen, damit sie sich bei einem Wechsel der Betriebsfunktionen oder auch nach betriebsbedingten Unterbrechungen des Vorganges möglichst schnell wieder auf die Frequenz des Datenstromes einstellen. In addition, phase-locked loops for this appli must possess dung purpose a favorable Einphasverhalten enable them to adapt to a changing operating functions or even after operational interruptions of the process as quickly as possible to the frequency of the data stream.

Der vorliegenden Erfindung liegt daher die Aufgabe zugrunde, eine Schaltungsanordnung der eingangs genannten Art zu schaf fen, mit der sowohl der Schreib- als auch der Lesetakt für ei nen magnetischen Plattenspeicher in einem gemeinsamen Schalt kreis mit großer Langzeitstabilität, dh also auf digitalem Wege erzeugt wird. The present invention therefore has for its object to provide a circuit arrangement of the type mentioned in the sheep fen, with which both the write and the read clock for egg NEN magnetic disk storage in a common circuit with high long-term stability, that is thus generated digitally ,

Bei einer Schaltungsanordnung der eingangs genannten Art wird diese Aufgabe erfindungsgemäß durch die im Kennzeichen des Hauptanspruches beschriebenen Merkmale gelöst. In a circuit arrangement of the type mentioned at the outset this object is achieved by the features specified in the characterizing features of the main claim.

Diese Lösung hat den Vorteil, daß sie schaltungstechnisch weni ger aufwendiger ist als konventionelle Lösungen mit individuel len Phasenregelkreisen für die Lese- und Schreibkanäle des Ma gnetplattenspeichers. This solution has the advantage that it is circuitry LESS expensive than conventional solutions with individual de len phase-locked loops for the read and write channels of Ma gnetplattenspeichers. Darüber hinaus zeigt sie ein günstiges Einphasverhalten, da davon ausgegangen werden kann, daß Schreib-und Lesevorgänge mit im wesentlichen der gleichen Soll frequenz ausgeführt werden, auch wenn diese toleranzbehaftet ist. In addition, it shows a favorable Einphasverhalten, since it can be assumed that write and read operations are performed at substantially the same frequency-set, even if it is subject to tolerances. Lediglich die Phasenlagen unterscheiden sich normalerwei se, der Ausgleich einer Phasenablage ist aber problemlos mög lich, so daß die erfindungsgemäße Schaltungsanordnung ein gün stiges Einphasverhalten zeigt. Only the phase positions differ normalerwei se, but the compensation of a phase deviation is easily possible, please include so that the circuit arrangement is a gun BUSI ESS Einphasverhalten.

Gemäß einer Weiterbildung der Erfindung ist die spannungsge steuerte Oszillatorschaltung aus einer Mehrzahl von zu einem Ring geschalteten Verzögerungsgliedern mit gesteuert einstell barer Verzögerungszeit aufgebaut. According to a further development of the invention, the voltage sensors controlled oscillator circuit of a plurality of delay elements connected to form a ring with controlled setting Barer delay time is set up. Eine derartige Ausbildung des spannungsgesteuerten Oszillators mit einer Ringstruktur ergibt einen Phasenstellbereich, der nicht auf 2π begrenzt ist. Such a configuration of the voltage-controlled oscillator having a ring structure results in a phase adjustment range which is not limited to 2π.

Vorzugsweise wird, gemäß einer anderen Weiterbildung der Erfin dung, ein Servotaktsignal als Bezugssignal für die Einstellung der Sollfrequenz des spannungsgesteuerten Oszillators verwen det. Preferably, dung according to another embodiment of the OF INVENTION, a servo clock signal as a reference signal for adjusting the nominal frequency of the voltage controlled oscillator USAGE det. Änderungen im Frequenzbereich laufen aber im normalen Be triebszustand nur sehr langsam ab. But changes in the frequency range run in the normal operating state Be very slowly. Regelbewegungen zum Aus gleich einer Frequenzablage sind daher dem niederfrequenten Be reich zuzuordnen. Control moves to the equalization of a frequency deviation are therefore attributable to the low Be rich. Dagegen müssen in dem Teil der Schaltungsan ordnung, die der Erzeugung des Lesetaktes dient, Phasenablagen möglichst schnell ausgeglichen werden. Other hand, must in the part of Schaltungsan order, which is used to generate the read clock, phase shelves are quickly compensated. Bei diesem Teil der Schaltungsanordnung liegt daher die Bandbreite weit höher als die Bandbreite des Teiles der Schaltungsanordnung, der ledig lich Frequenzablagen ausgleicht. Therefore, in this part of the circuit arrangement, the bandwidth is much higher than the bandwidth of the part of the circuit arrangement, the single Lich compensates frequency deviations. Daher können niederfrequente Störungen, herrührend aus den niederfrequenten Regelbewegungen zum Ausgleich von Frequenzablagen, von dem Schaltungsteil zum Erzeugen des Lesetaktes problemlos aufgefangen werden, ohne die Regelstabilität der Gesamtanordnung zu beeinträchtigen. Therefore, low-frequency interference, are originating collected easily from the low-frequency control moves to compensate for frequency deviations from the circuit part for generating the read clock without affecting the control stability of the overall arrangement.

Weitere Vorteile und Eigenschaften der erfindungsgemäßen Lösung ergeben sich aus der nachfolgenden Beschreibung eines Ausfüh rungsbeispieles, die anhand der Zeichnung erfolgt. Further advantages and characteristics of the solution according to the invention will become apparent from the following description of exporting approximately example, made with reference to the drawing. Dabei zeigt die einzige Figur ein Blockschaltbild für eine erfindungsgemäß ausgebildete Schaltungsanordnung zum gemeinsamen Erzeugen von Lesetakt- und Schreibtaktsignalen bei einem Magnetplattenspei cher. The single FIGURE is a block circuit diagram for an inventive design circuitry for generating common read clock and write clock signals in a Magnetplattenspei cher.

Als eine Möglichkeit wird bei diesem Ausführungsbeispiel davon ausgegangen, daß im Magnetplattenspeicher - wie häufig üblich - eine Oberfläche der Speicherplatten für fest eingeschriebene Servoinformation reserviert ist, in der dann auch eine Taktin formation enthalten ist, die der Momentandrehzahl des Magnet plattenspeichers proportional ist. As a way it is assumed in this embodiment, the fact that the magnetic disk storage - as is often the case - a surface of the storage disks for fixed-registered servo information is reserved in a Taktin formation is then contained, which is disk space proportional to the instantaneous speed of the magnet. Die Servoinformation wird in diesem Fall mit einem individuellen Servomagnetkopf gelesen und in einem Servokanal anschließend aufbereitet. The servo information is read in this case with an individual servo magnetic head and then processed in a servo channel. Dabei wird auch die entsprechende Taktinformation wiedergewonnen. In this case, the corresponding clock information is recovered.

Eine derartige Aufbereitung der gelesenen Servoinformation ist bei konventionellen Magnetplattenspeichern durchaus üblich, au ßerdem ist sie im vorliegenden Fall als solche auch nicht von wesentlicher Bedeutung. Such treatment of the servo information read is quite common in conventional magnetic disk storage, au ßerdem it is in the present case, as such, not essential. In der Zeichnung ist daher der Servoka nal 1 lediglich strichpunktiert als Block dargestellt. Therefore, in the drawing of Servoka nal is 1 only shown in phantom as a block. Aus die sem Servokanal 1 wird der Regelschaltung ein Servotaktsignal SCK als eine der Bezugsgrößen für die Gewinnung von Datentakt signalen, dh einem Schreibtaktsignal WCK bzw. einem Lese taktsignal RCK zugeführt. Sem from the servo channel 1 of the control circuit is a servo clock signal SCK as one of the reference values for the generation of data clock signals, that is, a write clock signal WCK and a read clock signal RCK is supplied.

In ähnlicher Form ist auch ein Lesekanal 2 in der Zeichnung le diglich schematisch angedeutet. In a similar form, a read channel 2 in the drawing le indicated diglich schematically. Der Lesekanal 2 umfaßt, soweit hier von Interesse, mindestens einen Datenkopf zum Lesen von auf einer Datenoberfläche des Magnetplattenspeichers gespei cherter Information sowie eine Verstärkeranordnung, in der ein von dem Magnetkopf abgegebenes Analogsignal vorverstärkt wird. The read channel 2 has, so far as is of interest, at least one data head for reading data on a surface of the magnetic disk memory vomit cherter information, and in which an output from the magnetic head is preamplified analog signal to an amplifier arrangement. Dieses vorverstärkte Signal wird der in der Zeichnung darge stellten Schaltungsanordnung in Form eines analogen Lesesigna les RS als weiteres Bezugssignal zugeführt. This signal is preamplified in the drawing Darge circuit configuration presented in the form of an analog Lesesigna les RS supplied as a further reference signal.

Kernstück der in der Zeichnung dargestellten Schaltungsanord nung ist ein Taktgenerator 3 zum Erzeugen des Schreibtaktsigna les WCK sowie des Lesetaktsignales RCK. The core of the illustrated in the drawing Schaltungsanord voltage is a clock generator 3 for generating the Schreibtaktsigna les WCK and the read clock signal RCK. Dieser Taktgenerator 3 umfaßt einen spannungsgesteuerten Oszillator. This clock generator 3 includes a voltage controlled oscillator. Dieser Oszillator ist aus einer Mehrzahl von Verzögerungsglieder 41 .. 4 i .. 4 n aufgebaut, dabei ist n vorzugsweise eine ungerade Zahl. This oscillator is constructed of a plurality of n delay elements 41 .. 4 .. 4, while n is preferably an odd number. Diese Verzögerungsglieder sind untereinander seriell zu einem Ring über Koppelpunkte 5 zusammengeschaltet. These delay elements are mutually connected together serially to form a ring via coupling points. 5 Die Verzögerungszeit Δt der Verzögerungsglieder 41 .. 4 n ist variabel und durch eine analoge Steuerspannung Uc einstellbar. The delay time At of the delay elements 41 .. n 4 variable and adjustable by an analog control voltage Uc. Aus der Digitaltechnik bestehen dem Fachmann eine Reihe von Lösungen als Ausführungs formen für derartige spannungsgesteuerte Verzögerungsglieder zur Verfügung, ohne Beschränkung wäre beispielhaft ein Univi brator mit eingebauter spannungsgesteuerter Stromquelle zu nen nen. consist of digital technology to the skilled person, a number of solutions as the execution form for such voltage-controlled delay elements is available, without limitation, would be Univi example Brator with built-in voltage-controlled current source to NEN NEN.

Diese Ringstruktur der Verzögerungsglieder 41 .. 4n bildet ei nen Oszillator mit einstellbarer Oszillatorfrequenz fo, die ge mäß Beziehung ( 1 ) umgekehrt proportional zur gewählten Verzöge rungszeit Δt ist: This ring structure of the delay elements 41 .. 4n forms ei NEN oscillator having an adjustable oscillator frequency fo, the accelerator as relationship (1) is inversely proportional to the selected tarry delay time At is:

(1) fo = 1/2nΔt, (1) fo = 1 / 2nΔt,

dabei ist n die Zahl der Verzögerungsglieder und die einzelne Verzögerungszeit Δt jedes der Verzögerungsglieder 41 .. 4 n, wie ausgeführt, eine Funktion der den Verzögerungsgliedern 41 .. 4 n parallel zugeführten analogen Steuerspannung Uc, mit anderen Worten Δt = f(Uc). where n is the number of delay elements and the single delay time .DELTA.t each of the delay elements 41 .. 4 n, as indicated, a function of the delay elements 41 .. 4 n parallel supplied analog control voltage Uc, in other words, At = f (Uc).

An einem der Koppelpunkte 5 wird das Schreibtaktsignal WCK aus gekoppelt, das in der vorliegenden Schaltungsanordnung einem Frequenzuntersetzer 6 zugeführt wird. On one of the crosspoints 5, the write clock signal WCK is coupled out, which is supplied in the present circuit arrangement, a frequency divider. 6 Dieser Frequenzunterset zer 6 teilt das Schreibtaktsignal WCK in der Frequenz herunter und paßt es damit an die systematisch vorgegebene, niedrigere Frequenz des Servotaktsignales SCK an. This Frequenzunterset zer 6 divides the write clock signal WCK in the frequency down and adjusts it so that the predetermined systematically, lower frequency of the servo clock signal SCK to. Das dem heruntergeteil ten Schreibtaktsignal WCK entsprechende Ausgangssignal des Fre quenzuntersetzers 6 wird ebenso wie das Servotaktsignal SCK ei nem ersten Phasendetektor 7 zugeführt. The heruntergeteil th the write clock signal WCK corresponding output signal of Fre quenzuntersetzers 6 is supplied as the servo clock signal SCK ei nem first phase detector. 7 Auch für die Ausgestal tung eines solchen Phasendetektors stehen dem Fachmann eine Reihe von Lösungen zur Verfügung, er kann beispielsweise als Flankendetektor ausgebildet sein. Also for the processing of such a phase detector Ausgestal are available to the skilled person, a number of solutions are available, it may be formed, for example, as an edge detector. Der Phasendetektor 7 gibt ein von der Phasenablage seiner beiden Eingangssignale abhängiges analoges Ausgangssignal ab, das einem analogen Schleifenfilter 8 zugeführt wird, das als Tiefpaß ausgebildet ist. The phase detector 7 outputs a phase dependent on the storage of its two input signals analog output signal which is supplied to an analog loop filter 8, which is designed as a low-pass filter. Das Schlei fenfilter 8 formt das angebotene Eingangssignal in eine band breitenbegrenzte Analogspannung um, die als die Steuerspannung Uc parallel den Verzögerungsgliedern 41 .. 4 n des Ringoszilla tors zugeführt wird. The loop fenfilter 8 converts the input signal offered to a bandwidth-limited analog voltage to the delay elements 41 .. is 4 n of Ringoszilla gate supplied in parallel as the control voltage Uc.

Der vorstehend beschriebene Schaltungsteil mit den zu einem Ring geschalteten Verzögerungsgliedern 41 .. 4 n, dem Frequenz untersetzer 6 , dem ersten Phasendetektor 7 und dem analogen Schleifenfilter 8 bildet einen ersten Phasenregelkreis, der das erzeugte Schreibtaktsignal WCK auf das aus dem Servokanal 1 zu geführte Servotaktsignal SCK als Bezugsgröße synchronisiert. The circuit portion with a ring-connected delay elements 41 .. 4 described above, n, the frequency divider 6, the first phase detector 7 and the analog loop filter 8 forms a first phase control loop, which the write clock signal generated WCK to be guided from the servo channel 1 servo clock signal SCK synchronized as a reference. Dabei bildet der aus den Verzögerungsgliedern 41 .. 4n gebil dete Ringoszillator einen spannungsgesteuerten Oszillator in Digitaltechnik. Here, the delay elements 41 .. of the 4n gebil finished ring oscillator is a voltage controlled oscillator in digital technology. Der beschriebene erste Phasenregelkreis besitzt aufgrund seiner Charakteristik ein definiertes Haltevermögen, um niederfrequente Ablagen der Frequenz des Schreibtaktsignales WCK von der Frequenz des Servotaktsignales SCK auszuregeln, ist aber zu träge, um auf Phasenschwankungen, gegebenenfalls auch ein Fehlen eines einzelnen Impulses des als Bezugsgröße zuge führten Servotaktsignales SCK zu reagieren. The first phase-locked loop described has due to its characteristics in order to correct low-frequency bins of the frequency of the write clock signal WCK from the frequency of the servo clock signal SCK, a defined holding power, but is too slow to lead to phase variations, and optionally also a lack of a single pulse of the applied as a reference servo clock signal SCK to respond.

Die in der Zeichnung dargestellte Schaltungsanordnung weist ei nen weiteren Phasenregelkreis auf, mit dem aus dem als weitere Bezugsgröße zugeführten analogen Lesesignal RS das darauf syn chronisierte Lesetaktsignal RCK abgeleitet wird. The circuit arrangement shown in the drawing comprises egg NEN further phase-locked loop with the analog from the supplied as a further reference value RS read signal thereon syn chronisierte read clock signal RCK is derived. Dazu weist der Taktgenerator 3 eine Auswahlschaltung 9 mit Selektionseingängen 91 auf, die jeweils an einen der Koppelpunkte 5 der Verzöge rungsglieder 41 .. 4 n angeschlossen sind. For this purpose, the clock generator 3, a selection circuit 9 with selection inputs 91 which are connected in each case to one of the n coupling points 5 of the tarry approximately members 41 ... 4 Wie sich noch aus der weiteren Beschreibung ergeben wird, hat die Auswahlschal tung 9 die Funktion eines Phasenstellgliedes, das in Abhängig keit von der Phasenlage eines ihr an einem Eingang 92 zugeführ ten digitalen Signales eines der über ihre Selektionseingänge 91 angebotenen Impulssignale selektiert und auf einen Ausgang 93 durchschaltet. As still will appear from the further description, the selection scarf has tung 9, the function of a phase control element that selects in Depending speed of the phase position of their associated guide at an input 92 th digital signal of one of the pulse signals provided via their selection inputs 91 and an output 93 turns on. Das an diesem Ausgang 93 der Auswahlschaltung 9 angebotene Signal ist das Lesetaktsignal RCK. The signal offered at this output 93 of the selection circuit 9 is the read clock signal RCK.

Dieses Lesetaktsignal RCK wird auch einem zweiten Phasendetek tor 10 angeboten. This read clock signal RCK is also a second Phasendetek tor 10 offered. Dieser digitale Phasendetektor 10 empfängt außerdem das über einen Analog/Digital-Wandler 11 in ein digi tales Signal umgewandelte analoge Lesesignal RS, das vom Lese kanal 2 abgegeben wird. This digital phase detector 10 also receives the an analog / digital converter 11, converted into a digi tales signal analog read signal RS, which is output from the read channel. 2 Der zweite Phasendetektor 10 bewertet die Phasenablage zwischen den seinen beiden Eingängen zugeführ ten Signalen, dem digitalisierten Lesesignal bzw. dem Lesetakt signal RCK. The second phase detector 10 evaluates the phase offset between its two inputs fed guide th signals, the digitized read signal and the read clock signal RCK. Er gibt ein von dieser festgestellten Phasenablage abhängiges digitales Ausgangssignal ab, das über ein Digital filter 12 dem Eingang 92 der Auswahlschaltung 9 als digitales Auswahlsignal SEL zugeführt wird. Outputs a detected from this phase offset dependent digital output signal, which is supplied via a digital filter 12 to the input 92 of the selection circuit 9 as a digital selection signal SEL.

Funktionell bedeutet dies, daß die Oszillatorfrequenz fo des aus den Verzögerungsgliedern 41 ... 4 n aufgebauten Ringoszilla tors zum Erzeugen des Lesetaktsignales RCK herangezogen wird. Functionally, this means that the oscillation frequency fo of the of the delay elements 41 ... 4 n constructed Ringoszilla gate is used for generating the read clock signal RCK. Dabei wird aber die Phasenlage des erzeugten Lesetaktsignales RCK auf die Phasenlage des analogen Lesesignales RS mit Hilfe der als Phasenstellglied verwendeten Auswahlschaltung 9 bezo gen. Mit anderen Worten wird auf diese Weise das Lesetaktsignal RCK in seiner Phasenlage dem analogen Lesesignal RS nachge führt. But while the phase of the generated read clock signal RCK to the phase of the analog read signal RS using the selection circuit used as phase actuator 9 bezo gen. In other words, the read clock signal RCK in its phase position nachge in this way the analog read signal RS results.

Daraus wird deutlich, daß sich die Regelbewegungen des ersten Phasenregelkreises, mit dem das Schreibtaktsignal WCK erzeugt wird, im zweiten Phasenregelkreis zum Erzeugen des Lesetaktsi gnales RCK als Störgrößen auswirken. It is clear that the control movements which the write clock signal WCK is generated said first phase control loop, affect the second phase locked loop for generating the Lesetaktsi gnales RCK as interference. Dies ist aber im gegebenen Fall kein erheblicher Nachteil und führt auch nicht zu einer geminderten Regelstabilität der beschriebenen Schaltungsanord nung, weil die Bandbreite des ersten Phasenregelkreises zum Er zeugen des Schreibtaktsignales WCK weit unterhalb der Bandbrei te des zweiten Phasenregelkreises zum Erzeugen des Lesetaktsi gnales RCK liegt. But this is not a significant disadvantage in the given case and does not lead to an impaired control stability of Schaltungsanord described voltage because the bandwidth of the first phase locked loop for he witness the write clock signal is WCK far below the Bandbrei te of the second phase locked loop for generating the Lesetaktsi gnales RCK. Aufgrund dieses Bandbreitenverhältnisses ist ein Ausregeln der niederfrequenten Störgrößen problemlos mög lich. Because of this bandwidth ratio, a compensate the low interference is easily possible, please include.

Claims (4)

1. Schaltungsanordnung zum Erzeugen von Datentaktsignalen (WCK, RCK) bei einem Magnetplattenspeicher mit einer spannungsge steuerten Oszillatorschaltung ( 3 ) als Taktsignalgenerator, de ren Ausgangstaktsignal (WCK bzw. RCK) in einem Phasendetektor ( 7 bzw. 10 ) mit einem Bezugssignal (SCK bzw. RS) verglichen und dabei ein Regelsignal (Uc bzw. SEL) abgeleitet wird, das der Oszillatorschaltung als Stellgröße zugeführt wird, ge kennzeichnet durch eine Oszillatorschal tung ( 3 ) zum Erzeugen eines Schreibtaktsignales (WCK), die als Fenstergenerator ausgebildet ist und eine Mehrzahl (n) von Taktsignalausgängen ( 5 ) zum Abgeben von jeweils in ihrer Pha senlage um einen definierten Betrag (Δt) untereinander verscho benen Taktsignalen aufweist und der ein erster Phasendetektor ( 7 ) zugeordnet ist, dem als Bezugssignal ein Servotaktsignal (SCK) zugeführt ist und durch eine mit Selektionseingängen ( 91 ) an die Ausgänge der Oszillatorschaltung angeschlossene, als Phasenstellglied wirk 1. A circuit arrangement for generating data clock signals (WCK, RCK) or in a magnetic disc memory having a voltage sensors, controlled oscillation circuit (3) as a clock signal generator, de ren output clock signal (WCK or RCK) in a phase detector (7 or 10) with a reference signal (SCK compared. RS) and thereby a control signal (Uc or SEL) is derived which is supplied to the oscillator circuit as a control variable, characterized by at an oscillator TIC (3) for generating a write clock signal (WCK) which is formed as a window generator and a plurality (n) of the clock signal outputs (5) for discharging each in their Pha by a defined amount (at) senlage each other verscho surrounded clock signals and having associated therewith a first phase detector (7), which as a reference signal, a servo clock signal (SCK) is supplied, and connected by a selection with inputs (91) to the outputs of the oscillator circuit, more than the phase control element ende Auswahlschaltung ( 9 ) zum Erzeugen ei nes Lesetaktsignales (RCK), der ein weiterer Phasendetektor ( 10 ) zum Bewerten eines analogen Lesesignales (RS) als Bezugs signal zugeordnet ist. forming selection circuit (9) for generating ei nes read clock signal (RCK) which is associated with a further phase detector (10) for evaluating an analog read signal (RS) as the reference signal.
2. Schaltungsanordnung nach Anspruch 1, dadurch ge kennzeichnet, daß die spannungsgesteuerte Oszil latorschaltung ( 3 ) eine Mehrzahl von zu einem Ring geschalteten Verzögerungsgliedern ( 41 .. 4n) mit gesteuert einstellbarer Verzögerungszeit (Δt) besitzt, deren Steuereingängen gemeinsam das vom ersten Phasendetektor ( 7 ) erzeugte Regelsignal (Uc) zu geführt ist und deren Koppelpunkte ( 5 ) die individuellen Takt signalausgänge bilden, von denen einer als Ausgang für das Schreibtaktsignal (WCK) ausgewählt ist. 2. A circuit arrangement according to claim 1, characterized in that the voltage-controlled Oszil latorschaltung (3) a plurality of a ring-connected delay elements (41 .. 4n) with controlled adjustable delay time (At) whose control inputs in common that (from the first phase detector produced 7) control signal (Uc) is resulted and the coupling points (5), the individual clock signal outputs form, one of which (as an output for the write clock signal WCK) is selected.
3. Schaltungsanordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß der erste Phasendetektor ( 7 ), dessen einem Eingang das Servotaktsignal (SCK) als Bezugs signal zugeführt ist, über einen weiteren Eingang mit dem Aus gang eines Frequenzuntersetzers ( 6 ) verbunden ist, der seiner seits an den das Schreibtaktsingal (WCK) führenden Taktsignal ausgang der spannungsgesteuerten Oszillatorschaltung ( 3 ) ange schlossen ist und daß zwischen dem ersten Phasendetektor und dem Regeleingang der spannungsgesteuerten Oszillatorschaltung ein analoges Schleifenfilter ( 8 ) vorgesehen ist. 3. A circuit arrangement according to claim 1 or 2, characterized in that the first phase detector (7), one input of the servo clock signal (SCK) supplied signal as the reference, via a further input with the off input of a frequency translator (6) is connected, is in turn leading to the Schreibtaktsingal (WCK) clock signal output of the voltage controlled oscillation circuit (3) is closed and that there is provided between the first phase detector and the control input of the voltage controlled oscillator circuit, an analog loop filter (8).
4. Schaltungsanordnung nach einem der Ansprüche 1 bis 3, da durch gekennzeichnet, daß ein Analog/Digi tal-Wandler ( 11 ) zum Umwandeln des analogen Lesesignales (RS) in ein Digitalsignal vorgesehen ist, an den als weiterer Phasendetektor ein digitaler Phasendetektor ( 10 ) angeschlossen ist, dessen Ausgang über ein Digitalfilter ( 12 ) mit dem Steuer eingang ( 92 ) der Auswahlschaltung ( 9 ) verbunden ist. 4. A circuit arrangement according to one of claims 1 to 3, as by in that an analog / Digi tal converter (11) for converting the analog read signal (RS) is provided in a digital signal (to a further phase detector, a digital phase detector 10 is connected), the output of the input via a digital filter (12) to the control (92) of the selection circuit (9) is connected.
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