DE4037942A1 - Digital delay unit with high time resolution - couples equivalent outputs of memory matrices by OR wiring - Google Patents

Digital delay unit with high time resolution - couples equivalent outputs of memory matrices by OR wiring

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DE4037942A1 DE19904037942 DE4037942A DE4037942A1 DE 4037942 A1 DE4037942 A1 DE 4037942A1 DE 19904037942 DE19904037942 DE 19904037942 DE 4037942 A DE4037942 A DE 4037942A DE 4037942 A1 DE4037942 A1 DE 4037942A1
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Axel Dipl Ing Schulz
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Abstract

The delay unit consist of counters and memories. The equivalent outputs of several memory matrices are interlinked by OR wiring. Specified memory materials are completely written by zeroes. To specified addresses of one memory matrix a bit trcin is applied enabling a timed position and width of the pulses to be generated. Rapid counters have a frequency corresp. to a cycle time period of a single memory component. Each counter is allocated precisely one memory component, whose output data appears in the raster of the phase shift of the generated addresses. USE/ADVANAGE - Digital, programmed pulse transmitting circuit, with adjustable delay and pulse width.

Description

Die Erfindung betrifft eine digitale Schaltungsanordnung zur Ausgabe programmierter Impulse, deren Impulsbreite und -ver zögerungszeit definiert einstellbar sein sollen. The invention relates to a digital circuit arrangement for outputting programmed pulses whose pulse width and -ver delay time defined to be adjustable. Durch das Zu sammenwirken von n Speicherbauelementen ist die Impulsbreite im Raster t zyklus (t zyklus : Zykluszeit eines einzelnen Speicherbau elementes) bzw. die Verzögerungszeit im Raster t zyklus /n ein stellbar. By For sammenwirken of n memory devices is the pulse width in the scanning cycle t (t cycle: cycle time of a single storage building element) or the delay time in the grid cycle t / n, a adjustable.

Bisher sind sowohl verschiedene analoge als auch digitale Schal tungsanordnungen zur zeitlichen Verzögerung von Signalen be kannt. So far, both different analog and digital sound processing arrangements for delaying signals be known.

Analoge Lösungen beruhen ia auf der gesteuerten Auf- oder Entladung eines bzw. mehrerer umschaltbarer Kondensatoren. Analogous solutions ia based on the controlled charging or discharging of one or more switchable capacitors. So ist in DE-OS 26 38 950 eine Variante vorgestellt, bei der mit einem Flipflop eine Entladestufe gesperrt und ein Kondensator mit einer getakteten Gleichspannungsquelle aufgeladen wird. Thus, in DE-OS 26 38 950, a variant is presented in which locked with a flip-flop and a discharging stage, a capacitor having a clocked DC voltage source is charged. Da der Kondensator unmittelbar am Rücksetzeingang des Flipflops ange schlossen ist, hat das den Nachteil, daß der Ladevorgang stets mit derselben Ladespannung des Kondensators abbricht. Since the capacitor is directly joined to the reset input of the flip-flop is, which has the disadvantage that the charging operation always terminates with the same charging voltage of the capacitor. Die Ver zögerungszeit kann also nur mit Hilfe der getakteten Gleich spannungsquelle eingestellt werden. The Ver delay time so can only be set using the pulsed DC voltage source.

Die Schaltung zu einem einstellbaren Monoflop wird in DE-OS 32 19 682 vorgestellt. The circuit to an adjustable monostable is presented in DE-OS 32 19 682nd Sie beruht auf der Entladung eines Kondensators mit einer steuerbaren Stromquelle. It is based on the discharge of a capacitor having a controllable current source.

Eine Lösung nach DD 2 66 457 zeigt einen monostabilen Multi vibrator, bei dem ein Kondensator über ein taktflankengesteuer tes D-Flipflop aufgeladen wird. A solution according to DD 66457 2 shows a monostable multi vibrator, in which a capacitor is charged via a clock edge died your th D flip-flop. Nach Erreichen einer einstell baren Schwellspannung wird das Flipflop mit einem Komparator zurückgesetzt und der Kondensator mit einer Stromquelle ent laden. After reaching a sett cash threshold flop will load ent with a comparator is reset and the capacitor to a power source.

Nachteilig bei den beiden letztgenannten Varianten ist, daß sich die Haltezeit umgekehrt proportional zur Steuergröße (Strom- bzw. Spannung) verhält. A disadvantage of the latter two variants, that the holding time is inversely proportional to the control amount (current or voltage).

Sollen sowohl Impulsbreite als auch -verzögerung gegenüber dem Bezugssignal einstellbar sein, werden jeweils zwei der genannten Schaltungen benötigt. Are both pulse width and deceleration with respect to the reference signal be adjustable in two of said circuits are needed in each case. Dabei wird die jeweils zweite Schaltung durch die Ausgangsimpulse der ersten getriggert. In this case, each second circuit is triggered by the output pulses of the first. Die erste Schaltung bestimmt die Impulsverzögerung gegenüber dem Bezugs signal und die zweite die Impulsdauer, so daß ein relativ hoher schaltungstechnischer Aufwand erforderlich ist. The first circuit determines the pulse delay relative to the reference signal and the second pulse duration, so that a relatively high expenditure on circuitry is required.

Außerdem benötigen Vorrichtungen zur zeitlichen Verzögerung auf analoger Basis ia einen hohen Abgleichaufwand. In addition, devices for delaying require a large adjustment costs on an analog basis ia. Durch einfachen Aufbau und hohe Reproduzierbarkeit zeichnet sich eine digitale Schaltung nach DD 2 57 913 aus. By simple structure and high reproducibility, a digital circuit according to DD 57913 2 is distinguished. Ein schneller Zähler realisiert l Zählzustände und wird zur Adressierung eines schnellen RAM genutzt. The fast counter realized l counting states and is used for addressing a fast RAM. Der mit jedem vollständigen Zählerdurchlauf ausgelöste Übertrag dient als Bezugssignal für die zu realisierende Impulsbreite und -verzögerung. The triggered with each complete run counter transfer serves as a reference signal for the to-implement pulse width and delay. Durch eine Bitfolge auf den ersten l RAM-Adressen werden zeitliche Lage der Impulse zum Übertrag und deren Breite festgelegt. By a bit sequence to the first l RAM addresses temporal position of the pulses to carry and their width are determined. Dazu gibt das im RAM abgelegte (l·m)-Bitmuster die Zustände der m RAM- Ausgänge für jeweils 1/l der Dauer eines Zählerdurchlaufes an. In addition there is the stored in the RAM to (l-m) bit pattern, the states of the m outputs of RAM for each 1 / l the duration of a counter run. Neben den genannten Vorteilen können auf einfache Weise m, in Breite und Verzögerung voneinander unabhängige Impulse generiert werden. Besides the advantages mentioned independent pulses can be easily generated m, in width and delay. Nachteilig ist jedoch, daß Impulsbreite und -verzögerung nur im Raster t zyklus des verwendeten RAM- Bausteins programmierbar sind. However, a disadvantage is that the pulse width and delay can be programmed only in the grid cycle t of the RAM module used.

Eine generelle Möglichkeit zur Erhöhung der zeitlichen Auf lösung bei vorgegebener Zykluszeit der verwendeten Speicherbau elemente besteht im Austausch von Kanalzahl und Geschwindigkeit durch Speicherformatierung. A general way to increase the time to solution for a given cycle time of the storage building elements used is the exchange of channel numbers and speed through memory formatting. Nachteilig ist, daß zur Realisierung dieses Prinzips der maximale Schieberegisterausgabetakt f a =k/t zyklus bereitgestellt werden muß. It is a disadvantage that must be provided for the realization of this principle, the maximum shift register output clock f a = k / t cycle. Außerdem steigen mit hohen Ausgabegeschwindigkeiten die Anforderungen an die Steuerung des Schieberegisters. In addition, high output speeds, the demands on the control of the shift register.

Bei allen betrachteten Impulsverzögerungsschaltungen ist der Aufwand zur Einstellung von Impulsbreite und -verzögerungszeit noch relativ hoch bzw. die zeitliche Auflösung unbefriedigend. In all the pulse delay circuits of the effort to set pulse width and deceleration time or the time resolution is still relatively high unsatisfactory. Das Ziel der Erfindung besteht darin, eine einfache Schaltung zur Generierung mehrerer voneinander unabhängiger Impulse definier ter Breite und Verzögerung zu realisieren, die sich durch hohe zeitliche Auflösung, einfachen Aufbau und gute Reproduzierbar keit auszeichnet. The object of the invention is to realize a simple circuit for generating multiple independent pulses DEFINE ter width and delay, which is characterized by high temporal resolution, simple structure and good reproducibility ness.

Es ist Aufgabe der Erfindung, eine digitale Schaltung anzugeben, die zur Programmierung von Impulsen geeignet ist und deren Ver zögerung gegenüber einem Bezugssignal sowie deren Breite in einem weiten Bereich einstellbar sind. It is an object of the invention to provide a digital circuit which is suitable for programming the pulses and their Ver delay relative to a reference signal and whose width can be adjusted in a wide range. Entsprechend der Anzahl n der dabei verwendeten Speicherbauelemente soll die Verzögerung der programmierten Impulse im Raster des n-ten Teils der Zykluszeit eines einzelnen Speicherbauelementes und die Impulsbreite im Raster der vorgegebenen Zykluszeit einstellbar sein. Corresponding to the number n of the memory devices used in this case, the delay of the programmed pulses in the grid of the n-th part of the cycle time of a single memory device and the pulse width should be adjustable in the height of the predetermined cycle time. Erfindungsgemäß wird die Aufgabe dadurch gelöst, daß die jeweils gleichwertigen Ausgänge der n RAM-Bausteine wired-OR verknüpft sind. According to the invention the object is achieved in that the respective outputs of the equivalent n RAM blocks wired-OR are linked. Zur Erzeugung der RAM-Adressen mit der Frequenz f zyklus =1/t zyklus werden n schnelle Zähler verwendet, wobei jeder der n Zähler einem der n RAM-Bausteine zugeordnet ist. To generate the RAM addresses with the cycle frequency f = 1 / t cycle n fast counters are used, each of the n counter associated with one of n RAM chips. Die phasenverschobene Bereitstellung der RAM-Adressen zwischen RAM2 und RAM1 mit t zyklus /n, zwischen RAM3 und RAM1 mit 2(t zyklus /n) bis RAMn ist einstellbar, so daß die Adressen gegenüber RAM1 zum Zeitpunkt (n-1)(t zyklus /n) bereitgestellt werden. The phase-shifted providing the RAM addresses between RAM2 and RAM1 with t cycle / n, between RAM3 and RAM1 2 (t cycle / n) to RAMn is adjustable so that the addresses against RAM1 at time (n-1) (t cycle be / n) is provided. Die Ver zögerungszeit zwischen Bezugssignal und auszugebender Impuls folge legt fest, in welchem der n RAM-Bausteine ein (l,m) -Bit muster abzulegen ist. The Ver delay time between the reference signal and be output pulse train sets in which the n RAM blocks a (l, m) is to store bit pattern. Dieses Bitmuster gibt die Zustände an jedem der m RAM-Ausgänge für eine Periodendauer der Zähltakt frequenz f zyklus an. This bit pattern indicates the states of each of the m outputs RAM for a period duration of the counting pulse frequency f cycle. Alle anderen RAM-Bausteine sind vollständig mit Nullen zu beschreiben. All other RAM modules are fully describe with zeros. Durch diese Maßnahme ist gewähr leistet, daß sich an den m Punkten der wired-OR-Verknüpfung das in einem der RAMs abgelegte (l,m)-Bitmuster störungsfrei durch setzt. This measure guarantees that the stored in one of the RAMs (l, m) is the m points of the wired-OR operation bit pattern by interference.

Die Erfindung soll nachfolgend an einem Ausführungsbeispiel erläutert werden. The invention will be explained below using an exemplary embodiment. Verwendung finden n=2 RAM. find use n = 2 RAM. Die notwendige Phasenverschiebung von t zyklus /2 zwischen der Adressierung beider RAM ist bei symmetrischem Tastverhältnis der Zähltaktfrequenz über die Gegenphase einfach realisierbar. The required phase shift of t cycle / 2 between the addressing of both RAM is a symmetrical duty cycle of the counting clock frequency via the anti-phase easily realized. In den Zeichnungen zeigt In the drawings

Fig. 1 allgemein die erfinderische Lösung, Fig. 1 is generally the inventive solution,

Fig. 2 Doppelspeicheranordnung in ECL-Technik. Fig. 2 dual memory arrangement in ECL technology.

Die Beschreibung der Schaltung erfolgt nach Fig. 2. D 2 und D 3 sind schnelle Dezimalzähler, die die RAM-Adressen mit einer Zähl taktfrequenz f zyklus bereitstellen. The description of the circuit is carried out according to Fig. 2. D 2 and D 3 are provide for fast cycle decimal counter, the clock frequency of the RAM addresses with a counting. Über D 1 wird der symmetri sche Zähltakt gegenphasig aufgefächert und den Takteingängen der beiden Zähler (D 2 , D 3 ) zugeführt. About D 1 of the SYMMETRI specific count clock is fanned out in opposite phase, and the clock inputs of the two counters (D 3 D 2) is supplied. Dadurch erscheinen die Daten beider RAM (D 5 , D 6 ) um t zyklus /2 gegeneinander zeitverscho ben. Thus, the data appear both RAM (D 5, D 6) around cycle t / 2 from each other zeitverscho ben. Das in einem der beiden RAM abgelegte (10·4)-Bitmuster gibt die Zustände an jeder der vier Ausgangsleitungen für eine Periodendauer der Zähltaktfrequenz an, da an den Ausgängen des jeweils anderen RAM entsprechend seines zu programmierenden In halts nur Nullen erscheinen. The stored in one of the two RAM (10 × 4) bit pattern indicates the conditions at each of the four output lines for a period of the counting clock frequency as to be programmed at the outputs of the other RAM according to its appear in halts only zeros. Das Taktsignal bzgl. dessen Impuls breite und -verzögerung programmierbar ist, wird durch 10 : 1-Teilung über einen weiteren Dezimalzähler (D 4 ) gewonnen. . 1 division via a further decimal (D 4) obtained: the clock signal related to the pulse width and deceleration programmable through 10. Dadurch ist gewährleistet, daß ein vollständiger Durchlauf der Zähler D 2 und D 3 genau einer Taktperiode des Bezugssignals entspricht. This ensures that a complete cycle of the counter D 2 and D 3 corresponds to exactly one clock period of the reference signal. Da die Ausgabe der RAM-Daten zeitlich jeweils einer von zwei um 180° gegeneinander verschobenen Taktphasen der Zähl taktfrequenz zugeordnet werden kann, ist für die Signalver zögerung auf den Leitungen L 1 , . Since the output of the RAM data in each case one of the two can be assigned clock frequency by 180 ° relative to each shifted clock phase of the counting time is for the Signalver delay, on the lines L1. . , ., L 4 gegenüber dem Bezugs signal ein Zeitraster t zyklus /2 wirksam. ., L 4 relative to the reference signal a time frame t cycle / 2 effectively.

Claims (3)

  1. 1. Digitale Verzögerungseinheit mit hoher zeitlicher Auflö sung, bestehend aus Zählern und Speichern, dadurch gekenn zeichnet, daß jeweils gleichwertige Ausgänge von n (l·m)- Speichermatrizen miteinander wired-OR verknüpft sind, genau (n-1) (l·m)-Speichermatrizen vollständig mit Nullen be schrieben sind, auf den l Adressen genau einer (l·m)-Speicher matrix eine Bitfolge abgelegt ist, die eine Programmierbarkeit der zeitlichen Lage und Breite der zu generierenden Impulse gewährleistet, n schnelle Zähler, die mit der Frequenz f zyklus =1/t zyklus entsprechend der Zykluszeit eines einzelnen Speicherbauelementes vorgesehen sind, jedem der n Zähler genau ein Speicherbauelement zugeordnet ist, deren Ausgangs daten im Raster der Phasenverschiebung der erzeugten Adressen erscheinen. 1. Digital delay unit with a high time resolu solution consisting of counters and store, characterized in that each equivalent outputs of n (l · m) - wired-OR associated memory arrays with each other, (exactly (n-1) l · m ) -Speichermatrizen completely be zeros are written exactly one (on the l addresses l · m) memory matrix, a bit sequence is stored, which ensures a programmability of the temporal position and width of the generated pulses, n fast counter associated with the cycle frequency f = 1 / t cycle are provided corresponding to the cycle time of a single memory device, each of the n counter is assigned to a memory device, the output data appears in the pattern of phase shift of the generated addresses.
  2. 2. Digitale Verzögerungseinheit nach Anspruch 1, dadurch ge kennzeichnet, daß die Zähler zur Phasenverschiebung der Speicheradressen zwischen RAM2 und RAM1 mit (t zyklus /n), zwischen RAM3 und RAM1 mit 2(t zyklus /n) und bis RAMn mit (n-1)(t zyklus /n) programmierbar sind. 2. Digital delay unit according to claim 1, characterized in that the counters for shifting the phase of the memory addresses between RAM2 and RAM1 with (t cycle / n), between RAM3 and RAM1 2 (t cycle / n) and to RAMn with (n- (1) t cycle / n) are programmable.
  3. 3. Digitale Verzögerungseinheit nach Anspruch 1, dadurch ge kennzeichnet, daß das Taktsignal bzgl. dessen zeitliche Lage und Breite der zu generierenden Impulse programmierbar sind durch eine (l : 1)-Teilung über einen (n+1)-ten Zähler, der l Zählzustände realisiert, gewonnen wird. 3. Digital delay unit according to claim 1, characterized in that the clock signal related to the temporal position and width of the generated pulses are programmable by a (l: 1). -division via a (n + 1) -th counter which l counting states realized is obtained.
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* Cited by examiner, † Cited by third party
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EP0817378A1 (en) * 1996-07-05 1998-01-07 Matra MHS Generator of electronic duration and frequency programmable pulses

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