DE4037332C2 - A method for error monitoring of data consistency in a data processing system and circuit arrangement for performing the method - Google Patents

A method for error monitoring of data consistency in a data processing system and circuit arrangement for performing the method

Info

Publication number
DE4037332C2
DE4037332C2 DE19904037332 DE4037332A DE4037332C2 DE 4037332 C2 DE4037332 C2 DE 4037332C2 DE 19904037332 DE19904037332 DE 19904037332 DE 4037332 A DE4037332 A DE 4037332A DE 4037332 C2 DE4037332 C2 DE 4037332C2
Authority
DE
Grant status
Grant
Patent type
Prior art keywords
data
cpu0
response signals
hit0
wbit0
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
DE19904037332
Other languages
German (de)
Other versions
DE4037332A1 (en )
Inventor
Albrecht Baur
Gerald Braeuer
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Technology Solutions GmbH
Original Assignee
Wincor Nixdorf International GmbH
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Grant date

Links

Classifications

    • GPHYSICS
    • G06COMPUTING; CALCULATING; COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02Addressing or allocation; Relocation
    • G06F12/08Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0806Multiuser, multiprocessor or multiprocessing cache systems
    • G06F12/0815Cache consistency protocols
    • G06F12/0831Cache consistency protocols using a bus scheme, e.g. with bus monitoring or watching means

Description

Die Erfindung betrifft ein Verfahren zur Fehlerüberwachung der Daten konsistenz in einem Datenverarbeitungssystem gemäß dem Oberbe griff des Patentanspruches 1 und eine entsprechende Schaltungsanordnung. The invention relates to a method for error monitoring of data consistency in a data processing system according to the Oberbe handle of claim 1 and a corresponding circuit arrangement.

Die Entwicklung der Hard- und Softwaretechnologie in den letzten Jahren hat dazu geführt, daß es einfacher und billiger ist, eine bestimmte Leistung mit einem aus mehreren Verarbeitungs einheiten bestehenden Datenverarbeitungssystem zu erzielen, anstatt dieselbe Leistung mit nur einer Verarbeitungseinheit zu erreichen. The development of hardware and software technology in recent years has meant that it is easier and cheaper to achieve a certain performance with units of multiple processing existing data processing system, rather than to achieve the same performance with a single processing unit. Derartige Multiprozessorsysteme bedienen sich eines gemeinsamen Leitungssystems, eines sogenannten Bus-Systems, zur Kopplung der Verarbeitungseinheiten untereinander sowie mit einem gemeinsamen Arbeitsspeicher. Such multi-processor systems make use of a common rail system, a so-called bus-system, for coupling the processing units with one another and with a common memory.

Ein hoher Datenverkehr und Koordinierungsaufwand zwischen den Verarbeitungseinheiten und dem Arbeitsspeicher bedingen eine Optimierung der mittleren Datenzugriffszeit im System, die durch die Zugriffszeit des Arbeitsspeichers und die Leistungs fähigkeit des Leitungssystems bestimmt wird. A high traffic and coordination effort between the processing units and the memory to cause an optimization of the average data access time in the system, the ability by the access time of the main memory and the power of the line system is determined. Wegen der relativ langen Zugriffszeit des Arbeitsspeichers sind den Verarbei tungseinheiten private Cachespeicher zugeordnet, in denen nur ein Teil der im Arbeitsspeicher befindlichen Daten gespeichert ist. Because of the relatively long access time of the memory the proces associated processing units private cache memories in which only part of the data stored in the main memory is stored. Hierfür am besten geeignet sind Copy-Back-Cachespeicher, bei denen im Gegensatz zu Write-Through-Cachespeichern, wo alle Schreibzugriffe grundsätzlich auch zum Arbeitsspeicher gehen und damit den Datenverkehr auf dem Leitungssystem erhöhen, Än derungen von Daten im Cachespeicher erlaubt sind, ohne daß der Arbeitsspeicher auf denselben Stand gebracht wird. These are best suited Copy-back cache memories in which, in contrast to write-through caches where all write operations and basically go to memory, thus increasing the traffic on the line system, Su changes of data in the cache memory allows, without the memory is placed on the same level.

Damit ergibt sich aber die Notwendigkeit, die Konsistenz der Daten im System zu gewährleisten, weil Speicherdaten sowohl im Arbeitsspeicher als auch in einem oder mehreren privaten Cachespeichern simultan vorhanden sein können. but this results in the need to ensure consistency of data in the system because memory data from both the work in one or more private caches may be present simultaneously. Dies bedeutet, daß bei jedem Speicherzugriff der aktuelle Wert erhalten werden muß, unabhängig davon, ob die Daten nur im Arbeits speicher oder zusätzlich in einem oder mehreren Cachespei chern abgelegt oder in einem Cachespeicher verändert worden sind und nur noch dort den aktuellen Wert besitzen. This means that for each memory access, the current value must be obtained, regardless of whether the data storage, or only in the working been additionally manuals stored in one or more Cachespei or changed in a cache memory, and only therein have the current value.

Aus "A Class of Compatible Cache Consistency Protocols and their Support by the IEEE Futurebus", Paul Sweazey and Alan Jay Smith, 1986, IEEE, sind Protokolle für die Aufrechterhal tung der Datenkonsistenz bei Verwendung eines Standardbus systems (Futurebus) bekannt. From "A Class of Compatible Cache Consistency Protocols and Their Support by the IEEE Futurebus" Paul Sweazey and Alan Jay Smith, 1986, IEEE, protocols for Upright Sustainer are processing known data consistency when using a standard bus system (Futurebus). Dabei wird nach erfolgter Zutei lung des Bussystems von einer anfordernden Verarbeitungsein heit eine Adresse zusammen mit Steuersignalen über das Bus system an alle Verarbeitungseinheiten eines Multiprozessor systems übertragen und die Verarbeitungseinheiten antworten jeweils mit Antwortsignalen zur Konsistenzsteuerung an die anfordernde Verarbeitungseinheit. In this case, development of the bus system is after Zutei from a requesting Verarbeitungsein standardize an address along with control signals via the bus system to all the processing units of a multiprocessor system and transmit the processing units respond to each of response signals for consistency control to the requesting processing unit.

Die Datenkonsistenz im gesamten System wird dabei anhand von Zustandskennzeichen gesteuert, die jedem Cachespeichereintrag zugeordnet sind. The data consistency in the entire system is controlled based on status flags that are associated with each cache entry. So kann beispielsweise festgestellt werden, ob die pro Speicherzugriff adressierten Daten im Cachespei cher vorhanden sind, ob gültige Kopien der Daten noch in weiteren Cachespeichern eingetragen sind oder ob die Daten im Cachespeicher verändert wurden. For example, to determine whether the memory access per addressed data in Cachespei are available cher, whether valid copies of the data are still registered in other caches or whether the data has been modified in the cache memory.

Beispielsweise müssen bei einer Leseanforderung durch eine der Verarbeitungseinheiten die Daten von einer anderen Verar beitungseinheit bereitgestellt werden, weil deren zugehöriger Cachespeicher für die gewünschten Daten gerade zuständig ist. For example, the data must be provided beitungseinheit by another proces for a read request by one of the processing units, because their associated cache is currently responsible for the desired data. Die anfordernde Verarbeitungseinheit ist daher durch ein entsprechendes Antwortsignal zu informieren, daß die aktuellen Daten von einer anderen Verarbeitungseinheit geliefert werden. The requesting processing unit is therefore to be informed by a corresponding response signal indicating that the current data is supplied by another processing unit. Da alle Signalisierungen über Sammelleitungen (Open- Collector) des Bussystems erfolgen, die jeweils von allen Verarbeitungseinheiten gemeinsam benutzt werden, gewährlei sten die protokollabhängig aufgrund der Signalisierungen vorgenommenen Änderungen der Zustandskennzeichen keine aus reichende Sicherheit. Since all signaling via manifolds (open collector) carried out the bus system, which will be shared by all the respective processing units, ensu changes the state flag protocol dependent made due to the signaling of most no-reaching safety.

So wird beispielsweise nicht erkannt, wenn von mehr als einer Verarbeitungseinheit angezeigt wird, daß die adressierten Daten in den zugehörigen Cachespeichern jeweils als geändert gekennzeichnet sind. For example, not detected when the display of more than one processing unit, that the addressed data each identified as changed in the associated cache memories.

Es ist daher Aufgabe der vorliegenden Erfindung, ein Verfah ren und eine Schaltungsanordnung zu schaffen, das bzw. die eine Fehlerüberwachung bei der Konsistenz steuerung für die in privaten Cachespeichern der verschiede nen Verarbeitungseinheiten gespeicherten Daten ohne Mehrauf wand an Leitungen für das Leitungssystem gewährleistet. It is therefore an object of the present invention, reindeer a procedural and to provide a circuit arrangement, the or fault detection for the consistency control for the data stored in the private cache memories of Various NEN processing units data without Mehrauf wall of lines for the line system ensured.

Diese Aufgabe wird hinsichtlich des Verfahrens durch die kennzeichnenden Merkmale des Patentanspruches 1 gelöst. This object is achieved as regards the method by the characterizing features of claim 1.

Danach werden die einander entsprechenden Antwortsignale der einzelnen Verarbeitungseinheiten nicht über Sammelleitungen mit Open-Collector-Steuerung übertragen, sondern über indivi duelle Signalleitungen des Leitungssystems. After that, each corresponding response signals of the individual processing units are not transmitted via manifolds with open collector control, but via indi vidual signal lines of the line system. Als individuelle Signalleitungen werden dabei die zum Zeitpunkt der Antwort signale freien Adressenleitungen genutzt, so daß kein Mehrauf wand an Leitungen für das Leitungssystem entsteht. As individual signal lines while the signals at the time of the response free address lines are used, so that no Mehrauf wall of lines for the pipe system is created. Die indi viduellen Antwortsignale aller Verarbeitungseinheiten bilden somit Signalkombinationen, die leicht auswertbar sind und sich in zulässige und unzulässige Signalkombinationen unter teilen lassen, wobei letztere anzeigen, daß die Konsistenz steuerung nicht einwandfrei arbeitet. The indi vidual response signals of all processing units thus form signal combinations that are exploitable and can be divided into acceptable and unacceptable signal combinations below, which show the latter that the consistency does not control is working properly. So darf beispielsweise zur Signalisierung, daß adressierte Daten in mehreren Cache speichern gleichzeitig als gültig gespeichert sind, nicht gleichzeitig signalisiert werden, daß in wenigstens einem der Cachespeicher die Daten geändert worden sind. So may, for example, for signaling that addressed data in several cache memories at the same time as the stored valid signals are not the same, that in at least one of the cache memory, the data have been modified.

Gemäß der Erfindung ist somit zu jedem Zeitpunkt die Überwa chung der Konsistenzsteuerung des gesamten Systems in einfa cher Weise möglich. According to the invention, the surveil monitoring the consistency control of the entire system in simp cher manner is thus possible at any time.

Die Auswertung der Antwortsignale kann gemäß den Weiterbil dungen der Erfindung in der jeweils den Speicherzugriff auslösenden Verarbeitungseinheit oder aber in einer mit dem Leitungssystem gekoppelten zentralen Überwachungseinheit erfolgen. The evaluation of the response signals, according to the wide Erbil the invention in the respective memory access triggering processing unit or in a coupled to the conduit system central monitoring unit decisions take place.

Gemäß anderer Weiterbildungen der Erfindung werden gemeinsam mit den individuellen Antwortsignalen der Verarbeitungsein heiten jeweils ein Sicherungszeichen und eine Information darüber, ob ein momentaner Zugriffsschutz des im zugehörigen Cachespeicher adressierten Eintrags besteht, über das Lei tungssystem übertragen. According to other embodiments of the invention are in common with the individual response signals from the Verarbeitungsein units each have a safeguarding signals and information as to whether a current access protection of the addressed memory entry is made in the associated cache, transmitted via the processing system Lei.

Das entsprechend dem Verfahren gemäß Anspruch 1 arbeitende Datenverarbeitungssystem ergibt sich aus Anspruch 6. The method according to the working of claim 1 data processing system results from claim. 6

Die Erfindung wird anhand eines in den Zeichnungen näher darge stellten Ausführungsbeispiels erläutert. The invention is explained with reference to a detail in the drawings Darge presented embodiment. Im einzelnen zeigt In detail shows

Fig. 1 das Blockschaltbild eines Datenverarbeitungssystems zur Überwachung der Datenkonsistenz, Fig. 1 is a block diagram of a data processing system for monitoring data consistency,

Fig. 2 die einem Cachespeichereintrag zugeordneten Zustands kennzeichen mit zugehöriger Wahrheitstabelle, Fig. 2, associated with a cache entry condition mark with associated truth table,

Fig. 3 eine Einrichtung zur Erzeugung von Antwortsignalen in einer Verarbeitungseinheit des Datenverarbeitungssystems gemäß Fig. 1 und Fig. 3 shows a device for generating response signals in a processing unit of the data processing system of FIG. 1 and

Fig. 4 eine Überwachungseinheit zur Auswertung der Antwort signale aller Verarbeitungseinheiten des Datenverarbeitungs systems gemäß Fig. 1. Fig. 4 is a monitoring unit for evaluation of the response signals of all the processing units of the data processing system of FIG. 1.

Fig. 1 zeigt den allgemeinen Aufbau eines Datenverarbeitungssystems in schematischer Darstellung, beispielsweise bestehend aus einem gemeinsamen Arbeitsspeicher ASP, mehreren Verarbeitungseinheiten CPU0 . Fig. 1 shows the general structure of a data processing system in a schematic representation, for example consisting of a common working memory ASP, multiple processing units CPU0. . , . , CPU3 mit zugehörigen privaten Cachespeichern CAM0 . CPU 3 with associated private cache memories CAM0. . , . , CAM3, sowie einem Leitungssystem CBUS zur Kopplung der angeschlossenen Einheiten miteinander. CAM3, as well as a pipe system CBUS for coupling the units connected to each other. Durch die Verwendung von individuell zugeordneten Copy-Back-Cachespeichern besteht die Notwendigkeit, die Konsistenz der im Arbeitsspeicher ASP sowie in den Cachespeichern CAM0 . By using individually assigned Copy-back cache memories is the need, the consistency of the working memory ASP and in the cache memories CAM0. . , . , CAM3 simultan gespeicherten Daten aufrechtzuerhalten bzw. zu überwachen. maintain CAM3 simultaneously stored data or monitor.

Der prinzipielle Ablauf eines aus mindestens einer Adressenoperation bestehenden Speicherzugriffs einer Verarbeitungseinheit kann in eine Bewerbungsphase (request) für die Anfrage um Zuteilung des Leitungssystems, und eine Anforderungsphase gegliedert werden, in der die Parameter einschließlich der Adresse BADR des ausgelösten Speicherzugriffs über das Leitungssystem CBUS an alle angeschlossenen Einheiten übertragen werden. The basic flow of a group consisting of at least one address operation memory access processing unit in an application phase (request) for the request for allocation of the line system, and a request phase are divided, in which the parameters including the address BADR of the released memory access via the line system CBUS to all connected devices are transmitted. Umfaßt der Speicherzugriff auch eine Datenoperation, beispielsweise bei einem Lese- oder Schreibzugriff, so schließt sich an die Anforderungsphase eine Datenübertragungsphase an, in der die angeforderten Daten von der Verarbeitungseinheit geliefert werden, in dessen zugehörigem Cachespeicher sie aktuell gespeichert sind. the memory access also includes a data operation, for example in a read or write access, a data transfer phase will follow the request phase in which the requested data is supplied from the processing unit, in its associated cache memory are currently stored.

Unmittelbar nach der Adressenoperation mit Aussenden der zugehörigen Parameter einschließlich der Speicherzugriffsadresse BADR durch eine anfordernde Verarbeitungseinheit, z. Immediately after the address operation with transmission of the associated parameters including the memory access address BADR by a requesting processing unit, z. B. CPU0, an die anderen Verarbeitungseinheiten, z. B. CPU0 to the other processing units such. B. CPU1 . B. CPU1. . , . , CPU3, kann mit der Erzeugung von Antwortsignalen HIT0, WBIT0 . CPU 3, can with the generation of response signals HIT0, WBIT0. . , . , HIT3, WBIT3 in den Einrichtungen RSP0 . HIT3, WBIT3 in the facilities RSP0. . , . , RSP3 der Verarbeitungseinheiten CPU0 . RSP3 of the processing units CPU0. . , . , CPU3 begonnen werden. CPU3 be started. Die parallel gebildeten Signale werden beispielsweise zu fest vorgegebenen Zeitpunkten über das Leitungssystem übertragen. The signals formed in parallel are transmitted, for example, to fixed, predetermined intervals throughout the conduit system. Zu diesem Zweck benutzen die Verarbeitungseinheiten CPU0 . For this purpose, use the processing units CPU0. . , . , CPU3 individuell zugeordnete Leitungen des Leitungssystems CBUS, die für die jeweils zuvor ablaufende Adressenoperation ebenfalls verwendet werden. CPU3 individually assigned lines of the line system CBUS, which are also used for the previously running each address operation.

Anhand der durch die übertragenden Signale mitgeteilten Zustände der Verarbeitungseinheiten läßt sich erkennen, ob alle Verarbeitungseinheiten die Erzeugung ihrer Antwortsignale abgeschlossen haben. Of the information received by the transmitting signals states of the processing units can be seen that all processing units have completed the production of their response signals. Ist dies der Fall, so kann mit deren Auswertung auf das Vorliegen einer Dateninkonsistenz begonnen werden. If this is the case, then you can start their evaluation for the presence of data inconsistency. Zu diesem Zweck weist jede Verarbeitungseinheit CPU0 . For this purpose, each processing unit CPU0. . , . , CPU3 identisch aufgebaute Einrichtungen INK auf, die bei Erkennen inkonsistenter Daten eine Fehlermeldung IER erzeugen. CPU3 identically constructed facilities on INK which generate an error message IER upon detection of inconsistent data.

Gemeinsam mit den Antwortsignalen HIT0, WBIT0 . Together with the response signals HIT0, WBIT0. . , . , HIT3, WBIT3 können weitere Informationssignale PAR0, LCK0 . HIT3, WBIT3, additional information signals PAR0, LCK0. . , . , PAR3, LCK3 vom Leitungssystem CBUS übertragen werden, von denen die Signale PAR0 . PAR3 be transferred from LCK3 line system CBUS, from which the signals PAR0. . , . , PAR3 Sicherungszeichen enthalten, während anhand der Signale LCK0 . PAR3 contain backup characters while using the signals LCK0. . , . , LCK3 ein Zugriffsschutz des im zugehörigen Cachespeicher CAM0 . LCK3 access protection of the associated cache memory CAM0. . , . , CAM3 adressierten Eintrags mitgeteilt werden kann. CAM3 addressed entry can be communicated. Die Auswertung der übertragenen Antwort- und Informationssignale erfolgt in der jeweils anfordernden Verarbeitungseinheit, sie kann aber auch in einer zental angeordneten Einrichtung durchgeführt werden. The evaluation of the transmitted response and information signals carried in the respective requesting processing unit, but it can also be carried out in a zental arranged device.

In Fig. 2 sind Zustandszeichen VL, WR, SHA dargestellt, die einem Cachespeichereintrag zugeordnet und durch die Adresse TA für das entsprechende Tag-Feld des Cachespeichers ergänzt werden. In Fig. 2 Condition mark VL, WR, SHA are shown, associated with a cache entry and are supplemented by the address TA for the respective tag field of the cache memory. Sie kennzeichnen dabei, daß die Daten des Cachespeichereintrags vorhanden und gültig sind (VL), daß eine Änderung der Daten stattgefunden hat (WR), oder daß eine Kopie der Daten in einem weiteren Cachespeicher gespeichert ist (SHA). They feature here is that the data of the cache entry are present and valid (VL), that a change of data has taken place (WR), and that a copy of the data is stored in another cache memory (SHA).

Der Zustand des adressierten Cachespeichereintrags läßt sich anhand einer Wahrheitstabelle aus den Zustandskennzeichen VL, WR, SHA feststellen. The state of the addressed cache entry can be determined based on a truth table from the state flag VL, WR, SHA. So sind die eingetragenen Daten in mehr als einem Cachespeicher (shared) oder nur in einem Cachespeicher (exclusive) abgelegt oder weisen nur in einem Cachespeicher den aktuellen veränderten Wert (modified) auf. Thus, the data registered in more than one cache memory (shared), or only in a cache memory (exclusive) are stored or have only the latest modified value (modified) in a cache memory.

Eine Dateninkonsistenz im System ist beispielsweise dann gegeben, wenn mehr als eine Verarbeitungseinheit anhand ihrer Antwortsignale anzeigen, daß die eingetragenen Daten als nur in ihrem zugehörigen Cachespeicher geänderte Daten (modified) gekennzeichnet sind. A data inconsistency in the system is for example given when display more than one processing unit on the basis of their response signals that the entered data as only in its associated cache data changed (modified) are marked. Gleiches gilt für den Fall, daß die eingetragenen Daten als geändert gelten, während sie in einem weiteren Cachespeicher einen der beiden anderen Zustände einnehmen. The same applies in the event that the registered data are considered to be changed while they are taking one of the other states in another cache.

Fig. 3 und Fig. 4 enthalten Einrichtungen zur Erzeugung und Auswertung der Antwortsignale für das Vorliegen inkonsistenter Daten im System. Fig. 3 and Fig. 4 include means for generating and evaluating the response signals for the presence of inconsistent data in the system.

Am Beispiel der in der Verarbeitungseinheit CPU0 angeordneten Einrichtung RSP0 gemäß Fig. 3 soll die Bildung der Antwortsignale in den einzelnen Verarbeitungseinheiten gezeigt werden. The example of which is arranged in the processing unit CPU0 RSP0 device according to FIG. 3, the formation of the response signals in the individual processing units will be shown. Das von der Einrichtung RSP0 erzeugte Antwortsignal HIT0 gibt an, ob in irgendeiner Speicherbank des Cachespeichers CAM0, z. The response signal generated by the means RSP0 HIT0 indicates whether any memory bank in the cache memory CAM0, z. B. der Bank x, ein Treffer, z. As the bank x, a hit, z. B. HITBx, für den durch die Adressen BADR und TABx (Tag-Feld der Bank x) ausgewählten Eintrag ermittelt wird. B. HITBx, is determined for the selected by the addresses BADR and TABx (tag field of the Bank x) entry. Es resultiert daher aus der Verknüpfung der individuellen Treffersignale HITBx . It therefore results from the combination of the individual hit signals HITBx. . , . , HITBz entsprechend der vorhandenen Speicherbänke (Bank x . . . Bank z) durch das ODER-Glied OR1. HITBz according to the available memory banks (Bank x... Z Bank) through the OR gate OR1.

Das speicherbankbezogene Treffersignal, z. The memory bank-related hit signal z. B. HITBx, ergibt sich jeweils aus der Reihenschaltung zweier UND-Glieder, z. B. HITBx, results in each case of the series connection of two AND gates, z. B. U1 und U2. B. U1 and U2. Das erste Eingangssignal des UND-Gliedes U2 wird durch Verknüpfung der Adressen BADR und TABx im vorgeschalteten UND-Glied U1 gewonnen, während das zweite Eingangssignal von dem aus dem Zustandskennzeichen VL des adressierten Speicherbankeintrags gemäß Fig. 2 abgeleiteten Signal VLBx gebildet wird. The first input signal of the AND gate U2 is obtained by linking the address BADR and TABx in the upstream AND gate U1, while the second input signal from the derived from the condition flag VL of the addressed memory bank entry shown in Fig. 2 signal VLBx is formed.

Für die Erzeugung des Antwortsignals WBIT0, das angibt, ob in irgendeiner Speicherbank des Cachespeichers CAM0 eine Veränderung des adressierten Eintrags stattgefunden hat, werden die speicherbankbezogenen Signale WBx . For the generation of the response signal WBIT0 that indicates whether there has been a change of the addressed entry in any memory bank of the cache memory CAM0, the memory bank related signals are WBx. . , . , WBz durch das ODER-Glied OR2 miteinander verknüpft. WBz through the OR gate OR2 linked. Die individuellen Signale WBx . The individual signals WBx. . , . , WBz ergeben sich jeweils aus einer UND-Verknüpfung eines Treffersignals mit dem entsprechenden vom Zustandskennzeichen WR des adressierten Speicherbankeintrags gemäß Fig. 2 abgeleiteten Signal. WBz result in each case from an AND operation of a hit signal with the corresponding indicator of the state of the addressed memory bank WR entry shown in FIG. 2 derived signal. Beispielsweise führt die Verknüpfung der Signale HITBx und WRBx durch das UND-Glied U3 zum individuellen Ausgangssignal WBx. For example, the combination of the signals HITBx WRBx and performs the AND gate U3 to the individual output signal WBx. Die Erzeugung aller speicherbankindividuellen Signale ist zur Beibehaltung einer übersichtlichen Schaltungsanordnung nicht näher dargestellt. The production of all the individual memory bank signals is not illustrated in detail for maintaining a clear circuitry.

Fig. 4 zeigt eine mögliche Ausführungsform der Auswerteeinrichtung INK, die gemäß Fig. 1 in jeder Verarbeitungseinheit angeordnet ist. Fig. 4 shows a possible embodiment of the evaluating INK disposed in each processing unit of FIG. 1. Sie ist aufgebaut aus mehreren UND-Gliedern U4 . It is made up of several AND gates U4. . , . , U7 zur Verknüpfung der über das Leitungssystem übertragenen Antwortsignale, wobei jeweils das Ausgangssignal eines UND- Gliedes, z. U7 for linking the data transmitted via the line system response signals, wherein in each case the output of an AND gate, for example. B. U4, aus den Antwortsignalen einer Verarbeitungseinheit, z. B. U4, from the response signals to a processing unit, eg. B. HIT0, WBIT0, gebildet wird. B. HIT0 is WBIT0 formed. Der Ausgang jedes UND-Gliedes ist mit einem Eingang eines nachgeschalteten ODER-Gliedes OR5 verbunden, dessen Ausgangssignal AWHIT anzeigt, ob überhaupt in einem der Cachespeicher CAM0 . The output of each AND gate is connected to an input of a subsequent OR gate OR5 whose output signal AWHIT indicates whether at all in one of the cache memory CAM0. . , . , CAM3 gemäß Fig. 1 die adressierten Daten als geändert (modified) gekennzeichnet sind. CAM3 shown in FIG. 1, the addressed data as changed (modified) are marked.

Demgegenüber gibt das Signal MHIT an, ob die adressierten Daten in mehr als einem Cachespeicher eingetragen sind. In contrast, the signal MHIT indicates whether the addressed data registered in more than one cache. Zur Erzeugung des Signals MHIT werden jeweils zwei der Antwortsignale HIT0 . For generating the signal MHIT two each of the response signals HIT0 be. . , . , HIT3 sowohl durch die ODER-Glieder OR3, OR4 als auch durch die UND-Glieder U8, U9 verknüpft. HIT3 linked by both the OR gates OR3, OR4 and by the AND gates U8, U9. Die Ausgänge der ODER-Glieder OR3, OR4 sind an die Eingänge eines nachgeschalteten UND-Gliedes U10 angeschlossen, dessen Ausgang gemeinsam mit den Ausgängen der UND-Glieder U8, U9 die Eingänge des ODER-Gliedes OR6 bilden. The outputs of the OR circuits OR3, OR4 are connected to the inputs of a downstream AND gate U10, the output of which form together with the outputs of the AND gates U8, U9, the inputs of the OR gate OR6. Für den Fall, daß durch die Signale AWHIT, MHIT angezeigt wird, daß die adressierten Daten in mindestens einem Cachespeicher als geändert (modified) gekennzeichnet und in mehr als einem Cachespeicher als gültig eingetragen sind, so erfolgt eine Fehlermeldung IER am Ausgang des UND-Gliedes U11. In the event that is displayed by the signals AWHIT, MHIT that the addressed data in at least one cache memory as changed (modified) in and registered as valid in more than one cache memory, then an error message IER at the output of the AND gate U11.

Für andere Fälle auftretender Dateninkonsistenz sowie für die Bildung und Auswertung der gemeinsam mit den Antwortsignalen übertragbaren Informationssignale lassen sich die Einrichtungen gemäß Fig. 3 und Fig. 4 durch entsprechende Verknüpfungsschaltungen in einfacher Weise ergänzen. In other cases occurring data inconsistency and for the formation and evaluation of transferable together with the response signals, information signals, the devices according to FIG. 3 and Fig. 4 can be supplemented by appropriate logic circuits in a simple manner.

Claims (8)

  1. 1. Verfahren zur Fehlerüberwachung bei der Konsistenzsteuerung für die in privaten Cachespeichern (CAM0 . . . CAM3) verschiedener Verarbeitungseinheiten (CPU0 . . . CPU3) und in einem gemeinsamen Arbeitsspeicher (ASP) eines Datenverarbei tungssystems gespeicherten Daten, bei dem jedem Cachespei chereintrag Zustandskennzeichen (VL, WR, SHA) zugeordnet werden und bei dem eine aus mindestens einer Adressenopera tion bestehende und einen Speicherzugriff auslösende An forderung einer Verarbeitungseinheit über ein Leitungssystem (CBUS) an alle Einheiten des Datenverarbeitungssystems über tragen wird, wobei den einzelnen Verarbeitungseinheiten (CPU0 . . . CPU3) zugeordnete Einrichtungen (RSP0 . . . RSP3) die Anforderungen überwachen und entsprechend dem jeweils gül tigen Konsistenzsteuerungsprotokoll abhängig von den jeweili gen Zustandskennzeichen (VL, WR, SHA) wirksam werden, indem die Zustands kennzeichen und gegebenenfalls die zugehörigen Daten geändert und entsprechende Antwort (.. CAM0. CAM3) 1. A method for error monitoring in the consistency control for in the private cache memories of different processing units (.. CPU0. CPU3) and a shared memory (ASP) of a data-processing system stored data, wherein each Cachespei chereintrag state flag ( VL, WR, SHA) are assigned, and in which one of at least an address opération existing and a memory access triggering on demand of a processing unit via a line system (CBUS) to all units of the data processing system is transmitted, wherein (the individual processing units CPU0... CPU3). associated means (RSP0.. RSP3) monitor the requirements and are effective in accordance with the respective Gul term consistency control protocol-dependent (by the jeweili gene status flag VL, WR, SHA), by the condition mark and optionally changing the corresponding data and corresponding response signale (HIT0, WBIT0 . signals (HIT0, WBIT0. . , . , HIT3, WBIT3) an die Einrichtung (z. B. RSP1) der anfordernden Verarbeitungseinheit (z. B. CPU1) über das Lei tungssystem (CBUS) übertragen werden, dadurch gekennzeichnet , daß die einzelnen Antwortsignale (HIT0, WBIT0 . . . HIT3, WBIT3) aller Verarbeitungseinheiten (CPU0 . . . CPU3) jeweils über individuelle Signalleitungen übertragen und als Signalleitun gen die Adressenleitungen des Leitungssystems (CBUS) verwen det werden und HIT3, WBIT3) to the device (eg. B. RSP1) of the requesting processing unit (eg. B. CPU1) via the Lei processing system (CBUS) are transmitted, characterized in that., The individual response signals (HIT0, WBIT0.. HIT3, .. WBIT3) of all processing units (CPU0. CPU 3) respectively transmitted via individual signal lines and as Signalleitun the address lines of the line system conditions (CBUS) utilization det are and
    daß alle Antwortsignale (HIT0, WBIT0 . . . HIT3, WBIT3) zusätz lich auf das Vorliegen unzulässiger Signalkombinationen überwacht werden und bei Vorliegen einer unzulässigen Signal kombination eine Fehlermeldung (IER) ausgelöst wird. that (. HIT0, WBIT0.. HIT3, WBIT3) all of the response signals are zusätz Lich monitored for the presence of impermissible signal combinations and event of an impermissible signal combination presence of an error message (IER) is triggered.
  2. 2. Verfahren nach Anspruch 1, dadurch gekenn zeichnet, daß jeweils gemeinsam mit den Antwort signalen (z. B. HIT0, WBIT0) einer Verarbeitungseinheit (z. B. CPU0) eine weitere Information (z. B. LCK0) über das Leitungs system (CBUS) übertragen wird, anhand der ein Zugriffsschutz des im zugehörigen Cachespeicher (z. B. CAM0) adressierten Eintrags mitteilbar ist. 2. The method according to claim 1, characterized in that in each case together with the response signals (z. B. HIT0, WBIT0) a processing unit (z. B. CPU0) further information (z. B. LCK0) via the line system (CBUS) is transmitted using the access protection of the associated cache memory (eg. B. CAM0) addressed entry is communicable.
  3. 3. Verfahren nach Anspruch 1 oder 2, dadurch ge kennzeichnet, daß jeweils gemeinsam mit den Antwortsignalen (z. B. HIT0, WBIT0) einer Verarbeitungseinheit (z. B. CPU0) ein Sicherungszeichen (z. B. PAR0) über das Lei tungssystem (CBUS) übertragen wird. 3. The method of claim 1 or 2, characterized in that in each case together with the response signals (z. B. HIT0, WBIT0) processing system of a processing unit (z. B. CPU0) a safety sign (z. B. PAR0) via the Lei (CBUS) is transmitted.
  4. 4. Verfahren nach einem der Ansprüche 1 bis 3, da durch gekennzeichnet, daß die zusätzli che Überwachung der Antwortsignale (HIT0, WBIT0 . . . HIT3, WBIT3) aller Verarbeitungseinheiten (CPU0 . . . CPU3) in der jeweils anfordernden Verarbeitungseinheit (z. B. CPU0) durch geführt wird. 4. The method according to any one of claims 1 to 3, as characterized by, that the zusätzli che monitoring of the response signals (HIT0, WBIT0... HIT3, WBIT3) of all the processing units (CPU0... CPU3) (in each case requesting processing unit z. B. CPU0) is passed through.
  5. 5. Verfahren nach einem der Ansprüche 1 bis 3, da durch gekennzeichnet, daß die zusätz liche Überwachung der Antwortsignale (HIT0, WBIT0 . . . HIT3, WBIT3) aller Verarbeitungseinheiten (CPU0 . . . CPU3) in einer mit dem Leitungssystem (CBUS) gekop pelten zentralen Überwachungseinheit (INK) durchgeführt wird. 5. A method according to any one of claims 1 to 3, as characterized by, that the zusätz Liche monitoring of the response signals (HIT0, WBIT0... HIT3, WBIT3) (. CPU0.. CPU3) of all the processing units in the line system (CBUS) gekop-coupled central monitoring unit (INK) is performed.
  6. 6. Schaltungsanordnung zur Fehlerüberwachung der Daten konsistenz in einem Datenverarbeitungssystem mit einem gemeinsamen Arbeits speicher (ASP) zur Speicherung der Daten, mehreren Verar beitungseinheiten (CPU0 . . . CPU3) mit zugehörigen privaten Cachespeichern (CAM0 . . . CAM3) zur Speicherung eines Teiles der im Arbeitsspeicher (ASP) enthaltenen Daten und ihrer Zu standskennzeichen (VL, WR, SHA), sowie einem Leitungssystem (CBUS) zur Kopplung der Verarbeitungseinheiten (CPU0 . . . CPU3) untereinander und mit dem Arbeitsspeicher (ASP), wobei jede Verarbeitungseinheit (z. B. CPU0) Einrichtungen (z. B. RSP0) zur Überwachung von über das Leitungssystem (CBUS) eintref fenden Anforderungen und zur Erzeugung von Antwortsignalen (z. B. HIT0, WBIT0) abhängig von den Zustandskennzeichen (z. B. VL, WR) des im zugehörigen Cachespeicher (CAM0) adres sierten Eintrags aufweist, dadurch gekenn zeichnet, daß die Anschlüsse für die Antwortsignale der einzelnen Verarbeitungseinheiten (CPU0 . 6. The circuit arrangement for error control of data consistency in a data processing system having a common working memory (ASP) for storing the data, several proces beitungseinheiten (CPU0... CPU3) with associated private cache memories (CAM0... CAM3) for storing a portion of the in the main memory (ASP) data included and their to stand mark (VL, WR, SHA), and a line system (CBUS) for coupling the processing units (CPU0... CPU3) with each other and the main memory (ASP), each processing unit (e.g. . B. CPU0) means (z. B. RSP0) for monitoring (via the line system CBUS) eintref fenden requirements and to generate response signals (z. B. HIT0, WBIT0) dependent (from the condition flag z. B. VL, WR) of the (in the associated cache memory CAM0) has adres overbased entry, characterized characterized marked in that the connections for the response signals of the individual processing units (CPU0. . . CPU3) mit jeweils einer der Adressenleitungen des Leitungssystems (CBUS) als individueller Signalleitung verbindbar sind und CPU3) (with one of the address lines of the line system CBUS) are connectable.. As an individual signal line, and
    daß mit dem Leitungssystem (CBUS) wenigstens eine gesonderte Überwachungseinheit (INK) zur Auswertung aller über das Lei tungssystem (CBUS) übertragenen Antwortsignale (HIT0, WBIT0 . . . HIT3, WBIT3) auf das Vorliegen einer unzulässigen Signalkombination gekoppelt ist. that to the conduit system (CBUS) at least one separate monitoring unit (INK) for evaluating all over the Lei processing system (CBUS) transmitted response signals (HIT0, WBIT0... HIT3, WBIT3) is coupled to the existence of an impermissible signal combination.
  7. 7. Datenverarbeitungssystem nach Anspruch 6, dadurch gekennzeichnet, daß jede Verarbeitungsein heit (z. B. CPU0) Einrichtungen (z B. RSP0) zur Erzeugung von gemeinsam mit den Antwortsignalen (z. B. HIT0, WBIT0) über tragbaren Informationssignalen (z. B. LCK0, PAR0) aufweist. 7. Data processing system according to claim 6, characterized in that each Verarbeitungsein unit (z. B. CPU0) means (eg RSP0) for generating, together with the response signals (z. B. HIT0, WBIT0) (transmitted information signals z. B. LCK0, PAR0) has.
  8. 8. Datenverarbeitungssystem nach Anspruch 6 oder 7, da durch gekennzeichnet, daß jede Verar beitungseinheit (z. B. CPU0) eine gesonderte Überwachungsein heit (INK) zur Auswertung der übertragenen Antwortsignale (HIT0, WBIT0 . . . HIT3, WBIT3) bzw. Informationssignale (LCK0, PAR0, . . . LCK3, PAR3) aufweist. 8. Data processing system according to claim 6 or 7, as characterized by, that each proces beitungseinheit (z. B. CPU0) a separate Überwachungsein unit (INK) for evaluating the transmitted response signals (HIT0, WBIT0... HIT3, WBIT3) and information signals comprising (. LCK0, PAR0,.. LCK3, PAR3).
DE19904037332 1990-11-23 1990-11-23 A method for error monitoring of data consistency in a data processing system and circuit arrangement for performing the method Expired - Fee Related DE4037332C2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
DE19904037332 DE4037332C2 (en) 1990-11-23 1990-11-23 A method for error monitoring of data consistency in a data processing system and circuit arrangement for performing the method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE19904037332 DE4037332C2 (en) 1990-11-23 1990-11-23 A method for error monitoring of data consistency in a data processing system and circuit arrangement for performing the method

Publications (2)

Publication Number Publication Date
DE4037332A1 true DE4037332A1 (en) 1992-05-27
DE4037332C2 true DE4037332C2 (en) 1995-06-29

Family

ID=6418811

Family Applications (1)

Application Number Title Priority Date Filing Date
DE19904037332 Expired - Fee Related DE4037332C2 (en) 1990-11-23 1990-11-23 A method for error monitoring of data consistency in a data processing system and circuit arrangement for performing the method

Country Status (1)

Country Link
DE (1) DE4037332C2 (en)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5724549A (en) * 1992-04-06 1998-03-03 Cyrix Corporation Cache coherency without bus master arbitration signals
DE69636452T2 (en) * 1995-03-17 2007-03-29 Intel Corp., Santa Clara Multi-processor cache memory coherency protocol for a local bus

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0680499B2 (en) * 1989-01-13 1994-10-12 インターナショナル・ビジネス・マシーンズ・コーポレーション Cache control system and method of the multiprocessor system
CA1325289C (en) * 1989-02-03 1993-12-14 Digital Equipment Corporation Scheme for insuring data consistency between a plurality of cache memories and the main memory in a multi-processor computer system

Also Published As

Publication number Publication date Type
DE4037332A1 (en) 1992-05-27 application

Similar Documents

Publication Publication Date Title
DE19807872A1 (en) Method of managing configuration data in data flow processors
DE4221278C2 (en) Busgekoppeltes multicomputer system
DE19502499A1 (en) ASI-slaves control and activation bus-system
EP0485878A2 (en) Method for determining the detectors' configuration of an alarm system
EP0978811A2 (en) Method and device to obtain travel times of vehicles
DE19618541A1 (en) Processing appts. for bank notes
EP1713035A2 (en) Data transfer device
EP0531894A1 (en) Method and apparatus for classifying and cleaning of yarns
EP0465793A2 (en) Multiprocessor system for control and diagnostic device in a motor vehicle
DE4141035C1 (en)
EP0453606A1 (en) Method and circuit arrangement for reducing the loss of information packets transmitted through a packet switch
EP0436818B1 (en) Diagnostic system for digitally controlled devices
DE19800311A1 (en) Electronic digital device
EP0141247A2 (en) Multiprocessor controller, especially a multiprocessor control unit of a telephone switching unit
DE19732488A1 (en) Determining rail vehicle position on track map
DE10252278A1 (en) System integrated bus monitor for monitoring and fault analysis of a serial bus, especially a process control field bus, whereby bus transmitted data is recorded using at least one field bus interface
EP0739802A2 (en) Method for improving availability of multi-section axle counters
DE10004281A1 (en) Data communications method, especially for vehicle occupant protection system, enables simple, reliable and timely evaluation of measurement - involves acquiring measurement values in measurement units on receiving measurement command, transferring measurement results sequentially to control unit
DE3406924C2 (en)
EP0067339A2 (en) Method and arrangement for disturbance detection in hazard signalling systems, especially fire signalling systems
DE4040927C2 (en) Method and apparatus for fault storage in a control device of a motor vehicle
EP0228559A1 (en) Fault-tolerant multi-computer arrangement
EP0623499A1 (en) Method for clear track, signalling by axle counting with automatic correction of count errors
EP0903711A2 (en) Method for transmitting traffic information
DE10218645A1 (en) Bus device, e.g. a CAN node, has a buffer memory with a control unit that controls memory contents in a time dependent manner, so that the node can be used with a time-triggered CAN bus

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
D2 Grant after examination
8364 No opposition during term of opposition
8327 Change in the person/name/address of the patent owner

Owner name: FUJITSU SIEMENS COMPUTERS GMBH, 81739 MUENCHEN, DE

8320 Willingness to grant licences declared (paragraph 23)
8339 Ceased/non-payment of the annual fee