DE4024526A1 - Metal oxide semiconductor-controlled high performance thyristor - can be switched on and off by MOS transistor uses self-aligning process with fewer masks - Google Patents
Metal oxide semiconductor-controlled high performance thyristor - can be switched on and off by MOS transistor uses self-aligning process with fewer masksInfo
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Abstract
Description
Die vorliegende Erfindung bezieht sich auf das Gebiet der Leistungselektronik. Sie betrifft insbesondere ein ab schaltbares, MOS-gesteuertes Leistungshalbleiter-Bauele ment sowie ein Verfahren zu dessen Herstellung.The present invention relates to the field of Power electronics. It particularly affects an ab switchable, MOS-controlled power semiconductor device ment and a process for its production.
Seit einigen Jahren ist in der Leistungselektronik zuneh mend die Entwicklung von MOS-gesteuerten Bauelementen vorangetrieben worden. Eingeleitet wurde dieser Trend von den unipolaren Leistungs-MOSFETs mit DMOS-Struktur.Power electronics has been increasing for several years mend the development of MOS-controlled components been pushed forward. This trend was initiated by the unipolar power MOSFETs with DMOS structure.
Der Vorteil dieser MOS-gesteuerten Bauelemente liegt hauptsächlich in der hohen Eingangsimpedanz an der Steuerelektrode begründet. Sie ermöglicht die Ansteuerung des Bauelements mit einem vergleichsweise sehr geringen Aufwand an Leistung.The advantage of these MOS-controlled components lies mainly in the high input impedance at the Control electrode justified. It enables control of the component with a comparatively very low Effort in performance.
Die DMOSFETs haben jedoch einen gewichtigen Nachteil: Hohe Durchbruchspannungen müssen bei diesen Bauelementen wegen des unipolaren Leitungscharakters mit hohen Durch laßwiderständen erkauft werden, welche die maximale Stromstärke begrenzen.However, the DMOSFETs have one major disadvantage: High breakdown voltages are required for these components because of the unipolar line character with high diameters resistances are bought, which are the maximum Limit current.
Seit kurzer Zeit ist für dieses Problem mit dem IGBT (Insulated Gate Bipolar Transistor) eine Lösung verfügbar (siehe dazu: B.J. Baliga et al., IEEE Trans. Electron De vices, ED-31, S. 821-828 (1984)).Recently, this problem with the IGBT (Insulated Gate Bipolar Transistor) a solution is available (see: B.J. Baliga et al., IEEE Trans. Electron De vices, ED-31, pp. 821-828 (1984)).
Der IGBT verfügt über eine Kathodenstruktur, die der des DMOSFET weitgehend ähnelt. Er kann vereinfacht als eine Kaskadenschaltung aus einem DMOSFET und einem Bipolar- Transistor aufgefaßt werden. Infolge des bipolaren Stromtransports in der hochohmigen n-Basisschicht ist dieser Bereich leitfähigkeitsmoduliert; damit kann auch bei Bauelementen mit hoher Sperrspannung ein kleiner Wert für den Durchlaßwiderstand realisiert werden.The IGBT has a cathode structure that matches that of the DMOSFET largely resembles. It can be simplified as one Cascade connection from a DMOSFET and a bipolar Transistor can be understood. As a result of the bipolar Current transport in the high-resistance n-base layer is this area is conductivity modulated; with that too a small value for components with high reverse voltage can be realized for the forward resistance.
Es ist nun weiterhin vorgeschlagen worden, das beschrie bene Konzept der Steuerung von Leistungshalbleiter-Bau elementen über MOS-Gates auch bei Bauelementen der höchsten Leistungsklasse, nämlich bei Thyristoren, zu verwirklichen (siehe dazu den Artikel von V.A.K. Temple, IEEE Trans. Electron Devices, ED-33, S. 1609-1618 (1986)).It has now been proposed that described bene concept of control of power semiconductor construction elements via MOS gates also for components of the highest performance class, namely with thyristors (see the article by V.A.K. Temple, IEEE Trans. Electron Devices, ED-33, pp. 1609-1618 (1986)).
Bei einem derartigen MOS-gesteuerten Thyristor oder MCT (MOS Controlled Thyristor), der aus einer Vielzahl von nebeneinanderliegenden, parallelgeschalteten Einheitszel len besteht, wird das Abschalten über einen Kurzschluß des Emitters mit der p-Basis durch schaltbare Emitter shorts erreicht. Als Schalter dienen dabei mit dem Emit ter integrierte MOSFETs, die naturgemäß wahlweise als n- oder p-Kanal-MOSFETs ausgebildet sein können. With such a MOS-controlled thyristor or MCT (MOS Controlled Thyristor), which consists of a variety of juxtaposed, parallel connected unit cell len exists, the shutdown is via a short circuit of the emitter with the p-base through switchable emitters shorts reached. Serve as a switch with the Emit integrated MOSFETs, which are naturally available as n- or p-channel MOSFETs can be formed.
Im Hinblick auf eine einfache Schaltungstechnik ist es natürlich wünschenswert, mit Hilfe der MOS-Gates den Thy ristor nicht nur aus- sondern auch einzuschalten. Dies sollte nach Möglichkeit mit einer einzigen Steuerelek trode erreichbar sein.In terms of simple circuitry, it is of course, with the help of the MOS gates the Thy not only switch the ristor off but also switch it on. This if possible with a single control elec trode be accessible.
Eine Struktur, welche diese Anforderungen erfüllt, ist in dem genannten Artikel von V.A K. Temple bereits vorge schlagen worden (dortige Fig. 5). Es handelt sich dabei um eine kombinierte Ein- und Ausschaltzelle, bei der in nerhalb der ursprünglichen MCT-Einheitszelle eine weitere DMOS-Struktur benutzt wird, um über einen Kanal in der zur Substratoberfläche hochgezogenen p-Basisschicht Elek tronen in die n-Basisschicht zu injizieren.A structure that meets these requirements is in already mentioned the article by V.A K. Temple been hit (there Fig. 5). These are a combined on and off switch cell, in which another within the original MCT unit cell DMOS structure is used to pass through a channel in the p-base layer elect to inject trons into the n-base layer.
Diese bekannte kombinierte Ein- und Ausschaltzelle wirft
jedoch zwei Probleme auf:
Der Kanal des zum Einschalten verwendeten DMOSFET wird
von der an die Oberfläche gezogenen p-Basisschicht gebil
det. Für typische Thyristoren bewegt sich die Tiefe die
ser p-Basisschicht im Bereich von wenigstens 20 Mikrome
tern. Dieses Maß entspricht dann auch in etwa der Kanal
länge des DMOSFET. Es ist damit erheblich größer als die
typischen Kanallängen von IGBTs, welche bei ungefähr 1
Mikrometer liegen. Wegen der großen Kanallänge werden
weniger Elektronen in die n-Basisschicht injiziert, wo
durch beim Einschalten der effiziente Aufbau eines Plas
mas behindert und die Einschaltzeit verlängert wird.However, this known combined switch-on and switch-off cell poses two problems:
The channel of the DMOSFET used for switching on is formed by the p-type base layer pulled to the surface. For typical thyristors, the depth of this p-base layer is in the range of at least 20 micrometers. This measure corresponds approximately to the channel length of the DMOSFET. It is therefore considerably larger than the typical channel lengths of IGBTs, which are approximately 1 micrometer. Because of the large channel length, fewer electrons are injected into the n-type base layer, which, when switched on, hinders the efficient construction of a plasma and extends the switch-on time.
Andererseits hat die Verwendung von kombinierten Ein- und Ausschaltzellen zur Folge, daß höchstens genausoviele Einschalt- wie Ausschaltelemente im Bauelement vorhanden sind. Es fehlt daher die Möglichkeit, Anzahl und Vertei lung dieser Elemente unabhängig voneinander im Hinblick auf die an das Bauelement gestellten Anforderungen zu op timieren.On the other hand, the use of combined inputs and Switch-off cells have the result that at most as many Switch-on and switch-off elements available in the component are. There is therefore no possibility, number and distribution development of these elements independently to the requirements placed on the component to op timing.
Um diesen Problemen abzuhelfen, ist in der älteren Euro päischen Anmeldung Nr. 8 91 05 333.2 vorgeschlagen worden, bei einem MCT die bekannten kombinierten Ein- und Aus schaltzellen durch zwei getrennte, parallelgeschaltete MCT- und IGBT-Binheitszellen zu ersetzen (Fig. 1).In order to remedy these problems, it was proposed in the older European Application No. 8 91 05 333.2 to replace the known combined on and off switch cells in an MCT by two separate, parallel-connected MCT and IGBT binary cells ( FIG. 1) .
Für die Herstellung eines solchen Bauelements ist aller dings ein Prozeß mit wenigstens 13 Maskenebenen erfor derlich. Darüberhinaus ist es notwendig, eine Lithogra phie zu verwenden, die mit einer Genauigkeit von besser 0,2 µm arbeitet. Alle diese Bedingungen führen zu einer komplexen Produktion mit hohen Produktionskosten und einer vergleichsweise geringen Ausbeute an Bauelementen.Everything is necessary for the production of such a component However, a process with at least 13 mask levels is required such. In addition, it is necessary to use a lithograph to use phie with an accuracy of better 0.2 µm works. All of these conditions lead to one complex production with high production costs and a comparatively low yield of components.
Aufgabe der vorliegenden Erfindung ist es nun, ein Bau element zu schaffen, welches praktisch die gleichen elek trischen Eigenschaften aufweist, wie das Bauelement der genannten älteren Anmeldung, aber wesentlich einfacher und mit höherer Ausbeute hergestellt werden kann, sowie ein Verfahren zu dessen Herstellung anzugeben.The object of the present invention is now a construction to create element which is practically the same elec has tric properties, such as the component of older registration mentioned, but much easier and can be produced with higher yield, as well specify a process for its manufacture.
Die Aufgabe wird bei einem Bauelement der eingangs ge nannten Art dadurch gelöst, daßThe task is at the beginning of a component named type solved in that
- a) in einem Halbleitersubstrat zwischen einer Anode und einer Kathode eine Mehrzahl von ersten und zwei ten Einheitszellen abwechselnd nebeneinander ange ordnet und parallelgeschaltet sind; a) in a semiconductor substrate between an anode and a cathode a plurality of first and two th unit cells alternately arranged side by side arranges and are connected in parallel;
- b) jede der ersten Einheitszellen eine erste Thy ristorstruktur mit einer Folge alternierend dotier ter Schichten enthält, welche Folge eine allen Ein heitszellen gemeinsame Basisschicht und eine mit ei nem Anodenkontakt verbundene Emitterschicht, ein auf der Kathodenseite in die Basisschicht eingelassenes erstes Basisgebiet und ein in das erste Basisgebiet eingelassenes, mit einem Kathodenkontakt verbundenes erstes Emittergebiet umfaßt;b) each of the first unit cells has a first Thy transistor structure with a sequence alternately doped layers contains which sequence an all one common basic layer and one with egg emitter layer connected to an anode contact the cathode side embedded in the base layer first base area and one in the first base area embedded, connected to a cathode contact includes first emitter region;
- c) jede der zweiten Einheitszellen die Emitterschicht, die Basisschicht und ein auf der Kathodenseite in die Basisschicht eingelassenes, zur Basisschicht entgegengesetzt dotiertes Kontaktgebiet umfaßt;c) each of the second unit cells the emitter layer, the base layer and one on the cathode side in the base layer embedded, to the base layer includes oppositely doped contact area;
- d) außerhalb des ersten Emittergebietes das erste Ba sisgebiet, und daran angrenzend zwischen den Ein heitszellen die Basisschicht an die kathodenseitige Oberfläche des Halbleitersubstrats treten; undd) the first Ba outside the first emitter region area, and adjoining it between the one the base layer to the cathode side Surface of the semiconductor substrate occur; and
- e) in diesem Bereich über dem Halbleitersubstrat katho denseitig isolierte erste Gateelektroden angeordnet sind.e) katho in this area above the semiconductor substrate first gate electrodes insulated are.
Eine bevorzugte Ausführungsform der Erfindung zeichnet sich dadurch aus, daß auf der dem Kontaktgebiet gegenüberliegenden Seite die Emitterschicht durch ein entgegengesetzt dotiertes Gebiet unterbrochen ist, wel ches mit dem Anodenkontakt verbunden ist und zusammen mit der Basisschicht und dem Kontaktgebiet eine integrierte Inversdiode bildet.A preferred embodiment of the invention is characterized is characterized in that on the the contact area opposite side through an emitter layer opposite doped area is interrupted, wel ches connected to the anode contact and together with an integrated base layer and the contact area Inverse diode forms.
Beim erfindungsgemäßen Verfahren werden zum Einbringen der ersten Emittergebiete, der ersten Basisgebiete und der Kontaktgebiete in das Halbleitersubstrat die ersten Gatelektroden als Maskierung in einem selbstjustierenden Dotierungsprozeß verwendet. In the method according to the invention, are to be introduced the first emitter regions, the first base regions and of the contact areas in the semiconductor substrate the first Gate electrodes as a mask in a self-adjusting Doping process used.
Weitere Ausführungsbeispiele der Erfindung ergeben sich aus den Unteransprüchen.Further exemplary embodiments of the invention result from the subclaims.
Die Erfindung soll nachfolgend anhand von Ausführungsbei spielen im Zusammenhang mit der Zeichnung näher erläutert werden. Es zeigenThe invention is intended below with reference to exemplary embodiments play explained in connection with the drawing will. Show it
Fig. 1 den Aufbau eines MCT mit separater MCT- und IGBT-Einheitszelle gemäß einer älteren Anmel dung; Figure 1 shows the structure of an MCT with separate MCT and IGBT unit cell according to an older application.
Fig. 2 ein erstes Ausführungsbeispiel für ein Bauele ment nach der Erfindung; Fig. 2 shows a first embodiment for a component according to the invention;
Fig. 3 ein zweites Ausführungsbeispiel für ein Bauele ment nach der Erfindung mit integrierter In versdiode; Fig. 3 shows a second embodiment of a component according to the invention with integrated In versdiode;
Fig. 4 eine zu Fig. 3 alternative Ausführungsform mit integrierter Inversdiode; FIG. 4 shows an alternative embodiment to FIG. 3 with an integrated inverse diode;
Fig. 5 ein weiteres Ausführungsbeispiel für ein Bau element nach der Erfindung mit bidirektionalen Eigenschaften; und Figure 5 shows another embodiment of a construction element according to the invention with bidirectional properties. and
Fig. 6A-E verschiedene Schritte bei der Herstellung eines Bauelements nach dem erfindungsgemäßen Verfah ren. Fig. 6A-E different steps in the manufacture of a component according to the inventive method ren.
Die Struktur des in der älteren Anmeldung vorgeschlagenen Bauelements ist in Fig. 1 wiedergegeben. In einem Halblei tersubstrat 1 (aus Si) sind zwischen einer Anode A und einer Kathode K eine durchgehende Emitterschicht 10 (hier: p⁺-dotiert) und eine durchgehende Basisschicht 9 (hier: n⁻-dotiert) angeordnet.The structure of the component proposed in the earlier application is shown in FIG. 1. In a semiconductor substrate 1 (made of Si), a continuous emitter layer 10 (here: p⁺-doped) and a continuous base layer 9 (here: n⁻-doped) are arranged between an anode A and a cathode K.
Kathodenseitig sind in die Basisschicht 9 abwechselnd verschiedene Schichtenfolgen eingelassen, die separate MCT-Einheitszellen (linker Teil) und IGBT-Einheitszellen (rechter Teil) bilden.On the cathode side, different layer sequences are alternately embedded in the base layer 9 , which form separate MCT unit cells (left part) and IGBT unit cells (right part).
Die Schichtenfolge der MCT-Einheitszelle umfaßt eine p- Basisschicht 8, ein n-Emittergebiet 7 (n⁺-dotiert) sowie n-dotierte erste Kanalgebiete 6 und p⁺-dotierte erste Sourcegebiete 5, die zusammen mit darüberliegenden Gate elektroden 4 einen MOS-gesteuerten Kurzschluß für das Emittergebiet 7 bilden.The layer sequence of the MCT unit cell comprises a p-base layer 8 , an n-emitter region 7 (n⁺-doped) as well as n-doped first channel regions 6 and p⁺-doped first source regions 5 , which together with gate electrodes 4 lying above them, a MOS form a controlled short circuit for the emitter region 7 .
Die Schichtenfolge der IGBT-Einheitszelle umfaßt ein p⁺- dotiertes Kollektorgebiet 13, p-dotierte zweite Kanalge biete 12 und n⁺-dotierte zweite Sourcegebiete 11, welche zusammen mit den Gateelektroden 4 eine MOS-Struktur bil den.The layer sequence of the IGBT unit cell comprises a p⁺-doped collector region 13 , p-doped second channel regions 12 and n⁺-doped second source regions 11 , which together with the gate electrodes 4 form a MOS structure.
Das n-Emittergebiet 7 und das Kollektorgebiet 13 werden von einem Kathodenkontakt 2 kontaktiert. Die Gatelektro den 4 sind vom Halbleitersubstrat 1 und vom Kathodenkon takt 2 durch eine Gateisolierung 3 elektrisch getrennt und mit einem Gate G verbunden. Auf der Anodenseite ist die Emitterschicht 10 ganzflächig mit einem Anodenkontakt 14 verbunden. The n-emitter region 7 and the collector region 13 are contacted by a cathode contact 2 . The gate electrodes 4 are electrically separated from the semiconductor substrate 1 and from the cathode contact 2 by a gate insulation 3 and connected to a gate G. On the anode side, the entire surface of the emitter layer 10 is connected to an anode contact 14 .
Beim Bauelement der Fig. 1 erfolgt das Ein- und Ausschal ten über dieselbe Gateelektrode 4 mit positiver bzw. ne gativer Gatevorspannung, wobei die IGBT-Struktur bzw. der Kurzschluß in der MCT-Struktur leitend geschaltet wer den.When component of FIG. 1, the input switching on and off takes place on th same gate electrode 4 with a positive or ne gativer gate bias voltage, the IGBT structure and the short-circuit in the MCT structure turned to who.
Fig. 2 zeigt nun ein bevorzugtes Ausführungsbeispiel für ein vereinfachtes Bauelement nach der Erfindung, bei dem ebenfalls zwei Einheitszellen Z1 und Z2 nebeneinander an geordnet sind und über dieselbe Gatelektrode 4 gesteuert werden. Fig. 2 shows a preferred embodiment of a simplified component according to the invention, in which two unit cells Z 1 and Z 2 are also arranged side by side and are controlled by the same gate electrode 4 .
Die erste Einheitszelle Z1 umfaßt neben der Emitter schicht 10 und der darüberliegenden Basisschicht 9 ein auf der Kathodenseite in die Basisschicht 9 eingelassenes erstes, p-dotiertes Basisgebiet 16 und ein seinerseits in das erste Basisgebiet 16 eingelassenes, n⁺-dotiertes, er stes Emittergebiet 15. Außerhalb des ersten Emitterge biets 15 tritt das erste Basisgebiet 16 an die kathoden seitige Oberfläche des Halbleitersubstrats 1 und wird dort von den Gatelektroden 4 überdeckt.The first unit cell Z 1 includes, in addition to the emitter layer 10 and the overlying base layer 9, a first, p-doped base region 16 embedded in the base layer 9 on the cathode side and a n⁺-doped, he stes emitter region embedded in the first base region 16 15 . Outside the first emitter region 15 , the first base region 16 occurs on the cathode-side surface of the semiconductor substrate 1 and is covered there by the gate electrodes 4 .
Die zweite Einheitszelle Z2 umfaßt neben den Schichten 9 und 10 ein kathodenseitig in die Basisschicht 9 eingelas senes, p⁺-dotiertes Kontaktgebiet 17.The second unit cell Z 2 comprises, in addition to the layers 9 and 10, a p⁺-doped contact region 17 which is embedded in the base layer 9 on the cathode side.
Zwischen den beiden Einheitszellen Z1 und Z2 und angren zend an das erste Basisgebiet 16 tritt die Basisschicht 9 ebenfalls an die kathodenseitige Oberfläche des Halblei tersubstrats 1 und wird dort auch von den Gateelektroden 4 überdeckt. Erstes Emittergebiet 15 und Kontaktgebiet 17 stehen mit dem Kathodenkontakt 2 in Verbindung. Between the two unit cells Z 1 and Z 2 and adjacent to the first base region 16 , the base layer 9 also occurs on the cathode-side surface of the semiconductor substrate 1 and is also covered there by the gate electrodes 4 . The first emitter region 15 and contact region 17 are connected to the cathode contact 2 .
Die Dotierung des ersten Basisgebietes 16, welches der p- Basis eines normalen Thyristors entspricht, muß so ge wählt werden, daß ein sicheres Sperren des Bauelements gewährleistet ist. Dazu darf die Raumladungszone nicht durch das erste Basisgebiet 16 hindurch bis zum ersten Emittergebiet 15 hindurchgreifen (Punch Through).The doping of the first base region 16 , which corresponds to the p base of a normal thyristor, must be selected so that a safe blocking of the component is ensured. For this purpose, the space charge zone must not reach through the first base region 16 to the first emitter region 15 (punch through).
Die Dotierung muß desweiteren so gewählt werden, daß an der Oberfläche des Halbleitersubstrats 1 entlang der Pe ripherie der ersten Einheitszelle Z1 (im ersten Basisge biet 16) ein n-Kanal durch Anlegen typischer Gatespannun gen erzeugt werden kann.The doping must also be selected so that an n-channel can be generated by applying typical gate voltages on the surface of the semiconductor substrate 1 along the periphery of the first unit cell Z 1 (in the first base region 16 ).
Jede zweite Einheitszelle Z2 ist durch die niedrig do tierte Basisschicht 9 von der jeweils benachbarten ersten Einheitszelle Z2 getrennt. Mit einem entsprechenden nega tiven Gatepotential können die Oberflächengebiete der Ba sisschicht 9 zwischen den Einheitszellen invertiert wer den (Bildung eines p-Kanals).Every second unit cell Z 2 is separated from the respectively adjacent first unit cell Z 2 by the low-doped base layer 9 . With a corresponding negative gate potential, the surface regions of the base layer 9 between the unit cells can be inverted (formation of a p-channel).
Zur Erklärung der Funktion des in Fig. 2 dargestellten Bauelements sei zunächst angenommen, daß sich das Bau element im Sperrzustand befindet. Bei einer Erhöhung der Gatespannung von 0 auf positive Werte (die über der mit dem n-Kanal im ersten Basisgebiet 16 assoziierten Schwellspannung liegen) fließen Elektronen aus dem er sten Emittergebiet 15 durch den n-Kanal in die Basis schicht 9.To explain the function of the component shown in Fig. 2 it is first assumed that the construction element is in the locked state. When the gate voltage increases from 0 to positive values (which lie above the threshold voltage associated with the n-channel in the first base region 16 ), electrons flow from the first emitter region 15 through the n-channel into the base layer 9 .
Bei entsprechender Auslegung des Diffusionsprofils für das erste Basisgebiet 16 ist die Verstärkung des zugehö rigen n-p-n-Bipolartransistors hinreichend groß, sodaß die Vierschichtstruktur in der ersten Einheitszelle Z1 wie bei einem Thyristor einrasten und infolge Ladungsträ ger-Überschwemmung einen sehr kleinen Widerstand einneh men kann (im Gegensatz zu der Struktur eines typischen IGBT ist hier das Einrasten erwünscht, da so ein nie derohmiger Zustand des Bauelementes erzielt werden kann.With a corresponding design of the diffusion profile for the first base region 16 , the gain of the associated npn bipolar transistor is sufficiently large that the four-layer structure in the first unit cell Z 1 snaps in like a thyristor and can have a very low resistance as a result of charge carrier flooding ( In contrast to the structure of a typical IGBT, snap-in is desired here, since the component can never be in an ohmic state.
Für das Ausschalten des Bauelementes wird an dieselbe Gateelektrode 4 ein negatives Potential (im Bezug auf die Kathode K) angelegt; es sollte betragsmäßig größer sein als die Schwellspannung, welche mit den p-Kanälen zwi schen den Einheitszellen Z1 und Z2 assoziiert ist. Unter dieser Bedingung existieren die n-Kanäle in den oberflä chennahen Bereichen der ersten Basisgebiete 16 nicht mehr.To switch off the component, a negative potential (with respect to the cathode K) is applied to the same gate electrode 4 ; it should be greater in amount than the threshold voltage associated with the p-channels between the unit cells Z 1 and Z 2 . Under this condition, the n-channels no longer exist in the regions of the first base regions 16 near the surface.
Natürlich emittieren die ersten Emittergebiete 15 der er sten Einheitszellen Z1, da die Thyristorstruktur ja ein geschaltet ist. Durch das Einschalten der p-Kanäle in der Basisschicht 9 unterhalb der ersten Gateelektroden 4 wer den die ersten Basisgebiete 16 und die zweiten Einheits zellen Z2 potentialmäßig gekoppelt. Diese Situation kommt der in einem IGBT sehr nahe, bei welchem das erste Basisgebiet 16 der ersten Einheitszelle Z1 und das Kon taktgebiet 17 der zweiten Einheitszelle Z2 eine Einheit bilden.Of course, the first emitter regions 15 emit the first unit cells Z 1 , since the thyristor structure is indeed switched on. By switching on the p-channels in the base layer 9 below the first gate electrodes 4, the first base regions 16 and the second unit cells Z 2 are coupled in terms of potential. This situation comes very close to that in an IGBT, in which the first base region 16 of the first unit cell Z 1 and the contact region 17 of the second unit cell Z 2 form a unit.
Durch die Kopplung der ersten und zweiten Einheitszellen Z1 und Z2 über einen niederohmigen p-Kanal wird das erste Basisgebiet 16 über das Kontaktgebiet 17 mit dem ersten Emittergebiet 15 praktisch kurzgeschlossen. Eine Vielzahl von Löchern können nun direkt aus den ersten Basisgebie ten 16 über die p-Kanäle und die zweiten Einheitszellen Z2 abgeführt werden, ohne über das erste Emittergebiet 15 zu fließen. By coupling the first and second unit cells Z 1 and Z 2 via a low-resistance p-channel, the first base region 16 is practically short-circuited via the contact region 17 with the first emitter region 15 . A large number of holes can now be removed directly from the first base regions 16 via the p-channels and the second unit cells Z 2 without flowing over the first emitter region 15 .
Durch das Abzapfen dieser Löcher kann die eingeschaltete Thyristorstruktur der ersten Einheitszelle Z1 ihren ON- Zustand nicht weiter aufrechterhalten: Das gesamte Bau element geht in den Sperrzustand über.By tapping these holes, the switched-on thyristor structure of the first unit cell Z 1 can no longer maintain its ON state: the entire component changes to the blocking state.
Zwei weitere Ausführungsbeispiele für ein Bauelement nach der Erfindung sind in den Fig. 3 und 4 wiedergegeben. Beide Beispiele zeichnen sich dadurch aus, daß auf der dem Kontaktgebiet 17 gegenüberliegenden Seite die Emit terschicht 10 durch ein entgegengesetzt dotiertes Gebiet unterbrochen ist, welches mit dem Anodenkontakt 14 ver bunden ist und zusammen mit der Basisschicht 9 und dem Kontaktgebiet 17 eine integrierte Inversdiode bildet.Two further exemplary embodiments of a component according to the invention are shown in FIGS. 3 and 4. Both examples are characterized in that on the opposite side of the contact region 17 , the emitter layer 10 is interrupted by an oppositely doped region which is connected to the anode contact 14 and forms an integrated inverse diode together with the base layer 9 and the contact region 17 .
Die integrierte Inversdiode erspart, insbesondere beim Schalten induktiver Lasten, die Verwendung einer exter nen, diskreten Schutzdiode, sodaß ein Schaltungsaufbau mit dem neuen Bauelement erheblich vereinfacht werden kann. Die selbstjustierende Technik zur Herstellung der Kontaktgebiete 17, auf die später noch näher eingegangen wird, bietet die besten Voraussetzungen dafür, inte grierte Inversdioden hoher Qualität zu erzeugen.The integrated inverse diode saves the use of an external, discrete protective diode, particularly when switching inductive loads, so that a circuit construction with the new component can be considerably simplified. The self-adjusting technology for producing the contact areas 17 , which will be discussed in more detail later, offers the best conditions for producing integrated, high-quality inverse diodes.
Im Fall der Fig. 3 ist das entgegengesetzt dotierte Ge biet, welches die Emitterschicht 10 unterbricht, ein se parates, n⁺-dotiertes Anodenkurzschlußgebiet 18.In the case of FIG. 3, the oppositely doped Ge region, which interrupts the emitter layer 10 , is a separate, n⁺-doped anode short-circuit region 18 .
Im Fall der Fig. 4 ist das entgegengesetzt dotierte Gebiet Teil einer durchgehenden (n⁺- bzw. n-dotierten) Stopp schicht 19, welche zwischen der Emitterschicht 10 und der Basisschicht 9 angeordnet ist.In the case of FIG. 4, the oppositely doped region is part of a continuous (n + or n-doped) stop layer 19 which is arranged between the emitter layer 10 and the base layer 9 .
Fig. 5 schließlich zeigt ein Ausführungsbeispiel für das erfindungsgemäße Bauelement, welches die Fähigkeit be sitzt, bidirektional Ströme zu leiten und zu sperren. Hierzu werden beidseitig polierte Wafer auf beiden Seiten identisch prozessiert. Das Bauelement verfügt über zwei Hauptelektroden, welche je nach gerade vorliegender Stromrichtung die Rolle einer Anode/Kathode bzw. Ka thode/Anode übernehmen (der Einfachheit halber ist auch in diesem Fall die Bezeichnung Kathodenkontakt 2 für den oberen Kontakt und die Bezeichnung Anodenkontakt 14 für den unteren Kontakt beibehalten worden). Natürlich sind auch zwei Gates G1 und G2 anzusteuern. Fig. 5 shows an embodiment of the device according to the invention, which has the ability to conduct and block bidirectional currents. For this purpose, wafers polished on both sides are processed identically on both sides. The component has two main electrodes, which take on the role of an anode / cathode or cathode / anode depending on the current direction (for the sake of simplicity, the designation cathode contact 2 for the upper contact and the designation anode contact 14 for the lower contact has been maintained). Of course, two gates G 1 and G 2 are also to be controlled.
Erreicht wird das bidirektionale Verhalten dadurch, daßThe bidirectional behavior is achieved in that
- a) anstelle der durchgehenden Emitterschicht 10 loka lisierte zweite Emittergebiete 21 in den ersten Ein heitszellen Z1 vorgesehen sind;a) instead of the continuous emitter layer 10 localized second emitter regions 21 are provided in the first unit cells Z 1 ;
- b) in den zweiten Einheitszellen Z2 ein auf der Ano denseite in die Basisschicht 9 eingelassenes zweites Basisgebiet 22 und ein in das zweite Basisgebiet 22 eingelassenes, mit dem Anodenkontakt 14 verbundenes drittes Emittergebiet 23 vorgesehen sind, welche al ternierend dotiert sind und zusammen mit der Basis schicht 9 und dem Kontaktgebiet 17 eine zur ersten Thyristorstruktur in den ersten Einheitszellen Z1 entgegengesetzte, zweite Thyristorstruktur bilden;b) a are on the Ano denseite in the base layer 9 taken in the second base region 22 and a recessed into the second base region 22 connected to the anode contact 14 third emitter region 23 is provided in the second unit cell Z 2, which are al doped ternierend and together with the Base layer 9 and the contact region 17 form a second thyristor structure opposite to the first thyristor structure in the first unit cells Z 1 ;
- c) außerhalb des dritten Emittergebietes 23 das zweite Basisgebiet 22, und daran angrenzend zwischen den Einheitszellen Z1, Z2 die Basisschicht 9 an die an odenseitige Oberfläche des Halbleitersubstrats 1 treten; undc) outside of the third emitter region 23, the second base region 22 , and adjoining it between the unit cells Z 1 , Z 2, the base layer 9 come to the outer side surface of the semiconductor substrate 1 ; and
- d) in diesem Bereich über dem Halbleitersubstrat 1 iso lierte zweite Gateelektroden 24 angeordnet sind.d) in this area above the semiconductor substrate 1 iso lated second gate electrodes 24 are arranged.
Die unterschiedlichen Stromflüsse im Bauelement der Fig. 5 sind durch Pfeile, die zugehörigen Ladungsträgersorten durch mit einem Vorzeichen versehene Kreise veranschau licht: In der rechten Hälfte ist der Stromfluß von "unten" nach "oben" angedeutet, welcher über das erste Gate G1 gesteuert wird; in der linken Hälfte ist der Stromfluß von "oben" nach "unten" dargestellt, welcher über das zweite Gate G2 gesteuert wird.The different current flows in the component of FIG. 5 are illustrated by arrows, the associated charge carrier types by circles provided with a sign: In the right half the current flow from "bottom" to "top" is indicated, which is controlled via the first gate G 1 becomes; in the left half the current flow from "top" to "bottom" is shown, which is controlled via the second gate G 2 .
Bei den bidirektionalen Bauelementen gemäß Fig. 5 kann darüberhinaus die auf der jeweiligen Anodenseite befind liche MOS-Struktur so angesteuert werden, daß sie einen MOS-gesteuerten Anodenkurzschluß bildet. Dies erlaubt eine besondere Ansteuertechnik (Aktivieren der Anoden kurzschlüsse kurz vor dem eigentlichen Abschalten der Emittergebiete 15 bzw. 23 mittels der Kathodenkurz schlüsse), welche den Abbau der Ladung innerhalb der überschwemmten Basisschicht 9 erleichtert.In the bidirectional components shown in FIG. 5, the MOS structure located on the respective anode side can also be controlled such that it forms a MOS-controlled anode short circuit. This allows a special control technique (activating the anode short-circuits shortly before the emitter regions 15 or 23 are actually switched off by means of the cathode short-circuits), which facilitates the breakdown of the charge within the flooded base layer 9 .
Bei den bisher beschriebenene Ausführungsbeispielen waren die Basisschicht 9 n⁻-dotiert, die Emitterschicht 10 und das Kontaktgebiet 17 p⁺-dotiert, das erste Emittergebiet 15 n⁺-dotiert und das erste Basisgebiet 16 p-dotiert. Es ist jedoch auch genausogut denkbar, Bauelemente mit einer dazu komplementären Dotierung aufzubauen.In the exemplary embodiments described so far, the base layer 9 was n⁻-doped, the emitter layer 10 and the contact region 17 were p⁺-doped, the first emitter region 15 was n⁺-doped and the first base region 16 was p-doped. However, it is also just as conceivable to construct components with a complementary doping.
Während das Bauelement aus der bereits erwähnten, älteren Europäischen Anmeldung zu seiner Realisierung einen Pro zeß mit 13 Maskenschritten benötigt, kann das hier be schriebene Bauelement gemäß der Erfindung mit einem we sentlich einfacheren Prozeß, welcher nur etwa 7 bis 9 Maskenschritte umfaßt, hergestellt werden.While the component from the earlier mentioned European application for its realization a pro needed with 13 mask steps, this can be done here Component according to the invention with a we considerably simpler process, which is only about 7 to 9 Includes mask steps are made.
Das erfindungsgemäße Verfahren ist dadurch gekennzeich net, daß zum Einbringen der ersten Emittergebiete 15, der ersten Basisgebiete 16 und der Kontaktgebiete 17 in das Halbleitersubstrat 1 die ersten Gatelektroden 4 als Maskierung in einem selbstjustierenden Dotierungsprozess verwendet werden.The inventive method is characterized in that the first gate electrodes 4 are used as a mask in a self-adjusting doping process for introducing the first emitter regions 15 , the first base regions 16 and the contact regions 17 into the semiconductor substrate 1 .
Das Verfahren zeichnet sich also nicht nur durch eine mit Kosteneinsparungen verbunden Vereinfachung aus, sondern ist zudem vollständig selbstjustierend, wobei unter selbstjustierend in diesem Fall die Ausnutzung struktu rierter, d.h. geätzter Polysiliziumkanten als Implantati onsmaske verstanden wird.The process is not only characterized by one Cost savings linked to simplification but rather is also completely self-adjusting, whereby under self-adjusting in this case, the structure utilization rier, i.e. etched polysilicon edges as implants on mask is understood.
Für ein bevorzugtes Ausführungsbeispiel des erfindungs gemäßen Verfahrens sind die wesentlichen Schritte in den Fig. 6A-E wiedergegeben:The essential steps for a preferred exemplary embodiment of the method according to the invention are shown in FIGS. 6A-E:
Ausgegangen wird von dem Halbleitersubstrat 1, in dem die Basisschicht 9 und die Emitterschicht 10 bereits vorhan den sind. Das Halbleitersubstrat 1 wird im Zuge einer Gateoxidation zunächst beidseitig mit Oxidschichten 25 und 26 versehen (Fig. 6A).The starting point is the semiconductor substrate 1 in which the base layer 9 and the emitter layer 10 are already present. In the course of a gate oxidation, the semiconductor substrate 1 is first provided on both sides with oxide layers 25 and 26 ( FIG. 6A).
Auf der späteren Kathodenseite wird über der ersten Oxid schicht 25 ganzflächig eine Elektrodenschicht 27 (aus Po lysilizium) abgeschieden (Fig. 6B).On the later cathode side, an electrode layer 27 (made of polysilicon) is deposited over the entire surface of the first oxide layer 25 ( FIG. 6B).
In die Elektrodenschicht 27 werden dann erste und zweite Öffnungen 30 bzw. 31 geätzt, durch welche später die er sten und zweiten Einheitszellen Z1 bzw. Z2 kontaktiert werden. Aus der Elektrodenschicht 27 wird dadurch die er ste Gateelektrode 4 (Fig. 6C).First and second openings 30 and 31 are then etched into the electrode layer 27 , through which later the first and second unit cells Z 1 and Z 2 are contacted. The electrode layer 27 thereby becomes the first gate electrode 4 ( FIG. 6C).
Die für die erste Einheitszelle Z1 notwendigen Diffusio nen (erstes Basisgebiet 16 und erstes Emittergebiet 15) können in einem selbsjustierenden Implantationsschritt hergestellt werden. Dazu müssen die für die zweite Ein heitszelle Z2 vorgesehenen Öffnungen 31 in einem unkri tisch zu justierenden, photolithographischen Schritt mit einer ersten Maske 28 abgedeckt werden (Fig. 6D). Die dop pelte Diffusion (z.B. zuerst mit B, dann mit As oder P) erfolgt dann durch die freie erste Öffnung 30.The diffusions necessary for the first unit cell Z 1 (first base region 16 and first emitter region 15 ) can be produced in a self-adjusting implantation step. For this purpose, the openings 31 provided for the second unit cell Z 2 must be covered with a first mask 28 in a photolithographic step that can be adjusted uncritically ( FIG. 6D). The double diffusion (eg first with B, then with As or P) then takes place through the free first opening 30 .
In gleicher Weise wird bei der p⁺-Dotierung für die Kon taktgebiete 17 vorgegangen. Diesmal werden die ersten Öffnungen 30 durch eine zweite Maske 29 (aus Photore sist) abgedeckt und die Diffusion durch die freien zwei ten Öffnungen 31 hindurch ausgeführt (Fig. 6E).The same procedure is followed for the contact regions 17 in the p⁺ doping. This time, the first openings 30 are covered by a second mask 29 (made of photoresist) and the diffusion is carried out through the free second openings 31 ( FIG. 6E).
Aus den Fig. 6D und E ist unmittelbar ersichtlich, daß an die Genauigkeit bei der Justierung der ersten und zweiten Masken 28 bzw. 29 keine großen Anforderungen gestellt werden, da die freien Kanten der ersten Gateelektrode 4 selbst als Diffusionsmaske dienen. Alle Diffusionen kön nen daher mit maximaler Homogenität und Reproduzierbar keit realisiert werden.From FIGS. 6D and E is directly seen that 28 and 29, no major requirements are placed on the accuracy in the adjustment of the first and second masks, since the free edges of the first gate electrode 4 itself can serve as a diffusion mask. All diffusions can therefore be realized with maximum homogeneity and reproducibility.
Für die elektrische Funktion (insbesondere im Hinblick auf das Auftreten von unerwünschten Stromfilamenten beim Abschalten) ist die Qualität der Diffusionen von aus schlaggebender Bedeutung. Auch können Einbußen in der Ausbeute infolge von inakzeptablen Justierfehlern dank dem selbstjustierende Prozeß vollständig vermieden wer den. Darüberhinaus werden keine komplizierten Maschinen für hochpräzise Lithographie benötigt, sondern die anste henden Aufgaben können mit vergleichsweise einfachen Ge räten erledigt werden.For the electrical function (especially with regard to on the occurrence of unwanted current filaments when Switch off) is the quality of the diffusions from off of crucial importance. Also, losses in the Yield due to unacceptable adjustment errors thanks the self-adjusting process completely avoided who the. In addition, there are no complicated machines needed for high-precision lithography, but the first existing tasks can be done with comparatively simple Ge advice.
Claims (9)
- a) in einem Halbleitersubstrat (1) zwischen einer Anode (A) und einer Kathode (K) eine Mehrzahl von ersten und zweiten Einheitszellen (Z1 bzw. Z2) abwechselnd nebeneinander angeordnet und parallelgeschaltet sind;
- b) jede der ersten Einheitszellen (Z1) eine erste Thy ristorstruktur mit einer Folge alternierend dotier ter Schichten enthält, welche Folge eine allen Ein heitszellen gemeinsame Basisschicht (9) und eine mit einem Anodenkontakt (14) verbundene Emitterschicht (10), ein auf der Kathodenseite in die Basisschicht (9) eingelassenes erstes Basisgebiet (16) und ein in das erste Basisgebiet (16) eingelassenes, mit einem Kathodenkontakt (2) verbundenes erstes Emittergebiet (15) umfaßt;
- c) jede der zweiten Einheitszellen (Z2) die Emitter schicht (10), die Basisschicht (9) und ein auf der Kathodenseite in die Basisschicht (9) eingelassenes, zur Basisschicht (9) entgegengesetzt dotiertes Kon taktgebiet (17) umfaßt;
- d) außerhalb des ersten Emittergebietes (15) das erste Basisgebiet (16), und daran angrenzend zwischen den Einheitszellen (Z1, Z2) die Basisschicht (9) an die kathodenseitige Oberfläche des Halbleitersubstrats (1) treten; und
- e) in diesem Bereich über dem Halbleitersubstrat (1) kathodenseitig isolierte erste Gateelektroden (4) angeordnet sind.
- a) in a semiconductor substrate ( 1 ) between an anode (A) and a cathode (K), a plurality of first and second unit cells (Z 1 and Z 2 ) are alternately arranged side by side and connected in parallel;
- b) each of the first unit cells (Z 1 ) contains a first thyristor structure with a sequence of alternately doped layers, which sequence has a base layer ( 9 ) common to all unit cells and an emitter layer ( 10 ) connected to an anode contact ( 14 ) the cathode side in the base layer (9), taken in the first base region (16) and a recessed in the first base region (16), covered with a cathode contact (2) connected to the first emitter region (15);
- c) each of the second unit cells (Z 2 ) comprises the emitter layer ( 10 ), the base layer ( 9 ) and a contact region ( 17 ) embedded in the base layer ( 9 ) on the cathode side and doped in the opposite direction to the base layer ( 9 );
- d) outside the first emitter region ( 15 ), the first base region ( 16 ), and adjoining it between the unit cells (Z 1 , Z 2 ), the base layer ( 9 ) come to the cathode-side surface of the semiconductor substrate ( 1 ); and
- e) first gate electrodes ( 4 ) insulated on the cathode side are arranged in this region above the semiconductor substrate ( 1 ).
- a) anstelle der durchgehenden Emitterschicht (10) loka lisierte zweite Emittergebiete (21) in den ersten Einheitszellen (Z1) vorgesehen sind;
- b) in den zweiten Einheitszellen (Z2) ein auf der Ano denseite in die Basisschicht (9) eingelassenes zwei tes Basisgebiet (22) und ein in das zweite Basisge biet (22) eingelassenes, mit dem Anodenkontakt (14) verbundenes drittes Emittergebiet (23) vorgesehen sind, welche alternierend dotiert sind und zusammen mit der Basisschicht (9) und dem Kontaktgebiet (17) eine zur ersten Thyristorstruktur in den ersten Ein heitszellen (Z1) entgegengesetzte, zweite Thyri storstruktur bilden;
- c) außerhalb des dritten Emittergebietes (23) das zweite Basisgebiet (22), und daran angrenzend zwi schen den Einheitszellen (Z1, Z2) die Basisschicht (9) an die anodenseitige Oberfläche des Halblei tersubstrats (1) treten; und
- d) in diesem Bereich über dem Halbleitersubstrat (1) isolierte zweite Gateelektroden (24) angeordnet sind.
- a) instead of the continuous emitter layer ( 10 ) localized second emitter regions ( 21 ) are provided in the first unit cells (Z 1 );
- b) in the second unit cell (Z 2) on the Ano denseite in the base layer (9) taken two tes base region (22) and a bidding in the second Basisge (22) taken in, connected with the anode contact (14) third emitter region ( 23 ) are provided, which are alternately doped and together with the base layer ( 9 ) and the contact region ( 17 ) form a second thyristor structure opposite to the first thyristor structure in the first unit cells (Z 1 );
- c) outside the third emitter region ( 23 ), the second base region ( 22 ), and adjoining it between the unit cells (Z 1 , Z 2 ), the base layer ( 9 ) occur on the anode-side surface of the semiconductor substrate ( 1 ); and
- d) insulated second gate electrodes ( 24 ) are arranged in this area above the semiconductor substrate ( 1 ).
- a) das Halbleitersubstrat (1) mit der darin befindli chen Basisschicht (9) und Emitterschicht (10) katho den- und anodenseitig mit einer Oxidschicht (25, 26) abgedeckt wird;
- b) auf der kathodenseitigen Oxidschicht (25) eine durchgehende Elektrodenschicht (27) abgeschieden wird;
- c) aus der Elektrodenschicht (27) durch Einbringen er ster und zweiter Öffnungen (30, 31) die erste Gate elektrode (4) erzeugt wird;
- d) die zweiten Öffnungen (31) abgedeckt und durch die ersten Öffnungen (30) nacheinander die ersten Ba sisgebiete (16) und ersten Emittergebiete (15) in die Basisschicht (9) eingebracht werden; und
- e) die ersten Öffnungen (30) abgedeckt und durch die zweiten Öffnungen (31) die Kontaktgebiete (17) in die Basisschicht (9) eingebracht werden.
- a) the semiconductor substrate ( 1 ) with the base layer therein ( 9 ) and emitter layer ( 10 ) on the cathode and anode sides is covered with an oxide layer ( 25 , 26 );
- b) a continuous electrode layer ( 27 ) is deposited on the cathode-side oxide layer ( 25 );
- c) the first gate electrode ( 4 ) is produced from the electrode layer ( 27 ) by introducing it and second openings ( 30 , 31 );
- d) the second openings ( 31 ) are covered and through the first openings ( 30 ) the first base regions ( 16 ) and first emitter regions ( 15 ) are introduced into the base layer ( 9 ); and
- e) the first openings ( 30 ) are covered and the contact regions ( 17 ) are introduced into the base layer ( 9 ) through the second openings ( 31 ).
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| 8139 | Disposal/non-payment of the annual fee |