DE3809234A1

DE3809234A1 - 16-BIT MICROPROCESSOR SYSTEM

Info

Publication number: DE3809234A1
Application number: DE3809234A
Authority: DE
Inventors: Hristo Alexandrov Dip Turlakov; Venelin Georgiev Dipl Barbutov; Dobrin Georgiev Dipl Borshukov; Irena Georgieva Dipl Hristova; Nikolay Kirilov Di Kokalitchev
Original assignee: CIITT
Current assignee: CIITT
Priority date: 1987-03-19
Filing date: 1988-03-18
Publication date: 1988-10-06
Also published as: GB8806257D0; DD289678A7; JPS6426262A; IT1219875B; BG45007A1; GB2202351A; IT8847747A0

Abstract

A 16-bit microprocessor system having an IC for data bus control executes byte and word exchange operations with 8-bit and 16-bit input-output devices and memory modules. The IC 3 allows the devices and modules to be connected to a common 16-bit microprocessor system data bus 10,11 and protects the system main storage from layering in dependence on the memory modules' bit-width. This is achieved by means of identifying signals, controlled by the 16-bit microprocessor 2 and the devices and modules. The IC 3 distinguishes these signals and controls a system data switch 4 to couple the 16-bit bus 10,11 selectively to buses 13,14. <IMAGE>

Description

Die Erfindung betrifft ein 16-Bit-Mikroprozessorsystem mit einer Matrix-Integrierschaltung zur Steuerung der Informationsschiene (des Datenwegs), das in 16-Bit- Mikrocomputern und Informationssystemen Anwendung fin det.The invention relates to a 16-bit microprocessor system with a matrix integrating circuit to control the Information rail (of data path) that is in 16-bit Microcomputers and information systems application fin det.

Es ist ein 16-Bit-Mikroprozessorsystem mit einer Inte grierschaltung zum Umwandeln der Signale einer 16-Bit- Mikroprozessorschiene in Signale für eine 8-Bit-Mikro prozessorschiene bekannt (Integralnaja - Preo brasovatel Signalov 8- i 16-rasrjadnich Prozessorov Zeitschrift "Elektronika" - 1985, Heft 9, S. 33) bekannt, das eine Matrix-Integrierschaltung zur Umwandlung der Signale enthält. Hierbei steht ihre 16-Bit-System-In formationsschiene mit den korrespondierenden Eingängen und Ausgängen eines 16-Bit-Mikroprozessors, eines 16- Bit-Speichers und 16-Bit-Eingabe-Ausgabevorrichtungen in Verbindung und ihre 8-Bit-System-Informationsschiene (System-Datenweg) ist mit den korrespondierenden Ein gängen und Ausgängen eines 8-Bit-Speichers und von 8-Bit- Eingabe-Ausgabe-Vorrichtungen verbunden. Es besteht die Möglichkeit, daß ein untergeordneter 8-Bit-Mikroprozes sor an die Matrix-Integrierschaltung angeschlossen wird.It is a 16-bit microprocessor system with one integer switching circuit for converting the signals of a 16-bit Microprocessor rail in signals for an 8-bit micro processor rail known (Integralnaja - Preo brasovatel Signalov 8- i 16-rasrjadnich processorov Magazine "Elektronika" - 1985, issue 9, p. 33) known, which is a matrix integrating circuit for converting the Contains signals. Here is your 16-bit system-in formation rail with the corresponding inputs and outputs of a 16-bit microprocessor, a 16- Bit memory and 16-bit input-output devices connected and their 8-bit system information rail (System data path) is with the corresponding on outputs and outputs of an 8-bit memory and 8-bit Input-output devices connected. There is Possibility of a subordinate 8-bit microprocess sensor is connected to the matrix integrating circuit.

Die Matrix-Integrierschaltung sieht für einen 16-Bit- Mikroprozessor wie ein 16-Bit-Speicher oder wie eine Eingabe-Ausgabe-Vorrichtung, und für den 8-Bit-Speicher und die 8-Bit-Eingabe-Ausgabe-Vorrichtungen wie ein 8-Bit-Mikroprozessor aus. Bei einem Byte-Austausch (Byte-Übertragung) des 16-Bit-Mikroprozessors mit den 8-Bit-Eingabe-Ausgabe-Vorrichtungen und dem 8-Bit- Speicher führt die Matrix-Integrierschaltung eine Da tenübertragung vom 16-Bit-System-Datenweg zu dem 8-Bit- System-Datenweg aus und erzeugt die erforderlichen Steuer- und Synchronisiersignale. Bei einem Wortaus tausch des 16-Bit-Mikroprozessors mit den 8-Bit-Ein gabe-Ausgabe-Vorrichtungen und dem 8-Bit-Speicher setzt die Matrix-Integrierschaltung diesen Mikroprozessor in einen Wartezustand und führt über den 8-Bit-System-Daten weg zwei aufeinanderfolgende Byte-Austausch-Vorgänge mit der untergeordneten 8-Bit-Vorrichtung aus. Ein Nachteil des bekannten 16-Bit-Mikroprozessorsystems mit einer Intergrierschaltung besteht darin, daß der System-Daten weg in zwei Teile, nämlich einen 16-Bit-Teil und 16-Bit- Eingabe-Ausgabe-Vorrichtungen und Speicher angeschlossen werden können.The matrix integrator looks for a 16 bit Microprocessor like a 16-bit memory or like one Input-output device, and for the 8-bit memory and the 8-bit input-output devices as one 8-bit microprocessor. With a byte exchange (Byte transfer) of the 16-bit microprocessor with the 8-bit input-output devices and the 8-bit The matrix integrating circuit carries a memory transmission from the 16-bit system data path to the 8-bit System data path and generates the required Control and synchronization signals. In a word Exchange of the 16-bit microprocessor with the 8-bit on output-output devices and the 8-bit memory sets the matrix integrating circuit in this microprocessor a wait state and runs over the 8-bit system data away two consecutive byte swaps with the child 8-bit device. A disadvantage of the known 16-bit microprocessor system with one The integration circuit is that of the system data away in two parts, namely a 16-bit part and 16-bit Input-output devices and memory connected can be.

Ein weiterer Nachteil besteht darin, daß bei einem di rekten Zugriff der Hauptspeicher des Mikroprozessorsy stems in Abhängigkeit von der Stellenzahl der Speicher moduln abgeschichtet wird und die Matrix-Integrierschal tung an seiner Steuerung teilnimmt, wodurch das Mikro prozessorsystem kompliziert wird.Another disadvantage is that with a di right access to the main memory of the microprocessor stems depending on the number of digits of the memory is layered and the matrix integrating scarf device participates in its control, whereby the micro processor system becomes complicated.

Aufgabe der Erfindung ist es, ein 16-Bit-Mikroprozessor system mit einer Integrierschaltung zur Steuerung des Datenwegs zu schaffen, das an einen gemeinsamen 16-Bit- System-Datenweg von 8-Bit und 16-Bit-Eingabe-Ausgabe- Vorrichtungen angeschlossen werden kann, und bei dem der Hauptspeicher des Mikroprozessorsystems bei einem direktem Zugriff nicht in Abhängigkeit von der Stellen zahl seiner Moduln abgeschichtet wird.The object of the invention is a 16-bit microprocessor system with an integrating circuit for controlling the To create a data path that connects to a common 16-bit System data path from 8-bit and 16-bit input-output Devices can be connected and where the main memory of the microprocessor system at one direct access does not depend on the job number of its modules is stratified.

Diese Aufgabe wird durch ein 16-Bit-Mikroprozessorsy stem mit einer Matrix-Integrierschaltung zur Steuerung des Datenwegs gelöst, das einen Taktgenerator, einen 16-Bit-Mikroprozessor, eine Integrierschaltung zur Steue rung des Datenweg (Informatiosschiene), einen System- Datenkommutator, einen Bus-(Kanal)-Kontroller und ein Adressenregister enthält. Der Rückstell-Steuerausgang des Taktgenerators ist an die korrespondierenden Ein gänge des 16-Bit-Mikroprozessors und des Bus-Kontrollers angeschlossen. Der Steuer-Taktausgang des Taktgenerators steht in Verbindung mit dem korrespondierenden Eingang des 16-Bit-Mikroprozessors, dessen Adressenausgänge an die Informations-(Daten)-Eingänge des Adressenregisters angeschlossen sind, wobei ein mit dem 16-Bit-Mikropro zessor in Verbindung stehender primärer Datenweg und ein mit dem 16-Bit-Mikroprozessor in Verbindung stehen der sekundärer Datenweg mit den korrespondierenden Ein gängen des System-Datenkommutators in Verbindung stehen. Die Datenausgänge des Adressenregisters, die Ausgänge für die Austauschsteuerung des Bus-Kontrollers und der primäre System-Datenweg und der sekundäre System-Daten weg des System-Datenkommutators stellen entsprechend einen Adressenweg, Ausgänge für die Austauschsteuerung und einen primären und einen sekundären Datenweg des 16-Bit-Mikroprozessorsystems dar. Die Dateneingänge und Datenausgänge der Matrix-Integrierschaltung zur Steuerung des Datenwegs sind an den primären Datenweg des 16-Bit-Mikroprozessors angeschlossen, während ihr Steuereingang zum Einführen eines zusätzlichen Warte zustands mit den entsprechenden korrespondierenden Aus gängen des Taktgenerators in Verbindung stehen. Ihre Adresseneingänge zum Definieren des Übertragungstyps und ihre Eingänge zum Definieren des Operationstyps sind an die entsprechenden korrespondierenden Ausgänge des 16-Bit-Mikroprozessors angeschlossen. Ihr Steuer eingang für den Typ der untergeordneten Vorrichtung, ihr Steuereingang für die Disposition der untergeord neten 8-Bit-Vorrichtung, ihr Steuereingang für das Wirksammachen der Adresse bei einem direkten Zugriff und ihr Steuerausgang für die Auswahl des Eingabe-Aus gabe-Speicherbereiche stellen Steuer-Eingänge und -Aus gänge des 16-Bit-Mikroprozessorsystems dar. Ihr Steuer ausgang für die Zyklusadressenspeicherung ist mit dem korrespondierenden Eingang des Adressenregisters ver bunden. Ihr Steuerausgang für direkte Kommutation der primären Datenwege, ihr Steuerausgang für Rückkommuta tion der primären Datenwege, ihr Steuerausgang für di rekte Kommutation der sekundären Datenwege und ihr Steuerausgang für Rückkommutation der sekundären Daten wege stehen mit den korrespondierenden Eingängen des System-Datenkommutators in Verbindung. Ihr Steuereingang für die Adressenspeicherung und ihre Ausgänge zum Defi nieren des modifizierten Operationstyps sind an den korrespondierenden Ausgang und an die korrespondierenden Eingänge des Bus-Kontrollers angeschlossen, und ihre Systemadressenausgänge für den Übertragungstyp stellen Ausgänge des 16-Bit-Mikroprozessorsystems dar. Der Aus gang zum Einführen von Wartezyklen ist an den ersten Eingang eines Verbindungselements angeschlossen, während der zweite Eingang des Verbindungselements mit dem Steuerausgang zum Einführen von zusätzlichen Wartezyklen des Taktgenerators in Verbindung steht und der Ausgang des Verbindungselements mit dem Eingang zum Einführen von Systemwartezyklen des 16-Bit-Mikroprozessors ver bunden ist.This task is accomplished through a 16-bit microprocessor stem with a matrix integration circuit for control solved the data path that a clock generator, a 16-bit microprocessor, an integrated circuit for control the data path (information rail), a system Data commutator, a bus (channel) controller and a Contains address register. The reset control output of the clock generator is at the corresponding one of the 16-bit microprocessor and the bus controller connected. The control clock output of the clock generator is connected to the corresponding input of the 16-bit microprocessor, whose address outputs are on the information (data) inputs of the address register are connected, one with the 16-bit micropro processor related primary data path and one connected to the 16-bit microprocessor the secondary data path with the corresponding on system data commutator. The data outputs of the address register, the outputs for the exchange control of the bus controller and the primary system data path and the secondary system data put away the system data commutator accordingly an address path, outputs for the exchange control and a primary and a secondary data path of the 16-bit microprocessor system. The data inputs and data outputs of the matrix integration circuit for Control of the data path are at the primary data path of the 16-bit microprocessor connected while you Control input for introducing an additional control room state with the corresponding corresponding off gears of the clock generator are connected. Your Address inputs for defining the transmission type and their inputs to define the type of operation are to the corresponding corresponding outputs of the 16-bit microprocessor connected. Your tax input for the type of subordinate device, your tax receipt for the disposition of the subordinate neten 8-bit device, your control input for that Make the address effective for direct access and its control output for the selection of the input-off Output memory areas represent control inputs and outputs of the 16-bit microprocessor system. Your control the output for the cycle address storage is with the corresponding input of the address register ver bound. Your control output for direct commutation of the primary data paths, your control output for return commute tion of the primary data paths, their control output for di right commutation of the secondary data paths and her Control output for return commutation of the secondary data are available with the corresponding inputs of the System data commutator in connection. Your tax receipt for address storage and its outputs for defi ren of the modified type of operation are to the corresponding output and to the corresponding Inputs of the bus controller connected, and their Set system address outputs for the transmission type Outputs of the 16-bit microprocessor system. The off The first step is to introduce waiting cycles Input of a connector connected while the second input of the connecting element with the Control output for introducing additional waiting cycles the clock generator is connected and the output of the connecting element with the input for insertion system wait cycles of the 16-bit microprocessor is bound.

Die Matrix-Integrierschaltung zur Steuerung des Daten wegs enthält eine Einheit zum Erkennen der Wortüber tragungsbedingung, eine Einheit zum Überwachen des Mikroprozessorzustands, eine Einheit zum Einführen von Wartezyklen, eine Einheit zur Pufferregistersteuerung, ein Pufferregister, eine Einheit zum Erkennen des Mikro prozessortyps, eine Steuereinheit des Systemkommutators, eine Steuereinheit der System-Adressenausgänge für den Übertragungstyp, eine Einheit zur Modifizierung der Ope ration und eine Einheit für die Auswahl des Eingabe- Ausgabe-Speicherbereichs. Der Ausgang für die Anzeige der Wortübertragungsbedingung der Einheit zum Erkennen der Bedingung für einen Wortaustausch ist an den kor respondierenden Eingang der Einheit zum Überwachen des Mikroprozessorzustands angeschlossen, dessen Ausgang für die Zyklusadressen-Speicherung mit den korrespon dierenden Eingängen der Steuereinheit der System-Adres senausgänge für den Übertragungstyp verbunden ist, wobei die Einheit zum Erkennen der Wortübertragungsbedingung einen Steuerausgang der Matrix-Integrierschaltung dar stellt und der Ausgang für den Wartebeginnzustand und der Ausgang für den Warteendezustand mit den korrespon dierenden Eingängen der Einheit zum Einführen von Warte zyklen in Verbindung stehen. Ferner ist der Ausgang für den Beginn des versteckten Übertragungszyklus an den korrespondierenden Eingang der Steuereinheit der System- Adressenausgänge für den Übertragungstyp angeschlossen. Der Ausgang für die Operationsmodifizierung steht mit dem korrespondierenden Eingang der Einheit für die Operationsmodifizierung in Verbindung. Der Ausgang für die Freigabe des Einschaltens des Pufferregisters ist an den korrespondierenden Eingang der Steuereinheit des Puffferregisters angeschlossen. Der Ausgang für den Typ der untergeordneten Vorrichtung steht mit dem korrespon dierenden Eingang der Steuereinheit des Systemkommutators in Verbindung und stellt einen Steuereingang der Matrix- Intergrierschaltung zur Steuerung des Datenwegs dar. Der Ausgang für die Freigabe der Aufladung des Pufferre gisters ist mit dem korrespondierenden Eingang der Steuereinheit des Pufferregisters verbunden. Der Aus gang für das Ende des versteckten Zyklus steht mit den korrespondierenden Eingängen der Einheit zur Erkennung der Wortübertragungsbedingung und der Steuereinheit der System-Adressenausgänge für den Übertragungstyp in Verbindung. Der Eingang für die Adressenspeicherung ist an den korrespondierenden Eingang der Einheit zum Erkennen des Mikroprozessortyps angeschlossen und stellt einen Steuereingang der Matrix-Integrierschaltung dar. Der Rückstelleingang steht mit den korrespondierenden Eingängen der Einheit zum Erkennen der Wortübertragungs bedingung, der Einheit zum Einführen von Wartezyklen, der Steuereinheit der System-Adressenausgänge für den Übertragungstyp und der Einheit für die Auswahl des Eingabe-Ausgabe-Speicherbereichs in Verbindung und stellt einen Steuereingang der Matrix-Integrierschal tung zur Steuerung des Datenwegs dar. Der Steuertakt eingang ist an die korrespondierenden Eingänge der Steuereinheit der System-Adressenausgänge für den Über tragungstyp und an die Steuereinheit des Pufferregi sters angeschlossen und stellt einen Steuereingang der Matrix-Integrierschaltung dar. Der Ausgang der Einheit zum Einführen von Wartezyklen, der Ausgang der Einheit für die Auswahl des Eingabe-Ausgabe-Speicherbereichs, der Ausgang für die direkte Kommutation der primären Datenwege, der Ausgang für die Rückkommutation der pri mären Datenwege, der Ausgang für die direkte Kommuta tion der sekundären Datenwege und der Ausgang für die Rückkommutation der sekundären Datenwege der Steuerein heit des Systemkommutators stellen Steuerausgänge der Matrix-Integrierschaltung dar. Der Ausgang zum Einschal ten des Pufferregisters und der Ausgang zum Aufladen des Pufferregisters der Steuereinheit des Pufferregi sters sind an die korrespondierenden Eingänge des Puffer registers angeschlossen. Die Eingänge zum Steuern der Übertragung der Einheit für Auswahl des Eingabe-Aus gabe-Speicherbereiche, die Eingänge zum Definieren des Operationstyps der Einheit zur Modifizierung der Ope ration, der Eingang für die Disposition der unterge ordneten 8-Bit-Vorrichtung der Steuereinheit des System kommutators und der Eingang zum Einführen von zusätz lichen Wartetakten der Einheit zur Überwachung des Mikroprozessorzustands stellen Steuereingänge der Matrix- Integrierschaltung zur Steuerung des Datenwegs dar. Der Eingang für das Bestimmen der Übertragungsrichtung von den Übertragungs-Steuereingängen der Matrix-Integrier schaltung stellt einen Steuereingang der Steuereinheit des Pufferregisters dar. Der Ausgang für den Übertra gungsbeginn der Einheit zum Modifizieren der Operation ist an den korrespondierenden Eingang der Einheit zur Erkennung der Wortübertragungsbedingung angeschlossen. Der Ausgang für die Anzeige des 16-Bit-Mikroprozessors der Einheit zum Erkennen des Mikroprozessortyps steht mit den korrespondierenden Eingängen der Steuereinheit des Pufferregisters und der Steuereinheit des System kommutators in Verbindung. Die Informations-(Daten)- Eingänge und die Informations-(Daten)-Ausgänge des Pufferregisters stellen Dateneingänge und Datenaus gänge der Matrix-Integrierschaltung zur Steuerung des Datenwegs dar. Die Ausgänge zum Definieren des modi fizierten Operationstyps der Einheit für die Opferations modifizierung stehen mit den korrespondierenden Ein gängen der Einheit für die Auswahl des Eingabe-Ausgabe- Speicherbereichs in Verbindung und stellen Steueraus gäng der Matrix-Integrierschaltung dar. Die Adressen eingänge zum Definieren des Übertragungstyps der Einheit zum Erkennen der Wortübertragungsbedingung sind an die korrespondierenden Eingänge der Einheit zur Erkennung des Mikroprozessortyps und der Steuereinheit der System- Adressenausgänge für den Übertragungstyp angeschlossen und stellen Eingänge der Matrix-Integrierschaltung dar. The matrix integrator to control the data wegs contains a unit for recognizing the words above condition, a unit for monitoring the Microprocessor state, a unit for introducing Waiting cycles, a unit for buffer register control, a buffer register, a unit for recognizing the micro processor type, a control unit of the system commutator, a control unit of the system address outputs for the Transfer type, a unit for modifying the ope ration and a unit for the selection of the input Output storage area. The output for the display the word transfer condition of the recognition unit the condition for a word exchange is to the kor responding input of the unit to monitor the Microprocessor state connected, its output for storing cycle addresses with the correspon ding inputs of the control unit of the system addresses outputs for the transmission type is connected, where the unit for recognizing the word transfer condition represents a control output of the matrix integrating circuit and the output for the waiting start state and the output for the waiting state with the correspon Entries of the unit for introducing control room cycles. Furthermore, the exit for the beginning of the hidden transmission cycle to the corresponding input of the control unit of the system Address outputs for the transmission type connected. The output for the operation modification is with the corresponding input of the unit for the Operation modification in connection. The exit for is the enable of turning on the buffer register to the corresponding input of the control unit of the Buffer register connected. The exit for the guy the subordinate device stands with the correspon the input of the control unit of the system commutator connects and provides a control input of the matrix Integration circuit for controlling the data path Output for releasing the charge of the buffer gisters is with the corresponding input of the Control unit of the buffer register connected. The out The end of the hidden cycle stands with the corresponding inputs of the unit for detection the word transfer condition and the control unit the system address outputs for the transmission type in connection. The input for address storage is connected to the corresponding input of the unit Detect the microprocessor type connected and provides represents a control input of the matrix integrating circuit. The reset input stands with the corresponding one Inputs of the unit for recognizing the word transmission condition, the unit for introducing waiting cycles, the control unit of the system address outputs for the Transfer type and the unit for selecting the Input-output storage area in connection and provides a control input of the matrix integrating scarf device to control the data path. The control cycle is at the corresponding inputs of the Control unit of the system address outputs for the over type of transmission and to the control unit of the buffer control sters connected and provides a control input of the Matrix integrator circuit. The output of the unit to introduce wait cycles, the output of the unit for the selection of the input-output storage area, the output for direct commutation of the primary Data paths, the output for the back commutation of the pri data paths, the exit for direct commute tion of the secondary data paths and the exit for the Return commutation of the secondary data paths of the tax authorities The system commutator provides control outputs of the Matrix integration circuit. The output for switching on th of the buffer register and the output for charging the buffer register of the control unit of the buffer register sters are at the corresponding inputs of the buffer registers connected. The inputs to control the Transmission of the unit for selection of the input-off gabe memory areas, the inputs for defining the Operation type of the operation modification unit ration, the entrance for the disposition of the lower assigned 8-bit device to the control unit of the system commutators and the input for introducing additional waiting times of the unit for monitoring the Microprocessor state provide control inputs of the matrix Integrating circuit to control the data path. The Input for determining the direction of transmission from the transfer control inputs of the matrix integrator circuit provides a control input of the control unit of the buffer register. The output for the transfer Start of operation modification unit is to the corresponding input of the unit Word transfer condition detection connected. The output for the display of the 16-bit microprocessor the unit for recognizing the microprocessor type with the corresponding inputs of the control unit of the buffer register and the control unit of the system commutators in connection. The information (data) Inputs and the information (data) outputs of the Buffer registers issue data inputs and data gears of the matrix integration circuit for controlling the Data paths. The outputs for defining the modes unit type of operation for the victimization modification stand with the corresponding on gears of the unit for the selection of the input-output Storage area and issue tax common of the matrix integration circuit. The addresses inputs to define the transmission type of the unit to recognize the word transfer condition are to the corresponding inputs of the unit for detection the microprocessor type and the control unit of the system Address outputs for the transmission type connected and represent inputs of the matrix integration circuit.

Der Eingang für die Freigabe der Adresse bei einem di rekten Zugriff der Steuereinheit des Systemkommutators ist mit dem korrespondierenden Eingang der Einheit für die Auswahl des Eingabe-Ausgabe-Speicherbereiche ver bunden und stellt einen Steuereingang der Matrix-Inte grierschaltung zur Steuerung des Datenwegs dar. Die Sy stem-Adressenausgänge der Steuereinheit der System-Adres senausgänge für den Übertragungstyp sind an die korre spondierenden Eingänge der Steuereinheit des Systemkom mutators angeschlossen und stellen Adressenausgänge der Matrix-Integrierschaltung zur Steuerung des Datenwegs dar.The input for the release of the address at a di right access of the control unit of the system commutator is with the corresponding input of the unit for the selection of the input-output memory areas bound and provides a control input of the matrix inte the control circuit for controlling the data path. The Sy stem address outputs of the control unit of the system addresses Outputs for the transmission type are correct corresponding inputs of the control unit of the system comm mutators connected and provide address outputs of the Matrix integration circuit for controlling the data path represents.

Der Vorteil der Erfindung besteht darin, daß der Daten weg des 16-Bit-Mikroprozessorsystems für die 8-Bit- und 16-Bit untergeordneten Vorrichtung gemeinsam ist und daß bei einem direktem Zugriff der operative Speicher in Abhängigkeit von der Stellenzahl seiner Moduln nicht abgeschichtet wird.The advantage of the invention is that the data away from the 16-bit microprocessor system for the 8-bit and 16-bit child device is common and that with direct access, the operational memory depending on the number of digits of its modules is stratified.

Ein weiterer Vorteil der Erfindung ist darin zu sehen, daß die Matrix-Integrierschaltung an der Steuerung des direkten Zugriffs nicht teilnimmt, was das Mikropro zessorsystem vereinfacht.Another advantage of the invention is that that the matrix integrator on the control of the direct access does not participate in what the micropro processor system simplified.

Ein zusätzlicher Vorteil besteht darin, daß die 8-Bit- Eingabe-Ausgabe-Vorrichtungen und die Speichermoduln an die primäre oder sekundäre System-Informationsschie ne (Datenweg) angeschlossen werden können, was zur Er weiterung der funktionalen Möglichkeiten des Mikropro zessorsystems führt.An additional advantage is that the 8-bit I / O devices and the memory modules to the primary or secondary system information shoot ne (data path) can be connected, which leads to the Er extension of the functional possibilities of the Mikropro cessorsystems leads.

Die Erfindung wird nachfolgend anhand der Zeichnung näher erläutert. Es zeigt The invention is described below with reference to the drawing explained in more detail. It shows

Fig. 1 ein Blockschaltbild des 16-Bit-Mikroprozes sorsystems mit einer Matrix-Integrierschal tung zur Steuerung des Datenwegs und Fig. 1 is a block diagram of the 16-bit microprocessor system with a matrix integrating circuit for controlling the data path and

Fig. 2 ein Blockschaltbild der Matrix-Integrier schaltung zur Steuerung des Informations wegs. Fig. 2 is a block diagram of the matrix integrating circuit for controlling the information path.

Ein 16-Bit-Mikroprozessorsystem mit einer Matrix-Inte grierschaltung zur Steuerung des Datenwegs enthält er findungsgemäß einen Taktgenerator 1, eine 16-Bit- Mikroprozessor 2, eine Matrix-Integrierschaltung 3 zur Steuerung des Datenwegs, einen System-Datenkommutator 4, einen Bus-Kontroller 5 und ein Adressenregister 6. Der Rückstell-Steuerausgang 7 des Taktgenerators 1 steht mit den korrespondierenden Eingängen des 16-Bit-Mikro prozessors 2 und des Bus-Kontrollers 5 in Verbindung. Der Steuertaktausgang 8 des Taktgenerators 1 ist an den korrespondierenden Eingang des 16-Bit-Mikroprozessors 2 angeschlossen, mit dessen Adressenausgängen 9 die Daten eingänge des Adressenregisters 6 verbunden sind, wobei ein an den Mikroprozessor angeschlossener primärer Da tenweg 10 und ein an den Mikroprozessor angeschlossener sekundärer Datenweg 11 mit den korrespondierenden Ein gängen des System-Datenkommutators 4 in Verbindung stehen. Die Informationsausgänge des Adressenregisters 6, die Steuerausgänge 12 für die Übertragung des Bus- Kontrollers 5 und der primäre System-Datenweg 13 und der sekundäre Datenweg 14 des System-Datenkommutators 4 stellen entsprechend eine Adressenschiene 15, Steuer ausgänge der Übertragung und eine primäre und sekundä re Informationsschiene (Datenweg) des 16-Bit-Mikropro zessorsystems dar. Die Dateneingänge und -ausgänge 16 der Matrix-Integrierschaltung 3 zur Steuerung des Daten wegs stehen in Verbindung mit dem primären Datenweg 10 des 16-Bit-Mikroprozessors 2, wobei ihr Rückstell-Steuer eingang 7, ihr Steuer-Takteingang 8 und ihr Steuerein gang 17 zur Einführung zusätzlicher Wartezyklen mit den entsprechenden korrespondierenden Ausgängen des Takt generators 1 in Verbindung stehen. Ihre Adressenein gänge 18 zur Definition des Übertragungstyps und ihre Eingänge 19 zur Definition des Operationstyps sind an die entsprechenden korrespondierenden Ausgänge des 16- Bit-Mikroprozessors 2 angeschlossen. Ihr Steuerein gang 20 für den Typ der untergeordneten Vorrichtung, ihr Steuereingang 21 für die Disposition der unterge ordneten 8-Bit-Vorrichtung, ihr Steuereingang 22 für die Freigabe der Adresse bei einem direkten Zugriff und ihr Steuerausgang 23 für die Auswahl des Eingabe-Ausgabe- Speicherbereichs stellen Steuereingänge und Ausgänge des 16-Bit-Mikroprozessorsystems dar. Ihr Steuerausgang 24 für die Zyklusadressen-Speicherung ist mit dem korrespon dierenden Eingang des Adressenregisters 6 verbunden. Ihr Steuerausgang 25 für die direkte Kommutation der primären Datenwege, ihr Steuerausgang 26 für Rückkommutation der primären Datenwege, ihr Steuerausgang 27 für direkte Kommutation der sekundären Datenwege und ihr Steueraus gang 28 für die Rückkommutation der sekundären Datenwege stehen mit den korrespondierenden Eingängen des System- Datenkommutators 4 in Verbindung. Ihr Steuereingang 29 für Adressenspeicherung und ihre Ausgänge 30 zum Definie ren des modifizierten Operationstyps sind an den kor respondierenden Ausgang bzw. die korrespondierenden Ein gänge des Bus-Kontrollers 5 angeschlossen, und ihre System-Adressenausgänge 31 für den Übertragungstyp stel len Ausgänge des 16-Bit-Mikroprozessorsystems dar. Ihr Ausgang 32 zur Einführung von Wartetakten bzw. -zyklen steht in Verbindung mit dem ersten Eingang eines Ver bindungselements 33, dessen zweiter Eingang an den Steuerausgang zur Einführung zusätzlicher Wartezyklen 17 des Taktgenerators 1 angeschlossen ist, während sein Ausgang mit dem Eingang 34 zur Einführung von System- Wartezyklen des 16-Bit-Mikroprozessors 2 in Verbindung steht.According to the invention, a 16-bit microprocessor system with a matrix integrating circuit for controlling the data path contains a clock generator 1 , a 16-bit microprocessor 2 , a matrix integrating circuit 3 for controlling the data path, a system data commutator 4 , a bus Controller 5 and an address register 6 . The reset control output 7 of the clock generator 1 is connected to the corresponding inputs of the 16-bit microprocessor 2 and the bus controller 5 . The control clock output 8 of the clock generator 1 is connected to the corresponding input of the 16-bit microprocessor 2 , to the address outputs 9 of which the data inputs of the address register 6 are connected, a primary data path 10 connected to the microprocessor and a secondary one connected to the microprocessor Data path 11 with the corresponding inputs of the system data commutator 4 are connected. The information outputs of the address register 6 , the control outputs 12 for the transmission of the bus controller 5 and the primary system data path 13 and the secondary data path 14 of the system data commutator 4 accordingly represent an address rail 15 , control outputs of the transmission and a primary and secondary Information rail (data path) of the 16-bit microprocessor system. The data inputs and outputs 16 of the matrix integrating circuit 3 for controlling the data path are connected to the primary data path 10 of the 16-bit microprocessor 2 , with its reset control input 7 , your control clock input 8 and your control input 17 for the introduction of additional waiting cycles with the corresponding corresponding outputs of the clock generator 1 are connected. Their address inputs 18 to define the transmission type and their inputs 19 to define the type of operation are connected to the corresponding corresponding outputs of the 16-bit microprocessor 2 . Your control input 20 for the type of the subordinate device, your control input 21 for the disposition of the subordinate 8-bit device, your control input 22 for the release of the address with direct access and your control output 23 for the selection of the input-output Memory area represent control inputs and outputs of the 16-bit microprocessor system. Your control output 24 for the cycle address storage is connected to the corresponding input of the address register 6 . Their control output 25 for direct commutation of the primary data paths, their control output 26 for return commutation of the primary data paths, their control output 27 for direct commutation of the secondary data paths and their control output 28 for the return commutation of the secondary data paths are connected to the corresponding inputs of the system data commutator 4 in connection. Their control input 29 for address storage and their outputs 30 for defining the modified type of operation are connected to the corresponding output or the corresponding inputs of the bus controller 5 , and their system address outputs 31 for the transmission type are outputs of the 16-bit -Microprocessor system. Their output 32 for the introduction of wait clocks or cycles is connected to the first input of a connecting element 33 , the second input of which is connected to the control output for the introduction of additional wait cycles 17 of the clock generator 1 , while its output is connected to the input 34 for the introduction of system wait cycles of the 16-bit microprocessor 2 is connected.

Die Matrix-Integrierschaltung 3 zur Steuerung des Daten wegs enthält, wie aus Fig. 2 ersichtlich, eine Einheit für die Erkennung der Wortübertragungsbedingung, eine Einheit für die Überwachung des Zustands des Mikroporo zessors, eine Einheit für die Einführung von Wartezyk len, eine Steuereinheit 38 für das Pufferregister, ein Pufferregister 39, eine Einheit 40 für Erkennung des Mikroprozessortyps, eine Steuereinheit 41 für den System datenkommutator, eine Steuereinheit 42 der System-Adres senausgänge für den Übertragungstyp, eine Einheit 43 für die Modifizierung der Operation und eine Einheit 44 für die Auswahl des Eingabe-Ausgabe-Speicherbereiche. Der Ausgang 45 für die Anzeige der Bedingung für eine Wort übertragung der Einheit 35 zur Erkennung der Wortüber tragungsbedingung ist an den korrespondierenden Eingang der Einheit 36 für die Überwachung des Zustands des Mikroprozessors angeschlossen, deren Ausgang 24 zur Speicherung des Zyklusadresse mit en korrespondierenden Eingängen der Steuereinheit 42 der System-Adressenaus gänge für den Übertragungstyp und der Einheit 35 für die Erkennung der Wortübertragungsbedingung in Verbindung steht und einen Steuerausgang der Matrix-Integrierschal tung 3 zur Steuerung des Datenwegs darstellt. Der Aus gang 46 für den Wartebeginn und der Ausgang 47 für das Warteende der Einheit 36 sind an die korrespondierenden Eingänge der Einheit 37 für die Einführung von Warte zyklen angeschlossen, und der Ausgang 48 für den Beginn des versteckten Übertragungszyklus steht mit dem kor respondierenden Eingang der Steuereinheit 42 der System- Adressenausgänge in Verbindung. Der Ausgang 49 für die Operationsmodifizierung der Einheit 36 ist mit dem kor respondierenden Eingang der Einheit 43 für die Opera tionsmodifierung verbunden, und der Ausgang 50 für die Freigabe der Einschaltung des Pufferregisters ist an den korrespondierenden Eingang 38 der Steuerein heit des Pufferregisters 38 angeschlossen. Der Eingang 20 für den Typ der untergeordneten Vorrichtung der Ein heit 36 ist mit dem korrespondierenden Eingang der Steuereinheit 41 des Systemkommutators verbunden und stellt einen Steuereingang der Matrix-Integrierschal tung zur Steuerung des Datenwegs dar. Der Ausgang 51 der Einheit 36, der der Freigabe der Aufladung des Puf ferregisters dient, steht mit dem korrespondierenden Ein gang der Steuereinheit 38 des Pufferregisters 38 in Verbindung. Der Ausgang 52 für das Ende des versteckten Zyklus der Einheit 36 ist an die korrespondierenden Eingänge der Einheit 35 zur Erkennung der Wortübertra gungsbedingung und der Steuereinheit 42 der System- Adressenausgänge für den Übertragungstyp angeschlos sen, während der Eingang 29 für die Adressenspeicherung der Einheit 42 für die Erkennung des Mikroprozessortyps in Verbindung steht und einen Steuereingang der Matrix- Integrierschaltung 3 zur Steuerung des Datenwegs dar stellt. Der Rückstell-Steuereingang 7 der Einheit 36 steht mit den korrespondierenden Eingängen der Einheit 35 zur Erkennung der Wortübertragungsbedingung, der Einheit 37 zum Einführen von Wartezyklen, der Steuer einheit 42 der System-Adressenausgänge für den Über tragungstyp und der Einheit 44 für die Auswahl des Ein gabe-Ausgabe-Speicherbereichs in Verbindung und stellt einen Steuereingang der Matrix-Integrierschaltung 3 zur Steuerung des Datenwegs dar. Der Steuertakteingang 8 der Einheit 36 ist mit den korrespondierenden Eingängen der Steuereinheit 42 der System-Adressenausgänge für den Übertragungstyp und der Steuereinheit 38 des Pufferre gisters verbunden und stellt eine Steuereingang der Matrix-Integrierschaltung 3 zur Steuerung des Datenwegs dar. Der Ausgang 32 zum Einführen von Wartezyklen der Einheit 37 zum Einführen von Wartezyklen, der Ausgang 23 für Wahl des Eingabe-Ausgabe-Speicherbereichs der Ein heit 44 für die Auswahl des Eingabe-Ausgabe-Speicherbe reichs, der Ausgang 25 für die direkte Kommutation der primären Datenwege, der Ausgang 26 für die Rückkommuta tion der primären Datenwege, der Ausgang 27 für die di rekte Kommutation der sekundären Datenwege und der Aus gang 28 für die Rückkommutation der sekundären Daten wege der Steuereinheit 41 des Systsemkommutators stellen Steuerausgänge der Matrix-Integrierschaltung 3 zur Steue rung des Datenwegs dar. Der Ausgang 53 zum Einschalten des Pufferregisters und der Ausgang 54 zum Auflanden des Pufferregisters der Steuereinheit 38 des Pufferregisters stehen mit den korrespondierenden Eingängen des Puffer registers 39 in Verbindung. Die Übertragungs-Steuer eingänge 12 der Einheit 44 für Auswahl des Eingabe-Aus gabe-Speicherbereichs, die Eingänge 19 zum Definieren des Operationstyps der Einheit 43 für die Operations modifizierung, der Eingang 21 für die Disposition der untergeordneten 8-Bit-Vorrichtung der Steuereinheit 41 des Systemkommutators 4 und der Eingang 17 zum Einfüh ren zusätzlicher Wartezyklen der Einheit 36 zum Über wachen des Mikroprozessorzustands 36 stellen Steuer eingänge der Matrix-Integrierschaltung 3 zur Steuerung des Datenwegs dar. Der Eingang 55 zur Bestimmung der Übertragungsrichtung der Steuereingänge, d. h. der Aus tausch-Steuereingänge 12 der Matrix-Integrierschaltung 3 zur Steuerung des Datenwegs stellt einen Steuerein gang der Steuereinheit 38 des Pufferregisters dar. Der Ausgang 56 für den Übertragungsbeginn der Einheit 43 für die Operationsmodifizierung steht mit dem korrespon dierenden Eingang der Einheit 35 zur Erkennung der Wort übertragungsbedingung in Verbindung. Der Ausgang 57 für die Anzeige des 16-Bit-Mikroprozessortyps der Einheit 40 zum Erkennen des Typs des Mikroprozessors ist an die korrespondierenden Eingänge der Steuereinheit 38 des Pufferregisters 39 und der Steuereinheit 41 des System kommutators 4 angeschlossen. Die Informationseingänge und die Informationsausgänge des Pufferregisters 39 stel len Informationseingänge und Informationsausgänge 16 der Matrix-Integrierschaltung 3 zur Steuerung des Datenwegs dar. Die Ausgänge 30 zum Definieren des modifizierten Operationstyps der Einheit 43 zum Modifizieren der Ope ration sind mit den korrespondierenden Eingängen der Ein heit 44 für die Auswahl des Eingabe-Ausgabe-Speicherbe richs verbunden und stellen Steuerausgänge der Matrix- Integrierschaltung 3 zur Steuerung des Datenwegs dar. Die Adresseneingänge 18 zum Definieren des Übertragungs typs der Einheit 35 zum Erkennen der Wortübertragungs bedingung stehen mit den korrespondierenden Eingängen der Einheit 40 zum Erkennen des Mikroprozessortyps und der Steuereinheit 42 der System-Adressenausgänge für den Übertragungstyp 42 in Verbindung und stellen Eingänge der Matrix-Integrierschaltung 3 zur Steuerung des Daten wegs dar. Der Eingang 22 für die Freigabe der Adresse bei einem direktem Zugriff der Steuereinheit 41 des Sy stemkommutators ist an den korrespondierenden Eingang der Einheit 44 für die Auswahl des Eingabe-Ausgabe-Spei cherbereichs angeschlossen und stellt einen Steuerein gang der Matrix-Integrierschaltung 3 zur Steuerung des Datenwegs dar. Die System-Adressenausgänge 31 für den Übertragungstyp der Steuereinheit 42 der System-Adres senausgänge für den Übertragungstyp stehen mit den kor respondierenden Eingängen der Steuereinheit 41 des Sy stemkommutators in Verbindung und stellen Adressenaus gänge der Matrix-Integrierschaltung 3 zur Steuerung des Datenwegs dar.The matrix integrating circuit 3 for controlling the data path contains, as can be seen from FIG. 2, a unit for recognizing the word transmission condition, a unit for monitoring the state of the microporo cessor, a unit for introducing wait cycles, a control unit 38 for the buffer register, a buffer register 39 , a unit 40 for recognizing the microprocessor type, a control unit 41 for the system data commutator, a control unit 42 for the system address outputs for the transmission type, a unit 43 for modifying the operation and a unit 44 for the Selection of the input-output memory areas. The output 45 for displaying the condition for a word transmission of the unit 35 for recognizing the word transmission condition is connected to the corresponding input of the unit 36 for monitoring the status of the microprocessor, whose output 24 for storing the cycle address with the corresponding inputs of the control unit 42 of the system address outputs for the transmission type and the unit 35 for the recognition of the word transmission condition is connected and represents a control output of the matrix integrating circuit 3 for controlling the data path. The output 46 for the start of the waiting and the output 47 for the waiting end of the unit 36 are connected to the corresponding inputs of the unit 37 for the introduction of waiting cycles, and the output 48 for the start of the hidden transmission cycle is with the corresponding input of the Control unit 42 of the system address outputs in connection. The output 49 for the operation modification of the unit 36 is connected to the cor responding input of the unit 43 for the operation modification, and the output 50 for releasing the activation of the buffer register is connected to the corresponding input 38 of the control unit of the buffer register 38 . The input 20 for the type of the subordinate device of the unit 36 is connected to the corresponding input of the control unit 41 of the system commutator and represents a control input of the matrix integrating circuit for controlling the data path. The output 51 of the unit 36 , which is the release of the Charging the buffer register is used, is connected to the corresponding input of the control unit 38 of the buffer register 38 . The output 52 for the end of the hidden cycle of the unit 36 is connected to the corresponding inputs of the unit 35 for recognizing the word transmission condition and the control unit 42 of the system address outputs for the transmission type, while the input 29 for the address storage of the unit 42 for the detection of the microprocessor type is connected and represents a control input of the matrix integrating circuit 3 for controlling the data path. The reset control input 7 of the unit 36 stands with the corresponding inputs of the unit 35 for recognizing the word transmission condition, the unit 37 for introducing waiting cycles, the control unit 42 of the system address outputs for the transmission type and the unit 44 for the selection of the on output-output memory area and represents a control input of the matrix integration circuit 3 for controlling the data path. The control clock input 8 of the unit 36 is with the corresponding inputs of the control unit 42 of the system address outputs for the transmission type and the control unit 38 of the buffer register connected and represents a control input of the matrix integrating circuit 3 for controlling the data path. The output 32 for introducing waiting cycles of the unit 37 for introducing waiting cycles, the output 23 for selecting the input-output memory area of the unit 44 for selecting the I / O memory area, the output 25 for di e direct commutation of the primary data paths, the output 26 for the return commutation of the primary data paths, the output 27 for the direct commutation of the secondary data paths and the output 28 for the return commutation of the secondary data paths of the control unit 41 of the system commutator provide control outputs of the matrix -Integration circuit 3 for control of the data path. The output 53 for switching on the buffer register and the output 54 for loading the buffer register of the control unit 38 of the buffer register are connected to the corresponding inputs of the buffer register 39 . The transmission control inputs 12 of the unit 44 for selection of the input / output memory area, the inputs 19 for defining the type of operation of the unit 43 for the operation modification, the input 21 for the disposition of the subordinate 8-bit device of the control unit 41 of the system commutator 4 and the input 17 for introducing additional waiting cycles of the unit 36 for monitoring the microprocessor state 36 represent control inputs of the matrix integration circuit 3 for controlling the data path. The input 55 for determining the direction of transmission of the control inputs, ie the exchange Control inputs 12 of the matrix integration circuit 3 for controlling the data path represents a control input of the control unit 38 of the buffer register. The output 56 for the start of transmission of the unit 43 for the operation modification is connected to the corresponding input of the unit 35 for recognizing the word transmission condition . The output 57 for displaying the 16-bit microprocessor type of the unit 40 for recognizing the type of the microprocessor is connected to the corresponding inputs of the control unit 38 of the buffer register 39 and the control unit 41 of the system commutator 4 . The information inputs and the information outputs of the buffer register 39 represent information inputs and information outputs 16 of the matrix integration circuit 3 for controlling the data path. The outputs 30 for defining the modified type of operation of the unit 43 for modifying the operation are with the corresponding inputs of the unit 44 connected for the selection of the input / output memory area and represent control outputs of the matrix integration circuit 3 for controlling the data path. The address inputs 18 for defining the transmission type of the unit 35 for recognizing the word transmission condition are available with the corresponding inputs of the unit 40 Detection of the microprocessor type and the control unit 42 of the system address outputs for the transmission type 42 in connection and represent inputs of the matrix integrating circuit 3 for controlling the data path. The input 22 for the release of the address when the control is accessed directly he unit 41 of the system commutator is connected to the corresponding input of the unit 44 for the selection of the input / output storage area and represents a control input of the matrix integrating circuit 3 for controlling the data path. The system address outputs 31 for the transmission type of the control unit 42 of the system address outputs for the transmission type are connected to the corresponding inputs of the control unit 41 of the system commutator and represent address outputs of the matrix integrating circuit 3 for controlling the data path.

Die Wirkungsweise des 16-Bit-Mikroprozessorsystems mit einer Matrix-Integrierschaltung 3 zur Steuerung des Da tenwegs ist folgende. Zu Beginn jedes Übertragungszyklus aktiviert der 16-Bit-Mikroprozessor 2 über einen Kanal seine Ausgänge 19 zum Definieren des Übertragungstyps, die mit der zum Modifizieren der Operation dienenden Einheit 43 der Matrix-Integrierschaltung 3 zur Steue rung des Datenwegs in Verbindung stehen, so daß die Ein heit 43 ihre Ausgänge 30 zum Definieren des modifizier ten Operationstyps und ihren Ausgang 56 für Übertragungs beginn aktiviert. Der Bus-Kontroller 5 erkennt den Ope rationstyp und aktiviert seinen Ausgang 29 für die Adressenspeicherung. Nur wenn der Zustand an den Aus gängen 30 für de modifizierten Operationstyp zeigt, daß der Austausch mit dem Eingabe-Ausgabe-Speicherbe reich erfolgen wird, aktiviert die Einheit 44 für Aus wahl des Eingabe-Ausgabe-Speicherbereiche ihren Ausgang für die Auswahl des Eingabe-Ausgabe-Speicherbereichs. Zu Beginn jedes Übertragungszyklus wiederholt die Ein heit 36 für die Überwachung des Zustands des Mikro prozessors über den Kanal den Zustand ihres Eingangs 29 für die Adressenspeicherung für die Steuerung ihres Aus gangs 24 beim Speichers der Zyklusadresse. Während sei nes aktiven Zustands aktiviert der 16-Bit-Mikroprozessor 2 seiner Adressenausgänge 9 und seine Adressenausgänge 18 zum Definieren des Übertragungstyps. Die Einheit 35 zur Erkennung der Wortübertragungsbedingung und die Einheit 40 zum Erkennen des Mikroprozessortyps der Matrix- Integrierschaltung 3 zur Steuerung des Datenwegs überwachen den Zustand ihrer Adresseneingänge 18 zum Definieren des Übertragungstyps. Nach einem Zeitintervall gleich ihrer Rückstelldauer werden die Adressenausgänge 9 und die Adressenausgänge 18 zum Definieren des Übertragungstyps des 16-Bit-Mikro prozessors 2 in dem Adressenregister 6 und in der Steuereinheit 42 der System-Adressenausgänge für den Übertragungstyp der Matrix-Integrierschaltung 3 entsprechend gespeichert, während der Bus-Kontroller 5 seinen Ausgang 29 für die Adressenspeicherung inaktiviert, und die Einheit 36 zum Überwachen des Zustands des Mikroprozesses inaktiviert ihren Aus gang 24 zum Speichern der Zyklusadresse. Zu Beginn des ersten Übertragungszyklus über den Kanal bestimmt, nachdem der Taktgenerator 1 seinen Rückstellaus gang 7 inaktiviert hat, die Einheit 40 zum Erkennen des Mikroprozessortyps die Stellenzahl des Mikro prozessors in Abhängigkeit vom Zustand der Adressen eingänge 18 zum Definieren des Übertragungstyps der Matrix-Integrierschaltung 3 zur Steuerung des Daten wegs. Bei einem 16-Bit-Mikro prozessor aktiviert die Einheit 40 zum Erkennen des Mikroprozessortyps ihren Ausgang 57 für die Anzeige des 16-Bit-Mikroprozessors, wenn der Bus-Kontroller 5 sei nen Ausgang für Adressenspeicherung 29 inaktiviert, und hält ihren Ausgang während der ganzen Betriebszeit des 16-Bit-Mikroprozessorsystems aufrecht. Bei einem 8-Bit- Mikroprozessor aktiviert die Einheit 40 zum Erkennen des Typs des Mikroprozessors ihren Ausgang 57 für die Anzeige des 16-Bit-Mikroprozessors 57 nicht, die Steuer einheit 38 des Pufferregisters 38 arbeitet nicht, und die Steuereinheit 41 des Systemkommutators aktiviert ih ren Ausgang 27 für die direkte Kommutation der sekundä ren Datenwege und ihren Ausgang 26 für die Rückkommuta tion der sekundären Datenwege 26 nicht. Zu Beginn des zweiten Taktes des Übertragungszyklus aktiviert der Bus- Kontroller 5 seine Ausgänge 12 für die Austauschsteue rung über den Kanal. Bei einem 16-Bit-Mikroprozessor aktiviert zu Beginn des Wortaustauschzyklus über den Kanal (die Adresse der Speicherzelle der untergeordne ten Vorrichtung ist eine gerade) die Einheit 35 zum Erkennen der Wortübertragungsbedingung ihren Ausgang 45 für die Anzeige der Wortübertragungsbedingung, falls die Einheit 36 zum Überwachen des Zustands des Mikroprozes sors 36 ihren Ausgang 24 zum Speichern der Zyklusadres se inaktiviert. Wenn der Informationsaustausch mit einer an den primären Systemdatenweg 13 angeschlossenen untergeord neten 8-Bit-Vorrichtung stattfindet, aktiviert sie weder ihren Eingang für die Disposition der untergeordneten 8-Bit-Vorrichtung 21 noch den Eingang 20 für den Typ der untergeordneten Vorrichtung der Matrix-Integrierschaltung 3 zur Steuerung des Datenwegs. Während des zweiten Takts des Austauschzyklus aktiviert die Steuereinheit 41 des System-Kommustators über den Kanal ihren Ausgang 25 für dirkete Kommutation der primären Datenwege, verbindet der System-Datenkommutator 4 den primären Datenweg 10 mit dem primären System-Datenweg 13, und aktiviert die Einheit 36 zum Überwachen des Zustands des Mikroprozes sors ihren Ausgang 46 für den Beginn der Wartezeit. Am Ende des zweiten Takts des Austauschzyklus aktiviert die Einheit 37 für die Einführung von Wartezyklen über den Kanal ihren Ausgang 32 für die Einführung von Wartezyk len, indem das Verbindungselement 33 seinen Ausgang für das Einführen von System-Wartezyklen aktiviert und am Ende des dritten Taktes des Austauschzyklus über den Ka nal den 16-Bit-Mikroprozessor 2 in einen Wartezustand für ein Zeitinterval setzt, das der Zyklusdauer ent spricht. Wenn die untergeordnete Vorrichtung eine lang sam arbeitende ist, aktiviert der Taktgenerator 1 sei nen Ausgang 17 zum Einführen von zusätzlichen Wartezyk len, bevor der Ausgang 32 zum Einführen von Wartezyklen aktiviert wird, und setzt nach dem Ende des dritten Tak tes des Austauschzyklus die Einheit 36 zum Überwachen des Mikroprozessorzustands über den Kanal in einen Warte zustand. Nach einem Zeitintervall gleich der Zeit eines Zugriffs zur untergeordneten Vorrichtung inaktiviert der Taktgenerator 1 seinen Ausgang 17 zum Einführen zusätz licher Wartezyklen bzw. Wartetakte und zu Beginn des letzten zusätzlichen Wartezyklus des 16-Bit-Mikroprozessors 2 aktiviert die Einheit 36 zum Überwachen des Zustands des Mikroprozessors 36 ihren Ausgang 49 für die Operations modifizierung. Die Einheit 43 für die Operationsmodifizierung modifiziert die Eingänge 19 zum Definieren des Operations typs der Matrix-Integrierschaltung 3, indem sie ihre Aus gänge 30 zum Definieren des modifizierten Operationstyps inaktiviert. Am Ende des letzten zusätzlichen Wartezyklus aktiviert die Einheit 36 zum Überwachen des Zustands des Mikroprozessors ihren Ausgang 51 für die Freigabe der Auf ladung des Pufferregisters, wodurch die Steuereinheit 38 des Pufferregisters 39 ihren Ausgang 54 zur Aufladung des Pufferregisters 39 aktiviert, so daß das Pufferregister 39 den Zustand der Informations-Eingänge und Ausgänge 16 der Matrix-Integrierschaltung 3 speichert. Zu Beginn des ersten Wartetakts bzw. Wartezyklus inaktiviert der Bus- Kontroller 5 seine Ausgänge 12 für die Austauschsteuerung, und die Steuereinheit 41 des Systemkommutators inaktiviert ihren Eingang 25 für die direkte Kommutation der primären Datenwege. Wenn der Austausch mit dem Eingabe-Ausgabe- Speicherbereich stattfindet, inaktiviert die Einheit 44 für die Auswahl des Eingabe-Ausgabe-Speicherbereichs ihren Eingang 23 für die Auswahl des Eingabe-Ausgabe-Speicher bereichs. Am Ende des ersten Wartezyklus aktiviert die Ein heit 36 zum Überwachen des Zustands des Mikroprozessors ihren Ausgang für den Beginn des versteckten Übertra gungszyklus und inaktiviert ihren Ausgang 49 für die Ope rationsmodifizierung, während die Steuereinheit 42 die System-Adressenausgänge 31 für den Übertragungstyp modi fiziert und die Einheit 43 ihre Ausgänge zum Definieren des modifizierten Operationstyps aktiviert. Während des zweiten Wartetakts bzw. Wartezyklus beginnt der Bus- Kontroller 5 über den Kanal mit dem versteckten Austausch zyklus, indem er erneut seinen Ausgang 29 für Adressen speicherung aktiviert. Die Einheit 36 für die Überwachung des Zustands des Mikroprozessors 36 wiederholt ihren Zu stand nicht und aktiviert auch ihren Ausgang 24 für Speicherung der Zyklusadresse nicht, während die Einheit 44 ihren Ausgang für die Auswahl des Eingabe-Ausgabe- Speicherbereichs 23 aktiviert, wenn die Übertragung mit dem Eingabe-Ausgabe-Speicherbereich erfolgt. Am Anfang des dritten Wartezyklus aktiviert der Bus-Kontroller 5 seine Ausgänge 12 für die Austauschsteuerung und ebenso seinen Ausgang 55 zum Bestimmen der Übertragungsrichtung, während die Einheit 36 zum Überwachen des Zustands des Mikroprozes sors 36 ihren Ausgang 50 für die Freigabe des Einschaltens des Pufferregisters aktiviert. Wenn die Operation Lesen aus geführt wird, aktiviert die Steuereinheit 38 des Pufferre gisters 39 ihren Ausgang 53 für das Einschalten des Puffer registers, und das Pufferregister 39 überträgt das schon aufgezeichnete Byte über die Informationsausgänge 16 der Matrix-Integrierschaltung 3 zum Mikroprozessor 2. Wenn die Operation Aufzeichen (Scheiben) vollzogen wir, ak tiviert die Steuereinheit 38 des Pufferregisters 39 ihren Ausgang 53 zum Einschalten des Pufferregisters nicht, und das Pufferregister 39 sendet zum Mikroprozessor 2 die schon aufgezeichneten Daten nicht. Die Steuereinheit 41 des Sy stemkommutators 4 aktiviert ihren Steuereingang 28 für Rück kommutation der sekundären Datenwege 28, und der System-In formationskommutator 4 verbindet den primären Datenweg 10 mit dem sekundären System-Datenweg 14. Am Ende des dritten Wartezyklus und zu Beginn des vierten aktiviert die Einheit 36 zum Überwachen des Zustands des Mikroprozessors ihren Ausgang 47 für das Warteende, und die Einheit 37 inaktiviert ihren Ausgang 47 für das Warteende, und die Einheit 37 inaktiviert ihren Ausgang zum Einführen von Wartezyklen. Wenn die untergeordne te Vorrichtung langsam arbeitet, aktiviert der Taktgenera tor 1 seinen Ausgang 17 zum Einführen zusätzlicher Warte takte und setzt nach dem Ende des vierten Wartezyklus die Einheit 36 zum Überwachen des Zustands des Mikorprozessors in einen Wartezustand, während der Ausgang 34 des Verbin dungselements 33, d. h. der Ausgang 34 zum Einführen von System-Wartezyklen, vom Verbindungselement 33 aktiv auf rechterhalten wird. Nach einem Zeitintervall gleich der Zugriffszeitdauer zur untergeordneten Vorrichtung inakti viert der Taktgenerator 1 seinen Ausgang 17 zum Einführen zusätzlicher Wartezyklen und das Verbindungselement 33 sei nen Ausgang 34 zum Einführen von System-Wartezyklen. Am An fang des letzten zusätzlichen Wartezyklus inaktiviert der 16-Bit-Mikroprozessor 2 seine Ausgänge 19 zum Definieren des Operationstyps und die Einheit 43 für die Operations modifizierung inaktiviert ihre Ausgänge zum Definieren des modifizierten Operationstyps. Zu Beginn des letzten Takts des Austauschzyklus inaktiviert der Bus-Kontroller 5 über den Kanal seine Ausgänge 12 für die Austauschsteuerung. Die Steuereinheit 41 des Systemkommutators inaktiviert den Ausgang 28 für die Rückkommutation der sekundären Da tenwege, und die Einheit 44 inaktiviert ihren Ausgang 23 für Auswahl des Eingabe-Ausgabebereichs des Speichers, wenn die Übertragung mit dem Eingabe-Ausgabebereich vom Speicher erfolgt. Am Ende des letzten Takts des Austausch zyklus aktiviert die Einheit 36 zum Überwachen des Zustands des Mikorprozessors 36 über den Kanal ihren Ausgang für das Ende des versteckten Übertragungszyklus 52, bei welchem die Einheit 35 zum Erkennen der Wortübertragungsbedingung ihren Ausgang 45 für die Anzeige der Wortübertragungsbedingung in aktiviert, während die Steuereinheit 42 der System-Adressen ausgänge für die Übertragungstyp die System-Adressenausgän ge für den Übertragungstyp in den Anfangszustand zurück setzt. Infolge des beschriebenen Algorithmus sieht der 16- Bit-Mikorprozessor 2 für die untergeordneten 8-Bit-Vorrich tungen als ein 8-Bit-Mikroprozessor aus, und die untergeord neten 8-Bit-Vorrichtungen sehen für den 16-Bit-Mikropro zessor als untergeordnete 16-Bit-Vorrichtungen aus. Dies er laubt dem 16-Bit-Mikroprozessor einen Wortaustausch mit den untergeordneten 8-Bit-Vorrichtungen auszuführen.The operation of the 16-bit microprocessor system with a matrix integrating circuit 3 for controlling the data path is as follows. At the beginning of each transmission cycle, the 16-bit microprocessor 2 activates via a channel its outputs 19 for defining the transmission type, which are connected to the operation unit 43 of the matrix integrating circuit 3 for modifying the operation, so that the data path is connected A unit 43 has its outputs 30 activated for defining the modified operation type and its output 56 activated for transmission start. The bus controller 5 recognizes the type of operation and activates its output 29 for address storage. Only when the state at the outputs 30 for the modified type of operation shows that the exchange with the input / output storage area will take place, does the unit 44 for selection of the input / output storage area activate its output for Output storage area. At the beginning of each transmission cycle, the unit 36 for monitoring the state of the microprocessor over the channel repeats the state of its input 29 for storing the address for controlling its output 24 when storing the cycle address. During its active state, the 16-bit microprocessor 2 activates its address outputs 9 and its address outputs 18 to define the type of transmission. The unit 35 for recognizing the word transfer condition and the unit 40 for recognizing the microprocessor type of the matrix integrating circuit 3 for controlling the data path monitor the state of their address inputs 18 for defining the transfer type. After a time interval equal to their reset duration, the address outputs 9 and the address outputs 18 for defining the transfer type of the 16-bit microprocessor 2 are correspondingly stored in the address register 6 and in the control unit 42 of the system address outputs for the transfer type of the matrix integrating circuit 3 , while the bus controller 5 deactivates its output 29 for address storage, and the unit 36 for monitoring the status of the microprocessing deactivates its output 24 for storing the cycle address. At the beginning of the first transmission cycle over the channel, after the clock generator 1 has deactivated its reset output 7 , the unit 40 for recognizing the microprocessor type determines the number of digits of the microprocessor as a function of the state of the address inputs 18 for defining the transmission type of the matrix integrating circuit 3 to control the data path. In a 16-bit microprocessor, the microprocessor type detection unit 40 activates its output 57 to indicate the 16-bit microprocessor when the bus controller 5 disables its address storage output 29 and keeps its output throughout 16-bit microprocessor system uptime. In an 8-bit microprocessor, the unit 40 for detecting the type of the microprocessor does not activate its output 57 for the display of the 16-bit microprocessor 57 , the control unit 38 of the buffer register 38 does not work, and the control unit 41 of the system commutator activates it Ren output 27 for the direct commutation of the secondary data paths and their output 26 for the return commutation of the secondary data paths 26 are not. At the beginning of the second cycle of the transmission cycle, the bus controller 5 activates its outputs 12 for the exchange control via the channel. In the case of a 16-bit microprocessor, at the beginning of the word exchange cycle over the channel (the address of the memory cell of the subordinate device is even), the unit 35 for recognizing the word transfer condition activates its output 45 for displaying the word transfer condition if the unit 36 for monitoring the state of the microprocessor 36 deactivates its output 24 for storing the cycle address. When the information exchange takes place with a subordinate 8-bit device connected to the primary system data path 13 , it does not activate its input for the disposition of the subordinate 8-bit device 21 nor the input 20 for the type of subordinate device of the matrix integrating circuit 3 to control the data path. During the second cycle of the exchange cycle, the control unit 41 of the system commutator activates via the channel its output 25 for direct commutation of the primary data paths, the system data commutator 4 connects the primary data path 10 to the primary system data path 13 , and activates the unit 36 to monitor the state of the microprocessor its output 46 for the beginning of the waiting time. At the end of the second cycle of the exchange cycle the unit 37 for the introduction of waiting cycles via the channel activates its output 32 for the introduction of waiting cycles by the connecting element 33 activating its output for the introduction of system waiting cycles and at the end of the third cycle of the Exchange cycle over the channel sets the 16-bit microprocessor 2 in a waiting state for a time interval that speaks the cycle duration. If the subordinate device is a slow one , the clock generator 1 activates its output 17 for introducing additional waiting cycles before the output 32 is activated for introducing waiting cycles, and sets the unit 36 after the end of the third clock of the exchange cycle to monitor the microprocessor state over the channel in a waiting state. After a time interval equal to the time of access to the subordinate device, the clock generator 1 deactivates its output 17 for introducing additional wait cycles or wait cycles and at the beginning of the last additional wait cycle of the 16-bit microprocessor 2 activates the unit 36 for monitoring the state of the microprocessor 36 their output 49 for the operations modification. The operation modification unit 43 modifies the inputs 19 to define the operation type of the matrix integrating circuit 3 by deactivating its outputs 30 to define the modified operation type. At the end of the last extra wait cycle the unit activates 36 for monitoring the state of the microprocessor its output 51 for the release of the on charge of the buffer register, whereby the control unit 38 of the buffer register its output 54 is activated 39 for the charging of the buffer register 39 so that the buffer register 39 stores the state of the information inputs and outputs 16 of the matrix integration circuit 3 . At the beginning of the first wait cycle or wait cycle, the bus controller 5 deactivates its outputs 12 for the exchange control, and the control unit 41 of the system commutator deactivates its input 25 for the direct commutation of the primary data paths. When the exchange with the input-output storage area takes place, the unit 44 for the selection of the input-output storage area deactivates its input 23 for the selection of the input-output storage area. At the end of the first wait cycle, the microprocessor state monitoring unit 36 activates its output for the start of the hidden transmission cycle and deactivates its output 49 for operation modification, while the control unit 42 modifies and modifies the system address outputs 31 for the transmission type unit 43 activates its outputs to define the modified type of operation. During the second wait cycle or wait cycle, the bus controller 5 begins the hidden exchange cycle via the channel by reactivating its output 29 for address storage. The unit 36 for monitoring the state of the microprocessor 36 does not repeat its state and does not activate its output 24 for storing the cycle address, while the unit 44 activates its output for the selection of the input / output memory area 23 if the transmission is carried out with the input-output storage area. At the beginning of the third waiting cycle, the bus controller 5 activates its outputs 12 for the exchange control and also its output 55 for determining the direction of transmission, while the unit 36 for monitoring the state of the microprocessor 36 activates its output 50 for releasing the activation of the buffer register . When the read operation is performed, the control unit 38 of the buffer register 39 activates its output 53 for switching on the buffer register, and the buffer register 39 transfers the byte already recorded via the information outputs 16 of the matrix integrating circuit 3 to the microprocessor 2 . When the record operation is performed, the control unit 38 of the buffer register 39 does not activate its output 53 to turn on the buffer register, and the buffer register 39 does not send the data already recorded to the microprocessor 2 . The control unit 41 of the system commutator 4 activates its control input 28 for return commutation of the secondary data paths 28 , and the system information commutator 4 connects the primary data path 10 to the secondary system data path 14 . At the end of the third wait cycle and the beginning of the fourth, the unit activates 36 for monitoring the state of the microprocessor its output 47 for the waiting end, and the unit 37 disables its output 47 for the waiting end, and the unit 37 disables its output for the insertion of wait cycles . If the subordinate device is working slowly, the clock generator 1 activates its output 17 for introducing additional wait clocks and, after the end of the fourth wait cycle, sets the unit 36 for monitoring the state of the microprocessor into a wait state, while the output 34 of the connecting element 33 , ie the output 34 for introducing system waiting cycles, is actively maintained by the connecting element 33 . After a time interval equal to the access time to the subordinate device, the clock generator 1 has its output 17 for introducing additional waiting cycles and the connecting element 33 has an output 34 for introducing system waiting cycles. At the beginning of the last additional wait cycle, the 16-bit microprocessor 2 deactivates its outputs 19 for defining the type of operation and the unit 43 for modifying operations deactivates its outputs for defining the modified type of operation. At the beginning of the last cycle of the exchange cycle, the bus controller 5 deactivates its outputs 12 for the exchange control via the channel. The control unit 41 of the system commutator deactivates the output 28 for the return commutation of the secondary data paths, and the unit 44 deactivates its output 23 for selecting the input / output area of the memory when the transfer takes place with the input / output area from the memory. At the end of the last clock of the exchange cycle, the unit activates 36 for monitoring the state of Mikorprozessors 36 via the channel their output for the end of the hidden transfer cycle 52, in which the unit 35 for detecting the word transfer condition its output 45 for the display of the word transfer condition in activated, while the control unit 42 of the system address outputs for the transmission type resets the system address outputs for the transmission type to the initial state. As a result of the algorithm described, the 16-bit microprocessor 2 for the 8-bit subordinate devices looks like an 8-bit microprocessor, and the 8-bit subordinate devices see for the 16-bit microprocessor as subordinate 16-bit devices. This allows the 16-bit microprocessor to exchange words with the 8-bit subordinate devices.

Wenn die untergeordnete 8-Bit-Vorrichtung, mit welcher der 16-Bit-Mikroprozessor 2 einen Wortaustausch ausführt, mit der sekundären System-Informationsschiene 14 verbunden ist, aktiviert diesen den Eingang 21 für die Disposition der un tergeordneten 8-Bit-Vorrichtung der Matrix-Integrierschal tung 3, wodurch alle ihre Einheiten nach der beschriebenen Weise funktionieren. Die Steuereinheit 41 des Systemkommu tators aktiviert aufeinanderfolgend ihren Ausgang 26 für die Rückkommutation der primären Datenwege und ihren Aus gang 27 für die direkte Kommutation der sekundären Daten wege, bei welchem der System-Informationskommutator 4 die primäre Informationsschiene 10 mit der sekundären System- Informationsschiene 14 und die sekundäre Informationsschie ne 11 mit der sekundären System-Informationsschiene 14 auf einanderfolgend verbindet.When the 8-bit subordinate device with which the 16-bit microprocessor 2 is exchanging words is connected to the secondary system information bar 14 , this activates the input 21 for disposition of the 8-bit subordinate device of the matrix -Integrierschal device 3 , whereby all their units function in the manner described. The control unit 41 of the system commutator successively activates its output 26 for the return commutation of the primary data paths and its output 27 for the direct commutation of the secondary data, in which the system information commutator 4 the primary information rail 10 with the secondary system information rail 14 and the secondary information rail ne 11 connects to the secondary system information rail 14 in succession.

Wenn der 16-Bit-Mikroprozessor 2 einen Byteaustausch aus führt, wiederholt die Einheit 36 zum Überwachen des Zu stands des Mikroprozessors den Zustand ihres Eingangs für die Adressenspeicherung 29 und aktiviert ihren Ausgang 24 für die Speicherung der Zyklusadresse, während die Steuer einheit 42 der System-Adressenausgänge für den Übertragungs typ die Adresseneingänge 18 zum Definieren des Übertragungs typs speichert und die System-Adressenausgänge für den Über tragungstyp der Matrix-Integrierschaltung 3 aktiviert. Bei einer untergeordneten 8-Bit-Vorrichtung, die mit der pri mären System-Informationsschiene 13 verbunden ist, aktiviert die Steuereinheit 41 des Systemkommutators ihren Ausgang 25 für die direkte Kommutation der primären Informationswege, falls die Adresse eine gerade ist, oder ihren Ausgang 28 für die Rückkommutation der sekundären Datenwege, falls die Ad dresse eine ungerade ist. Bei einer untergeordneten 8-Bit- Vorrichtung, die mit der sekundären System-Informations schiene 14 verbunden ist, aktiviert die Steuereinheit 41 des Systemkommutators ihren Ausgang 26 für eine Rückkommu tation der primären Informationswege, falls die Adresse eine gerade ist, oder ihren Ausgang 27 für eine direkte Kommutation der sekundären Datenwege, falls die Adresse eine ungerade ist. Die Einheit 44 für die Auswahl des Ein gabe-Ausgabe-Speicherbereichs funktioniert wie schon be schrieben. Die weiteren Einheiten der Matrix-Integrier schaltung 3 arbeiten nicht.When the 16-bit microprocessor 2 performs a byte swap, the unit 36 for monitoring the state of the microprocessor repeats the state of its input for the address storage 29 and activates its output 24 for storing the cycle address, while the control unit 42 of the system Address outputs for the transmission type stores the address inputs 18 for defining the transmission type and the system address outputs for the transmission type of the matrix integrating circuit 3 are activated. In an 8-bit subordinate device connected to the primary system information rail 13 , the control unit 41 of the system commutator activates its output 25 for direct commutation of the primary information paths, if the address is even, or its output 28 for the return commutation of the secondary data paths if the address is odd. In a subordinate 8-bit device, which is connected to the secondary system information rail 14 , the control unit 41 of the system commutator activates its output 26 for a return communication of the primary information paths, if the address is an even one, or its output 27 for a direct commutation of the secondary data paths if the address is an odd one. The unit 44 for the selection of the input-output storage area functions as already described. The other units of the matrix integrating circuit 3 do not work.

Falls der 16-Bit-Mikroprozessor 2 Daten mit einer unterge ordneten 16-Bit-Vorrichtung austauscht, aktiviert sie den Eingang 20 für den Typ der untergeordneten Vorrichtung der Matrix-Integrierschaltung 3, welche so funktioniert, wie es beim Byte-Austausch beschrieben wurde, jedoch aktiviert die Steuereinheit 41 des Systemkommutators ihren Ausgang 25 für die direkte Kommutation der primären Datenwege bei einem Byte-Austausch einer geraden Adresse, oder ihren Ausgang 27 für die direkte Kommutation der sekundären Datenwege bei ei nem Byte-Austausch einer ungeraden Adresse oder ihren Aus gang 25 für direkte Kommutation der sekundären Da tenwege bei einer Wortübertragung.If the 16-bit microprocessor 2 exchanges data with a subordinate 16-bit device, it activates the input 20 for the type of the subordinate device of the matrix integrating circuit 3 , which functions as described in the byte exchange, however, the control unit 41 of the system commutator activates its output 25 for the direct commutation of the primary data paths in the case of byte exchange of an even address, or its output 27 for the direct commutation of the secondary data paths in the case of a byte exchange of an odd address or its output 25 for direct commutation of the secondary data paths in a word transmission.

Die Matrix-Integrierschaltung 3 ermöglicht den Austausch des 6-Bit-Mikroprozessors 2 durch einen 8-Bit-Mikroprozssors, ohne daß sich dadurch die Stellenzahl des Mikroprozessorsy stems ändert. Die Steuereinheit 41 des Systemkommutators aktiviert ihren Ausgang 25 für direkte Kommutation der pri mären Datenwege bei einem Austausch mit einer untergeordne ten 8-Bit-Vorrichtung, die mit der primären System-Informa tionsschiene 13 verbunden ist, und bei einem Austausch ei ner geraden Adresse mit einer untergeordneten 16-Bit-Vorrich tung oder ihren Ausgang 26 für die Rückkommutation der pri mären Datenwege bei einem Austausch mit einer untergeordne ten 8-Bit-Vorrichtung, die mit der sekundären System-Infor mationsschiene 14 verbunden ist, und einem Austausch einer ungeraden Adresse mit einer untergeordneten 16-Bit-Vorrich tung. Die weiteren Einheiten der Matrix-Integrierschaltung 3 funktionieren wie beim beschriebenen Byte-Austausch (Byte- Übertragung). In welchem Fall nehmen die untergeordneten Vor richtungen den 8-Bit-Mikroprozessor als einen 16-Bit-Mikro prozessor wahr.The matrix integrating circuit 3 enables the exchange of the 6-bit microprocessor 2 by an 8-bit microprocessor without the number of digits of the microprocessor system thereby changing. The control unit 41 of the system commutator activates its output 25 for direct commutation of the primary data paths when exchanging with a subordinate th 8-bit device which is connected to the primary system information rail 13 and when exchanging an even address with a subordinate 16-bit device or its output 26 for the commutation of the primary data paths when exchanged with a subordinate th 8-bit device which is connected to the secondary system information rail 14 and an exchange of an odd address with a subordinate 16-bit device. The other units of the matrix integration circuit 3 function as in the byte exchange described (byte transmission). In which case the subordinate devices perceive the 8-bit microprocessor as a 16-bit microprocessor.

Bei einem direkten Zugriff wird der Eingang 22 für die Frei gabe der Adresse beim direkten Zugriff aktiviert, bei wel chem die Steuereinheit 41 des Systemkommutators und die Ein heit 44 für die Auswahl des Eingabe-Ausgabe-Speicher bereichs ihre Ausgänge in einen inaktiven Zustand setzten.In the case of a direct access, the input 22 for the release of the address for direct access is activated, in which the control unit 41 of the system commutator and the unit 44 for the selection of the input / output memory area set their outputs to an inactive state.

Claims

1. 16-bit microprocessor system containing a clock generator, a 16-bit microprocessor, a system data commutator, a bus controller and an address register, in which the reset control output of the clock generator with the corresponding 16-bit inputs -Microprocessor and the bus controller is connected, the control clock output of the clock generator is connected to the corresponding input of the 16-bit microprocessor, the address outputs of which are connected to the information inputs of the address register, the primary information rail and the secondary information rail with the corresponding inputs system data commutator are connected, while the data outputs of the address register, the outputs for the transfer control of the bus controller and the primary system information rail and the secondary system information rail of the system data commutator correspond to an address rail, outputs for the exercises Transfer control and represent a primary and a secondary information rail of the 16-bit microprocessor system, characterized in that a matrix integrating circuit ( 3 ) is provided for controlling the data path, in which the information input outputs ( 16 ) to the primary Information rail ne ( 10 ) of the 16-bit microprocessor ( 2 ) are connected, the reset control input ( 7 ), the control clock input ( 8 ) and the control input ( 17 ) for introducing additional waiting clocks with the corresponding corresponding outputs of the clock generator ( 1 ) are connected, the address inputs ( 18 ) for defining the transmission type and the inputs ( 19 ) for defining the operation type are connected to the corresponding corresponding outputs of the 16-bit microprocessor ( 2 ), the control input ( 20 ) for the type of the subordinate device, the control input ( 21 ) for the disposition of the subordinate 8-bit device, the control purely gear ( 22 ) for the release of the address with direct access and the control output ( 23 ) for the selection of the input-output memory areas represent control inputs and outputs of the 16-bit microprocessor system, the control output ( 24 ) for storing the Cycle address is connected to the corresponding input of the address register ( 6 ), the control output ( 25 ) for the direct commutation of the primary data paths, the control output ( 26 ) for the return commutation of the primary data paths, the control output ( 27 ) for the direct comm mutation of the secondary data paths and the control output ( 28 ) for the return commutation of the secondary data paths with the corresponding inputs of the system data commutator ( 4 ) are connected, the control input ( 29 ) for the address storage and the outputs ( 30 ) for defining the modified type of operation with the corresponding output and the corresponding inputs of the bus controller ( 5th ) are connected, the system address outputs ( 31 ) for the transmission-type outputs of the 16-bit microprocessor system represent the output ( 32 ) for the introduction of waiting cycles with the first input of a connecting element ( 33 ), the second of which is connected Input is connected to the control output ( 17 ) for introducing additional wait cycles of the clock generator ( 1 ), while the output of the connecting element ( 33 ) is connected to the input ( 34 ) for introducing system wait cycles of the 16-bit microprocessor ( 2 ) stands.

2. A 16-bit microprocessor system according to claim 1, characterized in that the matrix integrating circuit ( 3 ) for controlling the data path has a unit ( 35 ) for recognizing the word transmission condition, a unit ( 36 ) for monitoring the state of the microprocessor , a unit ( 37 ) for introducing waiting cycles, a buffer register control unit ( 38 ), a buffer register ( 39 ), a unit ( 40 ) for recognizing the type of microprocessor, a control unit ( 41 ) for the system commutator, a control unit ( 42 ) the system address includes outputs for the transfer type, a unit ( 43 ) for operation modification and a unit ( 44 ) for selecting the input / output areas of the memory, the output ( 45 ) for displaying the word transfer condition of the unit ( 35 ) for recognizing the word transfer condition with the corresponding input of the unit ( 36 ) for monitoring the status of the microprocessor which is connected Output ( 24 ) for storing the cycle address is connected to the corresponding inputs of the control unit ( 42 ), the system address outputs for the transmission type and the unit ( 35 ) for recognizing the word transmission condition, and a control output of the matrix integrating circuit for controlling the data path ( 3 ) represents, the output ( 46 ) for the start of the waiting and the output ( 47 ) for the end of the waiting with the corresponding inputs of the unit ( 37 ) for introducing waiting cycles in connection, the output ( 48 ) for the start of the hidden transmission cycle to the the corresponding input of the control unit ( 42 ) of the system address outputs for the transmission type is connected, the output ( 49 ) for the operation modification is connected to the corresponding input of the unit ( 43 ) for the operation modification, the output ( 50 ) for the action Collect the switching on of the buffer register with the correct spondi The input of the control unit ( 38 ) of the buffer register ( 39 ) is connected, whose input ( 20 ) for the type of the subordinate device is connected to the corresponding input of the control unit ( 41 ) of the system commutator and a control input of the matrix integrator represents circuit ( 3 ), the output ( 51 ) for making the landing of the buffer register effective is connected to the corresponding input of the control unit ( 38 ) of the buffer register, the output ( 52 ) for the end of the hidden cycle with the corresponding inputs the unit ( 35 ) for recognizing the word transmission condition and the controller ( 42 ) the system address output for the transmission type is connected, the input ( 29 ) for the address storage to the corresponding input of the unit ( 40 ) for recognizing the Microprocessor type is connected and represents a control input of the matrix integrating circuit ( 3 ), where d he reset control input ( 7 ) with the corresponding inputs of the unit ( 35 ) for recognizing the word transmission condition, the unit ( 37 ) for introducing waiting cycles, the control unit ( 42 ) of the system address outputs for the transmission type and the unit ( 44 ) for the selection of the input-output memory areas and a control input of the matrix integration circuit for controlling the information rail ( 3 ), the control clock input ( 8 ) to the corresponding inputs of the control unit ( 42 ) of the system address outputs for the transmission type and the control unit ( 38 ) of the buffer register ( 39 ) is connected and represents a control input of the matrix integration circuit ( 3 ), while the output ( 32 ) of the unit ( 37 ) for introducing waiting cycles, the output ( 23 ) of the unit ( 44 ) for the selection of the input / output memory areas, the output ( 25 ) for the direct commutation of the primary data paths, the output ( 26 ) for the return commutation of the primary data paths, the output ( 27 ) for the direct commutation of the secondary data paths and the output ( 28 ) for the return commutation of the secondary data paths of the control unit ( 41 ) of the system commutator are control outputs of the matrix integration circuit ( 3 ) set, the output ( 53 ) for switching on the buffer register ( 39 ) and the output ( 54 ) for loading the buffer register ( 39 ) of the control unit ( 38 ) of the buffer register ( 38 ) with the corresponding inputs of the buffer register ( 39 ) are connected, the transfer control inputs ( 12 ) of the unit ( 44 ) for the selection of the input / output memory areas, the outputs ( 19 ) for defining the type of operation of the unit ( 43 ) for the operation modification ( 43 ), the input ( 21 ) for the disposition of the subordinate 8-bit device of the control unit ( 41 ) of the system commutator and the input ( 17 ) for introducing additional control room cycles of the unit ( 36 ) for monitoring the microprocessor ( 36 ) represent control inputs of the matrix integration circuit ( 3 ), the input ( 55 ) for determining the direction of transmission from the inputs ( 12 ) of the transmission control ( 12 ) of the matrix Integrating circuit for controlling the data path represents a control input of the control unit ( 38 ) of the buffer register ( 39 ), the output ( 56 ) for the start of transmission of the unit ( 43 ) for the operation modification with the corresponding input of the unit ( 35 ) for detection is connected to the word transfer condition, the output ( 57 ) for displaying a 16-bit microprocessor of the unit ( 40 ) for recognizing the type of microprocessor with the corresponding inputs of the control unit ( 38 ) of the buffer register ( 39 ) and the control unit ( 41 ) the Systemkom mutators is connected, the information inputs and information outputs of the buffer register ( 39 ) information inputs and -A Outputs ( 16 ) of the matrix integration circuit ( 3 ) represent the outputs ( 30 ) for defining the modified type of operation of the unit for the operation modification to the corresponding inputs of the unit ( 44 ) for the selection of the input-output memory areas are connected and control outputs of the matrix integration circuit ( 3 ) represent the address inputs ( 18 ) for defining the transmission type of the unit ( 35 ) for recognizing the word transfer condition with the corresponding inputs of the unit ( 40 ) for recognizing the microprocessor type and the control inputs Unit ( 42 ) of the system address outputs for the transmission type are connected and represent inputs of the matrix integration circuit ( 3 ), the input ( 22 ) for the release of the address for direct access by the control unit ( 41 ) of the system commutator connected to the corresponding input of the unit ( 44 ) for the selection of the input-output memory area ssen and represents a control input of the matrix integrating circuit and the system address outputs ( 31 ) of the control unit ( 42 ) of the system address outputs for the transmission type are connected to the corresponding inputs of the control unit ( 41 ) of the system commutator and Represent address outputs of the matrix integrating circuit ( 3 ) for controlling the data path.