DE3733046A1 - Circuit arrangement having a (signal) level converter circuit - Google Patents

Circuit arrangement having a (signal) level converter circuit

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    • H03K3/00Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356Bistable circuits
    • H03K3/356104Bistable circuits using complementary field-effect transistors

Abstract

In a development of the main application, the level converter circuit (PUS) is connected upstream of a CMOS driver circuit. It switches through to the circuit output a clocked voltage ( phi WL) which is magnified with respect to the input level of the level converter circuit (PUS). The circuit arrangement can be used, in particular, as a word line driver in DRAMs. In this case, doubly magnified voltage nodes are prevented. <IMAGE>

Description

Die vorliegende Erfindung betrifft eine Schaltungsanordnung mit einer Pegelumsetzschaltung deren Offenbarungsgehalt Bestandteil der vorliegenden Patentanmeldung ist. The present invention relates to a circuit arrangement comprising a level converting circuit whose disclosure content is incorporated into the present patent application.

In modernen integrierten Schaltungen wie beispielsweise in integrierten Halbleiterspeichern, insbesondere vom Typ "DRAM", sind des öfteren Schaltungsteile enthalten, die gegenüber der üblichen Versorgungsspannung überhöhte getaktete Spannungen zu schalten haben. In modern integrated circuits, such as in integrated semiconductor memories, in particular of the type "DRAM", often circuit parts are included, which have to be switched over-clocked voltages compared to the usual supply voltage. DRAM's beispielsweise sind häufig so konstruiert, daß eine über Wortleitungsdekoder ausgewählte Wortleitung einen High-Pegel aufweist, der gegenüber der Versorgungsspannung überhöht ist. DRAM's, for example, are often constructed so that a selected word line via the word line decoder having a high level which is excessive in relation to the supply voltage. Dabei treten im Gatebereich eines Schalttransistors, der die von einem als Wortleitungsspannungs-Generator wirkenden Taktgenerator erzeugte überhöhte Spannung auf die ausgewählte Wortschaltung durchschaltet, gegenüber der überhöhten Spannung nochmals überhöhte Spannungswerte auf. In this case, excessive voltage values ​​again occur in the gate region of a switching transistor which switches through the excessive voltage generated by acting as a word line voltage generator clock generator to the selected word circuit, with respect to the excessive voltage. Diese liegen dann in der Größenordnung der Durchbruchsspannung, die sich aufgrund der bei der Herstellung der Schaltungsanordnung zugrunde gelegten Designregeln zwischen den n⁺-diffundierten Bereichen von Source und Drain einerseits und dem p-leitenden Substrat andererseits sich ausbildenden Diodenbereiche ergibt (n-Kanal-Technologie angenommen). These are then in the order of magnitude of the breakdown voltage which, owing to the factors used in the manufacture of the circuit design rules between the n⁺-diffused regions of source and drain on the one hand and the p-type substrate on the other hand forming diode regions results (n-channel technology accepted).

Aufgabe der vorliegenden Erfindung ist es, eine möglichst einfache Schaltungsanordnung anzugeben, bei der das Auftreten der obengenannten nochmals überhöhten Spannungswerte vermieden ist. Object of the present invention is to provide the simplest possible circuit arrangement in which the occurrence of the above-mentioned again excessive voltage values ​​is avoided.

Diese Aufgabe wird gelöst durch die gattungsgemäße Schaltungsanordnung mit den kennzeichnenden Merkmalen des Patentanspruches 1. This object is achieved by the generic circuit arrangement having the characterizing features of claim 1.

Vorteilhafte Aus- und Weiterbildungen sind in Unteransprüchen gekennzeichnet. Advantageous embodiments and further developments are indicated in the subclaims.

Die Erfindung wird im folgenden anhand der Figuren näher erläutert. The invention is explained with reference to the figures. Die The

Fig. 1 und 2 zeigen vorteilhafte Ausführungsformen der Erfindung. Fig. 1 and 2 show advantageous embodiments of the invention.

Fig. 3 zeigt ein zugehöriges Impulsdiagramm. Fig. 3 shows an associated timing diagram.

Die Ausführungsform nach Fig. 1, die beispielsweise als Wortleitungstreiberschaltung in einem DRAM einsetzbar ist, enthält als einen wesentlichen Bestandteil die Pegelumsetzschaltung PUS nach der Hauptanmeldung. The embodiment of FIG. 1, which is used for example as a word line drive circuit in a DRAM contains as an essential ingredient, the level converting circuit PUS to the parent application. Ihre zueinander komplementären Eingangssignale A , Their mutually complementary input signals A, seien Ausgangssignale eines (nicht dargestellten) Adreßdekoders. are output signals of a (not shown) the address decoder. Deren Low-Pegel weisen das erste Potential VSS 0 auf. Their low level have the first potential VSS 0th Die High-Pegel weisen das zweite Potential VDD 0 auf. The high level have the second potential VDD 0th Weist das Eingangssignal A den High-Pegel auf, so sei angenommen, daß die an die dargestellte Schaltungsanordnung angeschlossene Wortleitung ausgewählt sein soll. The input signal A has the high level, so it is assumed that the load connected to the circuit arrangement shown word line is to be selected. Der Low-Pegel bedeute, daß die Wortleitung nicht ausgewählt sein solle ("active high"; eine andere Zuordnung ist selbstverständlich vorstellbar). The low-level mean that the word line should not be selected ( "active high", a different mapping is of course conceivable).

Als weiteren wesentlichen Bestandteil der Ausführungsform nach Fig. 1 enthält diese eine CMOS-Treiberschaltung. As a further essential component of the embodiment of Fig. 1, this includes a CMOS driver circuit. Sie ist der Pegelumsetzschaltung PUS nachgeschaltet. It is followed by the level conversion circuit PUS. Sie enthält wenigstens einen p-Kanal-Treibertransistor TTp und einen n-Kanal-Treibertransistor TTn . It contains at least one p-channel driver transistor TTP, and an n-channel driver transistor TTn. Die wannenförmigen Substratbereiche aller p-Kanal- Transistoren T 3 , T 4 , TTp (n-Wannen-Technologie ist angenommen) sind, wie allgemein in CMOS üblich, mit dem höchsten auftretenden Potential verbunden (Latch-up-Gefahr!). The trough-shaped substrate regions of all the p-channel transistors T 3, T 4, TTP (n-well technology is adopted) are, as is customary in CMOS, which offer the highest potential occurring (latch-up risk!). Bei der erfindungsgemäßen Ausführungsform ist dies das dritte Potential VDD 1 . In the present embodiment, this is the third potential VDD first Das Gate der p-Kanal-Treibertransistoren TTp ist mit dem komplementären Ausgangssignal The gate of the p-channel driver transistors TTP is to the complementary output signal der Pegelumsetzschaltung PUS verbunden. the level converting circuit PUS connected.

Die Source des p-Kanal-Transistors TTp ist mit einem Taktgenerator Φ - Gen verbunden. The source of the p-channel transistor TTP is to a clock generator Φ - associated gene. Entsprechende Taktgeneratoren sind derzeit bereits beispielsweise in DRAM's eingesetzt. Corresponding clock generators are already being used for example in DRAMs. Der Taktgenerator Φ - Gen erzeugt die getaktete, überhöhte Spannung Φ WL , die an eine ausgewählte Wortleitung anzulegen ist. The clock generator Φ - gene produces the pulsed, excessive voltage Φ WL, to be applied to a selected word line. Der High-Pegel der Spannung Φ WL darf nicht größer sein als das dritte Potential VDD 1 . The high level of the voltage Φ WL may not be greater than the third potential VDD. 1 Ansonsten besteht die Gefahr, daß der Latch-up-Effekt auftritt. Otherwise there is a risk that the latch-up occurs. Sollte aus irgendwelchen Gründen der High-Pegel höher gewählt werden als das dritte Potential VDD 1 , so wären die wannenförmigen Substratbereiche aller p-Kanal-Transistoren T 3 , T 4 , TTp mit einem Generator zu verbinden, der ein festes Potential liefert, das mindestens gleich dem obengenannten High-Pegel der überhöhten Spannung Φ WL ist. If for some reason the high level are chosen to be higher than the third potential VDD 1, the trough-shaped substrate regions of all the p-channel transistors T 3, T 4, TTP, would be connected to a generator which provides a fixed potential that is at least is equal to the above-mentioned high level of the excessive voltage Φ WL. Entsprechende Potentialgeneratoren sind unter Berücksichtigung der Polarität entsprechend den bislang allseits bekannten Substratvorspannungsgeneratoren konstruierbar. Corresponding potential generators can be constructed in consideration of the polarity corresponding to the previously well-known Substratvorspannungsgeneratoren. Der Low-Pegel der getakteten, überhöhten Spannung Φ WL ist im allgemeinen gleich dem ersten Potential VSS 0 . The low level of the clocked, excessive voltage Φ WL is generally equal to the first potential VSS 0th

Die Source des n-Kanal-Treibertransistors TTn ist mit dem ersten Potential VSS 0 verbunden. The source of the n-channel driver transistor TTn is connected to the first potential VSS 0th Das Gate des n-Kanal-Treibertransistor TTn ist mit dem zum einen Eingangssignal The gate of the n-channel drive transistor is connected to the TTn to an input signal der Pegelumsetzschaltung PUS komplementären Eingangssignal the level converting circuit PUS complementary input signal verbunden. connected.

Die Drains der beiden Treibertrasistoren TTp, TTn sind miteinander verbunden. The drains of the two Treibertrasistoren TTP TTn are interconnected. An ihnen liegt das Ausgangssignal WL der gesamten Schaltungsanordnung an. The output WL of the entire circuit arrangement is applied to them.

Die vorteilhafte Auführungsform nach Fig. 2 unterscheidet sich von der nach Fig. 1 durch die zusätzliche Aufnahme weiterer p- Kanal-Transistoren Tp und/oder weiterer n-Kanal-Transistoren Tn in die Pegelumsetzschaltung PUS . The advantageous Auführungsform of Fig. 2 differs from that of FIG. 1 by the additional inclusion of additional p-channel transistors Tp and / or further n-channel transistors in the level shift circuit PUS Tn. Dies dient der Vermeidung von Degradationserscheinungen durch heiße Ladungsträger (heiße Löcher, heiße Elektronen, s. auch H. Terletzki, L. Risch: "Operating Conditions of Dual Gate Inverters for Hot Carrier Reduction", ESSDERC 86, Seiten 191 ff.). This is to avoid degradation effects due to hot carriers (hot holes, hot electrons, see also H. Terletzki, L. Risch. "Operating Conditions of dual gate inverter for hot carrier Reduction", ESSDERC 86, pages 191 et seq.). Ihre Anordnung innerhalb der Pegelumsetzschaltung PUS ist aus Fig. 2 ersichtlich. Their arrangement within the level converting circuit PUS can be seen from FIG. 2. Ihre Gates sind mit dem zweiten Potential VDD 0 verbunden. Their gates are connected to the second potential VDD 0th

Fig. 3 zeigt den zeitlichen Verlauf verschiedener Signale der erfindungsgemäßen Schaltungsanordnung. Fig. 3 shows the waveform of various signals of the circuit arrangement according to the invention. Dargestellt ist der Signalverlauf während zweier Taktperioden. Shown is the waveform for two clock periods. In der ersten Taktperiode, die vom Zeitpunkt 0 T bis zum Zeitpunkt 1 T dauert, soll die an die Schaltungsanordnung angeschlossene Wortleitung ausgewählt sein. In the first clock period, which lasts from time 0 to the time T 1 T, which is connected to the circuit arrangement word line is to be selected. Deshalb soll innerhalb dieser Taktperiode, beispielsweise im Zeitraum von t 2 bis t 3 , das Ausgangssignal WL der gesamten Schaltungsanordnung den überhöhten High-Pegel aufweisen. Therefore, to within this clock period, for example, in the period from t 2 to t 3, the output signal WL having the entire circuit arrangement the excessive high level.

Der Wert der Spannungsüberhöhung wurde mit 50% der Differenz zwischen zweitem ( VVD 0 ) und drittem Potential VVD 1 festgelegt. The value of the voltage rise was set and the third potential VVD 1 with 50% of the difference between the second (VVD 0). Er könnte, von der vorliegenden Erfindung her betrachtet, auch irgendwo zwischen 0% und 100% liegen. He could contemplated by the present invention here, somewhere between 0% and 100% are. In der zweiten Taktperiode, die vom Zeitpunkt 1 T bis zum Zeitpunkt 2 T dauert, soll die angeschlossene Wortleitung nicht ausgewählt sein. In the second clock period, which lasts from the time T 1 to time T 2, the connected word line is not to be selected. Das Ausgangssignal WL solle deshalb seinen Low-Pegel aufweisen, dh das erste Potential VSS 0 . The output signal WL should therefore have its low level, that is, the first potential VSS 0th Der Taktgenerator Φ - Gen erzeugt die getaktete, überhöhte Spannung Φ WL in jeder einzelnen Taktperiode innerhalb der Zeiträume T 2 bis t 3 . The clock generator Φ - gene produces the pulsed, excessive voltage Φ WL in each clock period within the time periods T 2 to T3. Der High-Pegel der getakteten Spannung Φ WL weist dabei die obengenannte Überhöhung von 50% gegenüber dem zweiten Potential VD 0 auf. The high level of the clocked voltage Φ WL in this case has the above-mentioned elevation of 50% compared to the second potential VD 0th

Da die angeschlossene Wortleitung in der ersten Taktperiode ausgewählt sein soll, weist das eine Eingangssignal A im Zeitraum von t 1 und t 4 seinen High-Pegel (= zweites Potential VDD 0 ) auf. Since the connected word line is to be selected in the first clock period, which has an input signal A in the period from t 1 and t 4 its high level (= VDD second potential 0) to. Entsprechend weist im selben Zeitraum das dazu komplementräre Eingangssignal Accordingly, in the same period, to komplementräre input seinen Low-Pegel (= erstes Potential VSS 0 ) auf. its low level (= VSS first potential 0) to. In der ersten Taktperiode weisen die Eingangssignale A , In the first clock period the input signals have A, außerhalb des Zeitraumes von t 1 bis t 4 ihre Ruhepegel ( A : Low = erstes Potential VSS 0 ; outside the period of t 1 to t 4 its quiescent level (A: Low = first potential VSS 0; : High = zweites Potential VDD 0 ) auf, ebenso während der gesamten zweiten Taktperiode von 1 T bis 2 T . High = second potential VDD 0) to, as well throughout the second clock period of T 1 to T 2.

Das Ausgangssignal The output der Pegelumsetzschaltung PUS weist denselben zeitlichen Signalverlauf auf wie das komplementäre Eingangssignal the level converting circuit PUS has the same temporal waveform as the complementary input signal , jedoch mit einem anderen High-Pegel: Dieser wird ja durch die Pegelumsetzschaltung PUS vom zweiten Potential VDD 0 auf das dritte Potential VDD 1 umgesetzt. , But with a different high-level: yes implemented This is determined by the level converting circuit PUS from the second potential to the third potential VDD 0 VDD. 1

In der ersten Taktperiode weist also das Ausgangssignal In the first clock cycle therefore, the output signal der Pegelumsetzschaltung PUS im Zeitraum von t 1 bis t 4 den Low-Pegel = erstes Potential VSS 0 auf. the level converting circuit PUS in the period from t 1 to t 4, the low level = VSS first potential 0th Der p-Kanal-Treibertransistor TTp läßt somit die vom Taktgenerator Φ - Gen erzeugte überhöhte, getaktete Spannung Φ WL passieren (der n-Kanal-Treibertransistor TTn ist gesperrt), die am Ausgang der Schaltungsanordnung angeschlossene Wortleitung wird mittels des Ausgangssignales WL ausgewählt. Thus, the p-channel driver transistor TTP can by the clock generator Φ - excessive, clocked voltage generated gene Φ WL pass (the n-channel driver transistor TTn is locked), which is selected by means of the output signal WL at the output of the circuit arrangement connected word line.

In der zweiten Taktperiode ist während der gesamten Periodendauer der p-Kanal-Treibertransistor TTp gesperrt (Ausgangssignal In the second clock period is locked during the entire period of the p-channel driver transistor (TTP output signal ist auf dem dritten Potential VDD 1 ), der n-Kanal-Treibertransistor TTn hingegen leitend (das komplementäre Eingangssignal is at the third potential VDD 1) TTn n-channel driver transistor, however, conductive (the complementary input signal ist auf dem zweiten Potential VDD 0 ). is at the second potential VDD 0). Somit liegt das Ausgangssignal WL auf Low-Pegel. Thus, the output signal WL is at low level. Die überhöhte, getaktete Spannung Φ WL ist nicht auf den Ausgang durchgeschaltet; The excessive, clocked voltage Φ WL is not switched through to the output; die angeschlossene Wortleitung ist nicht ausgewählt. the connected word line is not selected.

Um die Gefahr des Latch-up-Effektes zu vermeiden, sind, wie bereits beschrieben, bei Realisierung in n-Wannen-Technologie die wannenförmigen Substratbereiche der p-Kanal-Transistoren T 3 , T 4 , TTp und Tp (soweit vorhanden) mit dem positivsten in der erfindungsgemäßen Schaltungsanordnung vorhandenen Potential (im vorliegenden Beispiel ist dies das dritte Potential VDD 1 ) zu verbinden. In order to avoid the risk of latch-up effect, are, as already described, when realized in n-well technology, the pan-shaped substrate regions of the p-channel transistors T 3, T 4, TTP, and Tp (where present) with the positive present in the inventive circuit arrangement potential (in the present example, this is the third potential VDD 1) to be connected. Entsprechend sind bei Realisierung in p-Wannen-Technologie die wannenförmigen Substratbereiche der n-Kanal-Transistoren T 1 , T 2 , TTn und Tn (soweit vorhanden) mit dem negativsten in der erfindungsgemäßen Schaltungsanordnung vorhandenen Potential (im vorliegenden Beispiel wäre dies das erste Potential VSS 0 ) zu verbinden. Accordingly, the trough-shaped substrate regions of the n-channel transistors T 1, T 2, TTn and Tn are in realization in p-well technology (where present) with the negative present in the inventive circuit arrangement potential (in the present example this would be the first potential to connect VSS 0).

Dadurch, daß bei einem DRAM jeweils nur eine einzige bis maximal neun Wortleitungen (Nibble-Mode) gleichzeitig ausgewählt sind, erfolgt in Verbindung mit vorhandenen Junction-Kapazitäten zwischen den wannenförmigen Substratbereichen der p-Kanal-Transistoren T 3 , T 4 , TTp und dem Substrat keine gleichzeitig auftretende starke elektrische Belastung des dritten Potentials VDD 1 bei der Auswahl. Characterized in that in a DRAM only a single up to nine word lines (nibble mode) are selected simultaneously, taken in conjunction with existing junction capacitances between the trough-shaped substrate regions of the p-channel transistors T 3, T 4, TTP, and no substrate simultaneously occurring strong electric load of the third potential VDD 1 in the selection.

Claims (5)

  1. 1. Schaltungsanordnung mit einer Pegelumsetzschaltung gekennzeichnet durch folgende Merkmale: 1. A circuit arrangement comprising a level conversion circuit characterized by the following features:
    • - der Pegelumsetzschaltung ( PUS ) ist eine CMOS-Treiberschaltung nachgeschaltet mit jeweils wenigstens einem p-Kanal-Treibertransistor ( TTp ) und einem n-Kanal-Treibertransistor ( TTn ), - the level converting circuit (PUF) is a CMOS driver circuit connected downstream, each having at least one p-channel driver transistor (TTP) and an n-channel driver transistor (TTn),
    • - der Substratbereich des p-Kanal-Treibertransistors ( TTp ) ist mit dem dritten Potential ( VDD 1 ) verbunden, - the substrate region of the p-channel driver transistor (TTP) is connected to the third potential (VDD 1)
    • - das Gate des p-Kanal-Treibertransistors ( TTp ) ist mit dem komplementären Ausgangssignal () der Pegelumsetzschaltung ( PUS ) verbunden, - the gate of the p-channel driver transistor (TTP) is (to the complementary output signal) of the level converting circuit (PUS) connected,
    • - die Source des p-Kanal-Treibertransistors ( TTp ) ist mit einem Taktgenerator Φ - Gen ) verbunden, der eine getaktete, überhöhte Spannung ( Φ WL ) liefert, dessen einer Pegel gleich dem ersten Potential ( VSS 0 ) ist und dessen anderer Pegel maximal gleich dem dritten Potential ( VVD 1 ) ist, - the source of the p-channel driver transistor (TTP) is provided with a clock generator Φ - associated gene), which provides a pulsed, excessive voltage WL) having a level equal to the first potential (VSS 0) and the other level most equal to the third potential (VVD 1),
    • - die Source des n-Kanal-Treibertransistors ( TTn ) ist mit dem ersten Potential ( VSS 0 ) verbunden, - the source of the n-channel driver transistor (TTn) is connected to the first potential (VSS 0) connected,
    • - das Gate des n-Kanal-Treibertransistors ( TTn ) ist mit dem zum einen Eingangssignal ( A ) der Pegelumsetzschaltung ( PUS ) komplementären Eingangssignal ( - the gate of the n-channel driver transistor (TTn) is connected to the one input signal (A) of the level converting circuit (PUS) complementary input signal ( ) verbunden, ) connected,
    • - die Drains der beiden Treibertransistoren ( TTp, TTn ) sind miteinander verbunden, an ihnen liegt das Ausgangssignal ( WL ) der Schaltungsanordnung an. - the drains of the two driver transistors (TTP, TTn) connected to each other, on them is the output signal (WL) of the circuit arrangement on.
  2. 2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß bei der Pegelumsetzschaltung ( PUS ) zwischen jedem Transistor desjenigen Transistorpärchens ( T 1 , T 2 ), das n-Kanal-Transistoren enthält, und dem zugehörigen Verbindungspunkt ( 2. A circuit arrangement as claimed in claim 1, characterized in that, in the level converting circuit (PUS) between each transistor of that couple's transistor (T 1, T 2), which contains n-channel transistors and the associated connection point ( , P ) ein weiterer n-Kanal-Transistor ( Tn ) angeordnet ist und daß die Gates der weiteren n-Kanal-Transistoren ( Tn ) mit dem zweiten Potential ( VVD 0 ) verbunden sind. , P) a further n-channel transistor (Tn), and in that the gates of the other n-channel transistors (Tn) are connected to the second potential (VVD 0).
  3. 3. Schaltungsanordnung nach Anspruch 1 oder Anspruch 2, dadurch gekennzeichnet, daß bei der Pegelumsetzschaltung ( PUS ) zwischen jedem Transistor desjenigen Transistorpärchens ( T 3 , T 4 ), das p-Kanal-Transistoren enthält, und dem zugehörigen Verbindungspunkt ( 3. A circuit arrangement according to claim 1 or claim 2, characterized in that includes in the level converting circuit (PUS) between each transistor of that couple's transistor (T 3, T 4), the p-channel transistors, and (the associated connection point , P ) ein weiterer p-Kanal- Transistor ( Tp ) angeordnet ist und daß die Gates der weiteren p-Kanal-Transistoren ( Tp ) mit dem zweiten Potential ( VDD 0 ) verbunden sind. , P), a further p-channel transistor (Tp), and in that the gates of the other p-channel transistors (Tp) are connected to the second potential (VDD 0).
  4. 4. Schaltungsanordnung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß bei einer Realisierung in n-Wannen-Technologie die wannenförmigen Substratbereiche der Transistoren mit dem positivsten der in der Schaltungsanordnung auftretenden Potentiale verbunden sind. 4. Circuit arrangement according to one of claims 1 to 3, characterized in that in an implementation in n-well technology, the pan-shaped substrate regions of the transistors are connected to the most positive of the potentials occurring in the circuit arrangement.
  5. 5. Schaltungsanordnung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß bei einer Realisierung in p-Wannen-Technologie die wannenförmigen Substratbereiche der Transistoren mit dem negativsten der in der Schaltungsanordnung auftretenden Potentiale verbunden sind. 5. Circuit arrangement according to one of claims 1 to 3, characterized in that in an implementation in p-well technology, the pan-shaped substrate regions of the transistors are connected to the most negative of the potentials occurring in the circuit arrangement.
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