DE3635429A1

DE3635429A1 - Phase-locked loop

Info

Publication number: DE3635429A1
Application number: DE19863635429
Authority: DE
Inventors: Manfred Dipl Ing Kollmeier
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 1986-10-17
Filing date: 1986-10-17
Publication date: 1988-04-21

Abstract

To recover a clock from a signal which is present at a first input (1) of the phase discriminator (2) in a phase-locked loop (PLL) with phase discriminator (2) and voltage-controlled oscillator (6) but without integrator, a multi-stage phase shifter (12) and a change-over switch (13) are arranged between the output of the voltage-controlled oscillator (6) and the second input (11) of the phase discriminator (2) in such a manner that any stage output of the phase shifter (12) can be applied to the second input (11) of the phase discriminator (2). A control logic (14) measures the phase difference between the first input (1) of the phase shifter (2) and one of the outputs of the phase shifter (12) and selects a switch position of the change-over switch (13). This makes it possible to keep the phase differences low even in an integrated circuit without analog integrator. This is of particular advantage in the recovery of a plesiochronous clock in a demultiplexer. <IMAGE>

Description

Die Erfindung betrifft einen Phasenregelkreis mit einem Pha sendiskriminator, an dessen ersten Eingang ein Eingangssignal angelegt wird, mit einem Regler, dessen Eingang mit dem Aus gang des Phasendiskriminators verbunden ist, und mit einem spannungsgesteuerten Oszillator, dessen Steuereingang mit dem Ausgang des Reglers verbunden ist und dessen Ausgang mit einem zweiten Eingang des Phasendiskriminators verbunden ist und ein geregeltes Ausgangssignal abgibt.The invention relates to a phase locked loop with a Pha send discriminator, at the first input an input signal is created with a controller whose input with the off Gang of the phase discriminator is connected, and with a voltage controlled oscillator, the control input of which with the Output of the controller is connected and its output with is connected to a second input of the phase discriminator and emits a regulated output signal.

Ein derartiger Phasenregelkreis wird allgemein mit PLL (phase-locked loop) bezeichnet und ist aus dem Buch "Halblei ter-Schaltungstechnik", Tietze/Schenk, 6. Auflage, Springer Verlag Berlin Heidelberg New York Tokyo, 1983, Seiten 828 und 829 bekannt.Such a phase locked loop is generally called PLL (phase-locked loop) and is from the book "Halblei ter-Schaltstechnik ", Tietze / Schenk, 6th edition, Springer Verlag Berlin Heidelberg New York Tokyo, 1983, pages 828 and 829 known.

In digitalen Demultiplexern werden, wie aus der Zeitschrift "telcom report", 2 (1979) Beiheft Digital-Übertragungstechnik, Seiten 59-64, Bild 3 hervorgeht, zur Rückgewinnung des Ori ginaltaktes aus dem vorhandenen, beim Entstopfen entstandenen Lückentakt des gedemultiplexten Datensignals Phasenregelkrei se mit hoher Güte im Zusammenwirken mit Pufferspeichern ein gesetzt. Ein üblicher Phasenregelkreis besteht hier, wie auch aus dem genannten Buch bekannt, aus Frequenzteilern, aus einem digitalen Phasendiskriminator, der ein Exklusiv-ODER- Gatter oder ein flankengetriggertes RS-Flipflop sein kann, und aus einem spannungsgesteuerten Quarz-Oszillator, dessen Steuerspannung von dem Phasendiskriminator gewonnen wird.In digital demultiplexers, as can be seen from the magazine "telcom report", 2 (1979) Supplement digital transmission technology, pages 59-64, Figure 3, to recover the original clock from the existing gap clock, which resulted from the unblocking of the demultiplexed data signal, phase control loops with high quality in cooperation with buffer stores. A common phase locked loop here, as is also known from the book mentioned, consists of frequency dividers, a digital phase discriminator, which can be an exclusive-OR gate or an edge-triggered RS flip-flop, and a voltage-controlled quartz oscillator, the control voltage of which Phase discriminator is won.

Dem Phasenregelkreis wird am Eingang der Lückentakt zuge führt, während am Ausgang der vom spannungsgesteuerten Oszil lator erzeugte Takt abgegeben wird. Das Tastverhältnis des Ausgangsimpulses am Phasendiskriminator ist von der Phasen lage zwischen Lückentakt und dem vom spannungsgesteuerten Oszillator abgegebenen Takt abhängig. Um möglichst kleine Phasenabweichungen zu erreichen, wird der Ausgangsimpuls über einen Tiefpaß zu einem Integrator geführt, dessen abgegebenes Signal die Steuerspannung des spannungsgesteuerten Oszilla tors bildet.The phase locked loop is fed at the input of the gap clock leads, while at the exit of the voltage-controlled Oszil generator generated clock is delivered. The duty cycle of the Output pulse at the phase discriminator is from the phases was between the gap cycle and that of the voltage-controlled Output oscillator dependent clock. To be as small as possible To achieve phase deviations, the output pulse is over a low pass to an integrator, the emitted Signal the control voltage of the voltage controlled Oszilla tors forms.

Beim Integrator handelt es sich vorwiegend um ein analoges Schaltungsteil, durch das sich einerseits bei sehr niedrigen Frequenzen des Jitters eine Jitterüberhöhung praktisch kaum vermeiden läßt und sich andererseits die Einbeziehung in integrierte digitale Schaltungen, beispielsweise mit CMOS nur schwer realisieren läßt.The integrator is primarily an analog one Circuit part, on the one hand, at very low Frequencies of the jitter a jitter increase practically hardly can be avoided and on the other hand the inclusion in integrated digital circuits, for example with CMOS only difficult to realize.

Bei einem Phasenregelkreis kann auch auf einen Integrator verzichtet werden. Dann ist jedoch die Phasenabweichung zwischen Lückentakt und Oszillatortakt von verschiedenen Faktoren wie der mittleren Frequenzablage des Lückentaktes abhängig, durch die ein größerer Pufferspeicherbereich notwendig wird. Wird auf den Integrator verzichtet, ist es möglich, auch den Tiefpaß entfallen zu lassen, wenn der spannungsgesteuerte Oszillator dessen Aufgabe übernehmen kann.In the case of a phase-locked loop, an integrator can also be used to be dispensed with. Then, however, is the phase deviation between gap clock and oscillator clock of different Factors such as the mean frequency offset of the gap clock depending on which a larger buffer area becomes necessary. If the integrator is dispensed with, it is possible to also omit the low pass if the voltage-controlled oscillator take over its task can.

Aufgabe der Erfindung ist es, einen Phasenregelkreis anzuge ben, der möglichst wenig analoge Komponenten benötigt, damit weitgehend integrierbar ist, eine Jitterüberhöhung vermeidet und keine Erweiterung des Pufferspeicherbereichs benötigt.The object of the invention is to apply a phase-locked loop ben who needs as few analog components as possible, so is largely integrable, avoids excessive jitter and no expansion of the buffer storage area is required.

Ausgehend von einem Phasenregelkreis der einleitend geschil derten Art wird diese Aufgabe erfindungsgemäß dadurch gelöst, daß ein mehrstufiger Phasenschieber vorgesehen ist, dessen Eingang mit dem Ausgang des spannungsgesteuerten Oszillators verbunden ist, daß ein Umschalter vorgesehen ist, dessen Ein gänge mit den Stufenausgängen des Phasenschiebers und dessen Ausgang mit dem zweiten Eingang des Phasendiskriminators ver bunden sind, daß eine Steuerlogik vorgesehen ist, deren erster Eingang mit dem ersten Eingang des Phasendiskrimina tors, deren zweiter Eingang mit einem der Stufenausgänge des Phasenschiebers und deren Ausgang mit einem Steuereingang des Umschalters verbunden ist, und daß die Steuerlogik die Pha sendifferenz an den Eingängen des Phasendiskriminators über die Auswahl eines Stufenausgangs des Phasenschiebers derart eingestellt, daß die Phasendifferenz zwischen dem ersten Eingang des Phasendiskriminators und dem Eingang des Phasen schiebers einem Nominalwert angenähert wird.Starting from a phase-locked loop which is initially introduced Often, this object is achieved according to the invention by that a multi-stage phase shifter is provided, the Input with the output of the voltage controlled oscillator is connected that a switch is provided, the on gears with the stage outputs of the phase shifter and its Output with the second input of the phase discriminator ver are bound that a control logic is provided, the first entrance with the first entrance of the phase discrimina tors, the second input with one of the step outputs of the Phase shifter and its output with a control input of the Switch is connected, and that the control logic the Pha transmission difference at the inputs of the phase discriminator the selection of a stage output of the phase shifter in this way set that the phase difference between the first Input of the phase discriminator and the input of the phase slider is approximated to a nominal value.

Bei einer Ausgestaltung des erfindungsgemäßen Phasenregel kreises ist ein erster Frequenzteiler vorgesehen, der dem ersten Eingang des Phasendiskriminators vorgeschaltet ist, und ist ein zweiter Frequenzteiler vorgesehen, der zwischen dem Ausgang des spannungsgesteuerten Oszillators und dem Eingang des Phasenschiebers eingeschleift ist. Als Frequenz teiler können Zähler dienen.In one embodiment of the phase rule according to the invention circle a first frequency divider is provided which the is connected upstream of the first input of the phase discriminator, and a second frequency divider is provided, which between the output of the voltage controlled oscillator and the Input of the phase shifter is looped in. As a frequency dividers can serve as counters.

Die erfindungsgemäßen Phasenregelkreise können in einem Demultiplexer eines Zeitmultiplex-Übertragungssystems für plesiochrone Signale mit ausgangsseitigen Pufferspeichern angewendet werden, denen jeweils als Einschreibtakt ein Lückentakt über Stufen des ersten Frequenzteilers und ein nunmehr lückenfreier Auslesetakt über Stufen des zweiten Frequenzteilers zugeführt wird.The phase locked loops according to the invention can be in one Demultiplexer of a time division multiplex transmission system for plesiochronous signals with output buffer memories can be used, each as a registration clock Gap clock across stages of the first frequency divider and one now gap-free reading cycle over levels of the second Frequency divider is supplied.

Anhand von Ausführungsbeispielen wird die Erfindung nachste hend näher erläutert.The invention will be described next on the basis of exemplary embodiments explained in more detail.

Fig. 1 zeigt einen Phasenregelkreis nach dem Stand der Technik. Fig. 1 shows a phase locked loop according to the prior art.

Fig. 2 zeigt einen Pulsplan zur Erläuterung der Wirkungs weise des Phasenregelkreises nach Fig. 1. Fig. 2 shows a pulse diagram for explaining the effect of the phase locked loop of FIG. 1st

Fig. 3 zeigt einen erfindungsgemäßen Phasenregelkreis. Fig. 3 shows a phase locked loop according to the invention.

Fig. 4 zeigt einen ersten Pulsplan zur Erläuterung der Wirkungsweise des Phasenregelkreises nach Fig. 3. FIG. 4 shows a first pulse plan to explain the mode of operation of the phase locked loop according to FIG. 3.

Fig. 5 zeigt einen zweiten Pulsplan zur Erläuterung der Fig. 5 shows a second pulse plan to explain the

Fig. 6 zeigt einen dritten Pulsplan zur Erläuterung der Wirkungsweise des Phasenregelkreises nach Fig. 3, Fig. 6 shows a third pulse diagram for explaining the operation of the phase locked loop of FIG. 3,

Fig. 7 zeigt einen Pufferspeicher am Ausgang eines Demul tiplexers für plesiochrone Signale mit einem Phasen regelkreis. Fig. 7 shows a buffer memory at the output of a demul tiplexer for plesiochronous signals with a phase control loop.

Fig. 8 zeigt die Anordnung nach Fig. 7 detailliert. FIG. 8 shows the arrangement according to FIG. 7 in detail.

Fig. 9 zeigt einen ersten Pulsplan zur Erläuterung der Wirkungsweise der Anordnung nach Fig. 8 und FIG. 9 shows a first pulse plan to explain the mode of operation of the arrangement according to FIGS. 8 and

Fig. 10 zeigt einen zweiten Pulsplan zur Erläuterung der Wirkungsweise der Anordnung nach Fig. 8. FIG. 10 shows a second pulse plan to explain the mode of operation of the arrangement according to FIG. 8.

Fig. 1 zeigt einen Phasenregelkreis nach dem Stand der Tech nik. Er besteht aus einem Phasendiskriminator 2 mit einem ersten Eingang 1 und mit einem zweiten Eingang 11, einem Reg ler 3, einem spannungsgesteuerten Oszillator 6 und aus einem Ausgang 7. Der Regler 3 enthält einen Tiefpaß 4 und einen Integrator 5. Fig. 1 shows a phase-locked loop according to the prior art technology. It consists of a phase discriminator 2 with a first input 1 and with a second input 11 , a regulator 3 , a voltage-controlled oscillator 6 and an output 7 . The controller 3 contains a low-pass filter 4 and an integrator 5 .

Dem Phasenregelkreis kann eingangsseitig ein Frequenzteiler 9 mit Eingang 8 vorgeschaltet werden. Der Kurzschluß zwischen dem Ausgang 7 und dem zweiten Eingang 11 des Phasendiskrimi nators 2 kann durch einen Frequenzteiler 10 ersetzt werden. Der so erweiterte Phasenregelkreis ist derart zu dimensio nieren, daß an den Eingängen 1 und 11 nominell dieselbe Fre quenz anliegt. A frequency divider 9 with input 8 can be connected upstream of the phase-locked loop. The short circuit between the output 7 and the second input 11 of the Phasendiskrimi nators 2 can be replaced by a frequency divider 10 . The phase-locked loop so expanded is to be dimensioned such that nominally the same frequency is present at inputs 1 and 11 .

Die Wirkungsweise des Phasenregelkreises ohne Frequenzteiler 9 und 10 nach Fig. 1 wird unter Zuhilfenahme des Pulsplans für die Signale ϕ 1 und ϕ 2 nach Fig. 2 wie folgt beschrie ben:The mode of operation of the phase-locked loop without frequency divider 9 and 10 according to FIG. 1 is described with the aid of the pulse plan for the signals ϕ 1 and ϕ 2 according to FIG. 2 as follows:

Legt man an den Eingang 1 ein Signal ϕ 1 mit schwanken der Periode nach Fig. 2 an, so ändert sich die Phasendif ferenz an den Eingängen 1 und 11 des Phasendiskriminators 2 und damit das Tastverhältnis an dessen Ausgang. Im nachge schalteten Tiefpaß 4 wird das geänderte Tastverhältnis in eine veränderte Gleichspannung umgesetzt. Der anschließende Integrator 5 verstärkt jede Abweichung und bewirkt eine Ver änderung der Frequenz des spannungsgesteuerten Oszillators 6. Dadurch wird die Phasendifferenz an den Eingängen 1 und 11 des Phasendiskriminators 2 derart verändert, daß die Abwei chung der Gleichspannung am Ausgang des Tiefpasses 4 rück gängig gemacht wird. Bei einem idealen Integrator 5 arbeitet der Phasenregelkreis innerhalb des Ziehbereichs des span nungsgesteuerten Oszillators unabhängig von der Frequenz am Eingang 1.If you apply a signal ϕ 1 to the input 1 with fluctuating period according to FIG. 2, the phase difference changes at the inputs 1 and 11 of the phase discriminator 2 and thus the pulse duty factor at its output. In the downstream low-pass filter 4 , the changed duty cycle is converted into a changed DC voltage. The subsequent integrator 5 amplifies each deviation and causes a change in the frequency of the voltage-controlled oscillator 6 . As a result, the phase difference at the inputs 1 and 11 of the phase discriminator 2 is changed such that the deviation of the DC voltage at the output of the low-pass filter 4 is reversed. In an ideal integrator 5 , the phase-locked loop operates within the pull range of the voltage-controlled oscillator regardless of the frequency at input 1 .

Würde man ein Eingangssignal f 1 in Form eines Lückentaktes nach Fig. 2 an den Eingang 1 anlegen, dann würde ein normaler Phasendiskriminator 2 diese Spannung nicht verarbeiten kön nen; der Phasenregelkreis würde ausrasten. Das Eingangssignal f 1 muß an den Eingang 8 gelegt werden, damit es der Frequenz teiler 9 in eine Rechteckspannung ϕ 1 umwandelt. Gibt der spannungsgesteuerte Oszillator 6 eine Rechteckspannung f 2 ab, dann muß diese durch den Frequenzteiler 10 in eine Rechteck spannung ϕ 2 am Eingang 11 umgewandelt werden, damit die Fre quenz an den Eingängen 1 und 11 des Phasendiskriminators 2 übereinstimmt.If one were to apply an input signal f 1 in the form of a gap clock according to FIG. 2 to input 1 , then a normal phase discriminator 2 would not be able to process this voltage; the phase locked loop would disengage. The input signal f 1 must be applied to the input 8 so that it converts the frequency divider 9 into a square wave voltage ϕ 1 . If the voltage-controlled oscillator 6 outputs a square wave voltage f 2 , then this must be converted by the frequency divider 10 into a square wave voltage ϕ 2 at the input 11 so that the frequency at the inputs 1 and 11 of the phase discriminator 2 matches.

Enthält der Regler 3 keinen Integrator 5, dann arbeitet der Phasenregelkreis zwar noch, die Phasenabweichung zwischen einem Lückentakt und dem vom spannunggesteuerten Oszillator 6 abgegebenen Takt wird jedoch beispielsweise von der mitt leren Frequenzablage des Lückentaktes abhängig.If the controller 3 does not contain an integrator 5 , the phase-locked loop is still working, but the phase deviation between a gap clock and the clock output by the voltage-controlled oscillator 6 is dependent, for example, on the mean frequency offset of the gap clock.

Fig. 3 zeigt den erfindungsgemäßen Phasenregelkreis. Dieser unterscheidet sich vom bekannten nach Fig. 1 durch das Fehlen des Integrators 5 sowie die Einführung eines mehrstufigen Pha senschiebers 12, einem Umschalters 13 und einer Steuerlogik 14. Die Wirkungsweise des Phasenregelkreises nach Fig. 3 wird nachfolgend unter Zuhilfenahme der Pulspläne in den Fig. 4-6 näher erläutert. Dabei wird, um die Erklärung zu vereinfa chen, von einem jitterfreien Eingangssignal ϕ 1 ausgegangen. Als Phasendiskriminator 2 dient ein flankengetriggertes RS-Flipflop. Die aktiven Flanken sind durch einen Pfeil ge kennzeichnet. Fig. 3 shows the phase-locked loop according to the invention. This differs from the known according to FIG. 1 by the absence of the integrator 5 and the introduction of a multi-stage Pha senschiebers 12 , a switch 13 and a control logic 14th The mode of operation of the phase locked loop according to FIG. 3 is explained in more detail below with the aid of the pulse plans in FIGS . 4-6. To simplify the explanation, a jitter-free input signal ϕ 1 is assumed. An edge-triggered RS flip-flop serves as phase discriminator 2 . The active edges are marked with an arrow.

Normalerweise ist bei einem Phasenregelkreis ohne Integrator 5 die Phasenlage der Signale ϕ 1 am Eingang 1 und ϕ 2 am Eingang 11 des Phasendiskriminators 2 und damit auch die Pha senbeziehung zwischen dem Eingangssignal f 1 und dem Ausgangs signal f 2 von der Frequenzablage des Eingangssignals f 1 ge genüber einer Nominalfrequenz abhängig. Die Ursache hierfür ist die Steuerspannung U _St am Eingang des spannungsgesteuer ten Oszillators 6, deren Höhe vom Tastverhältnis des Impulses U _A am Ausgang des Phasendiskriminators 2 bestimmt wird. Diese Steuerspannung U _St ist der Mittelwert aus dem Ausgangssignal U _A des Phasendiskriminators 2.Normally, in a phase-locked loop without integrator 5, the phase position of the signals ϕ 1 at the input 1 and ϕ 2 at the input 11 of the phase discriminator 2 and thus also the phase relationship between the input signal f 1 and the output signal f 2 from the frequency offset of the input signal f 1 dependent on a nominal frequency. The reason for this is the control voltage U _St at the input of the voltage-controlled oscillator 6 , the magnitude of which is determined by the pulse duty factor of the pulse U _A at the output of the phase discriminator 2 . This control voltage U _St is the mean value from the output signal U _{A of} the phase discriminator 2 .

In Fig. 4 ist das Ausgangssignal U _A einmal für ein Tastver hältnis TV = 1 : 1 und einmal für ein Tastverhältnis TV 1 : 1 dargestellt. Im letzten Falle liegt die Steuerspannung U _St näher an der Spitzenspannung U _SS, weil der Impuls breiter ist als die Impulspause.In Fig. 4, the output signal U _{A is shown} once for a duty ratio TV = 1: 1 and once for a duty ratio TV 1: 1. In the latter case the control voltage U _St is closer to the peak voltage U _SS, because the pulse is wider than the pulse interval.

Über dem Ausgangssignal U _A sind jeweils die Signale ϕ 1 und ϕ 2 an den Eingängen 1 und 11 des Phasendiskriminators 2 gezeigt.The signals ϕ 1 and ϕ 2 at the inputs 1 and 11 of the phase discriminator 2 are shown above the output signal U _A.

Mit Nominalfrequenz wird die Frequenz bezeichnet, bei der der spannungsgesteuerte Oszillator 6 annähernd auf seiner Mitten frequenz schwingt, d. h. daß das Tastverhältnis des Impulses am Ausgang des Phasendiskriminators 2 TV = 1 : 1 ist.The nominal frequency is the frequency at which the voltage-controlled oscillator 6 oscillates approximately at its center frequency, ie that the pulse duty factor at the output of the phase discriminator 2 is TV = 1: 1.

Das Eingangssignal f 1 am Eingang 8 bildet das durch eine Tei lung Z/N im Frequenzteiler 9 am Eingang 1 des Phasendiskri minators 2 auftretende Signal ϕ 1. Z steht für Zähler und N für Nenner. Für die weitere Betrachtung sei angenommen, daß die Frequenz des Ausgangssignals f 2, die vom spannungsgesteu erten Oszillator 6 erzeugt wird, gleich der Frequenz des Ein gangssignals f 1 ist. Das Ausgangssignal f 2 bzw. ein ebenfalls durch Teilung Z/N im Frequenzteiler 10 aus dem Ausgangssignal f 2 generiertes Signal ϕ z wird dem Phasenschieber 12 zuge führt. Dieser liefert die Signale Φ 1 bis Φ n mit einer kon stanten Phasendifferenz von Φ i zu Φ i + 1 (i = 1, 2, . . . n) und bei eingerastetem Phasenregelkreis mit der Frequen, die dem Signal ϕ 1 entspricht.The input signal f 1 at the input 8 forms the signal ϕ 1 occurring through a parting Z / N in the frequency divider 9 at the input 1 of the phase discriminator 2 . Z stands for numerator and N for denominator. For further consideration it is assumed that the frequency of the output signal f 2 , which is generated by the voltage-controlled oscillator 6 , is equal to the frequency of the input signal f 1 . The output signal f 2 or a signal ϕ z also generated by division Z / N in the frequency divider 10 from the output signal f 2 is fed to the phase shifter 12 . This provides the signals Φ 1 to Φ n with a constant phase difference from Φ i to Φ i + 1 (i = 1, 2,... N) and with the locked phase-locked loop with the frequencies that correspond to the signal ϕ 1 .

Fig. 5 zeigt die Signale ϕ 1, ϕ 2 und ϕ z bei der Nominal frequenz des Eingangssignals f 1. Als Signal ϕ 2 wird ein geeignetes Signal aus den phasenverschobenen Signalen Φ 1 bis Φ n ausgewählt. Die Fig. 5 zeigt weiter das Ausgangssignal U _A, den Jitter J, den Bereich der gültigen Phasendifferenz BPD, die Hysterese H, den Nominalwert der Phasendifferenz PS und die Phasensprunggröße PSG. Fig. 5 shows the signals ϕ 1 , ϕ 2 and ϕ z at the nominal frequency of the input signal f 1 . As signal ϕ 2 , a suitable signal is selected from the phase-shifted signals Φ 1 to Φ n . The Fig. 5 also shows the output signal U _A, jitter, J, the range of valid phase difference BPD, the hysteresis H, the nominal value of the phase difference and the phase shift PS size PSG.

Der Phasenvergleich am Phasendiskriminator 2 erfolgt mit den Signalen ϕ 1 und ϕ 2, wobei die Steuerlogik 14 die Phasenlage von ϕ 2 bestimmt. Dazu werden der Steuerlogik 14 die Signale ϕ 1 und ein vorab bestimmtes Signal ϕ x aus den Signalen ϕ 1 bis Φ n vom Phasenschieber 12 angeboten. Aus der Phasendiffe renz der Signale ϕ 1 und d x ermittelt die Steuerlogik 14 laufend ein Kriterium für die Wahl des Signals ϕ 2 aus den Signalen Φ 1 bis Φ n. Die Phasendifferenz zwischen den Signa len ϕ z und ϕ x ist konstant. Überschreitet der Wert der Pha sendifferenz einen bestimmten vorgegebenen Bereich, so wird die Phasenlage des Signals ϕ 2 durch Umschalten des Umschal ters 13 verändert. Damit wird die Phasendifferenz in Richtung Nominalwert nachgesteuert. Dieser ist die Phasendifferenz, die die Signale ϕ 1 und ϕ z bei der Nominalfrequenz des Ein gangssignals f 1 haben sollten. Damit ergibt sich die Forde rung, von diesem Wert bei Frequenzablage möglichst wenig ab zuweichen. Wie groß die maximale Abweichung ist, mit welchem Schritt bzw. mit welcher Phasensprunggröße PSG die Steuerung erfolgt, hängt von der Anzahl der Signale Φ 1 bis Φ n ab. Die Phasensprunggröße PSG ist die Phasendifferenz zwischen zwei Signalen Φ i und Φ i + 1 oder Φ i und Φ i - 1.The phase comparison at the phase discriminator 2 is carried out with the signals ϕ 1 and ϕ 2 , the control logic 14 determining the phase position of ϕ 2 . For this purpose, the control logic 14 is offered the signals ϕ 1 and a predetermined signal ϕ x from the signals ϕ 1 to Φ n by the phase shifter 12 . From the phase difference of the signals ϕ 1 and d x, the control logic 14 continuously determines a criterion for the selection of the signal ϕ 2 from the signals Φ 1 to Φ n . The phase difference between the signals ϕ z and ϕ x is constant. If the value of the phase difference exceeds a certain predetermined range, the phase position of the signal ϕ 2 is changed by switching the switch 13 . The phase difference is then readjusted in the direction of the nominal value. This is the phase difference that the signals ϕ 1 and ϕ z should have at the nominal frequency of the input signal f 1 . This results in the requirement to deviate as little as possible from this value when storing the frequency. How large the maximum deviation is, with which step or with which phase jump variable PSG the control takes place depends on the number of signals Φ 1 to Φ n . The phase jump quantity PSG is the phase difference between two signals Φ i and Φ i + 1 or Φ i and Φ i - 1.

Am Phasendiskriminator 2 erhält man nach einem Umschaltevor gang eine geänderte Phasenbeziehung der Signale ϕ 1 und ϕ 2, welche das Tastverhältnis des Ausgangssignals U _A des Phasen diskriminators 2 anpaßt. Eine damit verbundene Nachsteuerung des spannungsgesteuerten Oszillators 6 führt zu der gewünsch ten Nachregelung der Phasendifferenz sowohl zwischen dem Ein gangssignal f 1 und dem Ausgangssignal f 2 als auch zwischen den Signalen ϕ 1 und ϕ z.At the phase discriminator 2 you get after a Umschaltevor operation a changed phase relationship of the signals ϕ 1 and vor 2 , which adjusts the duty cycle of the output signal U _{A of} the phase discriminator 2 . An associated readjustment of the voltage-controlled oscillator 6 leads to the desired th readjustment of the phase difference both between the input signal f 1 and the output signal f 2 and between the signals ϕ 1 and ϕ z .

Fig. 6 zeigt im oberen Teil die Pulse für die eine Endstel lung des Umschalters 13 mit der Frequenzablage unterhalb der Nominalfrequenz des Eingangssignals ϕ 1 und im unteren Teil die Pulse für die andere Endstellung des Umschalters 13 mit der Frequenzablage oberhalb der Nominalfrequenz des Eingangs signals ϕ 1. Fig. 6 shows in the upper part the pulses for the one end position of the switch 13 with the frequency offset below the nominal frequency of the input signal ϕ 1 and in the lower part the pulses for the other end position of the switch 13 with the frequency offset above the nominal frequency of the input signal ϕ 1st

Die Phasendifferenz ist normalerweise nicht nur von der Fre quenzablage des Eingangssignals f 1, sondern auch von dessen Jitter J abhängig, was in den Fig. 5 und 6 durch strichlierte Linien angedeutet ist. Das Jitterdämpfungsverhalten des Pha senregelkreises ist durch die Jitterübertragungsfunktion ge geben. Diese wird von den Teilungsfaktoren Z/N der beiden Frequenzteiler 9 und 10 mitbestimmt. Je kleiner der Teilungs faktor Z/N ist, d. h. je niedriger die Frequenz der Signale ϕ 1 und ϕ 2 am Phasendiskriminator 2 relativ zum Eingangssi gnal f 1 und zum Ausgangssignal f 2 ist, desto kleiner ist auch die Eckfrequenz der Jitterübertragungsfunktion. Da der Jitter J des Eingangssignals f 1 so weit als möglich unterdrückt wer den soll, darf dieser keine dauernden Umschaltvorgänge an Φ 1 bis Φ n auslösen. Diese Umschaltung soll nur die Phasen differenz aufgrund der Frequenzablage von f 1 dem gewünschten Nominalwert näherbringen. Aus diesem Grund besitzt die Steu erlogik 14 ein Hystereseverhalten bezüglich des Umschaltekri teriums. Die Hysterese H muß so bemessen sein, daß der maxi mal auftretende Jitter J kein dauerndes Pendeln zwischen den Signalen Φ i und Φ i + 1 oder Φ i und Φ i - 1 verursacht. Die Größe der Hysterese H wird durch die Steuerlogik 14 und die Anzahl der Signale Φ 1 bis Φ n vorgegeben. Sie ist gleich dem Bereich der gültigen Phasendifferenz BPD der Signale ϕ 1 und ϕ z bzw. ϕ x, dessen Überschreitung einen Umschaltevorgang auslöst. The phase difference is normally not only dependent on the frequency storage of the input signal f 1 , but also on its jitter J , which is indicated in FIGS. 5 and 6 by dashed lines. The jitter damping behavior of the phase control loop is given by the jitter transfer function. This is determined by the division factors Z / N of the two frequency dividers 9 and 10 . The smaller the division factor Z / N , ie the lower the frequency of the signals ϕ 1 and ϕ 2 at the phase discriminator 2 relative to the input signal f 1 and the output signal f 2 , the smaller the corner frequency of the jitter transfer function. Since the jitter J of the input signal f 1 should be suppressed as much as possible, it must not trigger continuous switching processes at Φ 1 to Φ n . This switchover should only bring the phase difference closer to the desired nominal value due to the frequency offset of f 1 . For this reason, the control logic 14 has a hysteresis behavior with respect to the switching criterion. The hysteresis H must be dimensioned such that the maximum jitter J occurring does not cause a constant oscillation between the signals Φ i and Φ i + 1 or Φ i and Φ i - 1. The size of the hysteresis H is predetermined by the control logic 14 and the number of signals Φ 1 to Φ n . It is equal to the range of the valid phase difference BPD of the signals ϕ 1 and ϕ z or ϕ x , the exceeding of which triggers a switching process.

Fig. 7 zeigt einen Pufferspeicher 16, wie er in einem Demul tiplexer eines Zeitmultiplex-Nachrichtenübertragungsystems für plesiochrone Signale Verwendung findet, und einen erfin dungsgemäßen Phasenregelkreis zur Erzeugung des Auslesetaktes für den Pufferspeicher 16. Fig. 7 shows a buffer memory 16 , as it is used in a demultiplexer of a time-division multiplex message transmission system for plesiochronous signals, and a phase-locked loop according to the invention for generating the readout clock for the buffer memory 16 .

Der Pufferspeicher 16 ist als 8-bit-Pufferspeicher ausgebil det und enthält einen Eingang 15 und einen Ausgang 17 für Daten D. Die Frequenzteiler 9 a und 10 a sind 4-bit-Binärzäh ler. Der Phasenschieber 12 a ist eine Logik, die mit Hilfe der Ausgangssignale des Frequenzteilers 10 a Signale Φ 1 bis Φ 5 erzeugt.The buffer memory 16 is designed as an 8-bit buffer memory and contains an input 15 and an output 17 for data D. The frequency dividers 9 a and 10 a are 4-bit binary counters. The phase shifter 12 a is a logic that generates signals Φ 1 to Φ 5 with the aid of the output signals of the frequency divider 10 a .

Das Eingangssignal f 1 am Eingang 8 ist ein beim Entstopfen entstandener Lückentakt, der als Einlesetakt für den Puffer speicher 16 dient. Dazu werden Takte f ¹/₂, f ¹/₄, f ¹/₈ und f ¹/₁₆ gebildet. Letzterer stellt das Signal ϕ 1 dar, das an den ersten Eingang 1 des Phasendiskriminators 2 angelegt wird. Das Ausgangssignal f 2 des spannungsgesteuerten Oszil lators 6 wird als Auslesetakt dem 4-bit-Binärzähler 10 a zugeführt, der die gleichen Takte wie der Frequenzteiler 9 a erzeugt. Ansonsten arbeitet dieser Phasenregelkreis wie der nach Fig. 3.The input signal f 1 at the input 8 is a gap clock created during the unplugging, which serves as a read clock for the buffer memory 16 . For this purpose, clocks ^f1 / ₂ ^f1 / _4, ^f1 / ₈ and formed f ¹ / _16th. The latter represents the signal ϕ 1 , which is applied to the first input 1 of the phase discriminator 2 . The output signal f 2 of the voltage-controlled oscillator 6 is fed as a read clock to the 4-bit binary counter 10 a , which generates the same clocks as the frequency divider 9 a . Otherwise, this phase locked loop works like that according to FIG. 3.

Die Speichertiefe des Pufferspeichers 16, also 8 bit, ist von dem maximal zu erwartenden Jitter J des Eingangssignals f 1 und von der Größe des Phasensprungs PSG bei der Umschaltung abhängig. Wird ein Jitter J 6 UI _SS (UI = Unit Interval) ange nommen und ein Phasensprung von 2 UI bezogen auf das Ein gangssignal f 1 bzw. das Ausgangssignal f 2 erzeugt, ergibt sich damit eine minimale Tiefe des Pufferspeichers 16 von 8 bit. Dieser wird jeweils von den niederwertigen 3 bit der 4-bit-Binärzähler 9 a und 10 a gesteuert.The memory depth of the buffer memory 16 , ie 8 bits, depends on the maximum expected jitter J of the input signal f 1 and on the size of the phase jump PSG during the switchover. If a jitter J 6 UI _SS (UI = Unit Interval) is assumed and a phase jump of 2 UI is generated based on the input signal f 1 or the output signal f 2 , the result is a minimum depth of the buffer memory 16 of 8 bits. This is controlled by the low-order 3 bits of the 4-bit binary counters 9 a and 10 a .

Fig. 8 zeigt die Anordnung nach Fig. 7 detaillierter. Der Phasendiskriminator 2 enthält D-Flipflops 34 und 35. Der Phasenschieber 12 a enthält D-Flipflops 21, 22 und 23 sowie einen Inverter 24. Die Steuerlogik 14 enthält D-Flipflops 18 und 20, ein Exklusiv-ODER-Gatter 19, ODER-Gatter 25, 32 und 33, UND-Gatter 26, 30 und 31. NAND-Gatter 28 und 29 sowie einen Aufwärts/Abwärtszähler 27. Ein Multiplexer 13 a über nimmt die Aufgabe des Umschalters 13. Fig. 8 shows the arrangement of Fig. 7 in more detail. The phase discriminator 2 contains D flip-flops 34 and 35 . The phase shifter 12 a contains D flip-flops 21, 22 and 23 and an inverter 24 . Control logic 14 includes D flip-flops 18 and 20 , an exclusive OR gate 19 , OR gates 25, 32 and 33 , AND gates 26, 30 and 31 . NAND gates 28 and 29 and an up / down counter 27 . A multiplexer 13 a takes over the task of the switch 13 .

Durch geeignete Auswahl der Ausgänge A 2 bis D 2 des 4-bit- Binärzählers 10 a mit Hilfe der D-Flipflops 21 bis 23 des Inverters 24 und des Signals D 2, erhält man die fünf ver schiedenen Phasenlagen des Signals D 2 mit einer Phasendif ferenz von je 45°. Diese Signale Φ 1 bis Φ 5 werden dem als Umschalter dienenden Multiplexer 13 a zugeführt. Die Steuer logik 14 steuert den Multiplexer 13 a mittels des Aufwärts/ Abwärtszählers 27.By suitable selection of the outputs A 2 to D 2 of the 4-bit binary counter 10 a using the D flip-flops 21 to 23 of the inverter 24 and the signal D 2 , the five different phase positions of the signal D 2 are obtained with a phase difference reference of 45 ° each. These signals Φ 1 to Φ 5 are fed to the multiplexer 13 a serving as a switch. The control logic 14 controls the multiplexer 13 a by means of the up / down counter 27 .

Der Pulsplan in Fig. 9 zeigt im oberen Drittel die Ausgänge A 1 bis D 1 des 4-bit-Binärzählers 9 a in Abhängigkeit vom Zäh lerstand ZS 9. Im mittleren Teil der Fig. 9 sind die Ausgangs spannungen A 2 bis D 2 des 4-bit-Binärzählers 10 a sowie der zu gehörige Zählerstand ZS 10 zu sehen. Im unteren Drittel sind schließlich die Ausgangssignale Φ 1 bis Φ 5 des Phasenschie bers 12 a dargestellt.The pulse diagram in Fig. 9 shows in the upper third of the outputs A 1 through D 1 of the 4-bit binary counter 9 a function of the tough lerstand ZS 9. In the middle part of FIG. 9, the output voltages A 2 to D 2 of the 4-bit binary counter 10 a and the associated counter reading ZS 10 can be seen. In the lower third of the output signals Φ 1 to Φ 5 of the phase shift are finally displayed bers 12 a.

Die Fig. 10 zeigt oben einen Fall A für die nominelle Phasen differenz PD = 90°, einen Fall B für eine Phasendifferenz PD = 0° und Fall C für eine Phasendifferenz PD = 180° zwischen den Si gnalen ϕ 1 und ϕ z und unten zu den Fällen B und C gehörende Pulse. Der Zustandswechsel am Ausgang Q 20 des D-Flipflops 20 ist jeweils das Umschaltekriterium und löst damit ein Ab wärtszählen AbZ 27 oder Aufwärtszählen AufZ 27 des Aufwärts/ Abwärtszählers 27 aus. Das D-Flipflop 20 bestimmt außerdem die Hysterese H der Umschaltepunkte U sowie den zulässigen Bereich der Phasendifferenz PD zwischen ϕ 1 und ϕ z. Aus diesem Grund bestimmt das D-Flipflop 20 auch die nominelle Phasendifferenz zwischen ϕ 1 und ϕ z und damit die Zähler stand-Differenz zwischen den 4-bit-Binärzählern 9 a und 10 a, die für die richtige Steuerung des Pufferspeichers 16 maß geblich ist. (Eine Phasendifferenz PD von 22,5° zwischen den Signalen ϕ 1 und ϕ z oder von 16 × 22,5° = 360° zwiwschen dem Eingangssignal f 1 und dem Ausgangssignal f 2 entspricht einer Zählerstand-Differenz der 4-bit-Binärzähler 9 a und 10 a von eins oder einer Pufferspeichertiefe von 1 bit.) Fig. 10 shows above a case A for the nominal phase difference PD = 90 °, a case B for a phase difference PD = 0 ° and case C for a phase difference PD = 180 ° between the signals ϕ 1 and ϕ z and below pulses belonging to cases B and C. The change of state at the output Q 20 of the D flip-flop 20 is in each case the switching criterion and thus triggers a countdown from AbZ 27 or an upward counting from ZZ 27 of the up / down counter 27 . The D flip-flop 20 also determines the hysteresis H of the switching points U and the permissible range of the phase difference PD between ϕ 1 and ϕ z . For this reason, the D flip-flop 20 also determines the nominal phase difference between ϕ 1 and ϕ z and thus the counter difference between the 4-bit binary counters 9 a and 10 a , which is essential for the correct control of the buffer memory 16 . (A phase difference PD of 22.5 ° between the signals ϕ 1 and ϕ z or of 16 × 22.5 ° = 360 ° between the input signal f 1 and the output signal f 2 corresponds to a counter reading difference of the 4-bit binary counter 9 a and 10 a of one or a buffer memory depth of 1 bit.)

Bei dem 8-bit-Pufferspeicher 16 ist eine Zählerstanddifferenz von vier erforderlich. Das entspricht einer Phasendifferenz von 180° zwischen den Signalen C 1 und C 2 oder von 90° zwi schen den Signalen von D 1 (= ϕ 1) und D 2 (= d z). Die Hystere se H ist mit 180° Phasenänderung zwischen den Signalen ϕ 1 und ϕ z festgelegt, was einer Wertänderung der Zählerstand differenz von acht oder 8 bit Pufferspeichertiefe entspricht.In the 8-bit buffer memory 16 , a counter difference of four is required. This corresponds to a phase difference of 180 ° between the signals C 1 and C 2 or of 90 ° between the signals of D 1 (= ϕ 1 ) and D 2 (= d z) . The hysteresis H is determined with a 180 ° phase change between the signals ϕ 1 and ϕ z , which corresponds to a change in value of the counter reading difference of eight or 8 bit buffer memory depth.

Wird der Bereich der zulässigen Phasendifferenz PD nach oben oder unten über- bzw. unterschritten, so ändert sich der Aus gangspegel Q 20. Diese Änderung wird mit dem D-Flipflop 18 ge speichert. Dadurch ändert sich der Zustand am Ausgang Q 18. Dieser Speichervorgang wird mittels der UND-Gatter 30 und 31 sowie des ODER-Gatters 32 zum Takteingang des Aufwärts/Ab wärtszählers 27 geführt und bewirkt mit Hilfe des Multi plexers 13 a eine Phasenänderung des Signals ϕ 2.If the range of the permissible phase difference PD is exceeded or undershot, the output level Q 20 changes . This change is saved with the D flip-flop 18 . This changes the state at output Q 18 . This storage process is performed by means of the AND gates 30 and 31 and the OR gate 32 to the clock input of the up / down counter 27 and causes a phase change of the signal ϕ 2 with the aid of the multiplexer 13 a .

Abhängig davon, ob die aktive Taktflanke des Aufwärts/Ab wärtszählers 27 bei zu großer (Fall C) oder zu kleiner (Fall B) zulässiger Phasendifferenz PD ausgelöst wird, ist der Pegel des Signals 22 am P/DOWN-Eingang des Aufwärts/ Abwärtszählers 27 logisch "0" oder "1".Depending on whether the active clock edge of the up / down up counter27th if it is too large (caseC) or too small (CaseB) permissible phase differencePD is triggered the level of the signal 22 at theP/ DOWN input of the up / Down counter27th logical "0" or "1".

Mit Hilfe der UND-Gatter 30 und 31 wird diese Information zusätzlich dazu benutzt, um im Moment des Umschaltens das Signal ϕ 2 auf einem geeigneten Pegel zu halten. Damit wird erreicht, daß Speiks, die beim Umschaltvorgang durch die Steuerung des Multiplexers 13 a auftreten können, ohne Wirkung auf den Phasendiskriminator 2 bleiben. Das UND-Gatter 30 ist bei Zählrichtung aufwärts des Aufwärts/Abwärtszählers 27 aktiv. Dessen Signal 30 erzeugt mit dem ODER-Gatter 33 einen logischen Zustand "1" am Signal ϕ 2, während das UND-Gatter 31 bei der Zählrichtung abwärts aktiv ist. Dieses Signal am Ausgang 31 a zieht über den Enable-Eingang des Multiplexers 13 a das Signal d 2 auf einen Pegel logisch "0". Das zusätzli che ODER-Gatter 32 dient zur Erzeugung des Taktimpulses am Ausgang 32 a für den Aufwärts/Abwärtszähler 27 und wird aus Gründen der Laufzeit (der Pegel des Signals ϕ 2 muß vor dem Umschaltevorgang anliegen) verwendet. Nach dem Umschaltevor gang wird das D-Flipflop 18 mit dem Signal R 18 aus der Ver knüpfung des Exklusiv-ODER-Gatters 19 zurückgesetzt. Damit wird das Signal ϕ 2 über die UND-Gatter 30 und 31 freige geben.With the help of the AND gates 30 and 31 , this information is additionally used to keep the signal ϕ 2 at a suitable level at the moment of switching. This ensures that Speiks, which can occur during the switching process by controlling the multiplexer 13 a , have no effect on the phase discriminator 2 . The AND gate 30 is active in the counting direction of the up / down counter 27 . Whose signal 30 generates with the OR gate 33 a logic state "1" on the signal ϕ 2 , while the AND gate 31 is active in the counting direction down. This signal at the output 31 a pulls the signal d 2 to a logic "0" level via the enable input of the multiplexer 13 a . The additional OR gate 32 is used to generate the clock pulse at the output 32 a for the up / down counter 27 and is used for reasons of runtime (the level of the signal ϕ 2 must be present before the switching process). After the switching operation, the D flip-flop 18 is reset with the signal R 18 from the linkage of the exclusive OR gate 19 . This will give the signal geben 2 free through the AND gates 30 and 31 .

Der Ausgangspegel Q 20 bleibt nach dem Umschalten noch eine gewisse Zeit aktiv, da sich in Verbindung mit dem spannungs gesteuerten Oszillator 6 die Phasendifferenz PD nicht sofort in gewünschter Weise ändert.The output level Q 20 remains active for a certain time after the switchover, since the phase difference PD does not immediately change as desired in connection with the voltage-controlled oscillator 6 .

Der Phasendiskriminator 2 wird aus den beiden D-Flipflops 34 und 35 durch eine geeignete Verbindung der Ausgänge mit den Reset-Eingängen gebildet und zeigt das Verhalten eines posi tiv flankengetriggerten RS-Flipflops. Der Set-Eingang wird vom Signal ϕ 1, der Reset-Eingang vom Signal ϕ 2 gesteuert.The phase discriminator 2 is formed from the two D flip-flops 34 and 35 by a suitable connection of the outputs to the reset inputs and shows the behavior of a positive edge-triggered RS flip-flop. The set input is controlled by signal ϕ 1 , the reset input by signal ϕ 2 .

Da bei minimal oder maximal möglichem Zählerstand des Aufwärts/Abwärtszählers 27 - solange das D-Flipflop 20 nach dem Umschaltevorgang noch aktiv ist, also der Ausgang Q 20 auf logisch "1" ist - die positiven Flanken der Signale ϕ 1 und ϕ 2 zeitlich sehr schnell hintereinander folgen bzw. sich überlappen, könnte es zu einer Fehltriggerung des Phasendis kriminators 2 kommen. Deshalb werden in diesem Fall die NAND- Gatter 28 und 29 aktiv und verhindern eine Fehlsteuerung des Phasendiskriminators 2. Durch das NAND-Gatter 28 bzw. 29 wird der jeweilige D-Eingang der D-Flipflops 34 und 35 auf logisch "0" gesetzt und damit der notwendige Ausgangspegel des Pha sendiskriminators 2 für eine möglichst schnelle Beseitigung dieses Zustandes erzwungen. Das ODER-Gatter 25 und das UND- Gatter 26 sowie der MIN/MAX-Ausgang des Aufwärts/Abwärtszäh lers 27 sorgen dafür, daß bei ausgerastetem Phasenregelkreis bzw. wenn kein geeignetes Eingangssignal ϕ 1 als Einlesetakt anliegt, der Aufwärts/Abwärtszähler 27 nicht in der einen oder anderen Richtung durchzählt und damit einen unzulässigen Zählerstand erreicht.Since the minimum or maximum possible counter reading of the up / down counter 27 - as long as the D flip-flop 20 is still active after the switchover process, that is to say the output Q 20 is logic "1" - the positive edges of the signals ϕ 1 and ϕ 2 are very timely Follow one another quickly or overlap, the phase discriminator 2 could trigger incorrectly. In this case, therefore, the NAND gates 28 and 29 become active and prevent the phase discriminator 2 from being incorrectly controlled. The respective D input of the D flip-flops 34 and 35 is set to logic "0" by the NAND gate 28 and 29 , respectively, and the necessary output level of the phase discriminator 2 is thus forced to eliminate this state as quickly as possible. The OR gate 25 and the AND gate 26 as well as the MIN / MAX output of the up / Abwärtszäh coupler 27 ensure that at ausgerastetem phase-locked loop or if there is no appropriate input signal φ 1 is applied as read-in, the up / down counter 27 is not in one or the other direction counts and thus reaches an impermissible counter reading.

Über das UND-Gatter 26 und das ODER-Gatter 27 erfolgt eine Blockierung des Aufwärts/Abwärtszählers 27, wenn ein Zähler stand ZS = 4 erreicht ist und ein weiterer Aufwärtszählvorgang versucht wird. Während der MIN/MAX-Ausgang sowie das ODER- Gatter 25 bei Zählerstand ZS = 0 und einem versuchten Abwärts zählvorgang aktiv sind.Through the AND gate 26 and the OR gate 27 takes a blocking of the up / down counter 27 when a counter reading ZS = 4 is reached, and a further count-up operation is attempted. While the MIN / MAX output and the OR gate 25 are active when the count ZS = 0 and an attempted countdown.

Claims

1. phase locked loop (PLL) with a phase discriminator ( 2 ), at the first input ( 1 ) of which an input signal (f 1 ) is applied,
with a controller ( 3 ) whose input is connected to the output of the phase discriminator ( 2 ), and
with a voltage controlled oscillator ( 6 ), the control input of which is connected to the output of the controller ( 3 ), and whose output ( 7 ) is connected to a second input ( 11 ) of the phase discriminator ( 2 ) and a regulated output signal (f 2 ) issues,
characterized,
that a multi-stage phase shifter ( 12 ) is provided, the sen input of which is connected to the output ( 7 ) of the voltage-controlled oscillator ( 6 ),
that a changeover switch ( 13 ) is provided, the inputs of which are connected to the step outputs of the phase shifter ( 12 ) and the outputs of which are connected to the second input ( 11 ) of the phase discriminator ( 2 ),
that a control logic ( 14 ) is provided, the first input of which is connected to the first input ( 1 ) of the phase discriminator ( 2 ), the second input of which is connected to one of the step outputs of the phase shifter ( 12 ) and whose output is connected to a control input of the switch ( 13 ) is connected, and
that the control logic ( 14 ) adjusts the phase difference at the inputs ( 1, 11 ) of the phase discriminator ( 2 ) by selecting a stage output of the phase shifter ( 12 ) such that the phase difference between the first input ( 1 ) of the phase discriminator ( 2 ) and the input of the phase shifter ( 12 ) is approximated to a nominal value.

2. Phase locked loop according to claim 1, characterized in that the controller ( 3 ) is replaced by a short circuit.

3. phase locked loop according to claim 1 or 2, characterized in that
that a first frequency divider ( 9 ) is provided, which is connected upstream of the first input ( 1 ) of the phase discriminator ( 2 ),
and that a second frequency divider ( 10 ) is provided, which is between the output ( 7 ) of the voltage-controlled oscillator ( 6 ) and the input of the phase shifter ( 12 ).

4. phase locked loop according to claim 3, characterized in that counters are provided as frequency dividers ( 9, 10 ).

5. phase-locked loops according to one of claims 3 or 4, characterized by their application in a demultiplexer of a time-division multiplex transmission system for plesiochronous signals with output-side buffer memories ( 16 ), each of which as a write-in clock, a gap clock created during the unclogging over stages of the first frequency divider ( 9 ) and a gap-free readout clock across stages of the second frequency divider ( 10 ) is supplied.