DE3315372A1 - Arrangement for converting an anisochronous binary input signal into an isochronous binary output signal - Google Patents
Arrangement for converting an anisochronous binary input signal into an isochronous binary output signalInfo
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Abstract
Description
Anordnung zur Umsetzung eines anisochronen binärenArrangement for the implementation of an anisochronous binary
Eingangssignales in ein isochrones binäres Ausgangssignal.Input signal into an isochronous binary output signal.
Dic Erfindung betrifft eine Anordnung zur Umsetzung eines anisochronen binären Eingangssignales in ein isochrones binäres Ausgangssignal mit den weiteren im Oberbegriff des Anspruches aufgezählten Merkmale.The invention relates to an arrangement for implementing an anisochronous binary input signal into an isochronous binary output signal with the others Features listed in the preamble of the claim.
Eine derartige Anordnung wird z.B. bei der Demultiplexbildung in plesiochronen Zeitmultiplexsystemen eingesetzt. Wie in einem Artikel von R. Baschke und W. Leinweber (Baschke, R. und Leinweber, W.: DSMX 2/8 - Die Realisierung eines plesiochronen Digital-Multiplexers, TEKADE Techniches Mitteilungen (1980) S. 43 - 49) dargelegt ist, hat in diesen Systemen die eingangs genannte Anordnung die Aufgabe, die von einem Demultiplexer erzeugten Zwischenmultiplexsignale für die weitere Übertragung untersystemgerecht aufzuarbeiten. In den folgenden Ausführungen wird näher erläutert, was hierunter zu verstehen ist.Such an arrangement is used, for example, in the case of demultiplexing in plesiochronous Time division multiplex systems are used. As in an article by R. Baschke and W. Leinweber (Baschke, R. and Leinweber, W .: DSMX 2/8 - The realization of a plesiochronous Digital-Multiplexers, TEKADE Techniches Mitteilungen (1980) pp. 43-49) is, in these systems, the aforementioned arrangement has the task of a demultiplexer generated intermediate multiplex signals for further transmission to work through subsystem-compatible. In the following it is explained in more detail, what is meant by this.
Bei der Zerlegung eines Multiplexsignales mit einer nominellen Bitrate von z.B. 8448 kbit/s (dieses Signal soll Signal des Obersystems genannt werden) in vier Multiplexsignale mit der nominellen Bitrate von 2048 kbit/s (jedes dieser Signale soll Signal eines Untersystems genannt werden) treten am Ausgang des Demultiplexers vier Zwischenmultiplex-Signale auf.When decomposing a multiplex signal with a nominal bit rate of e.g. 8448 kbit / s (this signal should be called the signal of the upper system) into four multiplex signals with the nominal bit rate of 2048 kbit / s (each of these Signals should be called the signal of a subsystem) occur at the output of the demultiplexer four intermediate multiplex signals.
Aus jedem Zwischenmultiplex-Signal wird ein Untersystem-Signal gewonnen. Ein Zwischenmultiplex-Signal und das zugehörige Untersystemsignal unterscheiden sich dadurch, daß das Zwischenmultiplex-Signal noch Bits enthält, die nur für die Übertragung im Obersystem erIcrclcrl ich sind. Solche Bits siritl Z.l.s.A subsystem signal is obtained from each inter-multiplexed signal. Distinguish an inter-multiplexed signal and the associated subsystem signal characterized in that the multiplex signal still contains bits that are only for the Transmission in the upper system is erIcrclcrl. Such bits siritl Z.l.s.
Synchronisierbits, Stopfinformationsbits und Stopfbits. Für die weitere Übertragung in einem unter system muß daher ein Zwischenmultiplex-Signal zunächst von den nun nicht mehr erforderlichen unc daher unerwünschten Bits befreit werden.Synchronization bits, stuffing information bits and stuffing bits. For the further Transmission in a sub-system must therefore be an inter-multiplexed signal first from the now no longer required and therefore unwanted bits are freed.
Die Löschung dieser Bits wird so vorgenommen, daß in dem Takt, der einem ZwischenmultiplexsicTn2' zugeordnet ist, an den Stellen ein Taktimpuls unterdruckt wird, an denen ein unerwünschtes Bit auftritt; sodann wirc mit diesem lückenbehafteten Takt ein elastischer Speicher getaktet, an dessen Eingang das Zwischenmultiplex-Signal angelegt ist. Dadurch werden nur die erwünschten Bits des Zwischenmultiplex-Signales in die Speicherstellen des elastischen Speichers übernommen. Dieser Vorgang ist äquivalent zu einem Vorgang, bei dem ein anisochrones Binärsignal mit einem an dieses Signal angepaßten Takt in den elastischen Speicher eingeschrieben wird.The deletion of these bits is done so that in the clock that a ZwischenmultiplexsicTn2 'is assigned, at the points a clock pulse is suppressed at which an unwanted bit occurs; then we will deal with this incomplete Clock an elastic memory clocked, at whose input the intermediate multiplex signal is created. This leaves only the desired bits of the inter-multiplexed signal transferred to the memory locations of the elastic store. This process is equivalent to a process in which an anisochronous binary signal is connected to this Signal adapted clock is written in the elastic memory.
Um nun aus den Bits, die in den elastischen Speicher eingeschrieben sind, das zugeordnete Untersystemsignal zu erhalten, werden sie mit einem geglätteten Takt ausgegeleisen. Der lückenbehaftete Takt und der geglättete Takt haben die gleiche mittlere Taktfrequenz, nämlich 2048 kHz, um bei dem oben angegebenen Zahlenbeispiel zu bleiben.Now to get out of the bits that are written into the elastic memory are to receive the associated subsystem signal, they are smoothed with a Smooth out the beat. The gapped clock and the smoothed clock have the same average clock frequency, namely 2048 kHz, in the numerical example given above to stay.
Weitere Einzelheiten, die zum Verständnis der unter.Further details necessary to understand the below.
angegebenen Aufgabenstellung erforderlich sind, sollen anhand der Fig. 1 erläutert werden. Der obere Teil der Figur zeigt schematisch einen elastischen Binärspcicher BS, an dessen Eingangsklemmen ein Zwischermultiplex-Signal DE und ein lückenbehafteter Takt TS angelegt sind. Mit jedem Taktimpuls des Taktes TS wird ein sogenannter Schreibzeiger SZ um eine Stellung weitergestellt. Über den Schreibzeiger SZ werden die erwünschten Bits des Signales DB zyklisch z.B. in acht Speicherstcllen 1 bis 8 des Speichers BS eingeschrieben.specified tasks are required, should be based on the Fig. 1 will be explained. The upper part of the figure shows schematically an elastic one Binary memory BS, at whose input terminals an intermediate multiplex signal DE and a gap-filled clock TS are created. With each clock pulse of the clock TS becomes a so-called write pointer SZ advanced by one position. About the writing pointer SZ will be the desired bits of the signal DB cyclically e.g. in eight Speicherstcllen 1 to 8 of the memory BS written.
Verwirklicht ist der Schreibzeicer SZ mit den Speichersteilen 1 bis 8 durch einen Johnson-Zähler mit acht Ausgängen, wobei jeder Ausgang mit dem Takteingang eines Flip-Flops verbunden ist und der Zähler mit dem Schreibtakt TS getaktet wird.The writing pointer SZ is realized with the memory parts 1 to 8 by a Johnson counter with eight outputs, each output with the clock input a flip-flop is connected and the counter is clocked with the write clock TS.
Mit jedem Impuls des Taktes TS gibt der Zähler an einem seiner Ausgänge einen Impuls ab, und zwar derart, daß aufeinanderfolgende Impulse auch an aufeinanderfolgenden Ausgängen auftreten. Auf diese Weise werden die erwünschten Bits des Zwischenmultiplex-Signals DE in zyklischer Reihenfolge an die Q-Ausgänge der Flip-Flops übernommen.With each pulse of the clock TS the counter gives at one of its outputs a pulse from, in such a way that successive pulses also on successive Outputs occur. In this way, the desired bits of the inter-multiplexed signal become DE is transferred to the Q outputs of the flip-flops in cyclical order.
Analog ist auch der sogenanrlte Lesezeiger LZ aufgebaut, mit dem die Zustände an den Q-Ausgängen der Flip-Flops zyklisch abgefragt und mit einem Lesetakt TL ausgelesen werden und als serielles Ausgangssignal DA an eier Ausgangsklemme des Speichers BS anliegen.The so-called read pointer LZ with which the States at the Q outputs of the flip-flops are queried cyclically and with a reading pulse TL can be read out and as a serial output signal DA at an output terminal of the memory BS are present.
Die beiden Takte (zum Ein- und Auslesen), mit denen iede einzelne Speicherstelle des Speichers BS angesteuert wird, haben Taktfrequenzen, die 1/8 der Taktfrequenz des Schreibtaktes TS bzw. des Lesetaktes TL betragen.The two measures (for reading in and out) with which each individual Storage location of the memory BS is controlled have clock frequencies that are 1/8 the clock frequency of the write clock TS or the read clock TL.
Zur Kontrolle über den Stand des Schreibzeigers SZ wird ein Takt TUS verwendet, mit dem die Bits z.B.A clock TUS is used to check the status of the write pointer SZ is used, with which the bits e.g.
in die erste Speicherstelle eingeschrieben werden, während der Kontrolle des Lesezeigers LZ ein Takt TUL dient, mit dem die Bits z.B. aus der fünften Speicherstelle ausgelesen werden.be written into the first memory location while checking of the read pointer LZ a clock TUL is used, with which the bits e.g. from the fifth memory location can be read out.
Um das Frequenzverhältnis zwischen dem Schreibkontrolltakt TUS und dem Schreibtakt'anzudeuten, liegt n Fig. 1 zwischen den beiden Takten ein Frequenzteiler Tl mit dem Teilungsverhältnis 8:1. Er.tsprechendes gilt für den Lesekontrolltakt TUL, den Lesetakt TL und einen Teiler T2.To the frequency ratio between the write control clock TUS and To indicate the write clock, there is a frequency divider between the two clocks in FIG Tl with the division ratio 8: 1. The same applies to the reading control cycle TUL, the reading clock TL and a divider T2.
Sind Schreibtakt TS und Lesetakt TL sowie die beiden Kontrolltakte TUS und TUL nach Frequenz und Phase gleich, so hat man die Gewißheit, daß der zeitliche Abstand zwischen dem Schreibzeiger SZ und dem Lesezeiger LZ unverändert bleibt. Mit zeitlichem Abstand ist hier die Zeit gemeint, die zwischen den beiden Zeitpunkten verstreicht, zu denen erst der Lesezeiger LZ und dann der Schreibzeiger SZ oder umgekehrt an dieselbe Speicherstelle geschaltet werden.Are the write clock TS and read clock TL as well as the two control clocks TUS and TUL are the same in terms of frequency and phase, so you can be sure that the temporal The distance between the write pointer SZ and the read pointer LZ remains unchanged. The time interval here means the time between the two points in time elapses, to which first the read pointer LZ and then the write pointer SZ or conversely, be switched to the same memory location.
Als Maßeinheit für diesen Abstand soll im folgenden die Periodendauer des Lesetaktes TL verwendet werden; gleichbedeutend damit ist die Angabe in bit.In the following, the period duration is intended as the unit of measurement for this distance of the reading clock TL are used; This is equivalent to the specification in bit.
Ändert sich die Phasenlage zwischen Schreibtakt TS und Lesetakt TL und damit die Phasenlage zwischen den Kontrolltakten TUS und TUL, so ändert sich auch als Folge davon der zeitliche Abstand zwischen Lese-und Schreibzeiger. Der Abstand darf nicht beliebige Werte annehmen, wenn die Umsetzung des Signal es DE in das Signal DA fehlerfrei erfolgen soll. Sind z.B.If the phase position changes between writing clock TS and reading clock TL and thus the phase position between the control clocks TUS and TUL changes also as a consequence of this the time interval between read and write pointer. Of the The distance must not assume any values if the implementation of the signal is DE in the signal DA should take place without errors. Are e.g.
Lese- und Schreibzeiger gleichzeitig mit der gleichen Speicherstelle verbunden, so enthält das Ausgangssignal DA Fehler.Read and write pointer simultaneously with the same memory location connected, the output signal DA contains errors.
Zwei wichtige Parameter des elastischen Speichers BS sind daher die Angaben, wie weit sich eine Taktflanke des Schreibkontrolltaktes TUS in beiden zeitlichenRichtungenvon der entsprechenden Taktflanke des Lesekontrolltaktes TUL entfernen darf, ohne daß Fehler bei der Umsetzung auftreten. Bei einem Speicher BS, der nach der oben angedeuteten Art konstru- inert ist, kann - Signallaufzeiten zunächst vernachlässiat - eine rJaktflanke des Schreibkontrolltaktes rlllS bis zu 4 bit vor und bis zu 4 bit hinter der etsprechenden Flanke des Lesekontrolltaktes TUL liegen.Two important parameters of the elastic store BS are therefore the Details of how far a clock edge of the write control clock TUS extends in both time directions the corresponding clock edge of the read control clock may remove TUL without Errors occur in the implementation. In the case of a memory BS, the one indicated above Type of construction is inert, signal transit times can initially be neglected - a rJaktflanke of the write control clock rlllS up to 4 bits before and up to 4 bit behind the corresponding edge of the read control clock TUL.
Diese maximal erlaubten Phasenabweichungen sind eine Folge des spezirllen inneren Aufbaus des elastischen Speichers BS, der z.B. als integrierter Baustein zur Verfügung steht und dessen interne Schaltungsmerkmale deshalb nicht geändert werden können. Die Angaben über die maximal erlaubten Phasenabweichungen sind daher als gegeben anzusehen. Bedingt durch Laufzeitunterschiede und erforderliche Haltezeiten können die maximal erlaubten Abweichungen bei einem Speicher mit acht Speicherstellen z.B. 4,24 bit in der einen Richtung und 3,19 bit in der anderen Zeitrichtung betragen. Die erlaubten Abweichungen werden größer, je mehr Speicherstellen der Speicher BS enthält. Die tatsächlich auftretenden Phasenabweichungen dürfen die erlaubten Grenzen nicht überschreiten, wenn die Umsetzung fehlerfrei bleiben soll.These maximum permitted phase deviations are a consequence of the specific internal structure of the elastic store BS, e.g. as an integrated module is available and its internal circuit features have therefore not been changed can be. The information on the maximum permitted phase deviations are therefore to be regarded as given. Due to differences in runtime and required holding times can determine the maximum permissible deviations for a memory with eight memory locations e.g. 4.24 bits in one direction and 3.19 bits in the other time direction. The permitted deviations become larger, the more storage locations in the memory BS contains. The phase deviations that actually occur may exceed the permitted limits do not exceed if the implementation is to remain error-free.
Elastische Speicher können mit unterschiedlicher Zahl von Speicherstellen hergestellt werden. In einem konkreten Anwendungsfall muß die Wahl aus Kostengründen oder zur Begrenzung der Verlustleistung auf einen Speicher mit geringster Speicherstellenzahl fallen, bei dem noch eine fehlerfreie Umwandlung eines an einen lückenhaften Takt TL gebundenen Signales DE in ein isochrones Ausgangssignal DA möglich ist. Um die Wahl für eine bestimmte Speicherstellenzahl begründet zu treffen, muß zunächst abgeschätzt werden, welche tatsächlichen Phasenabweichungen maximal zwischen dem Schreibkontrolltakt TUS und dem Lesekontrolltakt TUL vorkommen können.Elastic storage can have different numbers of storage locations getting produced. In a specific application, the choice must be made for reasons of cost or to limit the power loss to a memory with the smallest number of storage locations fall in which there is still an error-free conversion of a clock to a broken one TL bound signal DE into an isochronous output signal DA is possible. To the Making a well-founded choice for a certain number of storage locations must first be estimated which actual phase deviations are maximum between the write control clock TUS and the read control clock TUL can occur.
Sodann muß geprüft werden, ob die geschätzten Ab- weichungen kleiner sind als die durch den Sseich ^ BS maximal erlaubten Abweichungen zwischen Schreib-und Lesekontrolltakt.It must then be checked whether the estimated deviations are smaller than the maximum permitted deviations between Write and read control clock.
Wie die Fig. 1 zeigt, wird der Lesetakt TL mit Hilfe eines Phasenregelkreises PLL aus dem Schr Dtak.t TS gewonnen. Der Phasenregelkreis, dessen Vergleicher V die beiden Kontrolltakte TUS und TUL zugeführt werden, regelt den Lesekontrolltakt TUL derart, daß seine Flanken weitgehend mit den Flanken des Schreibkontrolltaktes TUS übereinstimmen. Eine genaue Übereinstimmung läßt sich aus mehreren Gründen nicht erreichen, wie folgende Überlegungen plausibel machen sollen: Der Regelkreis PLL der Fig. 1 ist in erster Näherung ein linearer Regelkreis mit einem Proportionalregler.As FIG. 1 shows, the reading clock TL is set with the aid of a phase-locked loop PLL obtained from the Schr Dtak.t TS. The phase locked loop, whose comparator V the two control clocks TUS and TUL are supplied, regulates the read control clock TUL in such a way that its edges largely coincide with the edges of the write control clock TUS match. An exact match cannot be made for a number of reasons achieve how the following considerations should make plausible: The control loop PLL 1 is a first approximation of a linear control loop with a proportional controller.
Derartige Regelkreise regeln ihre Regelabweichungen nie zu Null aus, d.h., es besteht immer ein Phasenunterschied zwischen den beiden Kontrolltakten TUL und TUS. Dieser Phasenunterschied ist von vornherein nicht genau angebbar, weil er von der Arbeitsfrequenz und von den Fertigungstoleranzen des Oszillators VCO abhängt; sein maximaler Wert läßt sich jedoch abschätzen. Zu dieser, unter anderem vom Oszillator /CO abhängigen Phasenabweichung, kommt eine weitere Abweichunghinzu, die sich allgemein aus der hier beabsichtigten Wirkungseise des Phasenregelkreises PLL ergibt und nur vom Schreibtakt TS bzw. vom Schreibkontrolltakt TUS abhängt. Der Phasenregelkreis PLL soll nämlich bei unregelmäßiger Folge der Taktflanken des Schreibkontrolltaktes TUS einen Lesetakt TL und damit einen Lesekontrolltakt TUL mit möglichst regelmäßiger Flankenfolge erzeugen. Der gewünschte Takt mit der regelmäßigen Flankenfolge ergibt sich aus dem (unregelmäßigen) Schreibkontrolltakt TUS durch Mittelung über die Flankenlagen. Diese Mittelung wird vom Phasenregelkreis PLL bei gee2gncter Bemessung seiner Zeitkonstante vorgenommen. Der durch den Phasenregelkreis PLL nach Fig. 1 erzeugte Lesekontrolltakt TUL besteht demnach aus dem mittleren Schreibkontrolltakt TUS, verschoben um eine unter anderem vom Oszillator VCO abhängige Phase. Daher setzt sich die tatsächliche Abweichung einer Flanke cies Schreibkontrolltaktes TUS von der entsprechenden Flanke des Lesekontrolltaktes TUL aus der momentanen Abweichung des Schreibkontrolltaktes TUS von seinem Mittelwert TUS und aus der oben erwähnten, u.a. vom Oszillator VCO abhängigen Abweichung zusammen.Such control loops never regulate their deviations to zero, i.e. there is always a phase difference between the two control clocks TUL and TUS. This phase difference cannot be specified precisely from the outset because he of the working frequency and the manufacturing tolerances of the oscillator VCO depends; however, its maximum value can be estimated. To this one, among other things phase deviation dependent on the oscillator / CO, there is a further deviation, which result in general from the intended effect of the phase-locked loop PLL results and only depends on the write clock TS or the write control clock TUS. The phase-locked loop PLL should namely with an irregular sequence of the clock edges of the Write control clock TUS a read clock TL and thus a read control clock TUL with the most regular possible edge sequence. The desired beat with the regular The edge sequence results from the (irregular) write control clock TUS through Averaging over the flank positions. This averaging is used by the phase-locked loop PLL appropriate measurement of its time constant. The through the The read control clock TUL generated by the phase-locked loop PLL according to FIG. 1 accordingly consists of the middle write control clock TUS, shifted by one from the oscillator, among other things VCO dependent phase. Therefore, the actual deviation of an edge is cies Write control clock TUS from the corresponding edge of the read control clock TUL from the current deviation of the write control clock TUS from its mean value TUS and from the above-mentioned deviation that is dependent on the oscillator VCO, among other things.
Ergibt sich insgesamt, daß die tatsächliche Phasenverschiebung zwischen Schreib- und Lesekontrolltakt in beiden Richtungen kleiner als vier Bit sein wird, so kann z.B. ein Speicher mit acht Speicherstellen verwendet werden, wenn bei ihm die maximal erlaubten Abweichungen in beiden Richtungen 4 bit betragen.The overall result is that the actual phase shift between The write and read control clock will be less than four bits in both directions, for example, a memory with eight memory locations can be used if it has the maximum permitted deviations in both directions are 4 bits.
Beträgt jedoch die tatsächliche Verschiebung in einer Richtung maximal z.B. 5 bit und in der anderen Richtung maximal 3 bit, so kann der erwähnte Speicher nicht mehr in der bisher dargelegten Art und Weise eingesetzt werden, da Fälle vorkommen können, bei denen Schreib- und Lesezeiger sich gegenseitig überholen, das Ausgangssignal also Fehler enthalten wird.However, the actual displacement in one direction is a maximum E.g. 5 bits and in the other direction a maximum of 3 bits, the mentioned memory can no longer be used in the manner outlined above, as cases occur in which read and write pointers overtake each other, the output signal so it will contain errors.
Man muß daher zu einem Speicher BS mit größerer Anzahl von Speicherstellen greifen, um die 5 bit große Abweichung nach einer Seite auch auffangen zu können.One therefore has to go to a memory BS with a larger number of memory locations grab in order to be able to absorb the 5-bit large deviation to one side.
Für den Ausgleich der Phasenabweichung nach der anderen Seite steht jedoch bei dem Beispiel mehr Speicherraum zur Verfügung als erforderlich ist. Eine derartige unvollständige Ausnutzung des elastischen Speichers BS liegt immer dann vor, wenn die Summe der in positiver und negativer Zeitrichtung tatsächlich auftretenden, maximalen Phasenabweichungen kleiner ist als die entsprechende Summe der maximal erlaubten Abweichungen, jedoch nach einer Seite hin die tatsächlichen Abweichungen größer sind als die er- laubten.For the compensation of the phase deviation to the other side stands however, in the example, more memory space is available than is required. One Such incomplete utilization of the elastic store BS always occurs before, if the sum of the actually occurring in the positive and negative time direction, maximum phase deviations is smaller than the corresponding sum of the maximum permitted deviations, but the actual deviations to one side are larger than the left.
Zu den tatsächlichen Abweichungen zwischen den Flanken des Schreibkontrolltaktes TUS und des Lesekontrolltaktes TUL trägt auch der bisher noch nicht erwähnte Phasenjitter des Schreibtaktes TS bei. Der Jitter vergrößert die tatsächlichen maximalen Abweichungen in beiden Richtungen um den gleichen Betrag. Daher ist die Speicherausnutzung optimal, wenn - zunächst ohne Berücksichtigung des Jitters - die Abstände zwischen den tatsächlich auftretenden, maximalen Abweichungen und den maximal erlaubten in beiden Richtungen gleich sind, weil der dann noch ungenutzte Speicherraum vollständig für das Auffangen des Jitters zur Verfügung steht. In der Regel liegen die Bedingungen für die vollständige Ausnutzung des zur Verfügung stehenden Speicherraumes jedoch nicht vor.To the actual deviations between the edges of the write control clock TUS and the read control clock TUL also carry the previously unmentioned phase jitter of the write clock TS. The jitter increases the actual maximum deviations in both directions by the same amount. Therefore the memory utilization is optimal, if - initially without taking the jitter into account - the distances between the actually occurring, maximum deviations and the maximum allowed in both directions are the same, because the then still unused memory space is completely for the collection of the jitter is available. As a rule, the conditions for full However, the available memory is not used.
Der Erfindung liegt die Aufgabe zugrunde eine Anordnung der eingangs genannten Art so zu verändern, daß der elastische Speicher möglichst wenig Speicherstellen enthält und der zur Verfügung stehende Speicherram voll ausnutzbar ist.The invention is based on the object of an arrangement of the above to change said type so that the elastic memory as few memory locations as possible and the available memory ram can be fully used.
Diese Aufgabe wird bei einer eingangs genannten Anordnung durch die Maßnahmen gelöst, die dem Kennzeichen des Anspruchs entnehmbar sind.In an arrangement mentioned at the outset, this task is achieved by the Measures solved, which can be found in the characterizing part of the claim.
Anhand der Figuren und eines Ausführungsbeispieles soll die Erfindung näher erläutert werden.The invention is based on the figures and an exemplary embodiment are explained in more detail.
Es zeigt: Figur 1 eine bekannte Anordnung für cen Ci ngangs genannten Zweck, Figur 2 den erfindungsgemäßen Aufbau aes Phasenregelkreises einer eingangs genannten Anordnung, Figur 3 und Figur 4 Diagramme zur Verdeutlichung der lflirkungsweise des Ausführungsbeipieles.It shows: FIG. 1 a known arrangement for the cen ci ings mentioned Purpose, Figure 2 shows the structure according to the invention of a phase-locked loop of an initially mentioned arrangement, Figure 3 and Figure 4 diagrams to clarify the oil operation of the execution example.
Das erfindungsgemäße Ausführungsbeispiel unterscheidet sich von der bekannten Schaltung nach Fig. 1 durch Bauteile im Phasenregelkreis PLL (Fio. 2). Durch einen Spannungsaddierer AU wird zur Ausgangsspannung des Vergleichers V des Phasenregelkreises PLL eine konstante Spannung U addiert; ein integrierender Regler I erzeugt aus der Summenspannung die St euerspannung für den Oszillator VCO. Auf den Wert der Spannung U wird weiter unten eingegangen. Zunächst bekommt der Phasenregelkreis - soweit er als linear angesehen werden kann - durch das Einfügen des integrierenden Reglers I ein anderes Regelverhalten.The embodiment of the invention differs from that known circuit according to FIG. 1 by components in the phase-locked loop PLL (Fio. 2). A voltage adder AU becomes the output voltage of the comparator V des Phase-locked loop PLL adds a constant voltage U; an integrating controller I generates the control voltage for the oscillator VCO from the sum voltage. on the value of the voltage U will be discussed further below. First of all, the phase-locked loop gets - as far as it can be viewed as linear - by inserting the integrating Controller I has a different control behavior.
Bekanntlich regelt ein solcher Regelkreis die Regeldifferenz zu Null, wenn die Führungsgröße konstant ist. Nach dem Obengesagten stimmt daher der Lesekontrolltakt TUL mit dem mittleren Schreibkontrolltakt TÜS überein. Die oben erwähnte, unter anderem vom Oszillator VCO abhängige Phasenverschiebung zwischen diesen beiden Takten entfällt. Damit entfällt sie auch bei der Abschätzung der tatsächlich auftretenden Phasendifferenzen zwischen entsrrechenden Flanken des Schreib- und Lesekontrolltaktes. Dies wiederum hat zur Folge, daß die maximal eilaubte Phasenabweichung und damit der erforderliche Speicherraum kleiner sein darf.As is well known, such a control loop regulates the system deviation to zero, if the reference variable is constant. According to the above, the reading control clock is therefore correct TUL coincides with the middle write control clock TÜS. The one mentioned above, below other phase shift between these two clocks that is dependent on the oscillator VCO not applicable. This means that it is also not required when assessing the actual occurring Phase differences between corresponding edges of the write and read control clock. This in turn has the consequence that the maximum permitted phase deviation and thus the required storage space may be smaller.
Durch die Spannung U wird der Lesekontrolltakt 1UL gegenüber dem Schreibkontrolltakt TUS um eine feste, von U abhängige Phase verschoben.The voltage U makes the read control clock 1UL compared to the write control clock TUS postponed by a fixed phase dependent on U.
Um deutlicher zu machen, von welchen Faktoren der Wert der Spannung U abhängt, durch den die volle Speicherausnutzung erreicht wird, soll der Weo näher beschrieben werden, der vom lückenbehafteten Schreibtakt TS zu einer Aussage über den Wert der Spannung U führt.To make it clearer what factors determine the value of the tension U depends, through which the full memory utilization is achieved, the Weo should be closer are described, the from the gap-laden write clock TS to a statement about carries the value of the voltage U.
Wie schon erwähnt, erscheinen die Lücken im Schreibtakt TS an den Stellen, an denen das zugehörige Zwischenmultiplexsignal DE Bits des Obersystemsignales enthält, die im Untersystemsignal nicht mehr vorkommen sollen. Hieraus ergibt sich, daß die Verteilung der Lücken im Schreibtakt von der Rahmenstruktur des Obersystemsignales abhängt und sich periodisch mit der Rahmendauer wiederholt. Die Periodizität wird durch eine zusätzliche Lücke unterbrochen, die genau dann auftritt, wenn das Zwischenmultiplexsignal DE ein Stopfbit enthält. Ist also der Rahmenaufbau bekannt, so läßt sich auch der lückenbehaftete Schreibtakt TS genau angeben. Beim eingangs genannten Zahlenbeispiel hat der Takt TS pro Rahmendauer 205 oder 206 Taktflanken, je nach dem, ob das zugehörige Zwischenmultiplexsignal ein Stopfbit enthält oder nicht.As already mentioned, the gaps appear in the write clock TS on the Places at which the associated intermediate multiplex signal DE bits of the upper system signal which should no longer occur in the subsystem signal. It follows from this, that the distribution of the gaps in the write clock from the frame structure of the upper system signal depends and repeats itself periodically with the frame duration. The periodicity will interrupted by an additional gap that occurs exactly when the intermultiplexed signal DE contains a stuff bit. If the frame structure is known, the Specify the write clock TS with gaps exactly. In the numerical example mentioned at the beginning the clock TS has 205 or 206 clock edges per frame duration, depending on whether the associated Intermediate multiplex signal contains a stuffing bit or not.
Mit dem Schreibtakt TS ist auch aeT Schreibkontrolltakt TUS angebbar, d.h., auch die Flankenlagen des Schreibkontrolltaktes TUS sind eine Folge der Rahmenstruktur. Um die Phasenabweichungen zu bestimmen, die zwischen aem Schreibkontrolltakt TUS und dem Lesekontrolltakt TUL allein aufgrund der RahmenstruktuI auftreten können, braucht lediglich der mittlere Schreibkontrolltakt TUS berechnet zu werden.With the write clock TS, aeT write control clock TUS can also be specified, i.e., the edge positions of the write control clock TUS are also a consequence of the frame structure. In order to determine the phase deviations between aem write control clock TUS and the read control clock TUL can occur solely on the basis of the frame structure, only the mean write control clock TUS needs to be calculated.
Unter Vernachlässigung des Jitters stimmt nämlich der mittlere Schreibkontrolltakt TÜS mit dem Lesekontrolltakt TUL überein, wenn ein Regelkreis mit einem integrierenden Regler verwendet wird und die Spannung U den Wert O Volt annimmt.If the jitter is neglected, the mean write control clock is correct TÜS matches the read control clock TUL if a control loop with an integrating Controller is used and the voltage U assumes the value O volts.
Bei dieser Rechnung wird die Wirkungsweise eines Phasenregelkreises mit einem integrierenden Regler simuliert.In this calculation, the mode of operation of a phase-locked loop is used simulated with an integrating controller.
Der Verdeutlichung des Rechenvorganges dient Fig. 3.Fig. 3 serves to clarify the calculation process.
Das Diagramm a der Fig. 3 zeigt mit durchgezogenen Linien den Verlauf des Phasenwinkels # für einen Ausschnitt aus dem Schreibkontrolltakt TUS. Die zugehörigen Taktflanken des Schreibkontrolltaktes TUS sind im Diagramm b eingetragen. Um den Phasenwinkel des Lesekontrolltaktes TUL unter den oben angegebenen Voraussetzungen zu erhalten, ist der Polygonzug im Diagramm a durch eine Gerade derart anzunähern , daß aufeinanderfolgende Flächenstücke zwischen dem Polygonzug und der gesuchten Geraden gleich groß sind.Diagram a in FIG. 3 shows the course with solid lines of the phase angle # for an excerpt from the write control clock TUS. The associated Clock edges of the write control clock TUS are entered in diagram b. To the Phase angle of the read control clock TUL under the conditions given above To get this, the polygon in diagram a is to be approximated by a straight line that successive patches of area between the polygon and the searched Straight lines are the same size.
Aus dieser Geraden, die im Diagramm a als unterbrochene Linie gezeichnet ist, läßt sich die Lage der Taktflanken des Lesekontrolltaktes TUL ablesen. Diese Taktflanken sind im Diagramm c eingetragen; ihre Lage ist durch die Punkte auf der Geraden des Diagramms a bestimmt, deren Ordinaten ein Vielfaches von 2mt sind.From this straight line drawn as a broken line in diagram a is, the position of the clock edges of the read control clock TUL can be read. These Clock edges are shown in diagram c; their location is indicated by the points on the Determines straight lines of diagram a, the ordinates of which are a multiple of 2mt.
Durch einen VErgleich der Diagramme b L' und c läßt sich auch die Phasendifferenz zwischen den Flar!Ke.By comparing the diagrams b L 'and c, the Phase difference between the flar! Ke.
des Lesekontrolltaktes TUS und des SchrEibkontroiltaktes TUL in bit ermitteln.of the read control clock TUS and the write control clock TUL in bit determine.
Welche Phasendifferenz maximal zwischen den Flanken dieser beiden Takte allein aufgrund der Rahmenstruktur beim Spannungswert U = 0 Volt auftreten karl. , zeigt Diagramm a der Fig. 4. Den Berechnungen wurde ein Multislex-Signal mit der nominellen Bitrate von 139264 kbit/s als Obersystemsignal zugrunde gelegt, und zwar mit einer Rahmenstruktur, wie sie in der CCITT-Empfehlung G. 751 festgelegt ist.What is the maximum phase difference between the edges of these two Cycles occur solely due to the frame structure at a voltage value of U = 0 volts karl. , shows diagram a of FIG. 4. A multislex signal was used for the calculations based on the nominal bit rate of 139264 kbit / s as the main system signal, namely with a frame structure as defined in the CCITT recommendation G. 751 is.
Im Diagramm a der Fig. 4 zeigt der obere Teil einen Ausschnitt aus dem ohne Jittereinfluß berechneten Lesekontrolltakt TUL. Der Ausschnitt hat die ungefähre Länge einer Periodendauer dieses Taktes. Beginnend bei der eingezeichnten (positiven) Taktflanke ist unter dem Ausschnitt für beide Zeitrichtungen ein Bereich eingetragen, in dem die Taktflanken des Schreibkontrolltaktes TUS gemäß der Berechnung liegen können; die eingetragenen Zahlen sind Angaben in bit.In diagram a of FIG. 4, the upper part shows a section the read control clock TUL calculated without the influence of jitter. The cutout has the approximate length of a period of this clock. Starting with the one drawn The (positive) clock edge is an area under the cutout for both time directions entered in which the clock edges of the write control clock TUS according to the calculation can lie; the numbers entered are in bits.
Maximal kann also eine Flanke des Schreibkontrolltaktes TUS nur aufgrund der Rahmenstruktur der entsprechenden Flanke des Lesekontrolltaktes TUL um yl = 2,67 bit vorauseilen oder ihr im Abstand von y2 = 2,35 bit folgen.A maximum of one edge of the write control clock TUS can only be due to the frame structure of the corresponding edge of the read control clock TUL by yl = Lead 2.67 bits or follow it at a distance of y2 = 2.35 bits.
Das Diagramm b der Fig. 4 zeigt unter einer Taktflanke des Lesekontrolltaktes TUL die maximal erlaubte Abweichung des Schreibkontrolltaktes TUS für beide Zeitrichtungen. In negativer Richtung beträgt diese Abweichung xl = 4,24 bit und in positiver Richtung x2 = 3,19 bit. Kommen zu den rahmenbedingten Ab- weichungen nach Diagramm a noch die jitterbedin@ten Abweichungen hinzu, so dürfen diese - wie ein Veigleich der Diagramme a und b zeigt - höchster:s 3,19 bit - z,,5 bit = 0,84 bit in beiden Richtungen betragen, weil für größere Jitte die erlaubten Abweichungen in positiver Richtung überschritten würden. In negativer Zeitrichtung jedoch bestünden zwischen den tatsächlichen Abweichungen und den erlaubten eine unausgenützte Differenz von 0,7 bit.Diagram b of FIG. 4 shows a clock edge of the read control clock TUL the maximum permitted deviation of the write control clock TUS for both time directions. In the negative direction this deviation is xl = 4.24 bits and in the positive direction x2 = 3.19 bits. Come to the framework-related softening after If the jitter-related deviations are added to diagram a, these may - like a A comparison of diagrams a and b shows - highest: s 3.19 bit - z ,, 5 bit = 0.84 bit in both directions, because the permitted deviations for larger jitte would be exceeded in the positive direction. In the negative time direction, however, would exist an unused difference between the actual deviations and the permitted ones of 0.7 bit.
Wird nun der Wert der Spannung U derart gewähit, daß der Lesekontrolltakt TUL gegenüber dem Schreibkontrolltakt TUS um Z - x2 + y2 y2 -y1) bit = 4,24 - 3,19 + 2,35 - 2,67 bit 2 verschoben wird, so haben die maximalen rahmenbedingten Abweichungen in beiden Richtungen den gleichen Abstand von den maximal erlaubten Abweichungen, nämlich 1,21 bit. Anstelle von ü,84 bit stehen nun - bei Verwendung des gleichen Speichers - 1,21 bit pro Zeitrichtung zur Verfügung, um Phasenjitter aufzufangen. Die Relationen, die sich nach der Phasenverschiebung des Lesekontrolltaktes TUL um 0,37 bit ergeben, sind im Diagramm c der Fig. 4 abgebildet. Der obere Teil zeigt wiederum einen Ausschnitt aus dem L esekontrolltakt TUL, dessen positive Flanke gegenüber dem Zeitpunkt, der die mittlere Lage der Flanken des Schreibkontrolltaktes TUS angibt, um 0,37 bit verschoben ist. Der untere Teil des Diagrammes c gibt nochmals die Bereiche an, innerhalb derer die eI-laubten Abweichungen zwischen entsprechenden Flanken der Takte TUS und TUL liegen. Nach der Phasenverschiebung des Lesekontrolltaktes TUL um 0,37 bit liegt der gesamte Bereich der rahmenbedingten Abwe@chungen in der Mitte des Bereiches, der von aller e@@autte Abweichungen bestimmt ist.If the value of the voltage U is now selected in such a way that the read control clock TUL compared to the write control clock TUS by Z - x2 + y2 y2 -y1) bit = 4.24 - 3.19 + 2.35 - 2.67 bit 2 is shifted, the maximum frame-related deviations have the same distance from the maximum permitted deviations in both directions, namely 1.21 bit. Instead of ü, 84 bits are now used - when using the same Memory - 1.21 bits per time direction available to absorb phase jitter. The relations that arise after the phase shift of the read control clock TUL by 0.37 bits are shown in diagram c of FIG. The upper part shows again an excerpt from the read control clock TUL, its positive edge compared to the point in time, which is the middle position of the edges of the write control clock TUS indicates that it is shifted by 0.37 bits. The lower part of diagram c gives again indicate the areas within which the egg-permitted deviations between corresponding There are edges of the clocks TUS and TUL. After the phase shift of the read control clock TUL is around 0.37 bit the entire range of framework-related deviations in the middle of the area that is determined by all e @@ autte deviations.
Dei genaue Wert der Spannunc C, der die Phas@nveischiebung von C,37 bit bewirken soll, hängt @on den Eigenschaften des Phasenvergleichers V ab. Für Phasenverschiebungen der hier beschriebe Art liegen die erforderlichen Spannungen betragsmäßig in aer Größenordnung von 0,5 Volt.The exact value of the voltage C, which is the phase shift of C, 37 bit, depends on the properties of the phase comparator V. For Phase shifts of the type described here are the necessary voltages in terms of amount in the order of 0.5 volts.
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