DE3303516C2 - Verfahren und Vorrichtung zur Frequenzumsetzung eines digitalen Eingangssignals - Google Patents
Verfahren und Vorrichtung zur Frequenzumsetzung eines digitalen EingangssignalsInfo
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Description
Die Erfindung betrifft ein Verfahren bzw. eine Einrichtung zur
Durchführung des Verfahrens zur Frequenzverschiebung, oder
Frequenzumsetzung, eines digitalen Eingangssignals. Bei einem
bekannten üblichen Verfahren für die Frequenzverschiebung
erfordert ein abgetastetes Digitalsignal eine Multiplizierung
jedes Abtastpunktes mit einer komplexen Exponentialfunktion
F (-i2πf₀t) = exp (-2πf₀t),
bei der f₀ der gewünschte Grad der
Frequenzverschiebung ist. Unter Zugrundelegung der Euler'schen
Gleichungen ist diese Multiplikation mit der Exponentialfunktion
äquivalent einer Multiplikation mit sin (2πf₀t) und
cos (2πf₀t). Ein solches Verfahren ist beispielsweise in der
DE-OS 30 07 907 beschrieben.
Wenn beim Arbeitsablauf Hochgeschwindigkeit gewünscht ist,
wird diese Methode der sin- und cos-Multiplikation leider
sehr aufwendig. Einrichtungen für höhere Geschwindigkeit
sind erforderlich, um die zusätzlichen Schwierigkeiten der für
die digital-numerischen Multiplikationen erforderlichen
Schaltkreise zu überwinden, was einen erheblichen Nachteil
darstellt. Da jedoch sin- und cos-Werte für die Multiplikation
erforderlich sind, muß entweder eine Tabelle dieser Werte
zur Wiederherstellung während der Multiplikation verfügbar
sein, wie beispielsweise die in der DE-OS 30 07 907
vorgesehene Sinus/Cosinustafel, oder es müssen Mittel für eine Kalkulation
dieser Werte Teil des Schaltkreises sein. Es ist offensichtlich,
daß diese Forderungen das System weiter verkomplizieren
und somit einen weiteren Nachteil darstellen.
Dieser Nachteile wegen gab es bisher keine praktische
Anwendung der Hochgeschwindigkeitsdigitalumwandlung.
Der Erfindung liegt die Aufgabe zugrunde, ein Verfahren und
eine Vorrichthung für eine praktische Anwendung der Hochgeschwindigkeits-Digitalumsetzung
zu schaffen, bei der insbesondere
die numerischen Sinus-/Cosinus-Multiplikationen für
die Frequenzumsetzung vermieden werden.
Diese Aufgabe wird durch ein Verfahren mit den
Merkmalen von Patentanspruch 1 und eine
Vorrichtung mit den Merkmalen von Patentanspruch 3
gelöst.
Die erfindungsgemäße Methode bzw. Vorrichtung zur Frequenzverschiebung
eines digitalen Eingangssignals in
Hochgeschwindigkeitswandlern vermeidet die Nachteile der
bekannten Frequenzwandler. Es werden besonders die Nachteile
vermieden, die mit der Forderung der numerischen
Multiplikation im Umwandlungsprozeß verbunden sind. Die
vorgeschlagene Lösung ersetzt alle numerischen Multiplikationen
durch entweder einen einfachen Wechsel oder Austausch
des Vorzeichens von realen und imaginären Werten
oder beides, um eine Frequenzverschiebung zu bewirken,
die gleich der einen Hälfte der Maximalfrequenz des
Digitaleingangs ist, welche eine Anzahl von Abtastwerten
eines Analogsignals enthält. Dieser Prozeß ist äquivalent
mit der Multiplikation des Digitaleingangs mit (±i)n,
wobei n für den n-ten Abtastwert im Eingangssignal
steht und das positive oder negative Vorzeichen von i
die Umsetzung nach oben oder nach unten angibt.
Durch das Eliminieren aller numerischen Multiplikationen
wird der Schaltkreis der vorgeschlagenen Lösung stark
vereinfacht und kann folglich mit Hochgeschwindigkeiten
arbeiten. Darüber hinaus sind keine sin- und cos-Werte
erforderlich, da keine numerische Multiplikation bedingt
ist. Entsprechend fällt auch das Erfordernis einer zur
Verfügung stehenden sin-cos-Tabelle oder einer Kalkulationsschaltung
zur Bestimmung dieser Werte weg.
Ein anderer Vorteil der Erfindung wegen des Wegfallens
von numerischen Multiplikationen besteht darin, daß
numerische Abrundungs-Operationen während des Umsetzungsprozesses
nicht notwendig sind. Folglich entstehen
auch keine zusätzlichen Fehler durch Abrundungs-Operationen,
wie bei der bekannten Einrichtung. Darüber
hinaus erlaubt die erfinderische Lösung die Kombination
einer Tießpaß-Filterung mit der Abwärtsfrequenzverschiebung
als weiterer Vorteil, während gewöhnlich eine
Digitalabwärtsumsetzung eine anschließende Tießpaß-Filterung
erfordert.
Ein Ausführungsbeispiel des Gegenstandes der Erfindung
ist mit mehreren Erläuterungen in der Zeichnung dargestellt
und wird im folgenden näher beschrieben. Es zeigen
Fig. 1 einen typischen Wandler der bekannten Art,
Fig. 2 ein Blockdiagramm eines erfindungsgemäßen
Wandlers,
Fig. 3A ein bevorzugtes Ausführungsbeispiel der Erfindung,
Fig. 3B und 3C Logiktabellen zur erfindungsgemäßen Verbesserung
der Wirkung des Wandlers,
Fig. 4 ein Zeitdiagramm für die Eingänge entsprechend
den Logiktabellen aus Fig. 3B und 3C und
Fig. 5-9 bevorzugte Verwirklichungen, um verschiedene
Logikeingänge in Übereinstimmung mit den
Logiktabellen der Fig. 3B und 3C und dem
Zeitdiagramm von Fig. 4 zu erhalten, nämlich
für das dargestellte Ausführungsbeispiel der
Erfindung.
Durch Multiplizierung einer Zeitbereichsfunktion mit
F (-i2πf₀t) exp (-i2πf₀t)
wird das der Funktion entsprechende Frequenzspektrum
um f₀ entlang der Frequenzachse nach links verschoben.
In einem Datenabtastsystem kann die Zeit in gesonderter
Form dargestellt sein als nΔt, wobei Δt für
den Abtastraum und n für eine ganzzahlige Zahl steht.
Aus exp (-i2πf₀t) wird exp (-i2πf₀nΔt). Um numerische
Multiplikationen zu eliminieren, wird f₀Δt=1/4 gesetzt.
Für diesen Fall ist
exp (±i2πf₀t) = exp (±i2πf₀nΔt) = exp (±iπn/2)
= [exp (±iπ/2)]n
= (±i)n
= [exp (±iπ/2)]n
= (±i)n
Somit ist es möglich, das Frequenzspektrum entlang der
Frequenzachse zu verschieben durch ±1/(4Δt)=±(1/2)fmax,
wobei fmax=1/2Δt ist, einfach durch Multiplizierung der
entsprechenden Zeitwellenform mit (±i)n.
Ein erfindungsgemäßer Wandler ist in Fig. 3A dargestellt.
Bei diesem Wandler empfangen zwei Eingangsleitungen,
eine (31) für den realen Teil eines komplexen
Eingangssignals und eine andere (32) für den imaginären
Teil, ein komplexes Eingangssignal und der Schaltkreisbaustein
erlaubt dieses Signal durch effektive Multiplikation
zu verarbeiten, nämlich mit (i)n fürs Aufwärtsumsetzen
und (-i)n fürs Abwärtsumsetzen. Die verlangten
Umsetzschritte sind in Fig. 3B und 3C dargestellt als
Logiktabelle für die Zählraten. Für die Aufwärtsumsetzung
wird (i)n multipliziert mit dem Eingangssignal x+iy,
wobei x der Realteil und y der Imaginärteil ist. Wenn
die Abtastwerte von n=0 aus fortschreiben, dann verändert
sich (i)n gemäß 1, i, -1, -i etc. Fig. 4 zeigt den
relativen Zeitablauf der Logikzustände. Der "eins"-Zustand
kann dadurch gekennzeichnet sein, daß kein
Auswechseln von realen und imaginären Teilen (),
kein Wechsel des Vorzeichens für den realen Teil (R+),
und/oder kein Wechsel des Vorzeichens für den imaginären
Teil (I+) erfolgt. Diese Charakterisierungen sind in den
Spalten der Logiktabelle von Fig. 3B gezeigt, wobei
eine "eins" darauf hinweist "kein Wechsel". Entsprechend
zeigt die Tabelle in Fig. 3C die geforderten Daten für
die Durchführung einer Abwärtsumsetzung.
Mit der in Fig. 3A dargestellten Schaltung werden die
geforderten Logikveränderungen erzielt, für die der Eingang
x+iy mit dem Faktor (+i)n in Übereinstimmung
mit den Logiktabellen von Fig. 3B und 3C multipliziert
werden. Durch Einleiten der geeigneten Logikfunktionen
, R+, I+, deren Phasen in dem Zeitdiagramm
von Fig. 4 gezeigt sind, wird ein Aufwärtsumsetzen
oder Abwärtsumsetzen erreicht.
Das dargestellte Beispiel weist im wesentlichen zwei
Kanäle auf: einen für den realen Teil und einen für den
imaginären Teil. Bausteine (33) von UND- oder ODER-Schaltkreisen
vertauschen die realen und imaginären Teile des
Eingangssignals, wenn immer das Auswechselkontrollsignal
auf null geht. Solange das Kontrollsignal "eins"
ist, findet kein Austausch statt und die betroffenen
Teile werden im Kanal zur nächsten Sektion weitergeleitet,
wo das geeignete Vorzeichen der realen und imaginären
Teile mitgeteilt wird. Dies wird durch R+ und I+ Vorzeichenkontrolleingänge
zu einem Satz von Schaltkreisen (34)
erreicht. Die endgültigen Ausgänge der zwei Kanäle sind
dann die realen und imaginären Teile (35, 36) eines Eingangs
x+iy, der aufwärts oder abwärts umsetzt.
Bei dem dargestellten Beispiel ist der reale Teil des
Eingangsabtastwertes verbunden mit zwei UND-Gattern 37,
40 und der imaginäre Teil mit zwei anderen UND-Gattern
38, 39. Ein Auswechselkontrollsignal ist ebenfalls
mit den UND-Gattern 37 und 41 verbunden und die Ergänzung
dieses Kontrollsignals ist mit den UND-Gattern
38 und 40 verbunden. Der Ausgang der Gatter 37 und 38
ist entsprechend mit einem ODER-Gatter 42 verbunden,
welches den Realteil eines komplexen Eingangs darstellt,
dessen komplexe Teile wahlweise ausgewechselt werden.
Der Ausgang der Gatter 40 und 41 ist verbunden mit einem
ODER-Gatter 43, welches den imaginären Teil eines komplexen
Eingangs darstellt, dessen komplexe Teile wahlweise
ausgewechselt werden.
Der Ausgang des ODER-Gatters 42 ist dann an die UND-Gatter
46, 47 angeschlossen, wobei ein Gatter 46 auch
ein Vorzeichenkontrollsignal R+ als Eingang hat und
das andere Gatter 47 die Ergänzung von R+ als Eingang
hat. Die Ausgänge dieser Gatter 46, 47 bilden einen
den realen Teil eines Abtastwertes des Eingangssignals
als Ausgang, welcher in der Frequenz um die Hälfte
der maximalen Frequenz des Eingangssignals verschoben
sein kann.
Entsprechend dem obengenannten Realteil-Ausgang ist
der Ausgang des ODER-Gatters 43 mit den UND-Gattern 48,
49 verbunden. Ein Gatter 48 hat ebenfalls als einen
Eingang ein Vorzeichenkontrollsignal I+, und das andere
Gatter 49 hat die Ergänzung von I+ als einen
Eingang. Die Ausgänge dieser Gatter 48, 49 bilden einen
Ausgang, der den imaginären Teil des Abtastwertes des
Eingangssignals darstellt, welches in der Frequenz um
eine Hälfte der maximalen Frequenz des Eingangssignals
verschoben werden kann.
Daten treten in dem Ausführungsbeispiel bei einer
ausgewählten Frequenz ein. Diese Frequenz bestimmt dann
den Takt für die Schaltkreise, wie sie in Fig. 5-9
dargestellt sind. Der Schaltkreis in Fig. 5 teilt den
Eingangstakt, um die Kontrollsignale A, B und C zu
erhalten, wobei A, B und C so wie in Fig. 4 gezeigt,
gestaltet sind. Kontrollsignale D, N und U erhält man
zum Beispiel durch den in Fig. 6 dargestellten Schaltkreis.
Diese Kontrollsignale werden in Verbindung mit
den Kontrollsignalen A, B und C in die Schaltkreise,
wie sie in Fig. 8-9 dargestellt sind, eingegeben, um
dadurch die realen und imaginären Vorzeichenkontrollsignale
R+ und I+ zu erhalten. Danach wird durch
Ansteuern des in Fig. 3A dargestellten Umsetzungsschaltkreises
mit diesen Steuersignalen R+ und I+ gemeinsam mit
dem Auswechselsteuersignal , das von dem Schaltkreis
von Fig. 7 herrührt, die Frequenz des angeschlossenen
Eingangssignals verschoben, nämlich um die Hälfte seiner
Maximalfrequenz.
Für die Abwärtsumsetzung kann die Bandbreite des teilweise
abwärts umgesetzten Signals verkleinert werden,
indem die umgesetzten Signale durch Digitalfilter geleitet
werden, die dem Wandler folgen. Der gefilterte
Ausgang kann dann zur Hälfte der Eingangsfrequenz neu
abgetastet werden, so daß daraus sich eine neue Zeitwellenform
ergibt, welche ein verschobenes Frequenzspektrum
aufweist und deren Maximalfrequenz halbiert
ist. Dieser Prozeß der Abwärtsumsetzung und Filterung
kann wiederholt werden, bis die gewünschte Bandbreite
erreicht ist.
Ein zusätzlicher Vorteil der dargestellten Erfindung besteht
darin, daß es in jedem Stadium der wiederholten
Abwärtsumsetzung und des Filterprozesses möglich ist,
zu dem konventionellen Abwärtswandlungsschema mit
Multiplizieren durch F (-i2πf₀Δtn) zurückzukehren. Dieses
erlaubt der endgültigen Frequenzverschiebung exakt
den gewünschten Wert zu erreichen mit einem Minimum an
Aufwand von digitalnumerischer Multiplikation und teuren
sowie verzögernden Begleitumständen. Wenn diese konventionelle
Umsetzung gerade vor der letzten Stufe des
Filterns und Sammelns erfolgt, ist die endgültige Bandbreite
des Abwärtsumsetzungssignals nicht halbiert,
wie es andererseits ohne numerische Multiplikation durch
die Erfindung möglich sein würde.
Claims (7)
1. Verfahren zur Frequenzumsetzung eines in seine komplexen
Bestandteile Realteil und Imaginärteil aufgeteilten
digitalen Eingangssignales, mit folgenden Verfahrensschritten:
- - Abtasten des Eingangssignals mit einem vorbestimmten Takt, um n Abtastwerte zu erhalten, wobei n eine ganze Zahl ist, und
- - digitales Verarbeiten jedes dieser Abtastwerte durch Multiplizieren des Abtastwertes mit (i)n oder (-i)n, wobei n dem n-ten Abtastwert zugeordnet ist und i die Quadratwurzel von (-1) ist.
2. Verfahren nach Anspruch 1, gekennzeichnet
durch folgende zusätzliche Schritte:
- - digitales Filtern des realen Teiles der Abtastwerte, um die Bandbreite des Abtastwertes zu halbieren;
- - digitales Filtern des imaginären Teils der Abtastwerte, um die Bandbreite des Abtastwertes zu halbieren; und
- - Wiederabtasten der gefilterten Teile mit der Hälfte des ersten Abtasttakts.
3. Vorrichtung zur Frequenzumsetzung eines digitalen Eingangssignals
mit
- - einer Eingangsvorrichtung (30) zum Trennen des digitalen Eingangssignals in einen Realteil und einen Imaginärteil,
- - einer mit der Eingangsvorrichtung verbundenen Austauschvorrichtung (33) zum selektiven Austauschen der Werte von Realteil und Imaginärteil und
- - einer an die Austauschvorrichtung (33) angeschlossenen Vorzeichenumkehrvorrichtung (34) zum selektiven Ändern der Vorzeichen, um einen Ausgangs-Realteil (35) und einen Ausgangs-Imaginärteil (36) eines digitalen Ausgangssignals zu bilden, dessen Frequenz gegenüber der des digitalen Eingangssignals verschoben ist.
4. Vorrichtung nach Anspruch 3, gekennzeichnet
durch
- - ein erstes Digitalfilter, das an die Vorzeichenumkehrvorrichtung (34) angeschlossen ist und den Ausgangs-Realteil (35) als Eingangssignal aufweist, und
- - ein zweites Digitalfilter, das an die Vorzeichenumkehrvorrichtung (34) angeschlossen ist und den Ausgangs-Imaginärteil (36) als Eingangssignal aufweist.
5. Vorrichtung nach Anspruch 3 oder 4, dadurch gekennzeichnet,
daß die Austauschvorrichtung (33) folgende
Merkmale aufweist:
- - einen realen Eingangs-Anschluß (31) zum Empfangen des Realteils,
- - einen imaginären Eingangs-Anschluß (32) zum Empfangen des Imaginärteils,
- - ein Auswechselkontrollsignal (50) zum selektiven Austauschen von Werten des Realteils und des Imaginärteils,
- - ein erstes Gatter (37), das als Eingang den Realteil und das Auswechselkontrollsignal (50) aufweist, um ein erstes Ausgangssignal zu erzeugen,
- - ein zweites Gatter (41), das als Eingang den Imaginärteil und das Auswechselkontrollsignal (50) aufweist, um ein zweites Ausgangssignal zu erzeugen,
- - ein drittes Gatter (38), das als Eingang den Imaginärteil und das Komplement des Auswechselkontrollsignals (50) aufweist, um ein drittes Ausgangssignal zu erzeugen,
- - ein viertes Gatter (40), das als Eingang den Realteil und das Komplement des Auswechselkontrollsignals (50) aufweist, um ein viertes Ausgangssignal zu erzeugen,
- - ein fünftes Gatter (42), das als Eingang das erste und das dritte Ausgangssignal aufweist, um einen Realteil eines komplexen Auswechselausgangssignals zu bilden und
- - ein sechstes Gatter (43), das als Eingang das zweite und das vierte Ausgangssignal aufweist, um einen Imaginärteil des komplexen Auswechselausgangssignals zu bilden.
6. Vorrichtung nach Anspruch 5, gekennzeichnet dadurch,
daß die Vorzeichenumkehrvorrichtung (34) folgende Merkmale
enthalten:
ein erstes Vorzeichenkontrollsignal (51) für den selektiven Wechsel des Vorzeichens des realen Teils des Auswechselausgangssignals;
ein zweites Vorzeichenkontrollsignal (52) für den selektiven Wechsel des Vorzeichens des imaginären Teils des Auswechselausgangssignals;
ein siebentes Logikgatter (46), welches als Eingangssignal den realen Teil des Auswechselausgangssignals und des ersten Vorzeichenkontrollsignals hat, um eine erste Polarität des realen Teils des frequenzverschobenen Digitalausgangssignals zu erzeugen;
ein achtes Logikgatter (47), welches als Eingänge den realen Teil des Auswechselausgangssignals und die Ergänzung des ersten Vorzeichenkontrollsignals aufweist, um eine zweite Polarität des realen Teils des frequenzverschobenen Digitalausgangssignals zu erzeugen;
ein neuntes Logikgatter (48), welches als Eingänge den imaginären Teil des Auswechselausgangssignals und des zweiten Vorzeichenkontrollsignals (52) aufweist, um eine erste Polarität des imaginären Teils des frequenzverschobenen Digitalausgangssignals zu erzeugen; und
ein zehntes Logikgatter (49), welches als Eingänge den imaginären Teil des Auswechselausgangssignals und die Ergänzung des zweiten Vorzeichenkontrollsignals (52) aufweist, um eine zweite Polarität des imaginären Teils des frequenzverschobenen Digitalausgangssignals zu erzeugen.
ein erstes Vorzeichenkontrollsignal (51) für den selektiven Wechsel des Vorzeichens des realen Teils des Auswechselausgangssignals;
ein zweites Vorzeichenkontrollsignal (52) für den selektiven Wechsel des Vorzeichens des imaginären Teils des Auswechselausgangssignals;
ein siebentes Logikgatter (46), welches als Eingangssignal den realen Teil des Auswechselausgangssignals und des ersten Vorzeichenkontrollsignals hat, um eine erste Polarität des realen Teils des frequenzverschobenen Digitalausgangssignals zu erzeugen;
ein achtes Logikgatter (47), welches als Eingänge den realen Teil des Auswechselausgangssignals und die Ergänzung des ersten Vorzeichenkontrollsignals aufweist, um eine zweite Polarität des realen Teils des frequenzverschobenen Digitalausgangssignals zu erzeugen;
ein neuntes Logikgatter (48), welches als Eingänge den imaginären Teil des Auswechselausgangssignals und des zweiten Vorzeichenkontrollsignals (52) aufweist, um eine erste Polarität des imaginären Teils des frequenzverschobenen Digitalausgangssignals zu erzeugen; und
ein zehntes Logikgatter (49), welches als Eingänge den imaginären Teil des Auswechselausgangssignals und die Ergänzung des zweiten Vorzeichenkontrollsignals (52) aufweist, um eine zweite Polarität des imaginären Teils des frequenzverschobenen Digitalausgangssignals zu erzeugen.
7. Vorrichtung nach Anspruch 3 oder 4, gekennzeichnet
durch folgende Merkmale der Vorzeichenumkehrvorrichtung (34):
ein erstes Vorzeichenkontrollsignal (51), um selektiv das Vorzeichen des realen Teiles der Austauschvorrichtung (33) zu wechseln;
ein zweites Vorzeichenkontrollsignal (52), um selektiv das Vorzeichen des imaginären Teils der Austauschvorrichtung (33) zu wechseln;
ein siebentes Logikgater (46), welches als Eingänge den realen Teil und das erste Vorzeichenkontrollsignal aufweist, um eine erste Polarität des realen Teiles des frequenzverschobenen Digitalausgangssignals zu erzeugen;
ein achtes Logikgatter (47), welches als Eingänge den realen Teil und die Ergänzung des ersten Vorzeichenkontrollsignals (51) aufweist, um eine zweite Polarität des realen Teiles des frequenzverschobenen Digitalausgangssignals zu erzeugen;
ein neuntes Logikgatter (48), welches als Eingänge den imaginären Teil und das zweite Vorzeichenkontrollsignal (52) aufweist, um eine erste Polarität des imaginären Teiles des frequenzverschobenen Digitalausgangssignals zu erzeugen;
und ein zehntes Logikgatter (49), welches als Eingänge den imaginären Teil und die Ergänzung des zweiten Vorzeichenkontrollsignals (52) aufweist, um eine zweite Polarität des imaginären Teils des frequenzverschobenen Digitalausgangssignals zu erzeugen.
ein erstes Vorzeichenkontrollsignal (51), um selektiv das Vorzeichen des realen Teiles der Austauschvorrichtung (33) zu wechseln;
ein zweites Vorzeichenkontrollsignal (52), um selektiv das Vorzeichen des imaginären Teils der Austauschvorrichtung (33) zu wechseln;
ein siebentes Logikgater (46), welches als Eingänge den realen Teil und das erste Vorzeichenkontrollsignal aufweist, um eine erste Polarität des realen Teiles des frequenzverschobenen Digitalausgangssignals zu erzeugen;
ein achtes Logikgatter (47), welches als Eingänge den realen Teil und die Ergänzung des ersten Vorzeichenkontrollsignals (51) aufweist, um eine zweite Polarität des realen Teiles des frequenzverschobenen Digitalausgangssignals zu erzeugen;
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und ein zehntes Logikgatter (49), welches als Eingänge den imaginären Teil und die Ergänzung des zweiten Vorzeichenkontrollsignals (52) aufweist, um eine zweite Polarität des imaginären Teils des frequenzverschobenen Digitalausgangssignals zu erzeugen.
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US06/347,113 US4424492A (en) | 1982-02-08 | 1982-02-08 | Apparatus and means for high speed digital frequency shifting |
Publications (2)
Publication Number | Publication Date |
---|---|
DE3303516A1 DE3303516A1 (de) | 1983-08-18 |
DE3303516C2 true DE3303516C2 (de) | 1993-12-02 |
Family
ID=23362378
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE3303516A Expired - Lifetime DE3303516C2 (de) | 1982-02-08 | 1983-02-03 | Verfahren und Vorrichtung zur Frequenzumsetzung eines digitalen Eingangssignals |
Country Status (4)
Country | Link |
---|---|
US (1) | US4424492A (de) |
JP (1) | JPS58175307A (de) |
DE (1) | DE3303516C2 (de) |
GB (1) | GB2114840B (de) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5490173A (en) * | 1993-07-02 | 1996-02-06 | Ford Motor Company | Multi-stage digital RF translator |
FR2759514B1 (fr) * | 1997-02-10 | 1999-03-05 | Alsthom Cge Alcatel | Dispositif et procede numeriques de filtrage, decimation et transposition en bande de base repartie, et demodulateur numerique correspondant |
US6256358B1 (en) | 1998-03-27 | 2001-07-03 | Visteon Global Technologies, Inc. | Digital signal processing architecture for multi-band radio receiver |
DE102011075796B4 (de) * | 2011-05-13 | 2015-02-19 | Intel Mobile Communications GmbH | Mischerzelle, Modulator und Verfahren |
US8604958B2 (en) | 2011-05-13 | 2013-12-10 | Intel Mobile Communications GmbH | RF DAC with configurable DAC mixer interface and configurable mixer |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR2409652A1 (fr) * | 1977-11-18 | 1979-06-15 | Materiel Telephonique | Recepteur de signaux numeriques multifrequences codes |
DE3007907A1 (de) * | 1980-03-01 | 1981-09-17 | Licentia Patent-Verwaltungs-Gmbh, 6000 Frankfurt | Digitaler empfaenger |
-
1982
- 1982-02-08 US US06/347,113 patent/US4424492A/en not_active Expired - Lifetime
- 1982-12-09 GB GB08235088A patent/GB2114840B/en not_active Expired
-
1983
- 1983-02-01 JP JP58015390A patent/JPS58175307A/ja active Granted
- 1983-02-03 DE DE3303516A patent/DE3303516C2/de not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
US4424492A (en) | 1984-01-03 |
JPH0432563B2 (de) | 1992-05-29 |
DE3303516A1 (de) | 1983-08-18 |
GB2114840B (en) | 1985-06-05 |
GB2114840A (en) | 1983-08-24 |
JPS58175307A (ja) | 1983-10-14 |
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Date | Code | Title | Description |
---|---|---|---|
8110 | Request for examination paragraph 44 | ||
8128 | New person/name/address of the agent |
Representative=s name: BOEHMERT, A., DIPL.-ING., PAT.-ANW. STAHLBERG, W., |
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8125 | Change of the main classification |
Ipc: G06F 15/31 |
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D2 | Grant after examination | ||
8364 | No opposition during term of opposition | ||
8327 | Change in the person/name/address of the patent owner |
Owner name: AGILENT TECHNOLOGIES, INC. (N.D.GES.D.STAATES DELA |