DE2800858A1 - Digital-kodierter frequenzgenerator - Google Patents

Description

The Wurlitzer Company, eine Gesellschaft nach den Gesetzen des Staates Delaware, 403 East Gurler Road, DeKalb, Illinois 60115 (V.St.A.)

Digital-kodierter Frequenzgenerator

Die Erzeugung elektrischer Signale, die Tönen in elektrischen Orgeln oder anderen Musikinstrumenten entsprechen, wurde in der Vergangenheit durch viele verschiedene Anordnungen durchgeführt. Verwendet wurden elektromechanische Einrichtungen, zum Beispiel angeblasene, vibrierende Zungen, sich drehende Tonräder oder -walzen mit magnetischen oder fotoelektrischen Wandlern, oder tatsächliche Aufzeichnungen herkömmlicher Musikinstrumente. Wahrscheinlich am verbreitesten wurde jedoch in den letzten Jahren die Verwendung von 12 diskreten Oszillatoren, um die Halbtöne der höchsten Oktave des Instruments (oder Harmonische hiervon) zu erzeugen, wobei jeder der Oszillatoren eine durch den Wert zwei teilende Teilergruppe ansteuert, um die entsprechenden Frequenzen der niedereren Oktaven des Instruments zu erzeugen. Dies erfordert die individuelle Abstimmung der 12 diskreten Hauptoszillatoren, vermieden wird jedoch

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die Abstimmung der entsprechenden Töne der niederen oder unteren Oktaven.

Mit der Verbreiterung der hochintegrierten Schaltkreise (large scale integrated circuits) ist es möglich, einen einzigen Hochfrequenz-Oszillator mit einer Vielzahl von parallelen Teiler-Strecken mit unterschiedlichem Teiler-Verhältnis vorzusehen, um die 12 Frequenzen der höchsten Oktave des Instruments zu erzeugen, wobei dieser Anordnung die bekannten durch den Wert zwei teilenden Kreise nachfolgen, um die entsprechenden Frequenzen der unteren Oktaven zu erzeugen. Auf diese Weise wurde der Abstimmaufwand während der Herstellung auf einen einzigen Oszillator reduziert. Eine derartige Anordnung wird in der US-PS 3 236 931 vorgeschlagen, sie ist in der US-PS 3 590 131 deutlich beschrieben. Eine derartige Anordnung ist kommerziell erhältlich. Die Schaltungen bieten jedoch Teilerverhältnisse und Kurvenform-Symmetrieeigenschaften, die schwierig und/oder teuer abwandelbar sind.

Aufgabe der Erfindung ist es, ein vollständig digitales Kurvengeneratorsystem für ein elektronisches Musikinstrument anzugeben, welches sich vollständig auf hochintegrierte Schaltungen reduzieren läßt.

Es soll ein Kurvengeneratorsystem für ein elektronisches Musikinstrument geschaffen werden, welches 12, den Tönen der höchsten Oktave des Instruments entsprechende Ausgangsfrequenzen von einer gemeinsamen Zeitbasis ohne die Verwendung paralleler, fester Teiler oder Schieberegisterstränge erzeugt.

Es soll insbesondere ein Frequenzgeneratorsystem geschaffen werden, welches einen binären Zähler als eine gemeinsame Zeitbasis aufweist und jede Periode eines Kurvenverlaufs

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in Form eines binären Codes in Verbindung mit einem Datenverarbeitungssystem kodiert.

Zur Lösung dieser Aufgabe wird ein binär-kodierter Frequenzgenerator für die höchste Oktave vorgesehen, der eine hochintegrierte Schaltung (LSI - large scale integrated circuit) enthält, der 12 Ausgangsfrequenzen, die untereinander durch ein Vielfaches der zwölften Wurzel aus zwei in Beziehung stehen, von einer gemeinsamen Zeitbasis erzeugt, die durch den binären Zähler gegeben ist. Jede Periode einer Kurvenform wird in ^porm eines Binärcodes kodiert. Eine binäre Verarbeitunqsschaltung, die jeder Ausgangsfrequenz zugeordnet ist, speichert die Zählposition der nächsten gewünschten Kurvenform-Übergangszeit und aktualisiert den gespeicherten Code jeweils nach dem Auftreten eines Übergangs.

Durch Änderung der Übergangspunkte läßt sich daher leicht eine sich ändernde Symmetrie des Ausgangssignals pro Zyklus oder sogar der Frequenz verwirklichen, wozu einfache Änderungen der Übergangspunkte durchgeführt werden.

Die Erfindung ist nachstehend anhand der in den Zeichnungen dargestellten Ausführungsformen ausführlich beschrieben. Es zeigen:

Fig. 1 eine perspektivische Ansicht einer Orgel oder eines anderen elektronischen Musikinstruments, welches gemäß der Erfindung aufgebaut ist;

Fig. 2 ein Blockschaltbild der Erfindung;

Fig. 3 ein der ^ig. 2 im wesentlichen entsprechendes Blockschaltbild in vergrößerter Form;

Fig. 4 eine einem Teil der Fig. 3 entsprechende Darstellung, die jedoch eine Abwandlung der Darstellung nach Fig. 3 für eine spezielle Frequenz darstellt;

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- ßr -

* 280Cv53

Fig. 5 ein Blockschaltbild, welches ein variables Syiranetriesystem zeigt;

Fig. 6 eine weitere Ausführungsform der Erfindung;

Fig. 7 die Art und Weise, wie eine Rechteckkurve gemäß der vorliegenden Erfindung aufgebaut wird;

Fig. 8 ein Blockschaltbild, welches eine serielle Addier-Struktur angibt, die bevorzugt in der vorliegenden Erfindung verwendet wird; und

Fig. 9 eine Einzelheit der Fig. 8.

Es wird nun zuerst auf Fig. 1 Bezug genommen, die eine elektronische Orgel 10 zeigt, bei der die vorliegende Erfindung Anwendung findet. Die Orgel ist nach Art eines Spinetts aufgebaut und besitzt ein Gehäuse 12 mit einem Notenständer 14 an der Oberseite, und mit überlappenden Tasten 16 unmittelbar unterhalb und vor dem Notenständer. Den Tasten benachbart sind Stopptasten und Steuerschalter angeordnet. Die Orgel ist ferner mit Pedaltasten oder Klavier 20 und mit einem Schwellpedal 22 versehen. Ein Lautsprechersystem 24 mit einem oder mehreren Lautsprechern befindet sich auf der Vorderseite des Gehäuses hinter einem geeigneten Bespannstoff.

In Fig. 2 ist ein Tongeneratorsystem gemäß der Erfindung dargestellt, das in der in Fig. 1 dargestellten Orgel einsetzbar ist. Ein hochfreauenter digitaler Takt oder Taktgenerator 26 (z.B. 4 MHz) liefert Signale an einen digitalen Zähler 28, der bis zum Wert 512 zählen kann. In einer Grundform kann der Zähler aus einer Gruppe von 9 J-K ^lip-Flops ohne Rücksetz- oder Vorsetzmöglichkeiten bestehen, so daß 9 durch den Wert zwei teilende Stufen vorhanden sind. Der Zähler kann als ein Übertragzähler (ripple through counter) oder ein synchroner Zähler ausgebildet sein. Der Zähler besitzt mehrere Ausgänge, die unter dem Bezuqszeichen 30 zusammengefaßt sind, die jedoch tatsächlich aus separaten Ausgängen bestehen. Es sind 9 Ausgänge für die binären

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^{5 Λ}

Zählbeispiele, die mit 1,2,4,8,16,32,64,128 und 256 bezeichnet sind, vorgesehen. Insgesamt sind 512 verschiedene Zustandskombinationen der Ausgänge vorhanden, die der Zähler kontinuierlich durchläuft. Der links außen liegende Ausgang, d.h. Bit 1, wird herkömmlicherweise als das am wenigsten signifikante Bit (LSB) bezeichnet, während der rechts außen liegende oder neunte Ausgang mit 256 bezeichnet ist und das signifikanteste Bit (MSB) darstellt.

Die Zählerausgänge 30 werden zur binären Verarbeitung jedem der 12 parallelen Frequenzζweige.32 zugeführt. Die 12 Zweige sind bis auf den noch erläuterten Unterschied untereinander identisch, sie sind daher mit 32-1, 32-2, bis 32-12 bezeichnet.

Jeder Frequenzzweig enthält am Eingang einen Verriegelungskreis 34. Der Ausgang des Verriegelungskreises ist mit einem Addierer 36 verbunden, der entweder als eine binäre Volladdier-Schaltung oder als ein Festwertspeicher (ROM) ausgebildet ist. Der Addierer besitzt einen zweiten Eingang 38, der ein festes binäres Wort zuführt, welches von einer Zahlenquelle 40 geliefert wird. Alle Frequenzzweige sind untereinander gleich, ausgenommen das feste binäre Wort, welches für jeden Zweig unterschiedlich ist.

Der Ausgang vom Addierer 36 wird über die Leitung 42 einem digitalen Komparator (oder einem Festwertspeicher, ROM) zugeführt. Der Zählerausgang 30 wird ebenso dem Komparator über die Leitung 46 zugeführt. Der Ausgang des Komparators wird über 48 einem J-K Sampling Flip-Flop 50 zugeführt. Der Ausgang des J-K Flip-Flop 50 stellt den Ausgang des Frequenzzweiges dar, der an der Stelle 52 eine Ausgangsfrequenz abgibt. Der Komparatorausgang wird über die Leitung 54 zur Verriegelungsschaltung 34 geführt.

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Wie schon erläutert, werden die Ausgänge 30 des Zeitbasiszählers dem Verriegelungskreis 34 und Komparator in jedem der 12 einzelnen Zweige zugeführt. Der im Verriegelung skr eis gespeicherte Code stellt die letzte Kurvenform-Übergangszeit bezüglich des Zeitbasis-Codes für diese spezielle Frequenz dar. Wenn dieser Code zum festen Code am anderen Eingang 38 des Volladdierers hinzuaddiert wird, erzeugt er einen zusammengesetzten Code, der dann verwendet wird, um die Zählposition des nächsten Kurvenform-Übergangs zu kennzeichnen. Das Übertrag-Bit des Volladdierers wird nicht verwendet, da der Zeitbasis-Code innerhalb einer Maximalkapazität von 512 festliegt. Der Code am Ausgang des Volladdierers befindet sich daher immer zwischen 0 und 511. Um dies zu verdeutlichen, werde angenommen, daß der letzte Übergang bei einem Zählwert 400 auftrat, und daß das gewünschte Intervall (fester Code) 300 beträgt. Das nächste Übergangsintervall würde dann (400 + 300) - 512 = 188 betragen. Die tatsächliche binäre Rechnung besitzt dabei folgende Form:

400 110010000

300 1001011Q0

188 010111100

Im obrigen Beispiel beträgt das bei einer Taktfrequenz von 4MHz erzeugte Zeitintervall 300 χ 0,25 usec = 75 usec. Da die tatsächliche Periode des J-K Sampling Flip-Flops gleich dem doppelten Intervall ist, beträgt die resultierende Frequenz 6,667 KHz. In ähnlicher Weise würde ein fester Zählwert mit dem Wert 301 eine Frequenz von 6,644 KHz erzeugen.

Für diese Technik sind die Ausgangsfrequenzen für die zwölfte Wurzel aus dem Wert 2 einer Hochoktav-Synthese und die entsprechende Intervall-Zählinformation für eine

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2 8 C

Taktfrequenz von 4 MHz in Tabelle 1 angegeben.

	Tabelle 1 -	Frequenzliste	In Cf1	Abweichung *
Nennfrequenz	Zähl	tatsächl.	In	(Prozent)
(Hz)	intervall	Frequenz (Hz)		-.79
4186.010	478	4184.1		-.13
4434.922	451	4434.59	-1.4
4698.636	426	4694.84	-1 .01
4978.032	402	4975.124	+ .99
5274.042	379	5277.045	-.33
5587.652	358	5586.592	-.80
5919.910	338	5917.160	-.64
6271.928	319	6269.592	-.10
6644.876	301	6644.518	+ .55
7040.0	284	7042.254	+ .94
7458.620	268	7462.687	+ .66
7902.132	253	7905.138	/ f27
	*^ Prozent	= 1200	2

In der obigen Tabelle ist bei der dritten Frequenz eine Abweichung von -1,4% angegeben. Dies läßt sich durch ein leicht abgewandeltes Verfahren verbessern, das weiter unten erläutert wird.

In Fig. 3 ist eine Verwirklichung des Blockdiagramms der Fig. 2 mit kommerziell erhältlichen Bauelementen dargestellt. Drei parallele Frequenzkanäle sind gezeigt, und bei den Komponenten des links außen angeordneten Kanals sind im Detail Bezugszeichen vorgesehen. Der Verriegelungskreis 34 enthält eine 10 Bit-Verriegelung vom Typ 8202, hergestellt von der Signetics, Inc., und die Zählerausgänge werden dem Verriegelungskreis an den Anschlüssen 2 bis 10, die den Eingängen D₁ bis D_q entsprechen, zugefügt. Die Ausgänge Q₁ bis Q_g werden von den gemäß Fig. bezeichneten Anschlüssen abgenommen, die alle bis auf den dem am wenigsten signifikanten Bit entsprechenden Ausgang dem Addierer 36 zugeführt werden.

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28Ou,33

Der Addierer 36 enthält zwei kommerziell erhältliche Addierer, die beide als 4 Bit-Binäraddierer vom Typ 7483 der Texas Instruments, Inc., sind. Die zwei 4-Bit-Addierer liefern zusammen die Möglichkeit, zwei binäre 8-Bit-Zahlen zu addieren. Das am wenigsten signifikante Bit wird von Q₁ abgenommen und direkt dem Komparator 44 zugeführt, es läuft am Addierer vorbei. Dies hat seine Ursache darin, daß 4 Bit-Addierer bei den heutigen kommerziell erhältlichen integrierten Schaltkreisen verfügbar sind. Bei üblichen LSI-Schaltkreisen kann ein 9 Bit-Addierer verwendet werden, um die erforderliche Trennung der Verarbeitung des am wenigsten signifikanten Bits zu eliminieren. In diesem Falle kann der Addierer als ein einziger Festwertspeicher (ROM) oder eine Tormatrix ausgebildet sein, das zwei 9 Bit Zahlen oder allgemeine zwei beliebige Zahlen unabhängig von der Bit-Länge verarbeitet.

Die zwei 4 Bit-Addierer sind, wie dargestellt, mit einer Verbindung vom Übertragausgang, dem Anschluß t4 des linken Addierer-Kreises, zum Übertrageingang, dem Anschluß 13 des rechten Addierer-Kreises, versehen. Die in Fig. 3 gezeigten Anschlüsse stellen eine spezielle Verwirklichung des kommerziell erhältliche integrierte Schaltkreise verwendenden Konzeptes dar.

Die Β.., B₂/ B₃ und B. bezeichneten Eingänge der beiden binären Addierer und der mit C_y bezeichnete Übertrageingang ermöglichen die Intervall-Einstellung für jeden Frequenzzweig. Unter der Annahme, daß der am weitesten links angeordnete Frequenzzweig oder die Frequenzkette der vierten Frequenz in der Liste der erzeugten Frequenzen (4975.124) (Tabelle 1) entspricht, beträgt das Zähler-Intervall 402. Das binäre Äquivalent für den Wert 402 lautet 110010010. Diese Zahl muß dem im Verriegelungskreis 34 gespeicherten Zählwert zuaddiert werden, um den nächsten

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Code zu erhalten, bei dem ein Übergang auftreten muß. Da das am wenigsten signifikante Bit der binären Zahl 402 eine logische 0 ist, ist die Summe des am wenigsten signifikanten Bits im Verriegelungskreis 34 mit dem fest gelegten oder fixierten Intervall immer gleich dem wenigsten signifikanten Bit im Verriegelungskreis 34. Es kann daher kein übertraq in den linken Addierer C_T (Anschluß 13) vorhanden sein. Der Rest der binären Zahl 402 (Zählintervall) wird in die Eingänge der Addierer der am weitesten links angeordneten Kette sequentiell eingegeben. Tabelle 2 zeigt den Zusammenhang zwischen Addierereingängen und Komparatoreingängen für die am weitesten links angeordnete Kette.

Tabelle 2

Zahl-

Addierer- Komparator-

Am wenigsten signifikantes Bit 0

Signifikantestes Bit 1

intervall eingang eingang

keiner

Links Bf
Links ^-B2
Links B3
Links B4
Rechts B^-I Rechts B2 Rechts B3 Rechts B4

Verriegelung 34 Anschluß 22 (Q1) Links E1 Links E2 Links E3 Links E4 Rechts E1 Rechts E2 Rechts E3 Rechts E4

Wenn der am wenigsten signifikante Bit-Ausgang des Zählintervalls eine binäre 1 ist, ist der am wenigsten signifikante Bit-Eingang des Komparators eine binäre 0, wenn der am wenigsten signifikante Bit-Ausgang, im Folgenden auch LSB-Ausgang bezeichnet, des Verriegelungskreises eine binäre 1 ist (mit einem entsprechenden Übertragseingang C₁ in den am weitesten links angeordneten Addierer). In ähnlicher Weise stellt der am wenigsten signifikante Bit-Eingang eine binäre 1 dar, wenn der LSB-Ausgang des Verriegelungskreises eine binäre 0 (ohne übertrag in den

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al /a

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Eingang C_T des am weitesten links angeordneten Addierers) ist. Dies ist in Fig. 3 in der am weitesten rechts angeordneten Frequenzkette dargestellt. In allen Fällen der Fig. 3 stellt B+ eine logische "1" dar, und ein Massesymbol stellt eine logische "0" dar. Lediglich die verschiedenen Verbindungen für das Zählintervall in dem Addierer schaffen verschiedene Frequenzen.

Im zweiten und dritten Zweig der Fig. 3 sind verschiedene Kombinationen logischer Werte an den Addierer-Eingängen dargestellt. Die Anschlußzahlen sind in diesen Zweigen weggelassen, um eine Überladung der Figur zu vermeiden, es sei jedoch darauf hingewiesen, daß die Anschlußbenennung dieselbe ist wie im linken Zweig dargestellt. Es sei hier bemerkt, daß die Verbindung zwischen Anschluß 14 des linken Addierers und Anschluß 13 des rechten Addierers die Übertragleitung enthält.

Das Ausgangssignal oder Summe des Addierers wird, wie in Fig. 3 und Tabelle 2 gezeigt ist, dem Komparator direkt zugeführt. Der Komparator enthält zwei kommerziell erhältliche Schaltungen vom Typ 9324 der Fairchild Semiconductor. Diese integrierten Schaltungen stellen binäre 5 Bit Komparatoren dar. Wie gezeigt, stellen die Verbindungen vom Addierer zum Komparator die "B"-Eingänge dar. Die Verbindungen zu den "A"-Eingängen umfassen die Zählerausgänge, wie dargestellt ist. Diese Zählerausgänge sind die gleichen wie die Eingänge zum Verriegelungskreis 34. Mit dem Anschluß der Nummer 1 (E) der rechten Komparatorschaltung ist ein Auslöse-Eingang an Masse gelegt. Der Ausgang A ist B des rechten Komparators am Anschluß 14 und wird über einen Inverter 55 zurück zum Auslöse-Eingang (E), Anschluß 1, der linken Komparatorschaltung zurückgeführt. Der Anschluß 14 (A=B) der linken Komparatorschaltung ist an eine Verbindungsstelle 56 angeschlossen. Dieser Ausgang (Anschluß 14)

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liegt hoch (logische "1"), wenn die "B"-Eingänge des Komparators mit den "A"-Eingängen des Komparators identisch sind.

Die Verbindungsstelle 56 ist mit einem der beiden Eingänge eines UND-Tors 58 verbunden. Der Steuertakt ist mit dem anderen Eingang des UND-Tors verbunden, und der Ausgang dieses Tors ist mit einer Leitung 60 verbunden/ die zu den Anschlüssen 1 und 23 des Verriegelungskreises 34 führt. Dies stellt die Rückkopplung 54 der Fig. 2 dar. Jedesmal, wenn der Zähler eine Zahl von Taktimpulsen zählt, die gleich dem Zählintervall ist (die am Komparatorausgang 54 angezeigt wird), speichert die Leitung 60 den neuen Zählerzustand in den Verriegelungskreis.

Der Anschluß 56 ist ferner über eine Leitung 48 mit dem J-K Sampling-Flip-Flop 50 verbunden. Die Leitung ist mit dem J- und dem K-Eingang, den Anschlüssen 14 und 3 verbunden. Dem C-Eingang, Anschluß 1, wird der Takt zugeführt. Der Q-Ausgang des J-K Flip-Flops 50 ist an einen Inverter 64 angeschlossen, dessen Ausgang auf der Leitung 52 die in Fig. 2 dargestellte Ausgangsfrequenz führt. Wenn der Komparator-Aüsgang 54 einen Vergleichszustand anzeigt (der Zähler hat bis zu einem dem Zählintervall äquivalenten Wert gezählt), schaltet das J-K Flip-Flop 50 um. Die Periode des Ausgangs des Flip-Flops 50 entspricht der Zeit, die für zwei aufeinanderfolgende Vergleiche benötigt wird.

Wie schon erwähnt, kann in Tabelle 1 die Abweichung der dritten Frequenz verbessert werden. Es kann ein Zählintervall mit dem Wert 425,5 erzeugt werden, welches die Abweichung auf 0,63% bei einer Frequenz von 4700.35 Hz verringert. Die Anordnung zur Verwirklichung des gebrochenen Zählerintervalls ist in Fig. 4 dargestellt. Der Grund-

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aufbau der Schaltung ist im wesentlichen mit demjenigen der Fig. 3 identisch. Die verwendeten Bezugszeichen sind dieselben, und eine Wiederholung gleicher Elemente wird vermieden. Unterschiede bestehen darin, daß der Q-Ausgang des J-K-Flip-Flops 50 über eine Leitung 64 zum B1-Eingang der linken Addiererschaltung 36 zurückgeführt wird. Zusätzlich wird der Q-Ausgang über eine Leitung 66 zu einem Verbindungspunkt 68 zurückgeführt, der zu einem Eingang eines UND-Tors 70 führt, dessen Ausgang mit dem C_T-Eingang (Übertragseingang} einer linken Addierereinheit 36 verbunden ist. Die Verbindungsstelle 68 ist ferner durch eine Leitung 72 mit dem Eingang eines exklusiven ODER-Tors 74 verbunden. Der O1-Ausgang vom Anschluß 22 des Verriegelungskreises 34 läuft nicht direkt zum Komparator, sondern stellt den anderen Eingang des exklusiven ODER-Tors 74 über eine Leitung 76 dar. Der 01-Ausgang des Verriegelungskreises 34 ist ferner über eine Leitung 78 mit dem anderen Eingang des UND-Tors 70 verbunden. Das exklusive ODER-Tor 74 und das UND-Tor 70 stellen zusammen einen binären 1-Bit Volladdierer für das am wenigsten signifikante Bit dar. Das exklusive ODER-Tor 74 stellt das summierte Ausgangssignal, und das UND-Tor 70 den Übertragsausgang dar. Das Ergebnis dieser Schaltung sind wechselnde Zählintervalle mit dem Wert 425 und 426, wodurch ein Mittelwert von 425,5 gebildet wird. Die restliche Schaltung arbeitet auf ähnliche Weise wie diejenige der Fig. 3, und das erzielte Ergebnis besteht in einer leicht asymmetrischen Kurvenform, die lediglich 1/10 von 1 Prozent von einem genau quadratischen Kurvenverlauf abwe icht.

Gemäß der bisherigen Beschreibung wird ein Signal erzeugt, welches im wesentlichen genau einem quadratischen Kurvenverlauf entspricht. Dies ist den meisten Zwecken angemessen. Sofern ein Signal mit genau quadratischem Verlauf benötigt wird, kann ein durch den Wert zwei teilender Kreis der

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Schaltung nachgeschaltet werden. Für einige Zwecke ist es jedoch wünschenswert, ein Rechteck- oder Pulssignal zu erzeugen, welches keinen genau quadratischen Verlauf besitzt. So ist es z.B. bekannt, daß einige Klaviertöne einen Gehalt an Harmonischen besitzt, der demjenigen harmonischen Gehalt ähnlich ist, welcher durch ein Rechtecksignal mit einem ungefähren Tastverhältnis von 1/8 erzeugt wird. Eine Abwandlung der Grundschaltung ist in Fig. 5 gezeigt. Diese Schaltung ist in der Lage, rechteckförmige Signale mit unsymmetrischem Tastverhältnis zu erzeugen. Das Hochfrequenz-Eingangssignal wird über ein UND-Tor (Puffer) zugeleitet, um, wie ausgeführt, das Taktsignal zu erzeugen, und es wird ferner dem Anschluß 14 eines Zählers 28a zugeführt. In diesem Falle enthält der Zähler einen durch 512 teilenden Zähler. Dies wird durch zwei binäre 4 Bit-Zähler und ein einziges J-K Flip-Flop verwirklicht. Jeder dieser binären Zählerteile enthält eine Schaltung vom Typ 7493, hergestellt von Texas Instruments, mit den dargestellten Anschlüssen. Das J-K Flip-Flop stellt eine Schaltung vom Typ 7473 dar, die ebenfalls von Texas Instruments hergestellt ist. Ein D -Ausgang der linken Schaltung der beiden binären 'Zählerschaltungen ist mit dem Cj-Kontakt, dem Anschluß 14, der am weitesten rechts angeordneten Schaltung der beiden binären Zählerschaltungen verbunden. Zusätzlich ist der D -Kontakt des rechten binären Zählers mit dem Kontakt D des J-K Flip-Flops verbunden. Der Verriegelungskreis 34 arbeitet wie zuvor, das Eincranassignal zu den Anschlüssen 1 und 23 ist jedoch als Verriegelungsabtastung 82 bezeichnet und kommt vom UND-Tor 58.

Der Ausgang des Verriegelungskreises ist wie zuvor mit den zwei 4 Bit-Addierern 36 verbunden. In diesem Falle sind die Eingänge der Addierer für die "festen" Zahlen längs

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des Bodens und nicht an den Seiten der Addierer angeordnet, wobei die Anschlußbezeichnunaen wie zuvor lauten. In diesem Falle stellen diese Eingangssignale, wie noch deutlicher wird, nicht feste Zahlen, d.h. plus 5 Volt oder Massepotential, dar. Dies wird noch genauer erläutert.

Die Summationsausgänge der Addierer sind wiederum mit den zwei Komparatorschaltungen 44 verbunden, wobei der Eingang an den B-Anschlüssen erfolgt, während die A-Anschlüsse wiederum Eingangssignale vom Zähler erhalten. Der Ausgang A=B, Anschluß 14, im rechten Komparatorblock 44 ist wie zuvor durch den Inverter 84 mit dem Auslöse-Eingang des linken Komparators verbunden. Der Ausgang A=B, Anschluß 14, der linken Komparatorschaltung ist durch eine Leitung 8 6 mit einem Verbindungspunkt 88 verbunden, der zu einem UND-Tor 58 führt, dessen zweiter Eingang das Taktsignal erhält, wie zuvor schon erläutert. Die Verbindungsstelle 88 wird ferner an die Eingänge J und K eines J-K Flip-Flops 50 geführt, welches die Ausgangsfrequenz am Q-Ausgang abbiegt, und welches ferner ein inverses Ausgangssignal am Q-Anschluß liefert. Das Ausgangssignal des UND-Tors 58 ist das Verriegelungs-Abtastsignal 82, welches den Verriegelungskreis 34 abtastet, wie schon erwähnt wurde.

Die Zeilen 112 und 114 in Fig. 5 stellen die Zähl-Intervalle für benachbarte Teile eines rechteckförmigen Signals dar. Diese beiden Zeilengruppen sind mit 1,2,4,8,16,32,64,128, 256 bezeichnet. Um diese beiden Zeilengruppen zu adressieren, wird das Q-Ausgangssignal des J-K Flip-Flops 50 neben der Tatsache, daß es die Ausgangsfrequenz darstellt, einem Verbindungspunkt 92 zugeführt, der zu einem NAND-Tor 94 führt. Zusätzlich ist ein gleiches NAND-Tor 96 neben dem NAND-Tor 94 gezeigt, wobei ein Eingang des NAND-Tors 96 vom O-Ausgang des J-K Flip-Flops 50 herkommt. Die anderen Eingänge der NAND-Tore 94 und 96 stellen das erste oder am wenigsten signifikante Bit (LSB) des Zähl-Intervalls dar,

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das durch die "1"-Leitungen der Gruppen 112 bzw. 114 erzeugt wird. Die Ausgänge der beiden NAND-Tore 94 und 96 bilden die Eingänge zu einem dritten NAND-Tor 98, dessen Ausgang zu einem Verbindungspunkt 100 führt. Dieser Verbindungspunkt ist an einen vollen Addierer für an am wenigsten signifikante Bit (LSB angeschlossen, wobei das UND-Tor 202 die Übertragfunktion an die linke Addiererschaltung 36 liefert, und das exklusive ODER-Tor 104 das addierte Ausgangssignal für das am wenigsten signifikante Bit, LSB, darstellt. Der andere Eingang des UND-Tors 102 und des exklusiven ODER-Tors 104 kommt vom Q1-Ausgang, Anschluß 22, des Verriegelungskreises 34 (dem LSB-Ausgang des Speicher-Verriegelungskreises 34). Der Ausgang des exklusiven ODER-Tors 104, der das summierte LSB-Signal leitet, führt über eine Leitung 106 zum Eingang B der linken Schaltung des Komparators 44. Die anderen entsprechenden Leitungen der Gruppen 112, 114 führen zu Schaltungen, die dem Aufbau der Tore 94, 96 und 98 ähnlich sind. Diese Tore sind in den 2-Bit-Multiplexern 108 und 110 enthalten. Diese Multiplexer sind vom Typ 9322 der Firma Fairchild Semiconductor. Die Eingänge zu den Multiplexern von den Gruppen 112 und 114 stellen feste Intervalle dar, die durch die Leitungen gesetzt sind, die entweder auf + 5V oder Masse gelegt sind. Die beiden Phasen Q und Q des Flip-Flops 50 steuern die Wahl entsprechender Intervall-Gruppen 112 und 114 durch die Multiplexer und bewirken damit, daß die Gesamtintervallzahl im Addierer 36 sich ändert. Auf diese Weise kann jegliche Art von Asymmetrie für einen Rechteckkurvenverlauf erhalten werden, und es kann auf diese Weise der Harmonischengehalt der Signalform variiert werden. Die restliche Arbeitsweise der Fig. 5 ist identisch mit der für Fig. 3 beschriebenen Schaltung.

Gemäß der bisherigen Beschreibung der Erfindung wird im allgemeinen eine feste Zahl oder ein Paar fester Zahlen

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den Addierern zugeführt. Wie in Fig. 6 ausschnittweise gezeigt ist, kann der Addierer 36 (der für irgendeinen Frequenzkanal repräsentativ ist) die Intervallzahl-Kombination aus Nullen und Einsen von einem Festwertspeicher (ROM) 116 empfangen, der hierfür eine Steuerung 118 besitzt. Der Ausgang des Festwertspeichers ROM kann auch anderen Addierern in anderen Frequenzzweigen zugeführt werden. Auf diese Weise kann die "feste" (Intervall)-Zahl, die jedem Addierer eingegeben ist, gemäß einem vorgegebenen Programm geändert werden, wodurch eine automatische Transposition ohne Anstrengung von Seiten des Spielers durchführbar ist, anders als dies bei der Betätigung normaler Steuerungen der Fall ist. Eine Transposition kann auch zwischen Tonleitern liegen. Die Steuerung 118 kann als Zähler ausgebildet sein, der von einer separaten Frequenz oder durch die Ausgangsfrequenz betrieben oder sequentiell angesteuert wird. Auf diese Art und Weise läßt sich die Kurvenform als Funktion der Zeit verändern.

Gemäß einer Weiterbildung der Erfindung, die in Blockform mit der Darstellung der Fig. 6 identisch ist, wird ein Festwertspeicher (ROM) verwendet, um das Tastverhältnis als Funktion der Zeit zu steuern, wodurch eine größere Flexibilität als bei der Schaltung nach Fig. 5 erzielt wird. Tatsächlich kann ein geeignet aufgebauter Festwertspeicher gleichzeitig zur Steuerung des Tastverhältnisses und auch zur Durchführung von Transpositionen verwendet werden. Wie nun ersichtlich ist, läßt sich jede beliebige Anzahl von übergängen bis zur tatsächlichen Zahl der Zählerzustände ermöglichen, so daß mehrfache Impulse pro Zyklus des Ausgangssignals möglich sind.

Bei den bisher beschriebenen Schaltungen erfolgt der Betrieb derart, daß die Quelle für die "feste " Zahl, die dem Addierer zugeführt wird, ein Ausgangssignal vom Addierer

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und damit vom Komparator jedesmal nach so vielen Zählwerten erzeugt, wie von der festen, in den Addierer eingegebenen Zahl vorgegeben sind. So hält zum Beispiel das unten an siebter Stelle in Tabelle 1 stehende ZShlintervail (Ausgangsfrequenz = 5919,910 Hz) den Ausgangsanschluß des J-K Sampling-Flip-Flops 50, d.h. den Frequenzausgang 52 „ auf einem hohen Wert, wie Fig. 7 bei dem Bezugszeichen zeigt. Nach 338 Zählwerten schaltet das Flip-Flop uia, und der Ausgang liegt dann während der nächsten 338 Zählwerte auf einem niedrigen Wert, wie durch 122 dargestellt ist» anschließend kehrt das Flip-Flop auf den hohen Wert wieder zurück. Bei dieser speziellen, beispielhaften Ausführungsform der Erfindung wird daher folglich ein Signal mit quadratischem Kurvenverlauf erzeugt, welches alle 338 Zählwerte einen Übergang aufweist. Bei einer Taktfrequenz von 4 MHz beträgt im Gegensatz zu der nominalen Frequenz von 5919,910 Hz die auf diese Weise tatsächlich erzeugte Frequenz 5917,160 Hz. Diese Abweichung von lediglich -0,8 % von der genauen Frequenz der zwölften Wurzel stellt eine Differenz dar, die vom normalen Ohr nicht gehört wird.

Aus der obigen Beschreibung ergibt sich, daS die Anordnung von einer Koinzidenz abhängig ist, wie durch einen logischen Komparator angezeigt ist und daher ein Gleichstrom (DC) und kein Wechselstrom-System darstellt und auf Übergängen beruht.

Um die innere Logik-Arbeitsgeschwindigkeit auf einem Minimum zu halten und die parallelen Addierer zu eliminieren, ist es möglich, die Ausgangssignale des Verriegelungskreises und die festen Codes seriell rait einer wesentlich kleineren Geschwindigkeit als der Steuertakt-Geschwindigkeit zu addieren. Da die erforderliche höchste Ausgangsfrequenz kleiner als 10 KHz ist, ist das minimale Zählintervall immer größer

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als 50 usec. Die 9 Code Bits können daher seriell unter Verwendung einer 250 KHz-Verarbeitungsfrequenz in 36 usec addiert werden, wobei eine minimale Übergangs-Einstellzeit von 14 usec möglich ist.

Eine Anordnung zum seriellen Addieren von Intervall-Codes ist in Fig. 8 dargestellt.

In Fig. 8 werden die neun Zählerausgänge 30 einem Schieberegister 124 zugeführt, dessen Ausgänge über die Leitung 126 dem Komparator 44 zugeleitet werden, wobei die neun Zählerausgänge wie schon zuvor ebenfalls dem Komparator zugeführt werden.

Das Sampling Flip-Flop 50 empfängt den Ausgang vom Komparator über die Verbindung 48, die sowohl an den J als auch den K-Eingang angelegt ist, wobei der Takt dem Eingang C zugeführt wird. Der Ausgang C liefert die Ausgangsfrequenz an der mit 52 bezeichneten Stelle.

Vorgesehen ist wiederum eine Rückkopplungsleitung 54 vom Tor 150, die diesmal zum Schieberegister führt und als Ladeleitung bezeichnet ist. Das Tor 150 liefert jedesmal, wenn ein Vergleich stattfindet, ein Ausgangssignal. Der Ausgang des Tors 150 ist über die Leitung 54 als eine Startleitung mit einer durch den Wert zehn teilenden Schaltung verbunden, die über 132 ein Eingangssignal mit 250 KHz empfängt. Eine Ausgangs-Abtastleitung 134 führt von der durch zehn teilenden Schaltung zum Komparator. Das Adressen-Ausgangssignal 136 von der durch den Wert zehn teilenden Schaltung wird dem 9 Bit Multiplexer 138 zugeleitet, der einen festen (Intervall)-Eingang 38 besitzt. Das Ausgangssignal des 9 Bit Multiplexers am Ausgang 140 ist ein binärer serieller Strom, der die Intervallzahl enthält. Dieser serielle Strom wird einem binären Volladdierer oder Summierer 142 zugeführt,

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der einen Ausgang 144 besitzt, welcher zum Schieberegister führt. Der andere Eingang 146 des Addierers enthält den Ausgang von der letzten Stufe des Schieberegisters.

In Fig. 9 ist der Summierer 142 genauer dargestellt. Die beiden aufzusummierenden seriellen Ströme werden auf den Leitungen 146 und 143 in das exklusive ODER-Tor 156 und das UND-Tor 154 geführt. Der Ausgang 160 des exklusiven ODER-Tors wird teilweise einem exklusiven ODER-Tor 158 zugeführt. Der andere Eingang des exklusiven ODER-Tors kommt vom Speicher Flip-Flop 152 her. Dieses Flip-Flop ist eine Schaltung der Texas Instruments, Typ 7474. Dieses Flip-Flop wird durch das Ladesignal 54 zurückgesetzt und durch das 250 KHz-Signal getaktet (Leitung 132). Der Ausgang des UND-Tors 154 wird zusammen mit dem Ausgang vom UND-Tor dem ODER-Tor 164 zugeführt. Der Ausgang 166 vom ODER-Tor 164 wird dem Eingang D des Speicher Flip-Flops zugeführt. Die beiden exklusiven ODER-Schaltungen liefern das summierte Ausgangssignal auf der Leitung 144. Die beiden UND-Tore und 162 liefern mit dem ODER-Tor 164 das Übertrags-Ausgangssignal auf der Leitung 166. Dieses Übertrags-Ausgangssignal wird im Flip-Flop 152 gespeichert, um als verzögertes Übertrags-Eingangssignal auf der Leitung 166 verwendet zu werden. Das summierte Ausgangssignal auf der Leitung 144 wird dem Eingang des Schieberegisters zugeführt.

Das Schieberegister 124 läuft einmal um, wobei sein Inhalt Bit für Bit, das am wenigsten signifikante Bit zuerst, der Intervallzahl auf der Leitung 140 zuaddiert wird. Am Ende von neun Zählwerten stellt der Inhalt des Schieberegisters 124 die Summe der Intervallzahl und der verriegelten neun Zählerzustände dar.

Nachdem das Summierverfahren abgeschlossen ist, setzt das Abtastsignal 134 den Komparator 44 in die Lage, aufeinander-

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folgende Zählerzustände zu prüfen, um Vergleichsereignisse zu suchen. Wie zuvor, löst sich das J-K Sampling Flip-Flop bei einem Vergleich aus. Nachdem das J-K Sampling Flip
Flop 50 schaltet, wird der serielle Summierprozeß wiederholt.

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ORIGSMAL IMSPECTED

Claims (13)

1. Ansprüche

   A .J Digital-kodierter Frequenzgenerator, gekennzeichnet durch einen Taktgenerator (26) , einen digitalen Zähler (28) mit Ausgängen (30) und einem mit dem Taktgenerator (26) verbundenen Eingang, eine digitale Verarbeitungsschaltung (32 - 38, 42 - 54), die an die Ausgänge (30) angeschlossen ist und einen digitalen Ausgang (52) besitzt, der entweder den Wert einer logischen Eins oder Null einnimmt, und eine Zahlenquelle (40), die mit der digitalen Verarbeitungsschaltung (32-38, 42-54) verbunden ist und den digitalen Ausgang (52) wechselnd zwischen dem Wert Eins und Null mit einer Geschwindigkeit oder Frequenz einstellt, die gemeinsam durch den Taktgenerator (28) und die Zaiilenquelle (40) bestimmt ist, um ein rechteckförmiges Ausgangssignal zu erzeugen.
2. 2. Frequenzgenerator nach Anspruch 1, dadurch gekennzeichnet, daß die Zahlenauelle (40; 116) Einrichtungen zur zeitvariablen Änderung der durch die Zahlenquelle (40; 116) der digitalen Verarbeitungsschaltung (32-38, 42-54) enthält.
3. 3. Frequenzgenerator nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Zahlenquelle (40; 116) einen Festwertspeicher (116) und Steuereinrichtungen (118) zur Adressierung des Festwertspeichers (116) enthält.
4. 4. Frequenzgenerator nach Anspruch 3, dadurch gekennzeichnet, daß die Steuereinrichtungen (118) einen Zähler enthalten.

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5. 5. Frequenzgenerator nach Anspruch 3 oder 4, dadurch gekennzeichnet, daß die Steuereinrichtungen (118) durch ein rechteckförmiges Ausgangssignal ausgesteuert werden.
6. 6. Frequenzgenerator nach Anspruch 3 oder 4, dadurch gekennzeichnet, daß die Steuereinrichtungen (118) durch einen Taktgenerator oder externe Einrichtungen ausgesteuert werden.
7. 7. Frequenzgenerator nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, daß mehrere parallele digitale Verarbeitungsschaltungen (32-38, 42-54) an die Ausgänge (39) des Zählers (28) angeschlossen sind, und daß mehrere Zahlenquellen vorgesehen sind, von denen jeweils eine mit einer der digitalen Verarbeitungsschaltungen (32-38, 42-54) verbunden ist.
8. 8. Frequenzgenerator nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, daß der Zähler (28) einen binären 9 Bit Zähler enthält.
9. 9. Frequenzgenerator nach Anspruch 8, dadurch gekennzeichnet, daß der Zähler (28) als synchroner Zähler ausgebildet ist.
10. 10. Frequenzgenerator nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, daß die digitale Verarbeitungsschaltung eine Puffer (34) und einen Addierer (36) enthält, und daß jeder Addierer (36) Eingangssignale von einem zugeordneten Puffer (34) und einer zugeordneten Zahlenquelle (40) erhält.
11. 11. Frequenzgenerator nach Anspruch 10, dadurch gekennzeichnet, daß der Puffer (34) einen Verriegelungskreis enthält.

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12. 12. Frequenzgenerator nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, daß an jeden Addierer (36) und den Zähler (28) ein Komparator (44) angeschlossen ist.
13. 13. Frequenzgenerator nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, daß jede digitale Verarbeitungsschaltung (32-38, 42-54) ein Ausgangs-Flip-Flop (50) zur Lieferung des Ausgangssignals enthält.

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