DE2736292B3 - Circuit arrangement for generating random sequences - Google Patents
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Abstract
Schaltungsanordnung zur Erzeugung von mehrstelligen Zufallszahlen aus einer ersten Zahlenfolge von Binärziffern 0,L mit einem Binärzähler aus einer beliebigen Anzahl von zu einem Ring zusammengeschalteten Binärstufen, dem die Binärziffern der Zufallsfolge als Zählimpulse derart zugeführt werden, daß abhängig von einer für jeden Zählimpuls neu einstellbaren Adresse jede Binärstufe als Einspeisestufe dienen kann und der Inhalt der Binärstufen, ausgelöst durch einen Schiebebefehl, im Ring entgegen der Übertragsrichtung beim Zählvorgang geschoben werden kann, wobei der Schiebebefehl vom Inhalt einer der Binärstufen abgeleitet und diese Binärstufe vorzugsweise beim Schiebevorgang übersprungen wird, dadurch gekennzeichnet, daß der Binärzähler aus einem Speicherregister (SpR) mit N Binärstufen und einem N-stelligen, speicherfreien Volladdierer (VAd) mit zum Ring geschaltetem Übertrag (Ü) besteht, daß die N Ausgänge des Speicherregisters (SpR) direkt oder über einen elektronischen Umschalter (S) mit den N ersten Eingängen (E1) des Volladdierers (VAd) verbunden sind, daß über jeweils einen beliebigen der N zweiten Eingänge (E2) des Volladdierers (VAd) die Zufallsfolge (Z) eingespeist wird, daß zur Verschiebung der im Speicherregister (SpR) stehenden Information in Gegenrichtung zum Übertragslauf je Stufe der elektronische Umschalter (S) mit seinen zwei Eingängen (S1, S2) so vorgesehen ist, daß'an dessen erstem Eingang (S1) der Ausgang der angesteuerten Binärstufe des Speicherregisters (SpR) und an dessen zweitem Eingang (S2) der Ausgang der nachfolgenden Binärstufe des Speicherregisters (SpR) liegt, wobei der Binärstufe, die bei dem Schiebevorgang übersprungen wird, kein solcher elektronischer Umschalter zugeordnet ist,
daß eine Überwachungsschaltung (ÜW) einen Löschimpuls auslöst, sobald die N Ausgänge des Volladdierers (VAd) den Zustand 1 annehmen und gleichzeitig mit einem Zählimpuls ein Aufaddiervorgang um 1 durchgeführt wird, wobei der Löschimpuls alle Primärstufen des Speicherregisters (SpR) auf 0 setzt und
daß eine Auswahlschaltung (AW) für jedes Zufallsbit der Zufallsfolge (Z) die Einspeisestelle der N zweiten Eingänge des Volladdierers (VAd) neu festlegt.
Circuit arrangement for generating multidigit random numbers from a first sequence of numbers of binary digits 0, L with a binary counter of any number of interconnected to a ring binary stages to which the binary digits of the random sequence are supplied as counts such that depending on a newly adjustable for each count address Each binary stage can serve as a feed stage and the content of the binary stages, triggered by a shift command, can be pushed in the ring against the direction of transmission during the counting process, the shift command being derived from the content of one of the binary stages and this binary stage preferably being skipped during the shift operation, characterized in that the binary counter of a memory register (SpR) with N binary stages and an N-ary, memory-free full adder (VAd) connected to the ring carry (Ü), that the N outputs of the memory register (SpR) directly or via a electronic switch (S) with the N first inputs (E1) of the Volladdierers (VAd) are connected, that via any one of the N second inputs (E2) of the Volladdierers (VAd) the random sequence (Z) is fed, that for the displacement of in the memory register (SpR) Information in the opposite direction to the carry run per stage of the electronic switch (S) with its two inputs (S1, S2) is provided so that'the first input (S1) of the output of the driven binary stage of the memory register (SpR) and at its second input (S2) the output of the subsequent binary stage of the memory register (SpR) is located, wherein the binary stage, which is skipped in the shift operation, no such electronic switch is assigned,
that a monitoring circuit (ÜW) triggers an erase pulse as soon as the N outputs of the full adder (VAd) assume the state 1 and simultaneously with a count a Aufaddiervorgang by 1 is performed, the erase pulse sets all primary stages of the memory register (SpR) to 0 and
a selection circuit (AW) for each random bit of the random sequence (Z) restarts the entry point of the N second inputs of the full adder (VAd).
Description
Die Erfindung befaßt sich mit einer Schaltungsanordnung zur Erzeugung von mehrstelligen Zufallszahlen aus einer ersten Zahlenfolge von Binärziffern 0,L mit einem Binärzähler aus einer beliebigen Anzahl von zu einem Ring zusammengeschalteten Binärstufen, dem die Binärziffern der Zufallsfolge als Zählimpulse derart zugeführt werden, daß abhängig von einer für jeden Zählimpuls neu einstellbaren Adresse jede Binärstufe als Einspeisestufe dienen kann und der Inhalt der Binärstufen, ausgelöst durch einen Schiebebefehl, im Ring entgegen der Übertragsrichtung beim Zählvorgang geschoben werden kann, wobei der Schiebebefehl vom Inhalt einer der Binärstufen abgeleitet und diese Binärstufe vorzugsweise beim Schiebevorgang übersprungen wird.The invention relates to a circuit arrangement for generating multi-digit random numbers from a first sequence of binary digits 0, L with a binary counter of any number of interconnected to a ring binary stages to which the binary digits of the random sequence are supplied as counts such that depending on a for each count newly settable address each binary stage can serve as a feed and the contents of the binary stages, triggered by a shift command in the ring against the carry direction during counting can be pushed, the shift command derived from the content of one of the binary stages and this binary level preferably skipped during the shift process becomes.
Eine derartige Schaltungsanordnung ist in „Fernschreibschlüsselgerät E (FGE) (ELCROTEL) Geräte-, Funktions- und Stromlaufbeschreibung sowie Betriebs- und Instandhaltungsanweisungen für das Gerät CET (Crypto-Einheit-Telegrafie) AMSP 559, April 72“ (Confidential-Krypto), Seiten 63 - 67, beschrieben.Such circuitry is described in "Telegraph Key Device E (FGE) (ELCROTEL) Device, Function, and Circuit Description, and Operation and Maintenance Instructions for the CET (Crypto-unit Telegraphy) AMSP 559, April 72" (Confidential-Krypto), pages 63-67.
Aufgabe der Erfindung ist es, bei einer derartigen Anordnung eine höhere Arbeitsgeschwindigkeit und einen geringeren Aufwand an Schaltmitteln zu erzielen.The object of the invention is to achieve a higher operating speed and a lower cost of switching means in such an arrangement.
Erfindungsgemäß wird dies dadurch gelöst, daß der Binärzähler aus einem Speicherregister mit
In der Figur ist eine gemäß der Erfindung aufgebaute Schaltungsanordnung schematisch dargestellt. Sie besteht aus einem Binärzähler, der seinerseits zum einen aus einem Speicherregister
Die Erfindung kann ferner so realisiert werden, daß log2
In Weiterführung der Erfindung kann ferner die Auswahlschaltung durch eine Folge von Binärstufen
Bei der eingangs zitierten vorbekannten Lösung erfolgt das Schieben und das Aufaddieren mit insgesamt drei Takten, wobei für das Schieben ein Takt und für das Aufaddieren zwei Takte benötigt werden. Demgegenüber ergibt die erfindungsgemäße Lösung, daß der Schiebe- und Aufaddiervorgang mit einem einzigen Takt durchgeführt werden kann. Der höhere Aufwand an Schaltmitteln bei der vorbekannten Lösung war dadurch bedingt, daß jeweils zwei Stufen des Speicherregisters eine Steuerstufe zugeordnet war. Abhängig von der Einspeisestelle, d.h. der jeweiligen Stufe des Speicherregisters, wurde die zugeordnete Steuerstufe in einem ersten Takt gesetzt und mit Hilfe einer umfangreichen Steuerlogik, abhängig von der Stellung aller Steuerstufen, in einem zweiten Takt der Zählvorgang ausgeführt. Dieser Aufwand an Schaltungsmitteln war insbesondere dadurch notwendig, weil sichergestellt werden mußte, daß ein Zählübertrag zur angesteuerten Stufe (Einspeisestelle) verhindert wird. Diese Auftrennstelle muß nun bei der erfindungsgemäßen Lösung nicht mehr beachtet werden, da eine Überwachungsschaltung alle Stufen des Speicherregisters auf
Die Arbeitsgeschwindigkeit der erfindungsgemäßen Schaltung bringt gegenüber der vorbekannten Lösung eine Verdreifachung.The operating speed of the circuit according to the invention brings over the previously known solution a tripling.
Claims (2)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE2736292.1A DE2736292B3 (en) | 1977-08-12 | 1977-08-12 | Circuit arrangement for generating random sequences |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE2736292.1A DE2736292B3 (en) | 1977-08-12 | 1977-08-12 | Circuit arrangement for generating random sequences |
Publications (1)
Publication Number | Publication Date |
---|---|
DE2736292B3 true DE2736292B3 (en) | 2019-09-12 |
Family
ID=67701817
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE2736292.1A Expired - Lifetime DE2736292B3 (en) | 1977-08-12 | 1977-08-12 | Circuit arrangement for generating random sequences |
Country Status (1)
Country | Link |
---|---|
DE (1) | DE2736292B3 (en) |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4797922A (en) * | 1984-11-02 | 1989-01-10 | Borer Electronics Ag | Method of, and apparatus for, transforming a digital data sequence into an encoded form |
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1977
- 1977-08-12 DE DE2736292.1A patent/DE2736292B3/en not_active Expired - Lifetime
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4797922A (en) * | 1984-11-02 | 1989-01-10 | Borer Electronics Ag | Method of, and apparatus for, transforming a digital data sequence into an encoded form |
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